JP2003317478A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 消費電力が低減された半導体記憶装置を提供
する。 【解決手段】 電流センス回路６２をメモリセルからデ
ータを読出すリードアンプ回路２０に用い、さらに、寄
生容量および寄生抵抗の大きいグローバルＩＯ線対ＧＩ
ＯＲ，／ＧＩＯＲの振幅を抑えるために参照電位Ｖｒｅ
ｆを受ける振幅制限部６１をリードアンプ回路２０に用
いる。これによりグローバルＩＯ線対の振幅が抑えられ
読出時における消費電力が低減される。また、読出待機
状態においてグローバルＩＯ線対ＧＩＯＲ，／ＧＩＯＲ
を接地電位にプリチャージするプリチャージ回路６０を
備えるので、プリチャージ電位を電源電位としたときよ
りもリードゲート回路２６におけるオフリーク電流分の
消費電流を低減することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には消費電力が低減された半導体記
憶装置に関する。

【０００２】

【従来の技術】図１３は、従来の半導体記憶装置の読出
動作に関連する回路を説明するための回路図である。

【０００３】図１３には、メモリセルアレイＭＡ０，Ｍ
Ａ１と、センスアンプ帯ＳＡＢ１と、リードアンプ回路
５２０とが示されている。

【０００４】メモリセルアレイＭＡ０，ＭＡ１、センス
アンプ帯ＳＡＢ１は、代表的にビット線対１対分の構成
が示されている。センスアンプ帯ＳＡＢ１には、メモリ
セルアレイＭＡ０，ＭＡ１に共有されるセンスアンプＳ
Ａが配置される。センスアンプＳＡは、いわゆるシェア
ードセンスアンプ構成によって両側に配置されるメモリ
セルアレイのデータをセンスできるものである。リード
アンプ回路５２０は、センスアンプ帯ＳＡＢ１からグロ
ーバルＩＯ線ＧＩＯＲ，／ＧＩＯＲを介してデータを読
出す。

【０００５】センスアンプ帯ＳＡＢ１の左側にはメモリ
セルアレイＭＡ０が配置され、右側にはメモリセルアレ
イＭＡ１が配置されている。信号ＢＬＩＬ，ＢＬＩＲの
いずれか一方を活性化することによって、メモリセルア
レイＭＡ０，ＭＡ１のいずれか一方が選択されセンスア
ンプ帯ＳＡＢ１に接続される。

【０００６】信号ＢＬＥＱＬ，ＢＬＥＱＲは、ビット線
イコライズ信号であり、これらの信号を活性化すること
によりビット線はセンス電源ＶＣＣＳの２分の１の電圧
にイコライズされる。センスアンプＳＡは、クロス型の
ラッチ回路を含んでおり、信号ＳＥをＨレベルに、信号
ＺＳＥをＬレベルに設定すると活性化され、メモリセル
から読出された微小電圧を増幅する。

【０００７】センスアンプＳＡによって増幅されたデー
タ信号は、コラム選択信号ＶＡＣＳＬｉが活性化される
ことによってリードゲート回路２６を介してグローバル
ＩＯ線ＧＩＯＲ，／ＧＩＯＲに伝達される。

【０００８】リードゲート回路２６は、グローバルＩＯ
線ＧＩＯＲと接地ノードとの間に直列に接続されるＮチ
ャネルＭＯＳトランジスタ４８，４６と、グローバルＩ
Ｏ線／ＧＩＯＲと接地ノードとの間に直列に接続される
ＮチャネルＭＯＳトランジスタ４４，４２とを含む。Ｎ
チャネルＭＯＳトランジスタ４４，４８はともにゲート
に信号ＶＡＣＳＬｉを受ける。ＮチャネルＭＯＳトラン
ジスタ４２のゲートはビット線ＢＬに接続される。Ｎチ
ャネルＭＯＳトランジスタ４６のゲートはビット線／Ｂ
Ｌに接続される。

【０００９】読出待機状態において信号ＺＧＩＯＥＱが
Ｌレベルに設定される。イコライズ回路５２２に含まれ
るＰチャネルＭＯＳトランジスタ５３２，５３４，５３
６が導通することにより、グローバルＩＯ線ＧＩＯＲ，
／ＧＩＯＲは電源電位ＶＣＣにプリチャージされてい
る。

【００１０】メモリセルからデータが読出され、ビット
線ＢＬがＨレベルになると、ＮチャネルＭＯＳトランジ
スタ４２は導通する。このときビット線／ＢＬはＬレベ
ルとなっており、ＮチャネルＭＯＳトランジスタ４６は
非導通状態となる。

【００１１】一方、メモリセルからデータが読出され、
ビット線ＢＬがＬレベルになると、ＮチャネルＭＯＳト
ランジスタ４２は非導通となる。このときビット線／Ｂ
ＬはＨレベルとなっており、ＮチャネルＭＯＳトランジ
スタ４６は導通状態となる。

【００１２】この状態において信号ＶＡＣＳＬｉがＨレ
ベルに設定されると、ＮチャネルＭＯＳトランジスタ４
２，４４がともに導通状態になりグローバルＩＯ線ＧＩ
ＯＲ，／ＧＩＯＲの一方が接地電位に結合される。これ
により、グローバルＩＯ線ＧＩＯＲ，／ＧＩＯＲに電位
差が発生し、周辺回路にあるリードアンプ回路５２０で
この電位差が増幅される。

【００１３】図１４は、従来の読出動作を説明するため
の動作波形図である。図１３、図１４を参照して、まず
時刻ｔ１以前にアドレス信号により選択されたメモリセ
ルアレイの反対側のビット線分離信号が立下げられる。
今回、メモリセルアレイＭＡ０が選択されたとすると、
信号ＢＬＩＲがＨレベルからＬレベルに立下げられる。

【００１４】次に、選択されたメモリセルアレイ側のビ
ット線イコライズ回路２２を非活性化するために信号Ｂ
ＬＥＱＬがＨレベルからＬレベルに立下げられる。これ
により、ビット線対ＢＬＲ，／ＢＬＲおよびビット線Ｂ
Ｌ，／ＢＬは電位ＶＢＬに充電された状態で、かつ、フ
ローティング状態となる。

【００１５】時刻ｔ１においてワード線ＷＬ＜００＞の
電位がＬレベルからＨレベルに立上げられ、メモリセル
のキャパシタＭＱに蓄えられた電荷がビット線ＢＬＲに
読出される。この電荷によりビット線対に電位差が発生
する。

【００１６】続いて時刻ｔ２において、センスアンプＳ
Ａを活性化するために信号ＳＥがＨレベルに設定され、
信号ＺＳＥがＬレベルに設定される。応じてメモリセル
ＭＣより読出されたデータによって生じた電位差が増幅
される。

【００１７】ビット線対の電位差が十分に増幅された状
態である時刻ｔ３においてコラムを選択する信号ＶＡＣ
ＳＬｉがＬレベルからＨレベルに立上げられる。このと
きグローバルＩＯ線ＧＩＯＲ，／ＧＩＯＲは電源電位Ｖ
ｃｃにプリチャージされているので、ビット線ＢＬがＨ
レベルである場合にはグローバルＩＯ線／ＧＩＯＲが接
地電位に結合されＨレベルにプリチャージされている状
態からＬレベルに向けて変化し、グローバルＩＯ線対Ｇ
ＩＯＲ，／ＧＩＯＲに電位差が発生する。

【００１８】時刻ｔ４においてある程度の電位差が生じ
たときに読出タイミング信号であるＰＡＥがＨレベルに
設定され、リードアンプ回路５２０が活性化され、グロ
ーバルＩＯ線ＧＩＯＲ，／ＧＩＯＲの電位差を増幅す
る。

【００１９】以上のように、信号ＶＡＣＳＬｉがＨレベ
ルに設定されるとグローバルＩＯ線対に電位差が発生
し、センスアンプＳＡによってビット線ＢＬ，／ＢＬの
電位差が増幅され、増幅された信号がグローバルＩＯ線
対に転送され、さらにリードアンプ回路５２０で増幅さ
れて信号ＰＡＯ，／ＰＡＯとして出力される。信号ＰＡ
Ｏはデータ入出力回路に与えられてデータ端子ＤＱから
データ出力として出力される。

【００２０】

【発明が解決しようとする課題】ワード線とコラム選択
信号ＶＡＣＳＬｉを伝達するコラム選択線とが平行に配
置される場合には、コラム選択線の数を増やせばメモリ
セルアレイ中のセンスアンプの数に対してグローバルＩ
Ｏ線対を少なくできる。グローバルＩＯ線対数が少ない
と、データ読出の際グローバルＩＯ線対における電荷の
充放電が少なくて済み、消費電力の面では有利である。
しかし、コラム選択線の数を増やせば、コラム選択線を
配置する領域が増加するためセンスアンプ帯ＳＡＢ１が
大きくなってしまう。

【００２１】一方、コラム選択線の数を少なくすると、
面積的には有利であるが、グローバルＩＯ線対の数が増
える。従来の構成ではデータ端子ＤＱへ読出すのに必要
なデータ以外のデータも一括してメモリセルアレイから
読出されてグローバルＩＯ線対に伝達される。したがっ
て、余分な振幅がグローバルＩＯ線に生じ、消費電力が
増加してしまう。

【００２２】また、共通なレイアウトデータを用いて読
出ビット幅を自由に切換えて異なるメモリを実現する場
合には、コラム選択線の数を変更しなければビット幅を
変えてもグローバルＩＯ線対で消費される電力は変わら
ない。たとえば１２８ビットのデータが一括してメモリ
セルアレイから出力されるようなコラム選択線の構成で
は、データ端子ＤＱが３２ビットであった場合には４分
の３のデータが不要であり消費される電力もそのうち４
分の３は無駄な電力である。

【００２３】この発明の目的は、消費電力が低減された
半導体記憶装置を提供することである。

【００２４】

【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、第１のメモリセルと、第１のメモリセルに
接続される第１のビット線と、第１のビット線と第１の
ビット線対をなす第２のビット線と、第１、第２のビッ
ト線に読出された第１のメモリセルの保持データを伝達
する第１、第２のデータ線と、第１、第２のビット線の
電位に応じた強さでそれぞれ第１、第２のデータ線を第
１の定電位点に結合する第１のリードゲート回路と、第
１のメモリセルの保持データの読出時に第２の定電位点
から第１のデータ線に流れる電流と第２の定電位点から
第２のデータ線に流れる電流との差を増幅して第１の読
出データ信号を出力する読出増幅回路とを備え、読出増
幅回路は、第１のメモリセルの保持データの読出時に第
１、第２のデータ線に電流を供給し電流差を検出する第
１の電流センス回路と、第１、第２の定電位の中間電位
である参照電位を受け、かつ、第１のメモリセルの保持
データの読出時に第１の電流センス回路と第１、第２の
データ線との間に接続され、第１、第２のデータ線の電
位を第１の定電位と参照電位との間の電位に制限する第
１の振幅制限部とを含む。

【００２５】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、読出増幅
回路は、読出待機時において、第１、第２のデータ線を
第１の定電位点に結合するプリチャージ部をさらに含
む。

【００２６】請求項３に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、読出増幅
回路は、第１のメモリセルの保持データの読出時に第
１、第２のデータ線に電流を供給し電流差を検出する第
２の電流センス回路と、第２の電流センス回路と第１、
第２のデータ線との間に接続され、かつ、参照電位を受
け、第１、第２のデータ線の電位を第１の定電位と参照
電位との間の電位に制限する第２の振幅制限部とをさら
に含み、第１の電流センス回路と第１の振幅制限部とが
接続される第１の出力ノードからは第１の読出データ信
号が出力され、第２の電流センス回路と第２の振幅制限
部とが接続される第２の出力ノードからは第１の読出デ
ータ信号と相補な第２の読出データ信号が出力される。

【００２７】請求項４に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、第２のメ
モリセルと、第２のメモリセルに接続される第３のビッ
ト線と、第３のビット線と第２のビット線対をなす第４
のビット線と、第３、第４のビット線に読出された第２
のメモリセルの保持データを伝達する第３、第４のデー
タ線と、第３、第４のビット線の電位に応じた強さでそ
れぞれ第３、第４のデータ線を第１の定電位点に結合す
る第２のリードゲート回路とをさらに備え、読出増幅回
路は、第２のメモリセルの保持データの読出時に第２の
定電位点から第３のデータ線に流れる電流と第２の定電
位点から第４のデータ線に流れる電流との差を増幅して
第１の読出データ信号を出力し、読出増幅回路は、第
１、第２のビット線対の一方を選択して第１の振幅制限
部に接続する選択ゲート回路をさらに含む。

【００２８】請求項５に記載の半導体記憶装置は、複数
のメモリセルが配列されるメモリセルアレイブロック
と、メモリセルアレイブロックから読出される複数のデ
ータ信号をそれぞれ伝達する複数のデータ線対と、複数
のデータ線対に対応してそれぞれ設けられ、アドレス信
号と外部に一括出力するデータのビット数を示す制御信
号とに応じて各々が独立に活性化され、複数のデータ信
号をそれぞれ増幅する複数の読出増幅回路と、複数の出
力ノードのうちの制御信号によって指定されるノードに
対して、活性化された複数の読出増幅回路の出力信号を
出力する切換回路とを備え、複数の読出増幅回路の各々
は、自己に対応するメモリセルの保持データの読出時に
自己に対応するデータ線対に含まれる相補な２つのデー
タ線に流れる電流の差を検出して読出データ信号を出力
する。

【００２９】請求項６に記載の半導体記憶装置は、請求
項５に記載の半導体記憶装置の構成に加えて、メモリセ
ルアレイブロックは、複数のメモリセルにそれぞれ対応
して設けられ、対をなすビット線間にデータ読出時に電
位差が生ずる複数のビット線対と、複数のビット線対に
対応して設けられ、かつ、複数のデータ線対に対応して
設けられ、各々が自己に対応するビット線対の電位差に
応じて自己に対応するデータ線対に含まれる対をなすデ
ータ線の一方を第１の定電位点に結合する複数のリード
ゲート回路とをふくむ。

【００３０】請求項７に記載の半導体記憶装置は、請求
項５に記載の半導体記憶装置の構成に加えて、複数の読
出増幅回路の各々は、読出データ信号のマスク期間を示
すマスク信号にさらに応じて活性化される。

【００３１】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または装置部分を示す。

【００３２】［実施の形態１］図１は、本発明の実施の
形態１の半導体記憶装置１の構成を示す概略ブロック図
である。

【００３３】図１を参照して、半導体記憶装置１は、ア
ドレス信号Ａ０〜Ａｎ、コマンド信号／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥに応じて各種の制御信号およびクロック信号
を発生する制御信号入力回路２と、制御信号入力回路２
の出力に応じて行アドレスのデコードおよび列アドレス
のデコードおよびセンスアンプ制御などを行なう行／列
デコード回路８と、行／列デコード回路８の出力に応じ
てグローバルＩＯ線ＧＩＯＲ＜０＞〜ＧＩＯＲ＜ｎ＞，
ＧＩＯＷ＜０＞〜ＧＩＯＷ＜ｎ＞を介してデータ入出力
回路６とデータ授受を行なうメモリセルアレイブロック
１０を含む。メモリセルアレイブロック１０は、メモリ
セルアレイＭＡ０，ＭＡ１とセンスアンプ帯ＳＡＢ０〜
ＳＡＢ２とに分割されている。

【００３４】半導体記憶装置１は、さらに、読出クロッ
ク信号ＲＣＬＫ，書込クロック信号ＷＣＬＫに応じてＤ
ＲＡＭアレイ回路とデータの入出力を行なうデータ入出
力回路６と、データ入出力回路６から書込データを受け
てグローバルＩＯ線ＧＩＯＷを介してメモリセルアレイ
ブロック１０に書込データを出力し、メモリセルアレイ
ブロック１０からグローバルＩＯ線ＧＩＯＲを介して読
出される読出データを増幅しデータ入出力回路に出力す
るＧＩＯ線ライトドライバ／リードアンプ回路２０とを
含む。

【００３５】制御信号入力回路２は、行／列デコード回
路８に対してロウアドレス信号ＲＡ＜０＞〜ＲＡ＜ｉ＞
と、コラム選択信号ＣＳＬ＜０＞〜ＣＳＬ＜ｉ＞とを出
力する。

【００３６】図示しないが、制御信号入力回路２は、ア
ドレス信号Ａ０〜Ａｎを受けるアドレスバッファと、コ
マンド信号／ＲＡＳ，／ＣＡＳ，／ＷＥを受けてこれら
の組み合わせによりＡＣＴ、ＰＲＥ等のコマンドを認識
するデコード処理を行なうコマンドデコード回路と、読
出クロック信号ＲＣＬＫおよび書込クロック信号ＷＣＬ
Ｋを発生するクロック発生回路とを含む。このクロック
発生回路はデータ入出力回路６に対して読出クロック信
号ＲＣＬＫおよび書込クロック信号ＷＣＬＫを出力す
る。

【００３７】行／列デコード回路８は、メモリセルアレ
イブロック１０のワード線ＷＬ＜ｋ＞の活性化制御を行
ない、また、制御信号ＶＡＣＳＬ，ＶＢＬ，ＳＥ，ＺＳ
Ｅ，ＢＬＥＱＬ，ＢＬＥＱＲ，ＢＬＩＬ，ＢＬＩＲをメ
モリセルアレイブロック１０に対して出力する。

【００３８】図２は、図１におけるメモリセルアレイＭ
Ａ０，ＭＡ１とセンスアンプ帯ＳＡＢ１およびリードア
ンプ回路２０の接続関係を示した回路図である。

【００３９】図２を参照して、メモリセルアレイＭＡ０
についてはビット線ＢＬＲ，／ＢＬＲによって形成され
る１対のビット線対に対応する構成が示されている。

【００４０】メモリセルアレイＭＡ０は、ビット線ＢＬ
Ｒ，／ＢＬＲと、ビット線ＢＬＲ，／ＢＬＲに交差する
ワード線ＷＬ＜００＞〜ＷＬ＜０ｎ＞と、ビット線とワ
ード線との交点に対応して設けられる複数のメモリセル
ＭＣとを含む。

【００４１】メモリセルＭＣは、対応するビット線とス
トレージノードＳＮとの間に接続されゲートに対応する
ワード線が接続されるＮチャネルＭＯＳトランジスタＭ
Ｔと、ストレージノードＳＮとセルプレートＣＰとの間
に接続されるキャパシタＭＱとを含む。

【００４２】メモリセルアレイＭＡ１についてはビット
線ＢＬＬ，／ＢＬＬによって形成される１対のビット線
対に対応する構成が示されている。

【００４３】メモリセルアレイＭＡ１は、ビット線ＢＬ
Ｌ，／ＢＬＬと、ビット線ＢＬＬ，／ＢＬＬに交差する
ワード線ＷＬ＜１０＞〜ＷＬ＜１ｎ＞と、ビット線とワ
ード線との交点に対応して設けられる複数のメモリセル
ＭＣとを含む。

【００４４】センスアンプ帯ＳＡＢ１は、信号ＢＬＥＱ
Ｌに応じてビット線ＢＬＲ，／ＢＬＲのイコライズを行
なうイコライズ回路２２と、信号ＢＬＩＬに応じてビッ
ト線ＢＬ，／ＢＬをそれぞれビット線ＢＬＲ，／ＢＬＲ
に接続する接続回路２４と、信号ＳＥがＨレベルに活性
化され信号ＺＳＥがＬレベルに活性化されたときにビッ
ト線ＢＬ，／ＢＬの電位差を増幅するセンスアンプＳＡ
と、信号ＢＬＩＲに応じてビット線ＢＬ，／ＢＬをそれ
ぞれビット線ＢＬＬ，／ＢＬＬに接続する接続回路２８
と、信号ＢＬＥＱＲに応じてビット線ＢＬＬ，／ＢＬＬ
のイコライズを行なうイコライズ回路３０と、信号ＶＡ
ＣＳＬｉの活性化時においてグローバルＩＯ線ＧＩＯ
Ｒ，／ＧＩＯＲをビット線／ＢＬ，ＢＬの電位に応じて
接地電位に結合するリードゲート回路２６とを含む。

【００４５】イコライズ回路２２は、ビット線ＢＬＲと
ビット線／ＢＬＲとの間に接続されゲートに信号ＢＬＥ
ＱＬを受けるＮチャネルＭＯＳトランジスタ３２と、ビ
ット線ＢＬＲと電位ＶＢＬが与えられるノードとの間に
接続されゲートに信号ＢＬＥＱＬを受けるＮチャネルＭ
ＯＳトランジスタ３４と、ビット線／ＢＬＲと電位ＶＢ
Ｌが与えられるノードとの間に接続されゲートに信号Ｂ
ＬＥＱＬを受けるＮチャネルＭＯＳトランジスタ３６と
を含む。

【００４６】接続回路２４は、ビット線ＢＬとビット線
ＢＬＲとの間に接続されゲートに信号ＢＬＩＬを受ける
ＮチャネルＭＯＳトランジスタ３８と、ビット線／ＢＬ
とビット線／ＢＬＲとの間に接続されゲートに信号ＢＬ
ＩＬを受けるＮチャネルＭＯＳトランジスタ４０とを含
む。

【００４７】接続回路２８は、ビット線ＢＬとビット線
ＢＬＬとの間に接続されゲートに信号ＢＬＩＲを受ける
ＮチャネルＭＯＳトランジスタ５０と、ビット線／ＢＬ
とビット線／ＢＬＬとの間に接続されゲートに信号ＢＬ
ＩＲを受けるＮチャネルＭＯＳトランジスタ５２とを含
む。

【００４８】イコライズ回路３０は、ビット線ＢＬＬと
ビット線／ＢＬＬとの間に接続されゲートに信号ＢＬＥ
ＱＲを受けるＮチャネルＭＯＳトランジスタ５４と、ビ
ット線ＢＬＬと電位ＶＢＬが与えられるノードとの間に
接続されゲートに信号ＢＬＥＱＲを受けるＮチャネルＭ
ＯＳトランジスタ５６と、ビット線／ＢＬＬと電位ＶＢ
Ｌが与えられるノードとの間に接続されゲートに信号Ｂ
ＬＥＱＲを受けるＮチャネルＭＯＳトランジスタ５８と
を含む。

【００４９】リードゲート回路２６は、グローバルＩＯ
線／ＧＩＯＲと接地ノードとの間に直列に接続されるＮ
チャネルＭＯＳトランジスタ４４，４２と、グローバル
ＩＯ線ＧＩＯＲと接地ノードとの間に直列に接続される
ＮチャネルＭＯＳトランジスタ４８，４６とを含む。

【００５０】ＮチャネルＭＯＳトランジスタ４４，４８
はともにゲートに信号ＶＡＣＳＬｉを受ける。Ｎチャネ
ルＭＯＳトランジスタ４２のゲートにはビット線ＢＬが
接続される。ＮチャネルＭＯＳトランジスタ４６のゲー
トにはビット線／ＢＬが接続される。リードゲート回路
２６は、信号ＶＡＣＳＬｉの活性化時にビット線ＢＬ，
／ＢＬの電位差に応じてグローバルＩＯ線ＧＩＯＲ，／
ＧＩＯＲの一方を接地電位に結合する。

【００５１】リードアンプ回路２０は、信号ＧＩＯＥＱ
に応じてグローバルＩＯ線ＧＩＯＲ，／ＧＩＯＲを接地
電位にプリチャージするプリチャージ回路６０と、グロ
ーバルＩＯ線ＧＩＯＲ，／ＧＩＯＲの電位を参照電位Ｖ
ｒｅｆ以下に制限する振幅制限部６１と、振幅制限部６
１を介してグローバルＩＯ線ＧＩＯＲ，／ＧＩＯＲに電
流を供給し電流差を検出する電流センス回路６２とを含
む。

【００５２】プリチャージ回路６０は、グローバルＩＯ
線ＧＩＯＲ，／ＧＩＯＲの間に接続されゲートに信号Ｇ
ＩＯＥＱを受けるＮチャネルＭＯＳトランジスタ６４
と、接地ノードとグローバルＩＯ線／ＧＩＯＲとの間に
接続されゲートに信号ＧＩＯＥＱを受けるＮチャネルＭ
ＯＳトランジスタ６６と、接地ノードとグローバルＩＯ
線ＧＩＯＲとの間に接続されゲートに信号ＧＩＯＥＱを
受けるＮチャネルＭＯＳトランジスタ６８とを含む。

【００５３】振幅制限部６１は、ノードＮ１とグローバ
ルＩＯ線／ＧＩＯＲとの間に接続されゲートに参照電位
Ｖｒｅｆを受けるＮチャネルＭＯＳトランジスタ７０
と、ノードＮ３とグローバルＩＯ線ＧＩＯＲとの間に接
続されゲートに参照電位Ｖｒｅｆを受けるＮチャネルＭ
ＯＳトランジスタ７４とを含む。

【００５４】電流センス回路６２は、電源ノードとノー
ドＮ２との間に接続されゲートに信号／ＰＡＥを受ける
ＰチャネルＭＯＳトランジスタ７８と、ノードＮ２にソ
ースが接続されノードＮ１にゲートおよびドレインが接
続されるＰチャネルＭＯＳトランジスタ７２と、ノード
Ｎ２とノードＮ３との間に接続されゲートがノードＮ１
に接続されるＰチャネルＭＯＳトランジスタ７６とを含
む。

【００５５】電流センス回路は、カレントミラーの対を
形成する２つのトランジスタによって、グローバルＩＯ
線ＧＩＯＲ，／ＧＩＯＲに当初等しい電流を供給し、リ
ードゲート回路２６に電流パスが形成されているかいな
いかでノードＮ１、Ｎ３に電位差が発生する。ノードＮ
３からは読出結果を示す信号ＰＡＯが出力される。

【００５６】図３は、図２に示した回路の動作を説明す
るための動作波形図である。図２、図３を参照して、時
刻ｔ１以前において信号ＢＬＥＱＬがＬレベルに設定さ
れ信号ＢＬＩＬがＨレベルに設定され、信号ＢＬＩＲは
Ｌレベルに設定される。すると、ビット線ＢＬ，／ＢＬ
はそれぞれビット線ＢＬＲ，／ＢＬＲに接続され電位Ｖ
ＢＬにイコライズされた状態でフローティング状態とな
る。

【００５７】時刻ｔ１において、ワード線ＷＬ＜００＞
がＬレベルからＨレベルに活性化されると、ビット線Ｂ
Ｌ，／ＢＬにメモリセルＭＣのキャパシタＭＱから電荷
が読出されビット線ＢＬ，／ＢＬに電位差が生ずる。

【００５８】時刻ｔ２において、センスアンプＳＡを活
性化する信号ＳＥがＬレベルからＨレベルに活性化され
る。するとセンスアンプＳＡによってビット線ＢＬ，／
ＢＬの電位差が増幅される。

【００５９】図示しないが、時刻ｔ３までに信号ＧＩＯ
ＥＱがＬレベルに設定されグローバルＩＯ線ＧＩＯＲ，
／ＧＩＯＲは接地電位にプリチャージされたフローティ
ング状態となっている。

【００６０】次に時刻ｔ３において信号ＶＡＣＳＬｉが
ＬレベルからＨレベルに活性化されそして信号／ＰＡＥ
がＨレベルからＬレベルに活性化される。すると、リー
ドアンプ回路２０が活性化されてグローバルＩＯ線対Ｇ
ＩＯＲ，／ＧＩＯＲに電流が流れる。

【００６１】しかし、ビット線ＢＬがＨレベルで、か
つ、ビット線／ＢＬがＬレベルである場合には、グロー
バルＩＯ線／ＧＩＯＲから接地ノードに向けて電流が流
れ、一方グローバルＩＯ線ＧＩＯＲは接地ノードに対す
るパスが遮断されている。

【００６２】電流センス回路６２はグローバルＩＯ線Ｇ
ＩＯＲ，／ＧＩＯＲに等しい電流を流し込むので、その
結果ノードＮ３がノードＮ１よりも高い電位となりグロ
ーバルＩＯ線ＧＩＯＲ，／ＧＩＯＲに流れる電流差が増
幅され信号ＰＡ０が出力される。

【００６３】ここで、グローバルＩＯ線ＧＩＯＲの電位
について説明する。信号／ＰＡＥがＬレベルに活性化さ
れるとグローバルＩＯ線ＧＩＯＲにはＮチャネルＭＯＳ
トランジスタ７４を介して電流が流入する。たとえば、
ＮチャネルＭＯＳトランジスタ４６が非導通状態である
場合、電流が流入することによりグローバルＩＯ線ＧＩ
ＯＲの電位は上昇する。しかし、しきい値電圧がＶｔｈ
ｎであるＮチャネルＭＯＳトランジスタ７４のゲートは
参照電位Ｖｒｅｆを受けているので、グローバルＩＯ線
ＧＩＯＲの電位がＶｒｅｆ−Ｖｔｈｎに到達するとＮチ
ャネルＭＯＳトランジスタ７４は非導通状態となる。し
たがって、グローバルＩＯ線ＧＩＯＲの電位は、Ｖｒｅ
ｆ−Ｖｔｈｎ以下に制限される。

【００６４】同様に、逆極性のデータが読出される場合
つまりＮチャネルＭＯＳトランジスタ４２が非導通状態
である場合には、ＮチャネルＭＯＳトランジスタ７０に
よって、グローバルＩＯ線／ＧＩＯＲの電位は、Ｖｒｅ
ｆ−Ｖｔｈｎ以下に制限される。

【００６５】続いて時刻ｔ５において信号ＶＡＣＳＬｉ
がＨレベルからＬレベルに非活性化され、さらに時刻ｔ
６において信号／ＰＡＥがＬレベルからＨレベルに非活
性化される。このようにして読出が終了した後には、信
号ＧＩＯＲＥＱはＨレベルに設定されてグローバルＩＯ
線ＧＩＯＲ，／ＧＩＯＲは再び接地電位にプリチャージ
される。

【００６６】参照電位Ｖｒｅｆを電源電位Ｖｃｃよりも
低い電位とすることによりグローバルＩＯ線ＧＩＯＲ，
／ＧＩＯＲの振幅が抑えられ、消費される電力が低減さ
れる。

【００６７】以上説明したように、実施の形態１の半導
体記憶装置においては、電流センス回路６２をメモリセ
ルからデータを読出すリードアンプ回路２０に用い、さ
らに、寄生容量および寄生抵抗の大きいグローバルＩＯ
線対ＧＩＯＲ，／ＧＩＯＲの振幅を抑えるために参照電
位Ｖｒｅｆを受ける振幅制限部６１をリードアンプ回路
２０に用いる。これによりグローバルＩＯ線対の振幅が
抑えられ読出時における消費電力が低減される。

【００６８】また読出待機状態においてグローバルＩＯ
線対ＧＩＯＲ，／ＧＩＯＲをプリチャージする電位を接
地電位にしているので、プリチャージ電位を電源電位と
したときよりもリードゲート回路におけるオフリーク電
流分の消費電流を低減することができる。

【００６９】［実施の形態２］実施の形態１の半導体記
憶装置では、Ｈレベルの読出とＬレベルの読出とで時間
差があり、いずれか一方の遅い方で読出タイミングが決
定される。これに対し、実施の形態２の半導体記憶装置
は、図２で示した半導体記憶装置の構成においてリード
アンプ回路２０に代えてリードアンプ回路２０Ａを含
む。グローバルＩＯ線対に流れる電流の検知を行なう電
流センス回路を相補な構成とし、相補信号を出力するよ
うにしている。このようにすることにより、プルアップ
付き電流センス回路の読出データの極性に依存するアン
バランスが解消され、データの極性によらず読出速度が
一定となり、結果として読出速度が向上する。

【００７０】図４は、リードアンプ回路２０Ａの構成を
示した回路図である。図４を参照して、リードアンプ回
路２０Ａは、図２に示したリードアンプ回路２０の構成
に加えて振幅制限部８１と電流センス回路８２とをさら
に含む。

【００７１】振幅制限部８１は、グローバルＩＯ線ＧＩ
ＯＲとノードＮ４との間に接続されゲートに参照電位Ｖ
ｒｅｆを受けるＮチャネルＭＯＳトランジスタ９０と、
グローバルＩＯ線／ＧＩＯＲとノードＮ６との間に接続
されゲートに参照電位Ｖｒｅｆを受けるＮチャネルＭＯ
Ｓトランジスタ９４とを含む。

【００７２】電流センス回路８２は、電源ノードとノー
ドＮ５との間に接続されゲートに信号／ＰＡＥを受ける
ＰチャネルＭＯＳトランジスタ９８と、ノードＮ５にソ
ースが接続されノードＮ４にゲートおよびドレインが接
続されるＰチャネルＭＯＳトランジスタ９２と、ノード
Ｎ５とノードＮ６との間に接続されゲートがノードＮ４
に接続されるＰチャネルＭＯＳトランジスタ９６とを含
む。ノードＮ６からは信号ＰＡＯと相補な信号／ＰＡＯ
が出力される。

【００７３】実施の形態１の半導体記憶装置では、Ｈレ
ベルの読出とＬレベルの読出とで時間差があり、いずれ
か一方の遅い方で読出タイミングが決定される。実施の
形態２においては、このような構成とすることにより、
電流センス回路６２，８２によってグローバルＩＯ線Ｇ
ＩＯＲ，／ＧＩＯＲに流れ込む電流が出力データの極性
に依存しないバランスが取れた状態となる。したがって
ビット線ＢＬからＨレベルを読出す場合とビット線ＢＬ
からＬレベルを読出す場合との読出時間がほぼ等しくな
る。

【００７４】［実施の形態３］実施の形態３では、２対
のグローバルＩＯ線対に対して１つのリードアンプ回路
が設けられる場合を説明する。

【００７５】図５は、実施の形態３の半導体記憶装置の
構成を示す回路図である。図５を参照して、実施の形態
３の半導体記憶装置は、メモリセルアレイＭＡ０Ｂ，Ｍ
Ａ１Ｂと、センスアンプ帯ＳＡＢ１Ｂと、リードアンプ
回路２０Ｂとを含む。

【００７６】メモリセルアレイＭＡ０Ｂは、ビット線対
ＢＬＲＥ，／ＢＬＲＥと、ビット線対ＢＬＲＥ，／ＢＬ
ＲＥに対応して設けられる複数のメモリセルＭＣが配置
されるサブアレイ１０４と、ビット線対ＢＬＲＯ，／Ｂ
ＬＲＯと、ビット線対ＢＬＲＯ，／ＢＬＲＯに対応して
設けられる複数のメモリセルＭＣを含むサブアレイ１０
２とを含む。

【００７７】メモリセルアレイＭＡ１Ｂは、ビット線対
ＢＬＬＥ，／ＢＬＬＥと、ビット線対ＢＬＬＥ，／ＢＬ
ＬＥに対応して設けられる複数のメモリセルＭＣが配置
されるサブアレイ１０８と、ビット線対ＢＬＬＯ，／Ｂ
ＬＬＯと、ビット線対ＢＬＬＯ，／ＢＬＬＯに対応して
設けられる複数のメモリセルＭＣを含むサブアレイ１０
６とを含む。

【００７８】センスアンプ帯ＳＡＢ１Ｂは、ビット線Ｂ
ＬＯ，／ＢＬＯに対応して設けられる回路１１０と、ビ
ット線対ＢＬＥ，／ＢＬＥに対応して設けられる回路１
１２とを含む。

【００７９】回路１１０は、ビット線ＢＬ，／ＢＬ，Ｂ
ＬＲ，／ＢＬＲ，ＢＬＬ，／ＢＬＬに代えてそれぞれビ
ット線ＢＬＯ，／ＢＬＯ，ＢＬＲＯ，／ＢＬＲＯ，ＢＬ
ＬＯ，／ＢＬＬＯに接続され、また、グローバルＩＯ線
／ＧＩＯＲ，ＧＩＯＲに代えてそれぞれグローバルＩＯ
線／ＧＩＯＲＯ，ＧＩＯＲＯが接続されている点が図２
に示したセンスアンプ帯ＳＡＢ１に含まれる回路と異な
る。しかし内部の回路についてはセンスアンプ帯ＳＡＢ
１に含まれる回路と同様であるので説明は繰返さない。

【００８０】回路１１２は、ビット線ＢＬ，／ＢＬ，Ｂ
ＬＲ，／ＢＬＲ，ＢＬＬ，／ＢＬＬに代えてそれぞれビ
ット線ＢＬＥ，／ＢＬＥ，ＢＬＲＥ，／ＢＬＲＥ，ＢＬ
ＬＥ，／ＢＬＬＥに接続され、また、グローバルＩＯ線
／ＧＩＯＲ，ＧＩＯＲに代えてそれぞれグローバルＩＯ
線／ＧＩＯＲＥ，ＧＩＯＲＥが接続されている点が図２
に示したセンスアンプ帯ＳＡＢ１に含まれる回路と異な
る。しかし内部の回路についてはセンスアンプ帯ＳＡＢ
１に含まれる回路と同様であるので説明は繰返さない。

【００８１】リードアンプ回路２０Ｂは、プリチャージ
回路１１６，１１８と、選択ゲート回路１２０と、振幅
制限部１２１と、電流センス回路１２２とを含む。

【００８２】プリチャージ回路１１６は、グローバルＩ
Ｏ線／ＧＩＯＲＯとグローバルＩＯ線ＧＩＯＲＯとの間
に接続されゲートに信号ＢＬＥＱＲを受けるＮチャネル
ＭＯＳトランジスタ１２４と、グローバルＩＯ線／ＧＩ
ＯＲＯと接地ノードとの間に接続されゲートに信号ＢＬ
ＥＱＲを受けるＮチャネルＭＯＳトランジスタ１２６
と、グローバルＩＯ線ＧＩＯＲＯと接地ノードとの間に
接続されゲートに信号ＢＬＥＱＲを受けるＮチャネルＭ
ＯＳトランジスタ１２８とを含む。

【００８３】プリチャージ回路１１８は、グローバルＩ
Ｏ線ＧＩＯＲＥ，／ＧＩＯＲＥの間に接続されゲートに
信号ＢＬＥＱＲを受けるＮチャネルＭＯＳトランジスタ
１３４と、グローバルＩＯ線／ＧＩＯＲＥと接地ノード
との間に接続されゲートに信号ＢＬＥＱＲを受けるＮチ
ャネルＭＯＳトランジスタ１３６と、グローバルＧＩＯ
ＲＥと接地ノードとの間に接続されゲートに信号ＢＬＥ
ＱＲを受けるＮチャネルＭＯＳトランジスタ１３８とを
含む。

【００８４】選択ゲート回路１２０は、信号／ＣＡ３に
応じてグローバルＩＯ線／ＧＩＯＲＯ，ＧＩＯＲＯをそ
れぞれノードＮ１４，Ｎ１５に接続する接続回路１４１
と、信号ＣＡ３に応じてグローバルＩＯ線／ＧＩＯＲ
Ｅ，ＧＩＯＲＥをそれぞれノードＮ１４，Ｎ１５に接続
する接続回路１４５とを含む。

【００８５】接続回路１４１は、グローバルＩＯ線／Ｇ
ＩＯＲＯとノードＮ１４との間に接続されゲートに信号
／ＣＡ３を受けるＮチャネルＭＯＳトランジスタ１４２
と、グローバルＩＯ線ＧＩＯＲＯとノードＮ１５との間
に接続されゲートに信号／ＣＡ３を受けるＮチャネルＭ
ＯＳトランジスタ１４４とを含む。

【００８６】接続回路１４５は、グローバルＩＯ線／Ｇ
ＩＯＲＥとノードＮ１４との間に接続されゲートに信号
ＣＡ３を受けるＮチャネルＭＯＳトランジスタ１４６
と、グローバルＩＯ線ＧＩＯＲＥとノードＮ１５との間
に接続されゲートに信号ＣＡ３を受けるＮチャネルＭＯ
Ｓトランジスタ１４８とを含む。

【００８７】振幅制限部は、ノードＮ１４とノードＮ１
１との間に接続されゲートに参照電位Ｖｒｅｆを受ける
ＮチャネルＭＯＳトランジスタ１５０と、ノードＮ１５
とノードＮ１３との間に接続されゲートに参照電位Ｖｒ
ｅｆを受けるＮチャネルＭＯＳトランジスタ１５４とを
含む。

【００８８】電流センス回路１２２は、電源ノードとノ
ードＮ１２との間に接続されゲートに信号／ＰＡＥを受
けるＰチャネルＭＯＳトランジスタ１５８と、ノードＮ
１２にソースが接続されノードＮ１１にゲートおよびド
レインが接続されるＰチャネルＭＯＳトランジスタ１５
２と、ノードＮ１２とノードＮ１３との間に接続されノ
ードＮ１１にゲートが接続されるＰチャネルＭＯＳトラ
ンジスタ１５６とを含む。ノードＮ１３からは、信号Ｐ
ＡＯが出力される。

【００８９】図６は、図５に示した回路の動作を説明す
るための動作波形図である。図５、図６を参照して、時
刻ｔ１までに信号ＢＬＥＱＬがＬレベルに設定され、メ
モリセルアレイＭＡ０Ｂのビット線対のイコライズ状態
が解除される。また信号ＢＬＩＬがＨレベルに設定さ
れ、センスアンプ帯ＳＡＢ１Ｂのビット線対とメモリセ
ルアレイＭＡ０Ｂのビット線対の対応するビット線対同
士が接続される。一方信号ＢＬＩＲはＬレベルに設定さ
れておりメモリセルアレイＭＡ１Ｂのビット線対はセン
スアンプ帯ＳＡＢ１Ｂから分離されている。

【００９０】時刻ｔ１においてワード線ＷＬ＜００＞が
ＬレベルからＨレベルに活性化されるとサブアレイ１０
４に含まれるメモリセルＭＣのうちのワード線ＷＬ＜０
０＞に接続されているメモリセルからビット線ＢＬＲＥ
を介してビット線ＢＬＥに電荷が放出され、または、ビ
ット線ＢＬＥからメモリセルに電荷が流入する。これに
よりビット線ＢＬＥ，／ＢＬＥに電位差が生ずる。

【００９１】時刻ｔ２において外部からクロック信号Ｃ
ＬＫに同期して与えられるアドレス信号に応じて信号Ｃ
Ａ３がＬレベルからＨレベルに変化する。続いて時刻ｔ
３においてセンスアンプを活性化する信号ＳＥがＬレベ
ルからＨレベルに活性化されビット線対ＢＬＥ，／ＢＬ
Ｅの間の電位差が増幅される。

【００９２】時刻ｔ４において信号ＶＡＣＳＬｉがＬレ
ベルからＨレベルに活性化される。すると、回路１１２
の内部のリードゲート回路２６によってグローバルＩＯ
線ＧＩＯＲＥ，／ＧＩＯＲＥのいずれか一方が接地ノー
ドに結合され、かつ、接続回路１４５によってグローバ
ルＩＯ線ＧＩＯＲＥ，／ＧＩＯＲＥがそれぞれノードＮ
１５，Ｎ１４に接続された状態となる。

【００９３】続いて時刻ｔ５において信号／ＰＡＥがＨ
レベルからＬレベルに活性化されると、電流センス回路
１２２が活性化され、グローバルＩＯ線ＧＩＯＲＥ，／
ＧＩＯＲＥに対して等しい電流を流し込む。ノードＮ１
１，Ｎ１３のうち電流パスが形成されているグローバル
ＩＯ線に接続されているノードの電位が低くなり、電流
パスが形成されていないグローバルＩＯ線に接続される
方が電位が高くなる。

【００９４】図６の波形では、ビット線ＢＬＲＥとワー
ド線ＷＬ＜００＞との交点に設けられているメモリセル
ＭＣの保持データがＨデータであった場合が示されてお
り、応じてビット線ＢＬＥがＨレベルに設定されリード
ゲート回路２６がグローバルＩＯ線／ＧＩＯＲＥを接地
電位に結合し、ノードＮ１１の方が電位が低くなり、ノ
ードＮ１３の方が電位が高くなる。これにより信号ＰＡ
ＯはＨレベルに変化する。

【００９５】続いて時刻ｔ６において信号ＶＡＣＳＬｉ
がＬレベルに変化し、時刻ｔ７において信号／ＰＡＥが
Ｈレベルに変化しそして時刻ｔ８においてクロック信号
ＣＬＫに同期して信号ＣＡ３がＬレベルに変化する。

【００９６】このような構成とすることにより、信号Ｖ
ＡＣＳＬｉを与えるためのコラム選択線の数を２分の１
にすることできる。

【００９７】また、電流センス回路１２２から電流を流
し込むグローバルＩＯ線対は１対であり、選択ゲート回
路１２０によって選択されなかった側のグローバルＩＯ
線対は接地電位にプリチャージされた状態を維持してい
る。これによって実際に充放電が行なわれるグローバル
ＩＯ線の数は１回のデータ読出に対して実施の形態１の
場合と等しい。これにより消費される電力は実施の形態
１の場合と同じになる。

【００９８】したがって、消費電力を増加させずにコラ
ム選択線の数を２分の１にすることができ、メモリアレ
イのサイズを小さくすることができる。

【００９９】［実施の形態４］従来は、メモリセルアレ
イのアレイ構成、つまりコラム選択線の本数によって決
まるセンスアンプとグローバルＩＯ線対との対応を変え
ずに出力するデータのビット幅だけを変えてもグローバ
ルＩＯ線対で消費される電力は変化がなかった。

【０１００】実施の形態４では、出力するデータ信号の
ビット幅の構成を制御信号を用いて切換えることができ
る半導体記憶装置においてこの制御信号でビット幅を切
換えた場合に消費電力が低減できるものである。

【０１０１】図７は、実施の形態４の半導体記憶装置１
Ｃの構成を示した概略ブロック図である。

【０１０２】図７を参照して、半導体記憶装置１Ｃは、
図１に示した半導体記憶装置１の構成においてデータ入
出力回路６に代えてデータ入出力回路６Ｃを含み、さら
に使用するデータのビット幅を切換える制御信号ＭＳ＜
０：２＞をデータ入出力回路６Ｃに与えるための入力端
子が設けられている。

【０１０３】また、リードアンプ回路２０に代えてリー
ドアンプ回路２０Ｃが設けられている。

【０１０４】半導体記憶装置１Ｃの他の構成は図１に示
した半導体記憶装置１と同様であるので説明は繰返さな
い。

【０１０５】図８は、信号発生部１７３、図７における
リードアンプ回路２０Ｃおよびデータ入出力回路６Ｃの
構成を示した回路図である。

【０１０６】図８を参照して、信号発生部１７３は、デ
ータ端子数の切換制御をする信号ＭＳ＜０＞〜ＭＳ＜２
＞およびコラムアドレスビットＣＡ＜４＞，ＣＡ＜５＞
を受けて信号ＹＡ＜０＞〜ＹＡ＜３＞を出力する。

【０１０７】リードアンプ回路２０Ｃは、信号ＹＡ＜０
＞と信号ＰＡＥとを受けるＮＡＮＤ回路２００と、ＮＡ
ＮＤ回路２００の出力に応じて活性化されグローバルＩ
Ｏ線ＧＩＯＲ＜０＞，／ＧＩＯＲ＜０＞によって読出さ
れるデータを増幅するリードアンプ１９０と、信号ＹＡ
＜１＞と信号ＰＡＥとを受けるＮＡＮＤ回路２０１と、
ＮＡＮＤ回路２０１の出力に応じて活性化されグローバ
ルＩＯ線ＧＩＯＲ＜１＞，／ＧＩＯＲ＜１＞によって読
出されるデータを増幅するリードアンプ１９１とを含
む。

【０１０８】リードアンプ回路２０Ｃは、さらに、信号
ＹＡ＜２＞と信号ＰＡＥとを受けるＮＡＮＤ回路２０２
と、ＮＡＮＤ回路２０２の出力に応じて活性化されグロ
ーバルＩＯ線ＧＩＯＲ＜２＞，／ＧＩＯＲ＜２＞によっ
て読出されるデータを増幅するリードアンプ１９２と、
信号ＹＡ＜３＞と信号ＰＡＥとを受けるＮＡＮＤ回路２
０３と、ＮＡＮＤ回路２０３の出力に応じて活性化され
グローバルＩＯ線ＧＩＯＲ＜３＞，／ＧＩＯＲ＜３＞に
よって読出されるデータを増幅するリードアンプ１９３
とを含む。

【０１０９】リードアンプ１９０〜１９３は、図２で示
したリードアンプ回路２０と同様な構成を有しており、
グローバルＩＯ線に流れ込む電流の差を増幅して信号Ｐ
ＡＯ＜０＞〜ＰＡＯ＜３＞をそれぞれ出力する。

【０１１０】データ入出力回路６Ｃは、リードアンプ回
路２０Ｃの出力を保持する保持回路１７４と、保持回路
１７４が出力する信号の切換を行なう接続切換回路１７
５と、接続切換回路１７５の出力を受けてクロック信号
ＣＬＫに応じてデータ端子に信号ＤＱ＜０＞〜ＤＱ＜３
＞を出力する出力回路１８２とを含む。

【０１１１】保持回路１７４は、リードアンプ１９０〜
１９３からそれぞれ出力される信号ＰＡ０＜０＞〜ＰＡ
０＜３＞を信号ＰＡＥ２に応じてそれぞれラッチするラ
ッチ回路２１０〜２１３を含む。

【０１１２】接続切換回路１７５は、ラッチ回路２１０
〜２１３の出力を伝達するか否かを信号ＹＡ＜０＞〜Ｙ
Ａ＜３＞に応じて決定するゲート回路１７６と、ゲート
回路１７６の出力を信号ＭＳ＜０＞〜ＭＳ＜２＞に応じ
て接続切換を行なう切換回路１７８と、切換回路１７８
が出力する信号ＬＡＴ＜０＞〜ＬＡＴ＜３＞を信号ＭＳ
＜１＞，ＭＳ＜２＞に応じて出力回路１８２に直接出力
するか否かを決定するイネーブル回路１８０とを含む。

【０１１３】ゲート回路１７６は、信号ＹＡ＜０＞がＨ
レベルのときにラッチ回路２１０の出力を信号ＬＡＴ＜
０＞として出力するトライステートバッファ（tri-stat
e buffer）２２０と、信号ＹＡ＜１＞がＨレベルのとき
にラッチ回路２１１の出力を信号ＬＡＴ＜１＞として出
力するトライステートバッファ２２１と、信号ＹＡ＜２
＞がＨレベルのときにラッチ回路２１２の出力を信号Ｌ
ＡＴ＜２＞として出力するトライステートバッファ２２
２と、信号ＹＡ＜３＞がＨレベルのときにラッチ回路２
１３の出力を信号ＬＡＴ＜３＞として出力するトライス
テートバッファ２２３とを含む。

【０１１４】切換回路１７８は、トライステートバッフ
ァ２２０，２２１の出力ノードの間に接続され信号ＭＳ
＜０＞がＨレベルのときに導通するトランスミッション
ゲート２３０と、トライステートバッファ２２２，２２
３の出力ノードの間に接続され信号ＭＳ＜１＞がＨレベ
ルのときに導通するトランスミッションゲート２３１
と、トライステートバッファ２２１，２２３の出力ノー
ドの間に接続され信号ＭＳ＜２＞がＨレベルのときに導
通するトランスミッションゲート２３２と、トライステ
ートバッファ２２０，２２３の出力ノードの間に接続さ
れ信号ＭＳ＜２＞がＨレベルのときに導通するトランス
ミッションゲート２３３とを含む。

【０１１５】イネーブル回路１８０は、信号ＬＡＴ＜０
＞と信号ＭＳ＜１＞とを受けるＯＲ回路２４０と、信号
ＬＡＴ＜１＞と信号ＭＳ＜２＞とを受けるＯＲ回路２４
１と、信号ＬＡＴ＜２＞と信号ＭＳ＜１＞とを受けるＯ
Ｒ回路２４２と、信号ＬＡＴ＜３＞を一方の入力に受け
他方の入力が接地ノードに接続されるＯＲ回路２４３と
を含む。

【０１１６】出力回路１８２は、クロック信号ＣＬＫに
応じてＯＲ回路２４０の出力を取込み信号ＤＱ＜０＞を
出力する出力制御回路２５０と、ＯＲ回路２４１の出力
をクロック信号ＣＬＫに応じて取込み信号ＤＱ＜１＞を
出力する出力制御回路２５１と、ＯＲ回路２４２の出力
をクロック信号ＣＬＫに応じて取込み信号ＤＱ＜２＞を
出力する出力制御回路２５２と、ＯＲ回路２４３の出力
をクロック信号ＣＬＫに応じて取込み信号ＤＱ＜３＞を
出力する出力制御回路２５３とを含む。

【０１１７】図９は、実施の形態４におけるデータ端子
の使用数の切換を説明するための図である。

【０１１８】図９を参照して、モード１／１はグローバ
ルＩＯ線１対に対して端子１つが対応するモードであ
り、図８の信号ＤＱ＜０＞〜ＤＱ＜３＞はすべて端子に
おいて使用される。

【０１１９】モード１／２はグローバルＩＯ線２対に対
して端子１つが対応するモードであり、信号ＤＱ＜１
＞，ＤＱ＜３＞は端子において使用されるが、信号ＤＱ
＜０＞，ＤＱ＜２＞は出力信号としては使用されない。

【０１２０】モード１／４はグローバルＩＯ線４対に対
して端子１つが対応するモードであり、信号ＤＱ＜３＞
のみが使用され、信号ＤＱ＜０＞〜ＤＱ＜２＞は使用さ
れない。

【０１２１】図１０は、端子数の切換制御をする信号Ｍ
Ｓ＜０＞〜ＭＳ＜２＞とモードおよび内部信号との関係
を示した図である。

【０１２２】図１０を参照して、モード１／１に設定す
るためには、信号ＭＳ＜０＞〜ＭＳ＜２＞をすべてＬレ
ベルに設定する。この場合には、図８の信号発生部は、
信号ＹＡ＜０＞〜ＹＡ＜３＞をすべてＨレベルに設定す
る。

【０１２３】モード１／２に設定する場合には、外部か
ら信号ＭＳ＜０＞，ＭＳ＜１＞，ＭＳ＜２＞としてそれ
ぞれＨ，Ｈ，Ｌレベルを入力する。モード１／２の場合
には、図８の信号発生部は、コラムアドレスビットＣＡ
＜４＞に応じて信号ＹＡ＜０＞〜ＹＡ＜３＞を出力す
る。

【０１２４】まずコラムアドレスビットＣＡ＜４＞がＬ
レベルの場合には、信号ＹＡ＜０＞，ＹＡ＜２＞はとも
にＨレベルに設定され、信号ＹＡ＜１＞，ＹＡ＜３＞は
ともにＬレベルに設定される。

【０１２５】一方コラムアドレスビットＣＡ＜４＞がＨ
レベルの場合には信号ＹＡ＜０＞，ＹＡ＜２＞がともに
Ｌレベルに設定され、信号ＹＡ＜１＞，ＹＡ＜３＞はと
もにＨレベルに設定される。

【０１２６】モード１／４に設定する場合には、信号Ｍ
Ｓ＜０＞をＬレベルに設定し、信号ＭＳ＜１＞，ＭＳ＜
２＞はともにＨレベルに設定する。

【０１２７】モード１／４においては、図８の信号発生
部は、コラムアドレスビットＣＡ＜４＞，ＣＡ＜５＞に
応じて信号ＹＡ＜０＞〜ＹＡ＜３＞を出力する。

【０１２８】まず、コラムアドレスビットＣＡ＜４＞，
ＣＡ＜５＞がともにＬレベルの場合には、信号ＹＡ＜０
＞がＨレベルに設定され、信号ＹＡ＜１＞〜ＹＡ＜３＞
はＬレベルに設定される。

【０１２９】コラムアドレスビットＣＡ＜４＞，ＣＡ＜
５＞がそれぞれＨ，Ｌレベルの場合には、信号ＹＡ＜１
＞がＨレベルに設定され、信号ＹＡ＜０＞，ＹＡ＜２
＞，ＹＡ＜３＞はＬレベルに設定される。

【０１３０】コラムアドレスビットＣＡ＜４＞，ＣＡ＜
５＞がそれぞれＬ，Ｈレベルの場合には、信号ＹＡ＜２
＞がＨレベルに設定され、信号ＹＡ＜０＞，ＹＡ＜１
＞，ＹＡ＜３＞はＬレベルに設定される。

【０１３１】コラムアドレスビットＣＡ＜４＞，ＣＡ＜
５＞がともにＨレベルの場合には、信号ＹＡ＜３＞はＨ
レベルに設定され、信号ＹＡ＜０＞〜ＹＡ＜２＞はＬレ
ベルに設定される。

【０１３２】図１１は、図８に示したリードアンプ回路
２０Ｃおよびデータ入出力回路６Ｃの動作を説明するた
めの動作波形図である。

【０１３３】図８、図１１を参照して、時刻ｔ１におい
てクロック信号ＣＬＫに同期してコラムアドレスビット
ＣＡ＜４＞，ＣＡ＜５＞が取込まれ、信号ＣＡ４，ＣＡ
５が活性化される。

【０１３４】時刻ｔ２において信号ＶＡＣＳＬｉがＬレ
ベルからＨレベルに活性化され、信号／ＰＡＥがＨレベ
ルからＬレベルに活性化されることによってグローバル
ＩＯ線ＧＩＯＲ，／ＧＩＯＲにメモリセルアレイからの
データが読出されリードアンプ回路２０Ｃから信号ＰＡ
Ｏが出力される。

【０１３５】時刻ｔ３において信号ＰＡＥ２がＬレベル
からＨレベルに活性化され、信号ＬＡＴにデータが出力
される。このデータがコラムアドレスビットＣＡ＜４
＞，ＣＡ＜５＞および信号ＭＳ＜０＞〜ＭＳ＜２＞で定
まる接続関係によって対応する信号ＤＱ＜０＞〜ＤＱ＜
３＞として外部に出力される。

【０１３６】時刻ｔ５においてクロック信号ＣＬＫに同
期して信号ＣＡ４，ＣＡ５は非活性化される。

【０１３７】実施の形態４の半導体記憶装置において
は、ＮＡＮＤ回路２００〜２０３によってデータ読出が
必要なグローバルＩＯ線に接続されているリードアンプ
が選択的に活性化される。これによって、モード１／１
に比べてモード１／４は充放電が行なわれるグローバル
ＩＯ線の本数が４分の１となり、ユーザが使用するデー
タ入力端子数（ビット幅）が変化した場合に不要な消費
電流をカットすることができるので消費電流が低減され
た半導体記憶装置が実現できる。

【０１３８】［実施の形態５］図１２は、実施の形態５
において用いられるリードアンプ回路２０Ｄの説明をす
るための回路図である。

【０１３９】図１２を参照して、実施の形態５の半導体
記憶装置においては、図８における実施の形態４の半導
体記憶装置の構成においてリードアンプ回路２０Ｃに代
えてリードアンプ回路２０Ｄを含む。

【０１４０】リードアンプ回路２０Ｄは、リードアンプ
回路２０Ｃの構成においてＮＡＮＤ回路２００〜２０３
に代えてＮＡＮＤ回路２００Ｃ〜２０３Ｃを含む。

【０１４１】ＮＡＮＤ回路２００Ｃは、信号ＹＡ＜０
＞，ＰＡＥに加えて信号ＤＱＭを入力に受ける。ＮＡＮ
Ｄ回路２０１Ｃは、信号ＹＡ＜１＞，ＰＡＥに加えて信
号ＤＱＭを入力に受ける。ＮＡＮＤ回路２０２Ｃは、信
号ＹＡ＜２＞，ＰＡＥに加えて信号ＤＱＭを入力に受け
る。ＮＡＮＤ回路２０３Ｃは、信号ＹＡ＜３＞，ＰＡＥ
に加えて信号ＤＱＭを入力に受ける。

【０１４２】リードアンプ回路２０Ｄの他の構成は、図
８におけるリードアンプ回路２０Ｃと同様であるので説
明は繰返さない。

【０１４３】このように実施の形態４の構成に対して信
号ＤＱＭを用いてさらに消費電力を低減させる。信号Ｄ
ＱＭは、ユーザが使用する入出力端子においてリード、
ライトするときに数ビットだけ読出さない、あるいは書
込まないときにデータ端子のマスクを指定するために入
力する信号である。この信号ＤＱＭを用いて読出が不要
なグローバルＩＯ線対を動作させないので、さらに消費
電力が低減された半導体記憶装置を実現することができ
る。

【０１４４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１４５】

【発明の効果】請求項１に記載の半導体記憶装置は、デ
ータを読出す読出増幅回路に電流差を検出する構成を用
い、またデータ線の振幅を小さく制限する。したがっ
て、寄生容量や寄生抵抗の大きいデータ線における読出
時の消費電力を低減させることができる。

【０１４６】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の奏する効果に加えて、デ
ータ線のプリチャージ電位を接地電位とするので、リー
ドゲートに含まれるトランジスタのオフリーク電流分を
消費電流からさらに低減することができる。

【０１４７】請求項３に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の奏する効果に加えて、読
出増幅回路の電流センス回路を相補な構成とすることに
より、データ線に読出されるデータの極性によらず読出
時間を一定にすることができ、結果として高速読出が可
能となる。

【０１４８】請求項４に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の奏する効果に加えて、デ
ータ線数が多くなる構成を採用しても、データ読出時に
データ線において消費されるはデータ線が少ない構成の
場合と等しくできる。

【０１４９】請求項５，６に記載の半導体記憶装置は、
外部に一括出力するデータのビット幅を制御信号で変更
することが可能な半導体記憶装置において、一括出力す
るデータのビット幅に応じて消費電力を低減することが
できる。

【０１５０】請求項７に記載の半導体記憶装置は、請求
項５に記載の半導体記憶装置の奏する効果に加えて、デ
ータマスク信号が与えられる構成において、データマス
ク信号に応じて余分な消費電力をさらに低減することが
できる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の半導体記憶装置１の
構成を示す概略ブロック図である。

【図２】 図１におけるメモリセルアレイＭＡ０，ＭＡ
１とセンスアンプ帯ＳＡＢ１およびリードアンプ回路２
０の接続関係を示した回路図である。

【図３】 図２に示した回路の動作を説明するための動
作波形図である。

【図４】 リードアンプ回路２０Ａの構成を示した回路
図である。

【図５】 実施の形態３の半導体記憶装置の構成を示す
回路図である。

【図６】 図５に示した回路の動作を説明するための動
作波形図である。

【図７】 実施の形態４の半導体記憶装置１Ｃの構成を
示した概略ブロック図である。

【図８】 信号発生部１７３、図７におけるリードアン
プ回路２０Ｃおよびデータ入出力回路６Ｃの構成を示し
た回路図である。

【図９】 実施の形態４におけるデータ端子の使用数の
切換を説明するための図である。

【図１０】 端子数の切換制御をする信号ＭＳ＜０＞〜
ＭＳ＜２＞とモードおよび内部信号との関係を示した図
である。

【図１１】 図８に示したリードアンプ回路２０Ｃおよ
びデータ入出力回路６Ｃの動作を説明するための動作波
形図である。

【図１２】 実施の形態５において用いられるリードア
ンプ回路２０Ｄの説明をするための回路図である。

【図１３】 従来の半導体記憶装置の読出動作に関連す
る回路を説明するための回路図である。

【図１４】 従来の読出動作を説明するための動作波形
図である。

【符号の説明】

１，１Ｃ 半導体記憶装置、２ 制御信号入力回路、
６，６Ｃ データ入出力回路、８ 列デコード回路、１
０ メモリセルアレイブロック、２０，２０Ａ〜２０Ｄ
リードアンプ回路、２２ イコライズ回路、２４，２
８，１４１，１４５ 接続回路、２６ リードゲート回
路、３０ イコライズ回路、６０，１１６，１１８ プ
リチャージ回路、６１，８１，１２１ 振幅制限部、６
２，８２，１２２ 電流センス回路、１０２，１０４，
１０６，１０８ サブアレイ、１１０，１１２ 回路、
１２０ 選択ゲート回路、１７３ 信号発生部、１７４
保持回路、１７５ 接続切換回路、１７６ ゲート回
路、１７８ 切換回路、１８０ イネーブル回路、１８
２ 出力回路、１９０〜１９３ リードアンプ、２００
〜２０３，２００Ｃ〜２０３Ｃ ＮＡＮＤ回路、２１０
〜２１３ ラッチ回路、２２０〜２２３ トライステー
トバッファ、２３０〜２３３ トランスミッションゲー
ト、２４０〜２４３ ＯＲ回路、２５０〜２５３ 出力
制御回路、／ＧＩＯＲ，ＧＩＯＲ，／ＧＩＯＲＥ，ＧＩ
ＯＲＥ，／ＧＩＯＲＯ，ＧＩＯＲＯ グローバルＩＯ
線、ＢＬ，／ＢＬ，ＢＬＲ，／ＢＬＲ，ＢＬＬ，／ＢＬ
Ｌ，ＢＬＥ，／ＢＬＥ，ＢＬＲＥ，／ＢＬＲＥ，ＢＬＬ
Ｅ，／ＢＬＬＥ，ＢＬＯ，／ＢＬＯ，ＢＬＲＯ，／ＢＬ
ＲＯ，ＢＬＬＯ，／ＢＬＬＯ ビット線、ＣＰ セルプ
レート、ＭＡ０，ＭＡ１，ＭＡ０Ｂ，ＭＡ１Ｂ メモリ
セルアレイ、ＭＣ メモリセル、ＭＱ キャパシタ、Ｍ
Ｔ トランジスタ、ＳＡ センスアンプ、ＳＡＢ０，Ｓ
ＡＢ１，ＳＡＢ１Ｂ センスアンプ帯、ＳＮ ストレー
ジノード、ＷＬ＜００＞〜ＷＬ＜０ｎ＞，ＷＬ＜１０＞
ＷＬ＜１ｎ＞，ＷＬ＜ｋ＞ ワード線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 冨嶋 茂樹 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 堂阪 勝己 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5M024 AA04 AA20 BB14 BB15 BB17 BB18 BB35 CC90 DD13 DD24 DD25 PP01 PP02 PP03 PP07 PP10

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１のメモリセルと、 前記第１のメモリセルに接続される第１のビット線と、 前記第１のビット線と第１のビット線対をなす第２のビ
   ット線と、 前記第１、第２のビット線に読出された前記第１のメモ
   リセルの保持データを伝達する第１、第２のデータ線
   と、 前記第１、第２のビット線の電位に応じた強さでそれぞ
   れ前記第１、第２のデータ線を第１の定電位点に結合す
   る第１のリードゲート回路と、 前記第１のメモリセルの保持データの読出時に第２の定
   電位点から前記第１のデータ線に流れる電流と前記第２
   の定電位点から前記第２のデータ線に流れる電流との差
   を増幅して第１の読出データ信号を出力する読出増幅回
   路とを備え、 前記読出増幅回路は、 前記第１のメモリセルの保持データの読出時に前記第
   １、第２のデータ線に電流を供給し電流差を検出する第
   １の電流センス回路と、 第１、第２の定電位の中間電位である参照電位を受け、
   かつ、前記第１のメモリセルの保持データの読出時に前
   記第１の電流センス回路と前記第１、第２のデータ線と
   の間に接続され、前記第１、第２のデータ線の電位を前
   記第１の定電位と前記参照電位との間の電位に制限する
   第１の振幅制限部とを含む、半導体記憶装置。
2. 【請求項２】 前記読出増幅回路は、 読出待機時において、前記第１、第２のデータ線を前記
   第１の定電位点に結合するプリチャージ部をさらに含
   む、請求項１に記載の半導体記憶装置。
3. 【請求項３】 前記読出増幅回路は、 前記第１のメモリセルの保持データの読出時に前記第
   １、第２のデータ線に電流を供給し電流差を検出する第
   ２の電流センス回路と、 前記第２の電流センス回路と前記第１、第２のデータ線
   との間に接続され、かつ、前記参照電位を受け、前記第
   １、第２のデータ線の電位を前記第１の定電位と前記参
   照電位との間の電位に制限する第２の振幅制限部とをさ
   らに含み、 前記第１の電流センス回路と前記第１の振幅制限部とが
   接続される第１の出力ノードからは前記第１の読出デー
   タ信号が出力され、 前記第２の電流センス回路と前記第２の振幅制限部とが
   接続される第２の出力ノードからは前記第１の読出デー
   タ信号と相補な第２の読出データ信号が出力される、請
   求項１に記載の半導体記憶装置。
4. 【請求項４】 第２のメモリセルと、 前記第２のメモリセルに接続される第３のビット線と、 前記第３のビット線と第２のビット線対をなす第４のビ
   ット線と、 前記第３、第４のビット線に読出された前記第２のメモ
   リセルの保持データを伝達する第３、第４のデータ線
   と、 前記第３、第４のビット線の電位に応じた強さでそれぞ
   れ前記第３、第４のデータ線を前記第１の定電位点に結
   合する第２のリードゲート回路とをさらに備え、 前記読出増幅回路は、前記第２のメモリセルの保持デー
   タの読出時に前記第２の定電位点から前記第３のデータ
   線に流れる電流と前記第２の定電位点から前記第４のデ
   ータ線に流れる電流との差を増幅して前記第１の読出デ
   ータ信号を出力し、 前記読出増幅回路は、 前記第１、第２のビット線対の一方を選択して前記第１
   の振幅制限部に接続する選択ゲート回路をさらに含む、
   請求項１に記載の半導体記憶装置。
5. 【請求項５】 複数のメモリセルが配列されるメモリセ
   ルアレイブロックと、 前記メモリセルアレイブロックから読出される複数のデ
   ータ信号をそれぞれ伝達する複数のデータ線対と、 前記複数のデータ線対に対応してそれぞれ設けられ、ア
   ドレス信号と外部に一括出力するデータのビット数を示
   す制御信号とに応じて各々が独立に活性化され、複数の
   前記データ信号をそれぞれ増幅する複数の読出増幅回路
   と、 複数の出力ノードのうちの前記制御信号によって指定さ
   れるノードに対して、 活性化された前記複数の読出増幅回路の出力信号を出力
   する切換回路とを備え、 前記複数の読出増幅回路の各々は、自己に対応するメモ
   リセルの保持データの読出時に自己に対応するデータ線
   対に含まれる相補な２つのデータ線に流れる電流の差を
   検出して読出データ信号を出力する、半導体記憶装置。
6. 【請求項６】 前記メモリセルアレイブロックは、 前記複数のメモリセルにそれぞれ対応して設けられ、対
   をなすビット線間にデータ読出時に電位差が生ずる複数
   のビット線対と、 前記複数のビット線対に対応して設けられ、かつ、前記
   複数のデータ線対に対応して設けられ、各々が自己に対
   応するビット線対の電位差に応じて自己に対応するデー
   タ線対に含まれる対をなすデータ線の一方を第１の定電
   位点に結合する複数のリードゲート回路とをふくむ、請
   求項５に記載の半導体記憶装置。
7. 【請求項７】 前記複数の読出増幅回路の各々は、前記
   読出データ信号のマスク期間を示すマスク信号にさらに
   応じて活性化される、請求項５に記載の半導体記憶装
   置。