JP2005322372A - マルチポートメモリ素子 - Google Patents
マルチポートメモリ素子 Download PDFInfo
- Publication number
- JP2005322372A JP2005322372A JP2004195045A JP2004195045A JP2005322372A JP 2005322372 A JP2005322372 A JP 2005322372A JP 2004195045 A JP2004195045 A JP 2004195045A JP 2004195045 A JP2004195045 A JP 2004195045A JP 2005322372 A JP2005322372 A JP 2005322372A
- Authority
- JP
- Japan
- Prior art keywords
- reference voltage
- voltage
- data
- data bus
- global data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 66
- 230000004913 activation Effects 0.000 claims description 18
- 238000011157 data evaluation Methods 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 3
- 230000001939 inductive effect Effects 0.000 abstract description 3
- 238000012546 transfer Methods 0.000 description 51
- 238000010586 diagram Methods 0.000 description 15
- 238000000034 method Methods 0.000 description 8
- 239000000872 buffer Substances 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 230000009849 deactivation Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2227—Standby or low power modes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Multimedia (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
Abstract
【解決手段】複数のバスラインを備えるグローバルデータバスと、前記グローバルデータバスとデータを交換するための電流センシング方式の送/受信機を備える複数のデータ送受信ブロックと、前記データ送受信ブロックの受信機に備えられたアクティブロードの抵抗値を調節して、前記グローバルデータバスに流れる電流量を調節するための基準電圧を提供し、活性化モード及び待機モードで互いに異なる電位レベルの第1及び第2基準電圧を提供する基準電圧生成ブロックとを備える。
【選択図】図11
Description
よって本発明の出願人は、マルチポートメモリ素子の構造を提案したことがある(韓国特許出願第2003-92375号参照)。
図1は、韓国特許出願第2003-92375号に係る256MマルチポートDRAMの構造を示す図である。
図5を参照すれば、マルチポートDRAMは入/出力インターフェスであるポートとメモリセルブロックであるバンクとの間には、互いにデータを交換できるグローバルデータバスGIOが存在する。また、グローバルデータバスGIOとポートとの間のデータ送受信のためにデータ伝達部QTRXが存在し、グローバルデータバスGIOとバンクとの間のデータ送受信のためにバス接続部TLが存在する。
上述したように、提案されたマルチポートDRAMは512ビットに達する拡幅のグローバルデータバスGIOを備えている。従来に、提案された最もバンド幅が大きいDRAM(DDR2)のグローバルデータバスが64個のバスラインを持っていることに比べれば、バスラインの数が非常に多いことが分かる。
図10を参照すれば、まずリードまたはライト動作がない充分な時間(数μs程度)が維持されれば、グローバルデータバスGIOが充電されてその電位が次いで上昇し、ある程度の電位に達すればこれ以上充電されないでその電位レベルで留まるようになる。以下、この電位レベルを飽和されたGIOレベルと称する。
この時、抵抗R2に流れる電流はVREF2/R2に画定されて、この電流は抵抗R1にも同じように流れる。
したがって、活性化モード用基準電圧VR_ACTは下記の数式1のように画定できる。
例えば、上述ではDRAMセルを使用するマルチポートDRAMの場合を例に挙げ説明したが、本発明はSRAMをはじめとする他のRAMセルを備えたマルチポートメモリ素子にも採用される。
一方、上述した実施の形態では受信機内のアクティブロードでNMOSトランジスタを使用する場合を例に挙げ、待機モードでは基準電圧VRのレベルを下げて、活性化モードでは基準電圧VRのレベルを高めるモデルを提示したが、アクティブロードでPMOSトランジスタを使用する場合には反対の場合も成立する。
1020 レベルシフタ
1030 多重化部
Claims (8)
- 複数のバスラインを備えるグローバルデータバスと、
前記グローバルデータバスとデータを交換するための電流センシング方式の送/受信機を備える複数のデータ送受信ブロックと、
前記データ送受信ブロックの受信機に備えられたアクティブロードの抵抗値を調節して、前記グローバルデータバスに流れる電流量を調節するための基準電圧を提供し、活性化モード及び待機モードで互いに異なる電位レベルの第1及び第2基準電圧を提供する基準電圧生成ブロックと
を備えることを特徴とするマルチポートメモリ素子。 - 複数のバスラインを備えるグローバルデータバスと、
前記グローバルデータバスとデータを交換するための電流センシング方式の送/受信機を備える複数のデータ送受信ブロックと、
前記データ送受信ブロックの受信機に備えられたアクティブロードの抵抗値を調節し、前記グローバルデータバスに流れる電流量を調節するための基準電圧を提供し、活性化モードで第1基準電圧を提供し、待機モードで前記第1基準電圧に比べ低い電位レベルの第2基準電圧を提供する基準電圧生成ブロックと
を備えることを特徴とするマルチポートメモリ素子。 - 前記基準電圧生成ブロックは、
外部電源電圧を受け取って、定電圧基準電圧を生成するための基準電圧発生器と、
前記定電圧基準電圧を受け取って、前記第1及び第2基準電圧を生成するためのレベルシフタと、
モード情報信号に応答して、前記第1及び第2基準電圧を前記基準電圧として選択的に出力するための多重化部と
を備えることを特徴とする請求項2に記載のマルチポートメモリ素子。 - 前記レベルシフタは、接地電圧端に接続され、バイアス電圧をゲート入力とするシンクNMOSトランジスタと、
前記シンクNMOSトランジスタと第1ノードとの間に接続され、前記定電圧基準電圧をゲート入力とする第1差動入力NMOSトランジスタと、
前記シンクNMOSトランジスタと第2ノードとの間に接続され、フィードバック基準電圧をゲート入力とする第2差動入力NMOSトランジスタと、
前記第1ノードと電源電圧端との間に接続され、前記第2ノードに流れる電圧をゲート入力とする第1ロードPMOSトランジスタと、
前記第2ノードと前記電源電圧端との間に接続され、第2ノードに流れる電圧をゲート入力とする第2ロードPMOSトランジスタ(前記第1ロードPMOSトランジスタと電流ミラーとを構成する)と、
第3ノードと前記電源電圧端との間に接続され、前記第1ノードに流れる電圧をゲート入力とする駆動PMOSトランジスタと、
前記第3ノードと前記接地電圧端との間に接続されて、前記フィードバック基準電圧を提供するための電圧ディバイダーを備えて、
前記第3ノードに前記第1基準電圧を出力し、前記電圧ディバイダーの出力端に前記第2基準電圧を出力すること
を特徴とする請求項3に記載のマルチポートメモリ素子。 - 前記多重化部は、
前記モード情報信号に制御され、前記第1基準電圧を前記基準電圧として出力するための第1トランスミッションゲートと、
前記モード情報信号に制御され、前記第2基準電圧を前記基準電圧として出力するための第2トランスミッションゲートと
を備えることを特徴とする請求項3に記載のマルチポートメモリ素子。 - 前記基準電圧発生器は、
ワイドラータイプまたはバンドギャップタイプの基準電圧発生回路で具現することを特徴とする請求項3に記載のマルチポートメモリ素子。 - それぞれの前記データ送受信ブロックに備えられた前記送信機は、
前記グローバルデータバスと接地電圧端との間に順に接続し、それぞれのデータ信号及びデータ駆動パルスをゲート入力とする第1及び第2NMOSトランジスタとを備えることを特徴とする請求項2に記載のマルチポートメモリ素子。 - それぞれの前記データ送受信ブロックに備えられた前記受信機は、
ソースが電源電圧端に接続され、ドレインとゲートとがダイオード接続された第1PMOSトランジスタと、
ソースが前記電源電圧端に接続され、ドレインが出力ノードに接続された第2PMOSトランジスタと、
ソースが前記第1PMOSトランジスタのドレインに接続され、ドレインが前記グローバルデータバスに接続され、ゲートに前記基準電圧を印加される第2NMOSトランジスタと、
ソースが前記第2PMOSトランジスタのドレイン(出力ノード)に接続され、ゲートに前記基準電圧を印加される第3NMOSトランジスタと、
ソースが前記第3NMOSトランジスタのドレインに接続され、ドレインが前記接地電圧端に接続され、ゲートにデータ評価信号を印加される第4NMOSトランジスタと
を備えることを特徴とする請求項7に記載のマルチポートメモリ素子。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2004-0032651A KR100533976B1 (ko) | 2004-05-10 | 2004-05-10 | 멀티-포트 메모리 소자 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005322372A true JP2005322372A (ja) | 2005-11-17 |
JP4596831B2 JP4596831B2 (ja) | 2010-12-15 |
Family
ID=35239291
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004195045A Expired - Fee Related JP4596831B2 (ja) | 2004-05-10 | 2004-06-30 | マルチポートメモリ素子 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7046576B2 (ja) |
JP (1) | JP4596831B2 (ja) |
KR (1) | KR100533976B1 (ja) |
TW (1) | TWI261266B (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006294208A (ja) * | 2005-04-08 | 2006-10-26 | Hynix Semiconductor Inc | マルチ−ポートメモリ素子 |
JP2006294209A (ja) * | 2005-04-08 | 2006-10-26 | Hynix Semiconductor Inc | マルチ−ポートメモリ素子 |
JP2008077825A (ja) * | 2006-09-21 | 2008-04-03 | Hynix Semiconductor Inc | マルチポートメモリ装置 |
JP2008145400A (ja) * | 2006-12-13 | 2008-06-26 | Sanyo Electric Co Ltd | 電源電圧検出回路 |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100964266B1 (ko) * | 2002-03-27 | 2010-06-16 | 더 리전트 오브 더 유니버시티 오브 캘리포니아 | 저전력 고성능의 메모리셀 및 관련방법 |
DE10347301B4 (de) * | 2003-10-08 | 2007-12-13 | Infineon Technologies Ag | Schaltung mit einem Bus mit mehreren Empfängern |
US7486572B2 (en) * | 2005-06-14 | 2009-02-03 | Brilliance Semiconductor Intl. Inc. | Voltage regulator for memory device |
KR100721197B1 (ko) * | 2005-06-29 | 2007-05-23 | 주식회사 하이닉스반도체 | 반도체 장치의 내부전압 발생회로 |
US7345931B2 (en) * | 2005-08-01 | 2008-03-18 | Infineon Technologies Ag | Maintaining internal voltages of an integrated circuit in response to a clocked standby mode |
KR100695437B1 (ko) | 2006-04-13 | 2007-03-16 | 주식회사 하이닉스반도체 | 멀티 포트 메모리 소자 |
KR100780623B1 (ko) | 2006-06-30 | 2007-11-29 | 주식회사 하이닉스반도체 | 반도체 소자의 내부전압 생성장치 |
KR100846386B1 (ko) * | 2006-09-21 | 2008-07-15 | 주식회사 하이닉스반도체 | 멀티포트 메모리 장치 |
FR2920584B1 (fr) * | 2007-08-29 | 2009-11-13 | Commissariat Energie Atomique | Memoire partagee |
KR101090393B1 (ko) * | 2009-09-30 | 2011-12-07 | 주식회사 하이닉스반도체 | 테스트 회로, 이를 이용한 반도체 메모리 장치 및 테스트 방법 |
US9679614B1 (en) * | 2015-11-25 | 2017-06-13 | Micron Technology, Inc. | Semiconductor device with single ended main I/O line |
KR20170068719A (ko) * | 2015-12-09 | 2017-06-20 | 에스케이하이닉스 주식회사 | 반도체장치 및 반도체시스템 |
US10134482B2 (en) * | 2017-01-17 | 2018-11-20 | Micron Technology, Inc. | Apparatuses and methods for high speed writing test mode for memories |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000039925A (ja) * | 1998-06-03 | 2000-02-08 | Hyundai Electronics Ind Co Ltd | バンドギャップ基準電圧発生器を利用した内部電圧発生回路 |
JP2000357393A (ja) * | 1999-04-06 | 2000-12-26 | Genesis Semiconductor Inc | メモリ回路のローカル入力/出力信号ラインの電圧予昇及び均一化方法とその装置 |
JP2003317478A (ja) * | 2002-04-17 | 2003-11-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05217370A (ja) * | 1992-01-30 | 1993-08-27 | Nec Corp | 内部降圧電源回路 |
JP3645593B2 (ja) * | 1994-09-09 | 2005-05-11 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
JPH11213664A (ja) * | 1998-01-23 | 1999-08-06 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
2004
- 2004-05-10 KR KR10-2004-0032651A patent/KR100533976B1/ko not_active IP Right Cessation
- 2004-06-24 TW TW093118310A patent/TWI261266B/zh active
- 2004-06-25 US US10/877,888 patent/US7046576B2/en not_active Expired - Fee Related
- 2004-06-30 JP JP2004195045A patent/JP4596831B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000039925A (ja) * | 1998-06-03 | 2000-02-08 | Hyundai Electronics Ind Co Ltd | バンドギャップ基準電圧発生器を利用した内部電圧発生回路 |
JP2000357393A (ja) * | 1999-04-06 | 2000-12-26 | Genesis Semiconductor Inc | メモリ回路のローカル入力/出力信号ラインの電圧予昇及び均一化方法とその装置 |
JP2003317478A (ja) * | 2002-04-17 | 2003-11-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006294208A (ja) * | 2005-04-08 | 2006-10-26 | Hynix Semiconductor Inc | マルチ−ポートメモリ素子 |
JP2006294209A (ja) * | 2005-04-08 | 2006-10-26 | Hynix Semiconductor Inc | マルチ−ポートメモリ素子 |
JP2008077825A (ja) * | 2006-09-21 | 2008-04-03 | Hynix Semiconductor Inc | マルチポートメモリ装置 |
JP2008145400A (ja) * | 2006-12-13 | 2008-06-26 | Sanyo Electric Co Ltd | 電源電圧検出回路 |
Also Published As
Publication number | Publication date |
---|---|
JP4596831B2 (ja) | 2010-12-15 |
KR20050107653A (ko) | 2005-11-15 |
US20050249020A1 (en) | 2005-11-10 |
TWI261266B (en) | 2006-09-01 |
KR100533976B1 (ko) | 2005-12-07 |
US7046576B2 (en) | 2006-05-16 |
TW200537521A (en) | 2005-11-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4848563B2 (ja) | マルチ−ポートメモリ素子 | |
JP4596831B2 (ja) | マルチポートメモリ素子 | |
KR100670707B1 (ko) | 멀티-포트 메모리 소자 | |
JP4318098B2 (ja) | マルチポートメモリ素子 | |
JP4740737B2 (ja) | マルチ−ポートメモリ素子 | |
KR100605571B1 (ko) | 멀티-포트 메모리 소자 | |
US7046575B2 (en) | Bus connection circuit for read operation of multi-port memory device | |
KR102307368B1 (ko) | 입력 버퍼 회로 | |
KR101038299B1 (ko) | 멀티-포트 메모리 소자 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061226 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091002 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091013 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100107 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100330 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100726 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100810 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100831 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100921 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131001 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |