JP2000039925A - バンドギャップ基準電圧発生器を利用した内部電圧発生回路 - Google Patents
バンドギャップ基準電圧発生器を利用した内部電圧発生回路Info
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- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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Abstract
(57)【要約】
【課題】 バイポーラ型バンドギャップ基準電圧発生器
を利用し、電源電圧又は温度が変わる場合にも安定した
内部電圧を出力する内部電圧発生器を提供する。 【解決手段】 第１基準電圧発生部は第１基準電圧（Vr
1_trim）を発生させ、基準電圧トリミング部（３０）は
第１基準電圧発生部で発生した第１基準電圧（Vr1_tri
m）レベルをトリミングして第２基準電圧（Vr1）を出力
し、第２基準電圧発生部（４０）は第２基準電圧を受信
して第３基準電圧（Vr2）を発生させる。第１基準電圧
の電圧レベルと第２基準電圧の電圧レベルは事実上同じ
である。第３基準電圧の電圧レベルは第２基準電圧の電
圧レベルより高く、内部回路を駆動させる駆動電圧であ
る。
を利用し、電源電圧又は温度が変わる場合にも安定した
内部電圧を出力する内部電圧発生器を提供する。 【解決手段】 第１基準電圧発生部は第１基準電圧（Vr
1_trim）を発生させ、基準電圧トリミング部（３０）は
第１基準電圧発生部で発生した第１基準電圧（Vr1_tri
m）レベルをトリミングして第２基準電圧（Vr1）を出力
し、第２基準電圧発生部（４０）は第２基準電圧を受信
して第３基準電圧（Vr2）を発生させる。第１基準電圧
の電圧レベルと第２基準電圧の電圧レベルは事実上同じ
である。第３基準電圧の電圧レベルは第２基準電圧の電
圧レベルより高く、内部回路を駆動させる駆動電圧であ
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリの内部
電圧発生器に関し、特にバイポーラ型バンドギャップ基
準電圧発生器を利用して電源電圧、温度、抵抗成分、閾
電圧に影響を受けない基準電圧を発生できるようにし
た、バンドギャップ基準電圧発生器を利用した内部電圧
発生回路に関する。
電圧発生器に関し、特にバイポーラ型バンドギャップ基
準電圧発生器を利用して電源電圧、温度、抵抗成分、閾
電圧に影響を受けない基準電圧を発生できるようにし
た、バンドギャップ基準電圧発生器を利用した内部電圧
発生回路に関する。
【０００２】
【従来の技術】メモリ半導体で内部電源として用いる内
部電圧発生器（Vint Generator）は、高い外部電圧（Ex
ternal Voltage）を供給され低い内部電圧（Internal V
oltage）を作る回路である。
部電圧発生器（Vint Generator）は、高い外部電圧（Ex
ternal Voltage）を供給され低い内部電圧（Internal V
oltage）を作る回路である。
【０００３】一般に、メモリ半導体の最近の傾向が低電
圧、低消費電力化である。
圧、低消費電力化である。
【０００４】それで、１６メガディラム製品から内部電
圧発生器（Vint Generator）を採用している。
圧発生器（Vint Generator）を採用している。
【０００５】内部電圧発生器は高い外部電圧（External
Voltage以下Vextという）を加えたとき、内部的に低い
電圧（Internal Voltage以下Vintという）を作ってチッ
プを動作させることにより、消費電力を低減させて性能
を向上させるものである。
Voltage以下Vextという）を加えたとき、内部的に低い
電圧（Internal Voltage以下Vintという）を作ってチッ
プを動作させることにより、消費電力を低減させて性能
を向上させるものである。
【０００６】例えば、６４メガイディオ（Extended Dat
a Output以下ＥＤＯという）ディラムの場合、外部電圧
（Vext）が３.３Ｖに加わえられると内部電圧（Vint）
は２.８Ｖに電圧を低めて用いている。
a Output以下ＥＤＯという）ディラムの場合、外部電圧
（Vext）が３.３Ｖに加わえられると内部電圧（Vint）
は２.８Ｖに電圧を低めて用いている。
【０００７】前記のように、高密度（high density）メ
モリ分野では外部電力（ＶＤＤ）を用いて内部電圧ダウ
ンコンバータ（Voltage Down Converter）を作って用い
ており、内部電圧ダウンコンバータは内部回路の電圧源
に用いられ、電圧ダウンコンバータを用いることにより
電力の消耗を低減する利点があり、高電圧ストレス（st
ress）による装置の寿命が短くなる問題を、電圧ダウン
コンバータを用いることにより解決することができる。
モリ分野では外部電力（ＶＤＤ）を用いて内部電圧ダウ
ンコンバータ（Voltage Down Converter）を作って用い
ており、内部電圧ダウンコンバータは内部回路の電圧源
に用いられ、電圧ダウンコンバータを用いることにより
電力の消耗を低減する利点があり、高電圧ストレス（st
ress）による装置の寿命が短くなる問題を、電圧ダウン
コンバータを用いることにより解決することができる。
【０００８】従って、駆動負荷（active load）である
ＰＭＯＳ電界効果トランジスタの電流−電圧特性が、工
程の変化のような外部要因によって少しでも変われば、
同一の電位が印加されてもＰＭＯＳ電界効果トランジス
タのゲート端に出力される電圧は変わることになり、こ
れは同一の回路を用いても実際に制作されたチップごと
に生成される内部電圧が変わり得るという問題を有する
ことを意味する。
ＰＭＯＳ電界効果トランジスタの電流−電圧特性が、工
程の変化のような外部要因によって少しでも変われば、
同一の電位が印加されてもＰＭＯＳ電界効果トランジス
タのゲート端に出力される電圧は変わることになり、こ
れは同一の回路を用いても実際に制作されたチップごと
に生成される内部電圧が変わり得るという問題を有する
ことを意味する。
【０００９】よって、前記のような従来の回路は幾つか
の問題点を持っている。
の問題点を持っている。
【００１０】一番目に、出力端に電流を供給するとき、
ＰＭＯＳ電界効果トランジスタ（ＰＭＯＳＦＥＴ）を駆
動する差動増幅器が大変非効率的に動作されているとい
うことである。
ＰＭＯＳ電界効果トランジスタ（ＰＭＯＳＦＥＴ）を駆
動する差動増幅器が大変非効率的に動作されているとい
うことである。
【００１１】その原因は主に駆動電圧と基準電圧の差が
非常に小さく、この回路を構成するトランジスタ等が大
部分線形領域（Linear region）で動作するためで、こ
の場合に発生する問題点は工程の変化により出力が変化
する電位が変わることと、差動増幅器の利得（gain）が
少なく出力の範囲が制限され、結果的に出力端のＰＭＯ
Ｓ電界効果トランジスタ（ＰＭＯＳＦＥＴ）のゲート電
位を十分低下させることができないことである。
非常に小さく、この回路を構成するトランジスタ等が大
部分線形領域（Linear region）で動作するためで、こ
の場合に発生する問題点は工程の変化により出力が変化
する電位が変わることと、差動増幅器の利得（gain）が
少なく出力の範囲が制限され、結果的に出力端のＰＭＯ
Ｓ電界効果トランジスタ（ＰＭＯＳＦＥＴ）のゲート電
位を十分低下させることができないことである。
【００１２】その結果、内部的に発生される内部電圧
（Vint）の値がダイ（die）ごとに異なり、必要以上に
大きい出力駆動即ち、ＰＭＯＳ電界効果トランジスタ
（ＰＭＯＳＦＥＴ）を用いることになり全体回路の反応
速度を低下させながらもより大きい設計面積を要求する
ことになるのである。
（Vint）の値がダイ（die）ごとに異なり、必要以上に
大きい出力駆動即ち、ＰＭＯＳ電界効果トランジスタ
（ＰＭＯＳＦＥＴ）を用いることになり全体回路の反応
速度を低下させながらもより大きい設計面積を要求する
ことになるのである。
【００１３】二番目の問題は、回路の反応速度を増加さ
せるほど発振の発生する可能性が増加するということで
ある。
せるほど発振の発生する可能性が増加するということで
ある。
【００１４】この問題を解決するためよく用いられる方
法は、フィードバックされる信号の伝達速度を低下させ
るため回路の特定部分にキャパシタを入れることである
が、結果的には全体回路の動作を再び遅延させるため、
動作速度を高めようとする目的に反する結果を生むこと
になる。
法は、フィードバックされる信号の伝達速度を低下させ
るため回路の特定部分にキャパシタを入れることである
が、結果的には全体回路の動作を再び遅延させるため、
動作速度を高めようとする目的に反する結果を生むこと
になる。
【００１５】図１は一般的な内部電圧発生器のブロック
図で、これに示されたように外部電源電圧の供給を受け
０.８Ｖ内外の第１基準電圧（Vr1）を発生させる第１基
準電圧発生部（１）と；前記第１基準電圧発生部（１）
から発生する第１基準電圧（Vr1）のレベルを調整する
ための第１基準電圧ヒューズ（２）；前記第１基準電圧
ヒューズ（２）の制御を受け前記第１基準電圧発生部
（１）から発生する第１基準電圧（Vr1）を増幅させ、
２.８Ｖ内外の第２基準電圧（Vr2）を発生させる第２基
準電圧発生部（３）；前記第２基準電圧発生部（３）か
ら発生した第２基準電圧（Vr2）を外部電源電圧に従い
線形的に変化するストレス電圧と組合わせて基準電圧
（Vr）を発生させる基準電圧発生部（４）；前記基準電
圧発生部（４）から発生した基準電圧（Vr）及び前記第
１基準電圧発生部から発生した第１基準電圧（Vr1）の
入力を受け、待機状態の内部電圧を駆動させる待機状態
内部電圧駆動部（５）；動作信号（act１）を発生させ
る動作信号発生部（６）；及び前記動作信号発生部
（６）から動作信号（act１）入力時に、前記基準電圧
発生部（４）から発生した基準電圧（Vr）、及び前記第
１基準電圧発生部（１）から発生した第１基準電圧（Vr
1）により動作状態の内部電圧を駆動させる動作状態内
部電圧駆動部（７）でなっている。
図で、これに示されたように外部電源電圧の供給を受け
０.８Ｖ内外の第１基準電圧（Vr1）を発生させる第１基
準電圧発生部（１）と；前記第１基準電圧発生部（１）
から発生する第１基準電圧（Vr1）のレベルを調整する
ための第１基準電圧ヒューズ（２）；前記第１基準電圧
ヒューズ（２）の制御を受け前記第１基準電圧発生部
（１）から発生する第１基準電圧（Vr1）を増幅させ、
２.８Ｖ内外の第２基準電圧（Vr2）を発生させる第２基
準電圧発生部（３）；前記第２基準電圧発生部（３）か
ら発生した第２基準電圧（Vr2）を外部電源電圧に従い
線形的に変化するストレス電圧と組合わせて基準電圧
（Vr）を発生させる基準電圧発生部（４）；前記基準電
圧発生部（４）から発生した基準電圧（Vr）及び前記第
１基準電圧発生部から発生した第１基準電圧（Vr1）の
入力を受け、待機状態の内部電圧を駆動させる待機状態
内部電圧駆動部（５）；動作信号（act１）を発生させ
る動作信号発生部（６）；及び前記動作信号発生部
（６）から動作信号（act１）入力時に、前記基準電圧
発生部（４）から発生した基準電圧（Vr）、及び前記第
１基準電圧発生部（１）から発生した第１基準電圧（Vr
1）により動作状態の内部電圧を駆動させる動作状態内
部電圧駆動部（７）でなっている。
【００１６】前記のように構成された内部電圧発生器の
動作は次の通りである。
動作は次の通りである。
【００１７】内部電圧（Vint）発生器は全て外部電圧
（Vext）を電源（Power）に用いる。
（Vext）を電源（Power）に用いる。
【００１８】先ず、第１基準電圧発生部（１）から外部
電圧（Vext）を供給され第１基準電圧（Vr1）を０.８Ｖ
内外にする。
電圧（Vext）を供給され第１基準電圧（Vr1）を０.８Ｖ
内外にする。
【００１９】前記第１基準電圧（Vr1）は外部電圧（Vex
t）、及び温度に関係しない特性を有する電圧で基準電
圧（Reference Voltage）である。
t）、及び温度に関係しない特性を有する電圧で基準電
圧（Reference Voltage）である。
【００２０】一方、第２基準電圧発生部（３）は前記第
１基準電圧発生部（１）から発生した第１基準電圧（Vr
1）から必要とする電圧を得るため、差動増幅器（Diffe
rential Amplifier）と抵抗を利用して前記第１基準電
圧（Vr1）を増幅させることにより、第２基準電圧（Vr
2）を２.８Ｖにした。
１基準電圧発生部（１）から発生した第１基準電圧（Vr
1）から必要とする電圧を得るため、差動増幅器（Diffe
rential Amplifier）と抵抗を利用して前記第１基準電
圧（Vr1）を増幅させることにより、第２基準電圧（Vr
2）を２.８Ｖにした。
【００２１】前記第２基準電圧（Vr2）は外部電圧（Vex
t）が２.６Ｖより小さい場合には外部電圧（Vext）と同
じであり、外部電圧（Vext）が２.６Ｖ以上の場合には
一定の電圧を有する。
t）が２.６Ｖより小さい場合には外部電圧（Vext）と同
じであり、外部電圧（Vext）が２.６Ｖ以上の場合には
一定の電圧を有する。
【００２２】このとき、第１基準電圧ヒューズ（２）を
用いて前記第１基準電圧（Vr1）レベルを調整（Trimmin
g）する。
用いて前記第１基準電圧（Vr1）レベルを調整（Trimmin
g）する。
【００２３】前記のように第２基準電圧発生部（３）か
ら発生した第２基準電圧（Vr2）は基準電圧発生部
（４）に入力された後、ストレス電圧と組合わせて基準
電圧（Vr）を発生させる。
ら発生した第２基準電圧（Vr2）は基準電圧発生部
（４）に入力された後、ストレス電圧と組合わせて基準
電圧（Vr）を発生させる。
【００２４】ここで、前記ストレス電圧（Vstress）は
外部電圧（Vext）により線形的（Linear）に変化する電
圧であり、ストレスモード（バーンインモード）のため
に必要である。
外部電圧（Vext）により線形的（Linear）に変化する電
圧であり、ストレスモード（バーンインモード）のため
に必要である。
【００２５】前記基準電圧（Vr）は外部電圧（Vext）が
４.６Ｖより小さい場合には第２基準電圧（Vr2）と同じ
であり、外部電圧（Vext）が４.６Ｖ以上である場合に
はストレス電圧（Vstress）と同じである。
４.６Ｖより小さい場合には第２基準電圧（Vr2）と同じ
であり、外部電圧（Vext）が４.６Ｖ以上である場合に
はストレス電圧（Vstress）と同じである。
【００２６】前記基準電圧発生部（４）から発生した基
準電圧（Vr）は、待機状態内部電圧駆動部（５）及び動
作状態内部電圧駆動部（７）に入力され内部電圧（Vin
t）を駆動させる。
準電圧（Vr）は、待機状態内部電圧駆動部（５）及び動
作状態内部電圧駆動部（７）に入力され内部電圧（Vin
t）を駆動させる。
【００２７】前記内部電圧（Vint）は基準電圧（Vr）を
入力とする電圧フォロア（VoltageFollower）の出力で
あり、大きい電流駆動力（Current Drivabillity）を有
する。
入力とする電圧フォロア（VoltageFollower）の出力で
あり、大きい電流駆動力（Current Drivabillity）を有
する。
【００２８】前記待機状態内部電圧駆動部（５）で内部
電圧（Vint）を介して電流を消費する回路等は、ラスバ
ーバッファ（/RAS Buffer）、カスバーバッファ（/CAS
Buffer）、ビットラインプレート電圧発生器（VBLP Gen
erator）、セルプレート電圧発生器（VCP Generato
r）、基準電圧発生器（Vref Generator）、バックバイ
アス電圧レベル検出器（VBB Lebel Detector）等であ
る。
電圧（Vint）を介して電流を消費する回路等は、ラスバ
ーバッファ（/RAS Buffer）、カスバーバッファ（/CAS
Buffer）、ビットラインプレート電圧発生器（VBLP Gen
erator）、セルプレート電圧発生器（VCP Generato
r）、基準電圧発生器（Vref Generator）、バックバイ
アス電圧レベル検出器（VBB Lebel Detector）等であ
る。
【００２９】この電流は大きくないため、普通一つの待
機状態内部電圧駆動部（５）で十分である。
機状態内部電圧駆動部（５）で十分である。
【００３０】その反面、動作状態内部電圧駆動部（７）
で内部電圧（Vint）を介して電流を消費する回路等は大
きい電流駆動力（Current Drivabillity）が必要である
ため、普通数十個の動作状態内部電圧駆動部（７）で駆
動させる。
で内部電圧（Vint）を介して電流を消費する回路等は大
きい電流駆動力（Current Drivabillity）が必要である
ため、普通数十個の動作状態内部電圧駆動部（７）で駆
動させる。
【００３１】図２は、従来のモス（Mos）型ワイドラー
（Widlar）基準電圧発生器を利用した前記第１基準電圧
発生部（１）を示したものである。参考に、Vr０とVr１
は同じ値である。
（Widlar）基準電圧発生器を利用した前記第１基準電圧
発生部（１）を示したものである。参考に、Vr０とVr１
は同じ値である。
【００３２】前記第１基準電圧発生部（１）から発生さ
せた第１基準電圧（Vr１）は、次の式のように誘導する
ことができる。
せた第１基準電圧（Vr１）は、次の式のように誘導する
ことができる。
【００３３】
【数１】
【００３４】
【数２】
【００３５】
【数３】
【００３６】前記式（式２）により、
【００３７】
【数４】
【００３８】前記式（１、３、４）を連立すると、
【００３９】
【数５】
【００４０】ここで、ＶGS2−ＶT2＝Ｋと置換すると、
前記式（式５）は
前記式（式５）は
【００４１】
【数６】
【００４２】一番目VT1＝VT2の場合、
【００４３】
【数７】
【００４４】二番目VT1≠VT2の場合、
【００４５】
【数８】
【００４６】しかし、前記のような一番目の場合と二番
目の場合で第１基準電圧（Vr1）は、ＶT2と抵抗(Ｒ)成
分により変異が生じるため第２基準電圧（Vr2）及び内
部電圧（Vint）に影響を及ぼし、チップの安定的な動作
に支障が生じることになる。
目の場合で第１基準電圧（Vr1）は、ＶT2と抵抗(Ｒ)成
分により変異が生じるため第２基準電圧（Vr2）及び内
部電圧（Vint）に影響を及ぼし、チップの安定的な動作
に支障が生じることになる。
【００４７】
【発明が解決しようとする課題】ここに、本発明は前記
したような従来の諸問題点等を解消するため考案された
もので、バイポーラ型バンドギャップ基準電圧発生器を
利用して電源電圧、温度、抵抗成分、閾電圧に影響を受
けない基準電圧を発生することができるようにしたバン
ドギャップ基準電圧発生器を利用した内部電圧発生回路
を提供することにその目的がある。
したような従来の諸問題点等を解消するため考案された
もので、バイポーラ型バンドギャップ基準電圧発生器を
利用して電源電圧、温度、抵抗成分、閾電圧に影響を受
けない基準電圧を発生することができるようにしたバン
ドギャップ基準電圧発生器を利用した内部電圧発生回路
を提供することにその目的がある。
【００４８】
【課題を解決するための手段】前記のような目的達成の
ために本発明は、第１基準電圧（Vr1_trim）を発生させ
る第１基準電圧発生部（１０）と、前記第１基準電圧発
生部から発生した前記第１基準電圧（Vr1_trim）レベル
をトリミングし、第２基準電圧（Vr1）を出力する基準
電圧トリミング部（３０）と、前記第２基準電圧（Vr
1）を受信して第３基準電圧（Vr2）を発生させる第２基
準電圧発生部（４０）を備えるバンドギャップ基準電圧
発生器を提供する。
ために本発明は、第１基準電圧（Vr1_trim）を発生させ
る第１基準電圧発生部（１０）と、前記第１基準電圧発
生部から発生した前記第１基準電圧（Vr1_trim）レベル
をトリミングし、第２基準電圧（Vr1）を出力する基準
電圧トリミング部（３０）と、前記第２基準電圧（Vr
1）を受信して第３基準電圧（Vr2）を発生させる第２基
準電圧発生部（４０）を備えるバンドギャップ基準電圧
発生器を提供する。
【００４９】本発明において、外部供給電源がバーンイ
ン電圧より低い場合には前記第３基準電圧は内部回路の
動作に必要な一定電圧を出力し、前記外部供給電源がバ
ーンイン電圧の場合には前記第３基準電圧は前記バーン
イン電圧と事実上同一である。
ン電圧より低い場合には前記第３基準電圧は内部回路の
動作に必要な一定電圧を出力し、前記外部供給電源がバ
ーンイン電圧の場合には前記第３基準電圧は前記バーン
イン電圧と事実上同一である。
【００５０】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を詳細に記述する。
施例を詳細に記述する。
【００５１】第１基準電圧発生部（１０）は図５に示し
たように、電源電圧（Vcc）と接地電圧（ＧＮＤ）の間
に並列接続されたＰＭＯＳトランジスタ（Ｐ１−Ｐ７）
及びＮＭＯＳトランジスタ（Ｎ１−Ｎ８）と；前記ＮＭ
ＯＳトランジスタ（Ｎ３）と接地電圧（ＧＮＤ）の間に
抵抗（Ｒ２）を介して並列接続されたエヌピーエヌ（Ｎ
ＰＮ）型トランジスタ（Ｑ１−Ｑ４）及びピーエヌピー
（ＰＮＰ）型トランジスタ（Ｑ５−Ｑ８）と；前記ＮＭ
ＯＳトランジスタ（Ｎ６）と接地電圧（ＧＮＤ）の間に
並列接続されたピーエヌピー（ＰＮＰ）型トランジスタ
（Ｑ９−Ｑ１２）及びエヌピーエヌ（ＮＰＮ）型トラン
ジスタ（Ｑ１３−Ｑ１６）を含んで構成する。
たように、電源電圧（Vcc）と接地電圧（ＧＮＤ）の間
に並列接続されたＰＭＯＳトランジスタ（Ｐ１−Ｐ７）
及びＮＭＯＳトランジスタ（Ｎ１−Ｎ８）と；前記ＮＭ
ＯＳトランジスタ（Ｎ３）と接地電圧（ＧＮＤ）の間に
抵抗（Ｒ２）を介して並列接続されたエヌピーエヌ（Ｎ
ＰＮ）型トランジスタ（Ｑ１−Ｑ４）及びピーエヌピー
（ＰＮＰ）型トランジスタ（Ｑ５−Ｑ８）と；前記ＮＭ
ＯＳトランジスタ（Ｎ６）と接地電圧（ＧＮＤ）の間に
並列接続されたピーエヌピー（ＰＮＰ）型トランジスタ
（Ｑ９−Ｑ１２）及びエヌピーエヌ（ＮＰＮ）型トラン
ジスタ（Ｑ１３−Ｑ１６）を含んで構成する。
【００５２】前記トリミングデコーディング部（２０）
は図６に示したように、内部電圧（Vint）をトリミング
するためオン／オフスイッチングされる内部電圧トリミ
ング回路（２１）と；前記内部電圧トリミング回路（２
１）から出力する信号を論理掛け演算するナンドゲート
（ＮＡ１−ＮＡ８）；及び前記ナンドゲート（ＮＡ１−
ＮＡ８）の出力を反転させトリミング制御信号を出力す
るインバータゲート（Ｉ１−Ｉ８）を含んで構成する。
は図６に示したように、内部電圧（Vint）をトリミング
するためオン／オフスイッチングされる内部電圧トリミ
ング回路（２１）と；前記内部電圧トリミング回路（２
１）から出力する信号を論理掛け演算するナンドゲート
（ＮＡ１−ＮＡ８）；及び前記ナンドゲート（ＮＡ１−
ＮＡ８）の出力を反転させトリミング制御信号を出力す
るインバータゲート（Ｉ１−Ｉ８）を含んで構成する。
【００５３】前記内部電圧トリミング回路（２１）は図
７に示すように、ヒューズを介して入力される内部電圧
トリミング信号（ＶＩＮＴ＿ＴＲＩＭ）がＮＭＯＳトラ
ンジスタ（Ｎ２１）のゲート、及びＮＭＯＳトランジス
タ（Ｎ２２）のドレインに入力されると共にインバータ
ゲート（Ｉ２１−Ｉ２３）を介して制御信号（ＣＵＴ）
を出力するよう構成する。
７に示すように、ヒューズを介して入力される内部電圧
トリミング信号（ＶＩＮＴ＿ＴＲＩＭ）がＮＭＯＳトラ
ンジスタ（Ｎ２１）のゲート、及びＮＭＯＳトランジス
タ（Ｎ２２）のドレインに入力されると共にインバータ
ゲート（Ｉ２１−Ｉ２３）を介して制御信号（ＣＵＴ）
を出力するよう構成する。
【００５４】第１基準電圧トリミング部（３０）は図８
に示すように電圧分配器である。第１基準電圧トリミン
グ部（３０）は第１基準電圧発生部（１０）から発生し
た基準電圧（Vr1_trim）の電圧レベルをトリミングする
ための抵抗（Ｒ３１−Ｒ３８）と；前記抵抗（Ｒ３１−
Ｒ３８）にそれぞれ接続されゲートに前記トリミングデ
コーダ部（２０）からデコーディングされた信号を入力
され、基準電圧（Vr1）を出力するためのＮＭＯＳトラ
ンジスタ（Ｎ３１−Ｎ３８）及びＰＭＯＳトランジスタ
（Ｐ３１−Ｐ３８）を含んで構成する。
に示すように電圧分配器である。第１基準電圧トリミン
グ部（３０）は第１基準電圧発生部（１０）から発生し
た基準電圧（Vr1_trim）の電圧レベルをトリミングする
ための抵抗（Ｒ３１−Ｒ３８）と；前記抵抗（Ｒ３１−
Ｒ３８）にそれぞれ接続されゲートに前記トリミングデ
コーダ部（２０）からデコーディングされた信号を入力
され、基準電圧（Vr1）を出力するためのＮＭＯＳトラ
ンジスタ（Ｎ３１−Ｎ３８）及びＰＭＯＳトランジスタ
（Ｐ３１−Ｐ３８）を含んで構成する。
【００５５】前記第２基準電圧発生部（４０）は図９に
示すように、第１基準電圧トリミング部（３０）から出
力した基準電圧（Vr1）レベルを増幅させるための差動
増幅器（４１）と；前記差動増幅器（４１）を介して増
幅された信号によりオン／オフスイッチングされるＰＭ
ＯＳトランジスタ（Ｐ４３）とＮＭＯＳトランジスタ
（Ｎ４４）及び抵抗（Ｒ４１、Ｒ４２）を含んで構成す
る。
示すように、第１基準電圧トリミング部（３０）から出
力した基準電圧（Vr1）レベルを増幅させるための差動
増幅器（４１）と；前記差動増幅器（４１）を介して増
幅された信号によりオン／オフスイッチングされるＰＭ
ＯＳトランジスタ（Ｐ４３）とＮＭＯＳトランジスタ
（Ｎ４４）及び抵抗（Ｒ４１、Ｒ４２）を含んで構成す
る。
【００５６】本発明に利用されるバンドギャップ（Band
_Gap）基準電圧発生器の動作原理を、図３を参照して説
明すれば次の通りである。
_Gap）基準電圧発生器の動作原理を、図３を参照して説
明すれば次の通りである。
【００５７】基準電圧発生器の温度係数は、一般的に１
００ppm/℃以下の値を有しなければならない。
００ppm/℃以下の値を有しなければならない。
【００５８】このような値を得る方法としては先ず、予
想する温度係数を有する回路を選定した後、反対符号の
温度係数を有する回路を探して温度と関係のないScalin
g Factorを掛けた後、二回路を合わせる回路を考えるこ
とができる。
想する温度係数を有する回路を選定した後、反対符号の
温度係数を有する回路を探して温度と関係のないScalin
g Factorを掛けた後、二回路を合わせる回路を考えるこ
とができる。
【００５９】前述で論じたように、 １）ＶBE基準電圧発生器は陰の温度係数即ち、−２mＶ
／℃の温度係数を有する。 ２）ＶTHRM（Thermal Voltage）基準電圧発生器は陽の
係数を有する。
／℃の温度係数を有する。 ２）ＶTHRM（Thermal Voltage）基準電圧発生器は陽の
係数を有する。
【００６０】従って、バンドギャップ（Band_Gap）基準
電圧発生器はＶBE基準電圧発生器とＶTHRM基準電圧発生
器を組合わせてVr1＝ＶBE＋ＫＶTHRMにし、温度係数
（ＴＣ）を極小化させることができる回路である。
電圧発生器はＶBE基準電圧発生器とＶTHRM基準電圧発生
器を組合わせてVr1＝ＶBE＋ＫＶTHRMにし、温度係数
（ＴＣ）を極小化させることができる回路である。
【００６１】図３でＩ３はＶTHRM関連電流であり、Ｉ１
はＶBE関連電流で、Ibias＝Ｉ１＋Ｉ３である。
はＶBE関連電流で、Ibias＝Ｉ１＋Ｉ３である。
【００６２】更に、Ibias＝VRVr1であり、ＲVr1はVr1ト
リミング（Trimming）関連抵抗である。
リミング（Trimming）関連抵抗である。
【００６３】Ｒ１、Ｒ２成分とＲVr1成分により抵抗に
よるVr1影響を相殺することができる。
よるVr1影響を相殺することができる。
【００６４】従って、バイポーラ型バンドギャップ基準
電圧発生器はＶT2と抵抗Ｒ成分、温度（Temp）、電源電
圧（Vcc）等に影響を受けない安定した動作をすること
になる。
電圧発生器はＶT2と抵抗Ｒ成分、温度（Temp）、電源電
圧（Vcc）等に影響を受けない安定した動作をすること
になる。
【００６５】これを式に誘導すれば、次の通りである。
【００６６】
【数９】
【００６７】本発明に係る動作原理を詳細に説明すれば
次の通りである。
次の通りである。
【００６８】先ず、第１基準電圧発生部（１０）で外部
電圧（Vext）の供給を受け第１基準電圧（Vr1）を０.８
Ｖ内外にする。
電圧（Vext）の供給を受け第１基準電圧（Vr1）を０.８
Ｖ内外にする。
【００６９】一方、トリミングデコーダ部（２０）は内
部電圧をトリミング（Trimming）するため、トリミング
制御信号をデコーディングする。
部電圧をトリミング（Trimming）するため、トリミング
制御信号をデコーディングする。
【００７０】前記トリミングデコーディング部（２０）
でデコーディングされた制御信号は、第１基準電圧トリ
ミング部（３０）に入力され、前記第１基準電圧発生部
（１０）で発生した第１基準電圧（Vr1_trim）の電圧レ
ベルをトリミングする。
でデコーディングされた制御信号は、第１基準電圧トリ
ミング部（３０）に入力され、前記第１基準電圧発生部
（１０）で発生した第１基準電圧（Vr1_trim）の電圧レ
ベルをトリミングする。
【００７１】第２基準電圧発生部（４０）は、前記のよ
うに第１基準電圧トリミング部（３０）からトリミング
されて入力された基準電圧（Vr1）から必要とする電圧
を得るため、差動増幅器（４１）と抵抗（Ｒ４１、Ｒ４
２）を利用して前記第１基準電圧（Vr1）を増幅させる
ことにより、第２基準電圧（Vr2）を発生させる。
うに第１基準電圧トリミング部（３０）からトリミング
されて入力された基準電圧（Vr1）から必要とする電圧
を得るため、差動増幅器（４１）と抵抗（Ｒ４１、Ｒ４
２）を利用して前記第１基準電圧（Vr1）を増幅させる
ことにより、第２基準電圧（Vr2）を発生させる。
【００７２】図１０は、前記のように第１基準電圧発生
部（１０）及び第２基準電圧発生部（４０）からそれぞ
れ発生した第１基準電圧（Vr1）及び第２基準電圧（Vr
2）をシミュレーションした結果であり、これら電圧は
ＶT2と抵抗Ｒ成分、温度（Temp）、電源電圧（Vcc）等
に影響を受けない安定した動作をすることになる。
部（１０）及び第２基準電圧発生部（４０）からそれぞ
れ発生した第１基準電圧（Vr1）及び第２基準電圧（Vr
2）をシミュレーションした結果であり、これら電圧は
ＶT2と抵抗Ｒ成分、温度（Temp）、電源電圧（Vcc）等
に影響を受けない安定した動作をすることになる。
【００７３】前述したように、本発明のバイポーラ型バ
ンドギャップ基準電圧発生器を利用した内部電圧発生器
は、電源電圧又は温度が変わる場合にも安定した内部電
圧を出力する。第１基準電圧発生部は第１基準電圧（Vr
1_trim）を発生させ、基準電圧トリミング部（３０）は
第１基準電圧発生部から発生した第１基準電圧（Vr1_tr
im）レベルをトリミングして第２基準電圧（Vr1）を出
力し、第２基準電圧発生部（４０）は第２基準電圧を受
信して第３基準電圧（Vr2）を発生させる。第１基準電
圧の電圧レベルと第２基準電圧の電圧レベルは事実上同
じである。第３基準電圧の電圧レベルは第２基準電圧の
電圧レベルより高く、内部回路を駆動させる駆動電圧で
ある。更に、外部供給電源が半導体装置をテストするバ
ーンイン電圧より低い場合には前記第３基準電圧は内部
回路の動作に必要な一定電圧を出力し（図１０に示
す）、前記外部供給電源がバーンイン電圧である場合に
は前記第３基準電圧は前記バーンイン電圧と事実上同じ
である。従って、正常的なバーンインテストが可能であ
る。
ンドギャップ基準電圧発生器を利用した内部電圧発生器
は、電源電圧又は温度が変わる場合にも安定した内部電
圧を出力する。第１基準電圧発生部は第１基準電圧（Vr
1_trim）を発生させ、基準電圧トリミング部（３０）は
第１基準電圧発生部から発生した第１基準電圧（Vr1_tr
im）レベルをトリミングして第２基準電圧（Vr1）を出
力し、第２基準電圧発生部（４０）は第２基準電圧を受
信して第３基準電圧（Vr2）を発生させる。第１基準電
圧の電圧レベルと第２基準電圧の電圧レベルは事実上同
じである。第３基準電圧の電圧レベルは第２基準電圧の
電圧レベルより高く、内部回路を駆動させる駆動電圧で
ある。更に、外部供給電源が半導体装置をテストするバ
ーンイン電圧より低い場合には前記第３基準電圧は内部
回路の動作に必要な一定電圧を出力し（図１０に示
す）、前記外部供給電源がバーンイン電圧である場合に
は前記第３基準電圧は前記バーンイン電圧と事実上同じ
である。従って、正常的なバーンインテストが可能であ
る。
【００７４】
【発明の効果】以上で詳細に説明したように本発明は、
従来のモス型ワイドラー基準電圧発生器の有する閾電圧
（ＶＴ）と抵抗による変異を除去するため、バイポーラ
型バンドギャップ基準電圧発生器を利用して電源電圧、
温度、抵抗に影響を受けない内部電圧発生器を作るの
で、安定したチップ動作を期待することができる。
従来のモス型ワイドラー基準電圧発生器の有する閾電圧
（ＶＴ）と抵抗による変異を除去するため、バイポーラ
型バンドギャップ基準電圧発生器を利用して電源電圧、
温度、抵抗に影響を受けない内部電圧発生器を作るの
で、安定したチップ動作を期待することができる。
【００７５】本発明の好ましい実施例等は、例示の目的
のために開示されたものであり、当業者であれば本発明
の思想と範囲内で多様な修正、変更、付加等が可能なは
ずであり、このような修正、変更等は特許請求の範囲に
属するものと見なければならない。
のために開示されたものであり、当業者であれば本発明
の思想と範囲内で多様な修正、変更、付加等が可能なは
ずであり、このような修正、変更等は特許請求の範囲に
属するものと見なければならない。
【図１】一般的な内部電圧発生器のブロック構成図。
【図２】図１の第１基準電圧発生部に対する詳細回路
図。
図。
【図３】本発明に用いられるバイポーラ型バンドギャッ
プ基準電圧発生器の動作原理を説明するための回路図。
プ基準電圧発生器の動作原理を説明するための回路図。
【図４】本発明によるバンドギャップ基準電圧発生器を
利用した内部電圧発生回路のブロック構成図。
利用した内部電圧発生回路のブロック構成図。
【図５】図４の第１基準電圧発生部に対する詳細回路
図。
図。
【図６】図４のトリミングデコーダ部に対する詳細回路
図。
図。
【図７】図６の内部電圧トリミング回路に対する詳細回
路図。
路図。
【図８】図４の第１基準電圧トリミング部に対する詳細
回路図。
回路図。
【図９】図４の第２基準電圧発生部に対する詳細回路
図。
図。
【図１０】図４に対するシミュレーション結果を例示し
た波形図。
た波形図。
１０ 第１基準電圧発生部 ２０ トリミングデコーダ部 ３０ 第１基準電圧トリミング部 ４０ 第２基準電圧発生部
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822
Claims (5)
- 【請求項１】 第１基準電圧を発生させる第１基準電圧
発生部と、 前記第１基準電圧発生部で発生された前記第１基準電圧
レベルをトリミングし、第２基準電圧を出力する基準電
圧トリミング部と、 前記第２基準電圧を受信し、第３基準電圧を発生させる
第２基準電圧発生部を備えることを特徴とするバンドギ
ャップ基準電圧発生器を利用した内部電圧発生回路。 - 【請求項２】 前記第１基準電圧のレベルと前記第２基
準電圧の電圧レベルは事実上同一であり、前記第３基準
電圧の電圧レベルは前記第２基準電圧の電圧レベルより
高いことを特徴とする、請求項１記載のバンドギャップ
基準電圧発生器を利用した内部電圧発生回路。 - 【請求項３】 外部供給電源がバーンイン電圧より低い
場合には、前記第３基準電圧は内部回路の動作に必要な
一定電圧を出力し、前記外部供給電源がバーンインの場
合には前記第３基準電圧は前記バーンイン電圧と事実上
同一であることを特徴とする、請求項２記載のバンドギ
ャップ基準電圧発生器を利用した内部電圧発生回路。 - 【請求項４】 前記第１基準電圧発生部はバイポーラ型
バンドギャップ基準電圧発生器を含み、前記基準電圧ト
リミング部は電圧分配器を含むことを特徴とする、請求
項２記載のバンドギャップ基準電圧発生器を利用した内
部電圧発生回路。 - 【請求項５】 Ｎ個のトリミング制御信号を受信し、２
N個のデコーディング信号を出力するトリミングデコー
ダ部を更に備え、 前記基準電圧トリミング部内の電圧分配器は、前記複数
個のデコーディング信号を受信して前記第１基準電圧を
トリミングすることを特徴とする、請求項４記載のバン
ドギャップ基準電圧発生器を利用した内部電圧発生回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980020508A KR100268811B1 (ko) | 1998-06-03 | 1998-06-03 | 밴드-갭 기준 전압 발생기를 이용한 내부 전압 발생회로 |
| KR20508/1998 | 1998-06-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000039925A true JP2000039925A (ja) | 2000-02-08 |
Family
ID=19538227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15382099A Withdrawn JP2000039925A (ja) | 1998-06-03 | 1999-06-01 | バンドギャップ基準電圧発生器を利用した内部電圧発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2000039925A (ja) |
| KR (1) | KR100268811B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322372A (ja) * | 2004-05-10 | 2005-11-17 | Hynix Semiconductor Inc | マルチポートメモリ素子 |
| JP2006294209A (ja) * | 2005-04-08 | 2006-10-26 | Hynix Semiconductor Inc | マルチ−ポートメモリ素子 |
| CN117007892A (zh) * | 2023-09-26 | 2023-11-07 | 深圳市思远半导体有限公司 | 检测电路、电源管理芯片及电子设备 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100788346B1 (ko) * | 2005-12-28 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 밴드 갭 기준전압 발생회로 |
| KR100861366B1 (ko) * | 2007-05-15 | 2008-10-01 | 주식회사 하이닉스반도체 | 내부전압 생성회로 |
| KR20210093531A (ko) | 2020-01-20 | 2021-07-28 | 에스케이하이닉스 주식회사 | 응용 프로세서와 데이터를 제공하는 데이터 저장 장치를 포함하는 시스템 |
-
1998
- 1998-06-03 KR KR1019980020508A patent/KR100268811B1/ko not_active IP Right Cessation
-
1999
- 1999-06-01 JP JP15382099A patent/JP2000039925A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322372A (ja) * | 2004-05-10 | 2005-11-17 | Hynix Semiconductor Inc | マルチポートメモリ素子 |
| JP4596831B2 (ja) * | 2004-05-10 | 2010-12-15 | 株式会社ハイニックスセミコンダクター | マルチポートメモリ素子 |
| JP2006294209A (ja) * | 2005-04-08 | 2006-10-26 | Hynix Semiconductor Inc | マルチ−ポートメモリ素子 |
| CN117007892A (zh) * | 2023-09-26 | 2023-11-07 | 深圳市思远半导体有限公司 | 检测电路、电源管理芯片及电子设备 |
| CN117007892B (zh) * | 2023-09-26 | 2023-12-15 | 深圳市思远半导体有限公司 | 检测电路、电源管理芯片及电子设备 |
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| Publication number | Publication date |
|---|---|
| KR20000000721A (ko) | 2000-01-15 |
| KR100268811B1 (ko) | 2000-10-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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