KR0117405Y1 - 커플링 효과를 이용한 내부전원전압 발생회로 - Google Patents

Abstract

1. 청구범위에 기재된 고안이 속한 기술분야.

본 고안은 칩내부회로로 감소된 내부 전원전압을 공급하는 반도체 메모리 장치의 내부전원전압 발생회로에 관한 것이다.

2. 고안이 해결하려고 하는 기술적 과제.

종래에는 제어트랜지스터의 응답속도가 느려 불안정한 내부전원전압을 칩내부로 공급하였고 이러한 불안정한 내부전원전압의 공급으로 칩내부를 구성하는 소자들의 논리 오동작이 발생하였음.

3. 고안의 해결방법의 요지.

출력라인과 제어트랜지스터의 입력단에 커플링 캐패시터를 접속하므로서 출력라인의 전압변동을 즉시에 상기 제어트랜지스터의 제어전극으로 커플링함.

4. 고안의 중요한 용도.

빠르게 감지하고 보정하는 내부전원전압 발생회로를 제공함으로서 칩내부로 출력되는 내부전압레벨을 현저하게 안정화시켰고 또 고속으로 처리되는 반도체 메모리 장치의 다른 소자들과 속도면에서 매칭을 이루어 보다 빠른 반도체 집적회로 장치를 구현할 수 있다.

Description

커플링 효과를 이용한 내부전원전압 발생회로

제1도는 반도체 메모리 장치에서 내부전원전압 발생회로의 사용상태를 나타내는 블럭도.

제2도는 종래 기술의 내부전원전압 발생회로도.

제3도는 본 고안에 따른 내부전원전압 발생회로의 실시예를 나타낸 회로도.

제4도는 본 고안에 따른 내부전원전압 발생회로의 또다른 실시예를 나타낸 회로도.

제5도는 제2도의 종래기술의 내부전원전압 발생회로와 제4도는 본 고안에 따른 내부전원 전압 발생회로의 동작특성의 비교를 보여주는 도면.

＊ 도면의 주요부분에 대한 부호의 설명

20 : 비교기 22 : 제어트랜지스터

32 : 외부전원공급 전압단자 34 : 기준전압공급단자

36 : 커플링 캐패시터 38 : 바이폴라 트랜지스터

28 : 내부전원공급전압 출력라인

본 고안은 고밀도 반도체 집적회로에서 사용되는 외부전원 공급전압을 내부회로에 적합한 내부 전원공급전압으로 변환하기 위한 내부전원전압 발생회로에 관한 것으로 특히 내부전원전압 발생회로와 접속된 내부회로의 활성화 및 비활성화시 고속으로 안정된 내부전원전압을 발생하기 위한 개량된 내부전원전압 발생회로에 관한 것이다.

MOSFET들과 같은 트랜지스터들을 집적하고 있는 반도체 집적회로 분야에서 집적 밀도는 매년증가되어 왔다. 예를들어, 다이나믹 랜덤 액세스메모리(DRAM) 및 스테이틱 랜덤 액세스 메모리(SRAM)와 같은 반도체 메모리에서, 수십 내지 수백 메거비트의 메모리 장치가 개발되고 있다. 그러한 초고밀도 메모리 장치에서 사용되는 트랜지스터들 예를 들어 센스앰프, 프리차아지회로 및 제어회로와 같은 주변회로와 메로리 쎌들에서 사용되는 트랜지스터들의 크기는 서브 마이크론 정도로 극히 작게 축소되지 않으면 안된다. 따라서 상기 트랜지스터들의 채널길이 또한 서브 마이크론 정도로 짧게 제조되지 않으면 안된다. 그러한 경우, 정상 레벨의 전원공급전압 예컨데 5볼트가 사용될 때 여러문제들 예를 들어 트랜지스터들의 소오스와 드레인간의 펀치드루와 트랜지스터들의 게이트 산화막의 열화등과 같은 문제들이 발생한다.

그러한 문제들을 해결하기 위하여, 외부전원공급 전압 예컨데 5볼트의 외부전원공급전압을 내부전원공급전압 예컨데 3∼4볼트 전형적으로 약 3.5볼트의 내부전원공급전압으로 변환하는 내부전원전압 발생회로가 동일칩의 반도체 집적회로 장치에 사용되어왔다. 이 종래의 기술들은 “A New On-Chip Voltage Converter for Submicrometer High-Density DRAM's”, IEEE Journal of Solid-State Circuits, VOL. SC-22, NO. 3, 페이지 437-440, 1987과 “Dual-Operating-Voltage Scheme for a Single 5-V 16-Mbit DRAM” IEEE Journal of Solid-State Circuits, VOL. SC-23, NO. 5, 페이지 1128∼1132, 1988에 개시되어 있다.

제1도에 도시된 블럭도는 전술된 논문에 개시되어 있는 DRAM에서의 내부전원전압 발생회로의 사용상태를 나타낸 도면이다. 도면중 제1 및 제2내부전원전압발생회로(1)과(2)는 외부전원 공급단자(3) 예컨데 Vcc패드와 기준전압공급단자(4) 예컨데 접지 Vss패드 사이에 접속되고 각각 내부전원공급전압 예컨데 3.5볼트를 출력라인들(8)과 (9)상에 출력한다. 제1내부전원전압 발생회로(1)는 프리차아지회로 및 제어회로와 같은 주변회로(5)로 감소된 내부전원 공급전압을 제공하고 제2내부전원전압 발생회로(2)는 메모리쎌어레이(7)로 감소된 내부전원전압을 제공한다. 데이터 입출력회로(6)는 시스템 전원공급전압과의 호환성을 고려하여 외부전원공급전압 예컨데 5볼트를 직접 입력한다. DRAM 동작중 메모리 쎌들이 접속된 비트라인들이 충전될 때 큰 순간적인 전류가 흐른다. 이 전류에 의해 야기된 전원공급전압 Vcc의 변동에 의해 주변회로(5)가 영향을 받는 것을 방지하기 위하여 두 개의 별도의 내부전원전압 발생회로(1)과 (2)가 사용된다. 즉 주변회로(5)용의 제1내부전원전압 발생회로(1)는 비트라인 충전용의 제2내부전원전압 발생회로(2)와 완전히 독립되어 분리되어 있다. 상기 두 개의 내부전원전압 발생회로는 동일한 구조를 가진다.

제2도에 도시된 내부전원전압 발생회로는 제1도에서 사용되는 전술된 논문에 개시되어 있는 종래기술의 내부전원전압 발생회로의 개략적 회로도이다. 제2도를 참조하면, 내부전원전압 발생회로는 P채널 MOSFET들(10, 12)과 N채널 MOSFET들(14)∼(18)로 구성된 전류미러형의 싱글 엔디드(Single ended) 차동증폭기 예컨데 비교기(20)와, P채널 MOSFET 예컨데 제어트랜지스터(22)로 구성되어 있다. 상기 비교기 (20)를 구성하는 P채널 MOSFET들(10)과 (12)의 소오스들은 동일 칩상의 외부 전원공급전압 단자(32)가 되는 Vcc패드와 접속되어 있고 상기 비교기(20)를 구성하는 N채널 MOSFET(18)의 소오스는 기준전압공급단자(34)가 되는 Vcc패드와 접속되어 있다. P채널 MOSFET들(10)과 (12)의 게이트들은 공통으로 접속되어 있고 P채널 MOSFET(12)의 드레인과 접속되어 있다. N채널 MOSFET들(14)와 (16)의 드레인들은 상기 P채널 MOSFET들(10)과 (12)의 드레인들과 각각 접속되어 있고 상기 MOSFET들(14)와 (16)의 소오스들은 상기 N채널 MOSFET(18)의 드레인과 공통으로 접속되어 있다. 상기 N채널 MOSFET(18)의 게이트전극(36)은 상기 N채널 MOSFET(18)가 포화영역에서 동작하도록 충분한 전압이 인가된다. 상기 P채널 MOSFET(10)와 N채널 MOSFET(14)의 드레인 접속점(24)은 도전성의 라인(26)을 통해 제어 트랜지스터(22)의 제어 전극과 접속된다. 제어트랜지스터(22)의 소오스와 드레인은 외부전원공급단자(32)와 내부전원공급전압 출력라인(28)과 각각 접속되어 있다. 내부전원공급전압 출력라인(28)은 N채널 MOSFET(16)의 제어 전극과 접속되어 있고 N채널 MOSFET(14)의 게이트 전극은 도시하지 아니한 기준전압 발생회로로부터의 기준전압 Vref 예컨데 3.5볼트와 접속되어 있다. 캐패시터(30)는 라인(26)의 기생캐패시터를 나타낸 것이다.

이하 제2도의 내부전원전압 발생회로의 동작이 설명된다.

지금, 외부전원 공급전압 Vcc은 5볼트이고 기준전압 Vref는 3.3볼트라고 가정한다. 출력라인(28)과 접속된 내부회로 예컨데 주변회로(5) 및 메로리 쎌 어레이(7)의 활성화시 상기 출력라인(28)을 통하여 피크 전류 즉 순간적인 대전류가 비트라인들을 충전하기 위하여 흐른다. 그러면 외부전원공급단자(32)와 연결된 도시하지 아니한 도선 및 리드 프레임의 인덕턴스에 의해 상기 외부전원 공급전압 Vcc는 급격하게 내려간다 (즉 언더슈팅된다). 따라서 출력라인(28)상의 내부전원공급 전압 IVC 또한 동시에 내려간다. 감소된 내부전원공급 전압 IVC에 의해 N채널 MOSFET(16)는 N채널 MOSFET(14)보다 덜 도통이 되고 이에 의해 기생캐패시터(30)에 충전된 전압이 상기 N채널 MOSFET(14)의 채널을 통해 방전된다. 그러므로 제어트랜지스터(22)는 강하게 도통되고 대전류를 상기 출력라인(28)으로 공급하게 된다. 따라서 상기 출력라인(28)에 접속된 주변회로의 부하 캐패시터를 충전하고 그 결과 출력라인(28)상의 전압은 증가한다. 상기 출력라인(28)상의 전압이 일정한 기준전압 Vref 예컨데 3.5볼트에 도달하면 비교기(20)는 제어트랜지스터(22)의 제어동작을 중단한다. 그러므로 내부전원공급전압 IVC는 일정한 기준전압 Vref와 동일하게 된다.

한편 출력라인(28)과 접속된 내부회로의 비활성화시 상기 내부회로의 부하 캐패시터에 충전된 전압은 기준전압공급단자(34)와 접속된 도시하지 아니한 도선 및 리드 프레임의 인덕턴스를 통하여 급격히 방전을 한다.

그러므로 상기 단자(34)의 전압은 급격히 증가하고 이에 의해 외부전원공급단자(32)상의 외부전원공급전압 Vcc는 순간적으로 급격히 상승한다. 즉 오버슈팅한다. 그러면 출력라인(28)상의 전압도 상승하고 N채널 MOSFET(16)는 N채널 MOSFET(14)보다 더욱 도통하게 된다. 결국 캐패시터(30)는 충전되고 제어트랜지스터(22)는 비도통 상태로 되고 이에 의해 출력라인(28)상의 내부전원전압 IVC는 기준전압 Vref와 같게 안정된다. 그러나 제2도에 도시된 내부 전원전압 공급회로는 하기와 같은 문제점들을 갖는다. 즉 내부회로의 활성화시 또는 비활성화시 비교기(20)와 함께 P채널 MOSFET로 구성된 제어트랜지스터(22)의 응답속도는 전술된 급격한 전원공급전압 Vcc의 강하 또는 상승 예컨데 언더슈팅 또는 오버슈팅에 응답할 만큼 빠르지 못하다는 문제점을 갖는다. 일반적으로 제어트랜지스터(22)의 크기는 비교기(20)를 구성하는 P채널 MOSFET들(10)과 (12) 및 N채널 MOSFET들(14)∼(18)의 크기보다 수십 내지 수백배나 더 크다. 그러므로 포화영역에서 동작하는 비교기(20)를 구성하는 MOSFET(10)∼(18)의 크기를 증가하는 것에 의해 동작속도가 향상될 수 있지만, 상기 MOSFET들(10)∼(18)의 채널들을 통해 외부전원공급전압단자(32)로부터의 기준전압공급단자(34)로 흐르는 대기전류(Standby current)가 증가되고 그 결과 전력소모가 증가하게 된다. 그러므로 MOSFET들(10)∼(18)의 크기는 전력소모가 방지되도록 작은 크기로 제한되지 않으면 안된다. 그러한 MOSFET들(10)∼(18)의 제한된 크기로 인하여 전술한 외부전원공급전압 Vcc의 급격한 언더슈팅은 내부전원공급전압 IVC의 급격한 언더슈팅을 야기하며 전술한 외부전원공급전압 Vcc의 오버슈팅에 대해서는 내부전원공급전압 IVC가 설정된 전압 예컨데 3.5볼트보다 높은 전압으로 클램프되는 문제를 발생한다. 그러므로 출력라인(28)과 접속된 내부회로의 논리동작이 오동작을 발생하고 이에 의해 내부전원전압 발생회로를 실장하고 있는 고밀도 반도체 집적회로 장치의 신뢰성과 안정성을 저하하게 된다.

따라서 본 고안의 목적은 신뢰성과 안정성이 증진된 동일 반도체 집적회로 장치내에 실장된 내부전원전압 발생회로를 제공함에 있다.

본 고안의 또다른 목적은 반도체 집적회로 장치에서 내부회로의 활성화시 또는 비활성화시 외부전원공급 전압의 변동없이 안정된 동작을 할 수 있는 개량된 내부전원전압 발생회로를 제공함에 있다.

상기와 같은 본 고안의 목적을 달성하기 위하여 본 고안은 외부전원공급 전압단자와, 기준전압공급단자 사이에 접속되고, 소정 전압레벨의 기준전압과 내부전원공급전압 출력라인상의 내부전원전압 출력라인 사이에 접속되고 상기 비교기의 출력에 응답하는 제어 전극을 가지는 제어 트랜지스터와, 상기 제어전극과 상기 내부전원공급전압 출력라인 사이에 접속된 커플링 캐패시터로 구성된 내부전원전압 발생회로를 특징으로 한다.

또한 본 고안은 외부전원전압 공급단자와 기준전압 공급단자 사이에 접속되고, 소정 전압레벨의 기준전압과 내부전원공급 전압 출력라인상의 내부전원공급전압을 비교하기 위한 비교기와, 상기 비교기의 출력과 접속된 제1제어전극을 가지며 상기 외부전원 공급전압단자와 제2제어전극 사이에 접속되고 상기 비교기의 비교결과에 따라 제어신호를 발생하는 제어트랜지스터와, 상기 외부전원공급 전압단자와 상기 내부전원공급 전압 출력라인 사이에 접속되고 상기 제어신호에 응답하여 상기 내부전원공급전압을 안정화시키는 바이폴라 트랜지스터와, 상기 제1제어전극과 상기 내부전원공급전압 출력라인 사이에 접속된 커플링 캐패시터로 구성된 내부전원전압 발생회로를 특징으로 한다.

이하 본 고안의 바람직한 실시예들을 첨부도면들을 참조하여 상세히 설명한다.

도면들중 동일한 숫자 또는 문자들은 동일한 구성요소 또는 부품을 나타내고 있음을 유의하여야 한다.

제3도는 본 고안의 일실시예에 따른 내부전원전압 발생회로를 나타내는 개략적 회로도이다.

제3도를 참조하면, 제어트랜지스터(22)의 제어전극(40)과 내부전원공급전압 출력라인(28) 사이에 접속된 커플링 캐패시터(36)를 제외하면 제2도는 도시된 종래기술의 내부전원전압 발생회로의 구성과 동일하다. 상기 커플링 캐패시터(36)는 소오스와 드레인이 공통으로 접속되어 제어전극(40)과 접속되며 게이트는 내부전원공급전압 출력라인(28)에 접속된 P채널 MOSFET이다. 제3도의 내부전원전압 발생회로는 P형 반도체 기판을 사용하는 N웰 CMOS공정에 의해 제조된다. 비교기(20)를 구성하는 N채널 MOSFET(14)∼(18)은 P형 반도체 기판에 형성되고 P채널 MOSFET들(10)(12) 및 (22)는 N웰 내에 형성되고 커플링 캐패시터(36)는 별도의 N웰에 독립적으로 형성한다. N채널 MOSFET들(14)와 (16)과 (18)의 크기는 각각 W/L = 20/1, 15/1 및 75/1이고 P채널 MOSFET(10)과 (12)와 (22)의 크기는 각각 W/L = 20/1, 20/1 및 5000/1으로 제작된다. 여기서 W는 채널폭이고 L은 채널길이를 나타낸다. 여기서 N채널 MOSFET(16)의 크기가 N채널 MOSFET(14)의 크기보다 작은 불균형 비교기(20)를 사용한 것은 내부전원공급전압 출력라인(28)상의 내부전원공급전압 IVC의 변동에 신속히 응답하기 위한 것이다. 또한 커플링 캐패시터(36)의 용량은 기생캐패시터(30)의 용량보다 상당히 크게하여 내부전원공급전압 출력라인(28)상의 전압변동레벨이 제어트랜지스터(22)의 제어전극(40)으로 거의 커플링되게 설정된다.

제3도를 참조하여 동작에 대한 설명이 이루어진다.

제3도에 도시된 비교기(20)와 제어트랜지스터(22)의 동작은 제2도와 관련하여 설명된 동작과 동일하다. 따라서 설명의 편의상 본 고안의 특징과 관련된 커플링 캐패시터(36)와 관련하여 설명이 된다.

지금 커플링 캐패시터(36)의 용량을 C1이라하고 기생캐패시터(30)의 용량을 C2라 하고 내부전원공급전압 출력라인(28)과 제어전극(40)의 전압변동레벨을 각각 △VIVC와 △VC라 가정하면 제어전극(40)상의 전압변동레벨 △VC는 하기의 식으로 표시할 수 있다.

그러므로 커플링 캐패시터(36)의 용량 C1이 기생캐패시터(30)의 용량 C2보다 상당히 크다면 제어전극(40)상의 전압변동레벨 △VC는 내부전원공급전압 출력라인(28)상의 내부전원공급전압 변동레벨 △VIVC와 거의 같게된다. 그러므로 상기 내부전원공급전압 출력라인(28)과 접속된 내부회로의 순간적인 충전 또는 방전에의한 피크전류는 상기 커플링 캐패시터(36)을 통해 제어전극(40)으로 커플링 된다.

이에의해 상기 제어전극(40)과 접속된 기생캐패시터(30)는 순간적인 충전 또는 방전이 이루어지고 이 순간적인 충전 또는 방전전압에 의해 P채널 MOSFET로 구성된 제어트랜지스터(22)는 제어된다. 그러므로 내부전원공급전압 IVC가 내부회로의 활성화에 의해 전술된 바와같이 언더슈팅되면 상기 제어트랜지스터(22)는 신속히 도통되고 전류를 내부전원공급전압 출력라인(28)으로 공급을 하고 이에의해 내부전원공급전압 IVC는 안정된 내부전원공급전압으로 회복된다. 한편 내부회로의 비활성화에 의해 내부전원공급전압 IVC가 전술된 바와 같이 오버슈팅되면 상기 제어트랜지스터(22)는 신속히 비도통되고 내부전원 공급전압 출력라인(28)으로 전류의 공급을 중단하며 이에의해 내부전원공급전압 IVC는 안정된 내부전원공급전압으로 회복된다.

제4도는 본고안에 따른 또다른 실시예의 내부전원전압 발생회로를 나타낸 도면이다.

제4도에 도시된 내부전원전압 발생회로의 구조는 외부전원공급전압단자(32)와 내부전원공급전압 출력라인(28)사이에 바이폴라 트랜지스터(38)가 접속되고 상기 바이폴라 트랜지스터(38)의 제2제어전극(44)은 제어트랜지스터(22)의 출력단과 접속되어 있다는 점을 제외하고는 제3도에 도시된 내부전원전압 발생회로의 구조와 동일하다. 커플링 캐패시터(36)는 제어트랜지스터(22)의 제1제어전극(42)과 내부전원공급전압 출력라인(28) 사이에 접속되어 있다. 제4도의 내부전원전압 발생회로는 P형 반도체기판에 바이씨모오스 제조공정에 의해 제조되며 트랜지스터들의 크기는 제3도와 관련하여 설명된 크기와 동일하다. 바이폴라 트랜지스터(38)의 제어전극(44) 즉 베이스 전극이 제어 트랜지스터(22)의 출력단과 접속되어 있기 때문에 상기 바이폴라 트랜지스터(38)는 제어트랜지스터(22)로부터의 제어출력을 상기 바이폴라 트랜지스터(38)의 전류증폭율 만큼 크게 증폭하여 내부전원공급전압 출력라인(28)을 구동한다.

그러므로 상기 바이폴라 트랜지스터(38)가 내부전원전압 출력라인(28)의 내부전원전압을 상기 제어트랜지스터(22)의 제어출력에 응답하여 높은 전류도 구동하기 때문에 내부전원공급전압 IVC가 신속히 안정화될 수 있는 상승효과를 줄 수 있다. 나머지 동작은 제3도와 관련하여 설명된 동작과 동일하다.

제5도는 제2도의 종래기술의 내부전압 발생회로와 제4도의 본 고안에 따른 내부전압 발생회로의 각 부분의 동작특성을 보여주는 특성도이다. 도시된 바와 같이 300nsec와 520nsec 사이와 700nsec로부터 내부회로가 활성화되어 약 500mA의 전류를 소모할 경우, 점선부분으로 표시된 종래 기술의 내부전압 발생회로와 실선으로 표시된 본 고안의 내부전압 발생회로의 내부전원 공급전압 IVC와 제어트랜지스터(22)의 제어전극(42)와 (44)의 특성곡선을 나타내고 있다. 제5도에 도시된 바와 같이 종래기술의 제어트랜지스터(22)는 시간 Td가 지난후에 턴온되어 내부전원공급전압을 증가시키고 있다. 또한 종래기술의 내부전원공급전압 IVC는 활성화시 불안정한 내부전원공급전압을 발생하는데 반해 본 고안의 내부전원전압발생회로는 상기 활성화시 신속히 응답하고 안정된 내부전원전압을 발생함을 알 수 있다.

본 고안의 실시예는 불균형 비교기(20)가 사용되기 때문에 N채널 MOSFET(14)의 게이트에 약 3. 75볼트의 기준전압 Vref가 인가되고 있다.

전술된 바와 같이 본 고안은 제어트랜지스터의 제어게이트와 내부전원공급전압 출력단자사이에 커플링 캐패시터를 사용하기 때문에 오버슈팅 또는 언더슈팅에 대하여 신속히 제어트랜지스터가 응답하므로써 내부회로의 논리동작의 오동작없이 안정된 내부전원공급전압을 신뢰성있게 제공할 수 있는 이점을 갖는다. 또한 상기 제어트랜지스터의 출력에 응답하는 바이폴라 트랜지스터를 사용하여 더욱 안정된 내부전원공급전압을 제공할 수 있다.

Claims (6)

1. 외부전원공급전압단자와 기준전압 공급단자사이에 접속되고 소정전압 레벨의 기준전압과 내부전원공급전압 출력라인상의 내부전원 공급전압을 비교하기 위한 비교기와, 상기 외부전원 공급전압단자와 상기 내부전원공급전압 출력라인 사이에 접속되고 상기 비교기의 출력에 응답하는 제어전극을 가지는 제어트랜지스터와, 상기 제어전극과 상기 내부전원공급전압 출력라인 사이에 접속된 커플링 캐패시터로 구성됨을 특징으로 하는 내부전원전압 발생회로.
2. 제1항에 있어서, 상기 내부전원전압 발생회로는 CMOS로 구성됨을 특징으로 하는 내부전원전압 발생회로.
3. 제2항에 있어서, 상기 제어트랜지스터는 P채널 MOSFET이고 상기 커플링 캐패시터는 소오드와 드레인이 공통으로 접속된 P채널 MOSFET로 구성됨을 특징으로 하는 내부전원전압 발생회로.
4. 외부전원전압 공급단자와 기준전압 공급단자 사이에 접속되고, 소정 전압레벨의 기준전압과 내부전원공급 전압 출력라인상의 내부전원공급전압을 비교하기 위한 비교기와, 상기 비교기의 출력과 접속된 제1제어전극을 가지며 상기 외부전원 공급전압단자와 제2제어전극 사이에 접속되고 상기 비교기의 비교결과에 따라 제어신호를 발생하는 제어트랜지스터와, 상기 외부전원공급 전압단자와 상기 내부전원공급 전압 출력라인 사이에 접속되고 상기 제어신호에 응답하여 상기 내부전원공급전압을 안정화시키는 바이폴라 트랜지스터와, 상기 제1제어전극과 상기 내부전원공급전압 출력라인 사이에 접속된 커플링 캐패시터로 구성됨을 특징으로 하는 내부전원전압 발생회로.
5. 제4항에 있어서, 상기 제어트랜지스터는 P채널 MOSFET이고 상기 바이폴라 트랜지스터는 NPN 트랜지스터임을 특징으로 하는 내부전원전압 발생회로.
6. 제4항에 있어서, 상기 비교기는 불균형 비교기임을 특징으로 하는 내부전원전압 발생회로.