JPH04145509A - 電源電圧調整回路 - Google Patents

電源電圧調整回路

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JPH04145509A
JPH04145509A JP2312991A JP31299190A JPH04145509A JP H04145509 A JPH04145509 A JP H04145509A JP 2312991 A JP2312991 A JP 2312991A JP 31299190 A JP31299190 A JP 31299190A JP H04145509 A JPH04145509 A JP H04145509A
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    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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    • G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリ装置の電源電圧調整回路に関し、
特に、外部電源電圧の変動に関係なく内部電源電圧を維
持し特定電圧以上においては線形的に増加する内部電源
電圧を発生する電源電圧調整回路に関するものである。
［従来の技術］ 近年の半導体素子の高集積化傾向に伴いサブミクロン（
Ｓｕｂｍｉｃｒｏｎ　）級の半導体素子においては、素
子面積の縮小がそれに印加される電圧の増加の原因とな
り、その結果、素子の信頼性に大きな影響を及ぼすこと
になってきている。
即ち、高密度の半導体メモリ素子に多数使用されるＭ　
ＯＳ　（ＭＯＳ；Ｍｅｔａｌ−Ｏｘｉｓ、ｅ−３ｅｗ−
ｉｃｏｎｄｕｔｏｒ　）トランジスタの場合、外部電源
電圧は、例えば、５ｖのような一定電圧に維持されるが
、反面チャネル長さが１μｍ以下に短（なることによっ
てドレイン電圧が相対的に増加する。その結果、ドレイ
ン付近の空乏層がソース領域にまで及ぶバンチスルー（
Ｐｕｎｃｈ　ｔｈｒｏｕｇｈ　）現象が発生する。
このようなバンチスルー現象はソースドレイン間の漏泄
電流を増加させることによってサブミクロン級の微細な
ＭＯＳトランジスタの動作に悪影響を及すものとなる。
また、ドレイン電圧の増加により増大された内部の電界
強度がトレイン付近の空乏層に現れることによって、一
部のキャリアがエネルギーを得てホットキャリア効果（
Ｈｏｔ　ｃａｒｒｉｅｒ　ｅｆｆｅｃｔ）を誘発する。
このホットキャリア効果により、ゲート酸化膜内に侵入
するキャリアに起因する閾値の変化、衝撃イオン化に起
因する基板電流の増加、及び、素子の劣化等が発生する
。
以上のようなバンチスルー及びホットキャリア効果に起
因する半導体装置の信頼性の低下を防止するため、従来
は、標準電源または外部電源として使用されている電源
電圧を５Ｖから３．３■に降下させなければならなかっ
た。
しかし、メモリチップの面積変化に比べてシステムの電
圧レベルの変化が２〜３年遅いので、その変化の中間段
階においては外部電源電圧を降下させて内部電源電圧を
形成する電源電圧調整回路が望まれている。
第５図は従来の電源電圧調整回路の例である。
第５図において、電源電圧調整回路１０は、外部入力電
圧ｖ１及びｖ２を各々一つの入力とする第１シングルエ
ンデド（Ｓｉｎｇｌｅ　ｅｎｄｅｄ）　Ｎチャネル入力
差動増幅器２０（以下、第１差動増幅器という）及び第
２シングルエンデド（Ｓｉｎｇｌｅ　ｅｎｄｅｄ）Ｎチ
ャネル入力差動増幅器３０（以下、第２差動増幅器とい
う）、第１差動増幅器２０及び第２差動増幅器３０各々
の出力を入力とし、第１差動増幅器２０及び第２差動増
幅器３０各々の他の入力端に印加される第１出力を有す
るフィードバック回路４０、及び、フィードバック回路
４０の第２出力ノード４８が正（Ｐｏ５ｉｔｉｖｅ）入
力端子に接続され自出力端５１が負（Ｎａｇａｔｉｒｅ
）入力端子に接続された第３差動増幅器５０とから構成
される。
第１及び第２差動増幅器２０．３０は各々、入力電圧■
１及び■２に各々ゲートが接続された第１のＮＭＯ５ト
ランジスタ２３及び３４、フィードバック回路４０の第
２出力ノード４８にゲートが共通に接続された第２のＮ
ＭＯＳトランジスタ２４及び３３、第１及び第２のＮＭ
ＯＳトランジスタ２３．２４、及び、３３．３４のソー
スと接地電圧端との間に連結された各々の独立電流源２
５及び３５、外部電源電圧端に連結された第１及び第２
のＰＭＯＳ）−ランジスタ２１．２２、及び、３１．３
２、そして、第１のＰＭＯＳトランジスタ２１及び３２
と第ｌＮＭＯＳトランジスタ２３及び３４との間に各々
位置した出力ノード２６及び３６から構成される。
また、フィードバック回路４０は、外部電源電圧端と第
１出力ノード４７との間に連結されたチャネルと第１及
び第２差動増幅器２０．３０の出力に各々接続されたゲ
ートとを有する第３及び第４のＰＭＯＳトランジスタ４
１及び４２、第１出力ノード４７と第２出力ノード４８
との間に連結され、また、第１及び第２差動増幅器２０
．３０の第２のＮＭＯＳトランジスタ２４．３３のゲー
トに共通接続された第１抵抗Ｒ１（４５）、そして、第
２出力ノード４８と接地電圧端との間に連結された第２
抵抗Ｒ２（４６）から構成される。
さて、フィードバック回路４０は、第２のＰＭＯＳトラ
ンジスタ４１及び４２と第１抵抗４５との間に位置した
第１出力ノード４７で、基準電圧（Ｖｒｅｆ）を発生さ
せ、第１抵抗４５と第２抵抗４６によって分圧された電
圧を第１及び第２差動増幅器２０．３０の他の入力にフ
ィードバックする。
第３差動増幅器５０は、フィードバック回路４０からの
基準電圧（Ｖｒｅｆ）を正入力として内部電源電圧（ｖ
ｅｃ）を発生させる。第３差動増幅器５０からの内部電
源電圧は基準電圧（Ｖｒｅｆ）と同じ値をもつ。
第６図は、電源電圧調整回路１０における外部電源電圧
（Ｅｘｔ　ｖ　ｅｅ）に対する内部電源電圧（Ｉｎｔ、
　Ｖ　ｃｃ）の関係を示したものである。第６図（外部
電源電圧に対する内部電源電圧図）で横軸の変数は外部
電源電圧（Ｅｘｔ　Ｖｅｃ）とし、縦軸の変数は内部電
源電圧（Ｉｎｔ、　Ｖ　ｃｃ）としている。図中、二つ
の入力電圧Ｖ１の変動（ａ）及びｖ２の変動（ｂ）に対
する内部電源電圧の変動（ｃ）を図示している。ここで
説明の便宜上、外部電源電圧（Ｅｘｔ　Ｖｅｅ）が３．
３ｖ未満であるときを第１区間６０．３３以上で６．６
Ｖ未満であるときを第２区間６１、そして、６．６Ｖ以
上を第３区間６２とする。
次に第５図及び第６図を用いて電源電圧調整回路１０に
よる動作を説明する。
第１及び第２差動増幅器２０．３０各々は第１のＮＭＯ
Ｓトランジスタ２３．３４のゲートに外部印加電圧Ｖ１
、Ｖ２を各々入力し、第２のＮＭＯＳトランジスタ２４
．３３のゲートに第１及び第２抵抗４５．４６によって
分圧された電圧Ｒｇ　・Ｖｒｅｆ　／　（Ｒ＋　＋Ｒｚ
　）を入力する。それで二つの入力電圧の内、より高い
電圧が印加される方のＮＭＯＳトランジスタをもつと多
くターンオン（ｔｕｒｎ−ｏｎ　）させることによって
、出力ノード２６．３６で“ロウ”または“ハイ”状態
の出力を発生させる。
出力ノード２６．３６における出力電圧は、第３及び第
４のＰＭＯＳトランジスタ４１．４２の電流パス能力を
制御して第２出力ノード４８で願う基準電圧（Ｖｒｅｆ
）を発生させる。
先ず、外部電源電圧（Ｅｘｔ　ｖ　ｃｃ）が３．３ｖ未
満の第１区間６０にある場合、第６図に示すように第１
差動増幅器２０の一つの入力電圧■１が第２差動増幅器
３０の一つの入力電圧ｖ２に比べて大きな値をもつ。そ
れにより他の入力電圧Ｒ，−Ｖｒｅｆ　／　（Ｒ＋　＋
Ｒｚ　）と上記−つの入力電圧■１が同じ値になるまで
第１差動増幅器２０の第１のＮＭＯＳトランジスタ２３
がターンオンされることによって、フィードバック回路
４０の第３のＰＭＯＳトランジスタ４１がターンオンさ
れる。その結果、第２出力ノード４８からの基準電圧（
Ｖｒｅｆ）は、印加される外部電源電圧に比例して増加
する。
次に、外部電源電圧（Ｅｘｔ　ｖ　ｅｃ）が３．３ｖ以
上でかつ６．６ｖ未満である第２区間６１にある場合、
第１差動増幅器２０の一つの入力電圧■１は、依然とし
て第２差動増幅器３０の一つの入力電圧■２に比べて大
きな値をもつ。従って、第１及び第２差動増幅器２０．
３０の他の入力電圧Ｒａ　−Ｖｒｅｆ　／　（Ｒ１＋Ｒ
ｚ　）が第１差動増幅器２０の一つの入力電圧■１と同
じ値になるまで第１差動増幅器２０が継続動作する。
故に、このときの基準電圧（Ｖｒｅｆ）はＶｒｅｆ　”
　（Ｒ＋　＋Ｒｚ　）　　・Ｖ　１／　Ｒ２になる。こ
の場合、電圧値■１が一定であるので基準電圧（Ｖｒｅ
ｆ）も外部電源電圧の増加とは関係な（，３，３■の一
定値を維持する。
従って、内部電源電圧（Ｉｎｔ　Ｖｃｃ　）も３．３ｖ
に一定の値をもつ。
さらに外部電源電圧（Ｅｘｔ　ｖ　ｃｊが６．６ｖ以上
の第３区間６２にある場合、第２差動増幅器３０の一つ
の入力電圧ｖ２が第１差動増幅器２０の一つの入力電圧
■１に比べて大きな値をもつ。
従って、第１及び第２差動増幅器２０．３０の他の入力
電圧 Ｒ２・Ｖｒｅｆ　／　（Ｒ＋　＋Ｒｉ　）が第２差動増
幅器３０の一つの入力電圧ｖ２と同じ値になるまで第２
差動増幅器３０が主差動増幅器として動作する。
従って、このときの基準電圧は Ｖ　ｒｅｆ　＝　（Ｒ＋　＋　Ｒｚ　）　　・Ｖ　２　
／　Ｒｚになる。ここで、基準電圧（Ｖｒｅｆ）はｖ２
に比例するので、Ｖ２の増加に従い一定の率で増加する
。従って内部電源電圧（Ｉｎｔ　Ｖｃｃ　）は基準電圧
（Ｖｒｅｆ）の増加により一定の傾きをもって増加する
。
以上説明したように特定電圧６．６ｖ以上で内部電源電
圧を増加させることは、半導体メモリ素子の信頼性の確
保に大変重要であり、内部電圧の限界値は半導体メモリ
素子の全体特性に左右される。それ故、内部電源電圧の
傾き（Ｓｌｏｐｅ　）は、外部電源電圧が特定電圧以後
、必要により容易に調整されなければならない。
［発明が解決しようとする課題］ しかしながら上記従来例では、特定電圧以後の内部１ｆ
源電圧の傾きを調節するためには第１及び第２差動増幅
器２０．３０の一つの入力電圧■１及び■２とフィード
バック回路４０の第１及び第２抵抗４５．４６をすべて
変更しなければならなかったため、その調節が容易でな
いという問題点があった・ さらに上記従来例によれば、電源電圧調整回路の基準電
圧発生回路で待機（５ｔａｎｄ−ｂｙ）時に消費される
電流はフィードバック回路４０の第１及び第２抵抗４５
．４６を通じて流れる電流と、第１及び第２差動増幅器
２０．３０の一つの入力電圧■１及び■２による電流の
和となるので、結果として、半導体メモリ素子の待棲時
に消費電流を相当に小さくするべきであるにもかかわら
ず、基準電圧発生回路自体が差動増幅器で構成されてい
たので消費電流が大変多いという問題点もあった。
本発明は上記従来例に鑑みてなされたもので、電源電圧
調整回路における特定電圧以後の内部電源電圧の傾きを
容易に調整可能な電源電圧調整回路を提供すること目的
とする。
さらに、電源電圧調整回路における待機時に消賀される
電流が些少である電源電圧調整回路を提供することをも
う１つの目的とする。
［課題を解決するための手段］ 上記目的を達成するために本発明の電源電圧調整回路は
以下の様な構成からなる。即ち、電源電圧調整回路にお
いて、外部電源電圧端に連結されて一定の基準電圧を発
生するための基準電圧発生手段と、前記外部電源電圧端
に連結され、外部電源電圧が所定電圧以上であるとき内
部電圧を線形的に増加させる電源電圧レベル感知手段と
、前記基準電圧発生手段の出力と内部電源電圧を入力と
し、第１の制御信号と前記電源電圧レベル感知手段の出
力によって制御される第１の差動増幅手段と、前記基準
電圧発生手段の出力と内部電源電圧を入力とし、第２の
制御信号によって制御される第２の差動増幅手段とを有
することを特徴とする電源電圧調整回路を備える。
また他の発明によれば、電源電圧調整回路において、外
部電源電圧端と接地電圧端との間にチャネルが直接連結
された第１のＮＭＯＳトランジスタ及びダイオード接続
型のＰＭＯＳトランジスタと、前記第１のＮＭＯＳトラ
ンジスタのゲートに接続された出力ノードと、そして、
前記外部電源電圧端と前記出力ノードとの間にチャネル
が接続され、前記ＰＭＯＳトランジスタのゲートにゲー
トが接続された駆動用ＰＭＯＳトランジスタを有する基
準電圧発生手段と、前記出力ノードからの基準電圧を一
つの入力とし、内部電圧を他の入力とするシングルエデ
ドｎチャネル入力型の第１の差動増幅器と、前記外部電
源電圧端と前記第１の差動増幅器の出力ノードとの間に
チャネルが接続され、第１の制御信号にゲートが接続さ
れたＰＭＯＳトランジスタと、前記出力ノードと前記接
地電圧端との間に直列にチャネルが接続され、所定の値
だけ電圧降下した前記外部電源電圧と前記第１の制御信
号を各々ゲート入力する第１及び第２電流パス用トラン
ジスタと、そして、前記出力ノードにゲートが接続され
、前記外部電源電圧端と前記内部電源電圧端との間にチ
ャネルが接続された駆動用トランジスタとを有する第１
の差動増幅手段と、前記基準電圧を一つの入力とし、前
記内部電圧を他の入力とするシングルエンデドｎチャネ
ル入力型の第２の差動増幅器と、前記外部電源電圧端と
前記第２の差動増幅器の前記出力ノードとの間にチャネ
ルが接続され、前記第２の制御信号にゲートが接続され
たＮＭＯ８Ｉ−ランジスタと、そして、前記出力ノード
にゲートが接続され、前記外部電源電圧端と前記内部電
源電圧端との間にチャネルが接続された駆動用トランジ
スタとを有する第２の差動増幅手段とを有することを特
徴とする電源電圧調整回路を備える。
また他の発明によれば、電源電圧調整回路において、基
準電圧発生手段と、前記基ｔｓｔｘ圧発生手段の出力ノ
ードと複数の内部電源電圧端との間に各々接続された複
数個のアクティブ時の差動増幅手段及び一つのスタンバ
イ時の差動増幅手段と、前記複数の内部電圧端の隣接す
る各々の間にチャネルが接続され、第１の制御信号をゲ
ート入力とするゲーティング手段とを有することを特徴
とする電源電圧調整回路を備える。
［作用］ 以上の構成により本発明は、第１の差動増幅手段は基準
電圧発生手段によって供給される一定の基準電圧と第１
の制御信号とによりアクティブモードにおいて動作する
のに対して、第２差動増幅手段は基準電圧発生手段によ
って供給される一定の基準電圧と第２の制御信号とによ
りスタンバイモードにおいて動作する。
（以下、本ページ余白〉 ［実施例］ 以下添付図面を参照して本発明の好適な実施千を詳細に
説明する。第１図は本発明の代表的なコ施例である電源
電圧調整回路図である。
第１図に示すように本実施例の電源電圧調整ｃ路は、基
準電圧発生回路７０、電源電圧レベルμ知回路９０、第
１の差動増幅回路１１０、及び、第２の差動増幅回路１
３０で構成されている。ここで、第１の差動増幅回路１
１０は、基準電圧プ生回路７０の出力電圧（Ｖｒｅｆ）
と内部電源型Ｅ（Ｉｎｔ　Ｖ　ｃｃ）を入力とし、第１
制御信号１２５２び電源電圧レベル感知回路９０によっ
て制御さオる。そして、第１の差動増幅回路１１０の出
ノは、内部電源電圧端１２２に接続されている。
第２の差動増幅回路１３０は、基準電圧発生目示７０の
出力電圧と内部電源電圧を入力とし、第２制御信号１４
５によって制御される。そして、」２の差動増幅回路１
３０の出力は、内部電源電圧端１２２に接続されている
。
基準電圧発生回路７０は複数のトランジスタズ構成され
ている。ここで、第１のＮＭＯＳトランジスタ７３と第
１のＰＭＯＳトランジスタフ４のチャネルは、外部電源
電圧端と制御ノード７１との間に直列接続されている。
また、制御ノード７１と接地電圧端との間に、抵抗８０
及びダイオード接続型の第２のＰＭＯＳトランジスタ８
１が並列接続されている。さらにまた、外部電源電圧端
と出力ツードア２との間に接続されるチャネルと、制御
ノード７１に接続されるゲートを有する駆動用ＰＭＯＳ
ｔ−ランジスタフ５と、出力ツードア２と接地電圧端と
の間に直列接続されたダイオード接続型の第３〜第６の
ＰＭＯＳＩ−ランジスタフ６〜７９とを有している。こ
のとき、第１のＮＭＯＳトランジスタ７３のゲートは出
力ツードア２に接続され、第１のＰＭＯＳトランジスタ
７４のゲートは制御ノード７１に接続される。
基準電圧発生回路７０は、常時、制御ノード７１の電圧
に従って、駆動用ＰＭＯ３Ｉ−ランジスタフ５のゲート
電圧を調整することによって、一定の基準電圧（Ｖｒｅ
ｆ）を発生する。そして、出力ツードア２を第１のＮＭ
ＯＳトランジスタ７３のゲートに接続することによって
、出力ツードア２からの基準電圧（Ｖｒｅｆ）をフィー
ドバックするようにしている。それ故、温度などのよう
な変数の変化が原因となる基準電圧変動に従って、制御
ノード７１の電位が制御され、駆動用ＰＭｏｓトランジ
スタ７５の電流パス能力が調節される。
駆動用ＰＭＯＳトランジスタ７５は出力ツードア２を充
電する役割を果たす。また、ゲートが接地電圧端に接続
されている第２のＰＭＯＳトランジスタ８１は、プルダ
ウン（Ｆｕｌｌ　Ｄｏｗｎ　）用トランジスタとしての
役割を果たす。従って、外部電源電圧が、第１のＮＭＯ
Ｓトランジスタ７３、第１及び第２のＰＭＯＳトランジ
スタ７４．８１の閾値電圧以上になるとき、第２のＰＭ
ｏｓトランジスタ８１がターンオンされ、抵抗特性をも
っことになる。
電源電圧レベル感知回路９０は、外部電源電圧端と感知
ノード９１との間に直列接続された第１群のダイオード
接続型ＮＭＯＳトランジスタ９２〜９６を有している。
それに加えて、抵抗１０２が感知ノード９１と接地電圧
端との間に接続されている。さらに、感知ノード９１に
直列接続された第２群のダイオード接続型ＮＭＯＳトラ
ンジスタ９７〜９８と、ＮＭＯＳトランジスタ９８と接
地電圧端との間に接続されるチャネルと第１！１１ｉｉ
ａ信号に接続されるゲートとを有する第２のＮＭＯＳト
ランジスタ９９とが備えられている。さらにまた、感知
ノード９１に接続されるゲートとドレインとをもつ第３
のＮＭＯＳトランジスタ１００と、第３のＮＭＯＳトラ
ンジスタ１００のソースと接地電圧端との間に接続され
るチャネルと第１制御信号１２５に接続されるゲートと
をもつ第４ＮＭＯＳトランジスタ１０１とを有している
。
第１群のダイオード接続型ＮＭＯＳトランジスタ９２〜
９６は外部の電源電圧レベルを感知する役割を果たし、
外部電源電圧をＮＭＯ５）−ランジスタの個数に比例す
る閾値電圧だけ降下させる。
そして、降下された外部電源電圧は感知ノード９１に印
加される。
第１差動増幅回路１１０は、第７及び第８のＰＭＯＳト
ランジスタ１１３〜１１４と、第５〜第７のＮＭＯＳト
ランジスタ１１５〜１１７とから構成されたシングルエ
ンデド（Ｓｉｎｇｌｅ　ｅｎｄｅｄ）　ｎチャネル入力
型の第１差動増幅器１０５を有している。また、外部電
源電圧端子と第１差動増幅器１０５の出力ノード１１１
との間に接続されるチャネルと、第１１１１＠信号１２
５に接続されるゲートとを有する第９のＰＭＯＳトラン
ジスタ１２０が備えられている。第８及び第９のＮＭＯ
Ｓトランジスタ１１８〜１１９は、出力ノード１１１と
接地電圧端との間に直列接続され、それらのゲート各々
は電源電圧レベル感知回路９０の感知ノード９１と第１
制御信号１２５に接続されている。
第１０のＰＭＯＳトランジスタ１２１は、出力ノード１
１１に接続されたゲートと、外部電源電圧端と内部電源
電圧端１２２との間に接続されたチャネルとが備えられ
ている。
ここで、第７のＮＭＯＳトランジスタ１１７のゲートに
は第１制御信号１２５が印加される。第１差動増幅器１
０５の２つの入力は、基準電圧発生回路７０の出力ツー
ドア２に接続された第５のＮＭＯＳトランジスタ１１５
のゲートと、内部電源電圧端１２２に接続された第６の
ＮＭＯＳ）−ランジスタ１１６のゲートである。
第２差動増幅回路１３０は、第１１及び第１２のＰＭＯ
Ｓトランジスタ１３２〜１３３及び第１０〜第１２のＮ
ＭＯＳトランジスタ１３５〜１３７とから構成されたシ
ングルエンデドｎチャネル入力型の第２差動増幅器１３
８を有している。また、外部電源電圧端子と第２差動増
幅器１３８の出力ノード１３１との間に接続されるチャ
ネルと、第２制御信号１４５に接続されるゲートとをも
つ第１３のＮＭＯＳトランジスタ１３９が備えられる。
さらに、出力ノード１３１にゲートが接続され、外部電
源電圧端と内部電源電圧端１２２との間にチャネルが接
続された第１３のＮＭＯＳトランジスタ１４０が備えら
れる。
ここで第２差動増幅器１３８ば、２つの入力をもち、１
つは基準電圧発生回路７０の出力ツードア２に接続され
た第１０のＮＭＯＳトランジスタ１３５のゲートであり
、もう１つは内部電源電圧端１２２に接続された第１１
のＮＭＯＳトランジスタ１３６のゲートである。そして
、第１２のＮＭＯＳトランジスタ１３７のゲートと、第
１０のＮＭＯＳトランジスタ１３５のゲートとは、共通
に基準電圧発生回路７０の出力ツードア２に接続される
。
第２図は、本実施例における外部電源電圧に対する内部
電源電圧図である。図中、横軸の変数を外部電源電圧（
Ｅｘｔ　Ｖｃｃ）とし、縦軸の変数を内部電源電圧とし
て外部で印加される電源電圧の変化による基準電圧（Ｖ
ｒｅｆ）としている。図中のａ、ｂ、ｃは各々アクティ
ブ時に相互に異なる傾きをもつ内部電源電圧を示し、ｄ
はスタンバイ時の内部電源電圧であると同時に基準電圧
発生回路で発生する基準電圧である。
第２図において、願う内部電圧値３．３Ｖと、特定電圧
７Ｖを基準として、外部電源電圧は３つの区間に分割さ
れる。まず１つめは外部電源電圧が３，３Ｖ未満である
第１区間１５０．２つめは外部電源電圧が３．３Ｖ以上
で７Ｖ未満である第２区間１５１．３つめは外部電源電
圧が７Ｖ以上である第３区間１５２である。
第３図は本実施例のタイミングチャートを示す図である
。図中、（Ａ）は外部チップ選択信号に対するタイミン
グチャート、（Ｂ）はチップ選択バッファから第１差動
増幅回路に印加される第１制画信号に対するタイミング
チャート、そして、（Ｃ）はチップ選択バッファから第
２差動増幅回路に印加される第２制御信号に対するタイ
ミングチャートである。
第３図において、外部チップ選択信号（Ａ）が“ロウ”
状態である場合、第１Ｉｌｌ＠信号（Ｂ）が“ハイ”状
態になって第１差動増幅回路１１０をエネイブル（ｅｎ
ａｂｌｅ）とし、電源電圧調整回路はアクティブ期間１
５５になる。これに対して、外部チップ選択信号（Ａ）
が“ハイ”状態である場合、第２制御信号（Ｃ）が“ロ
ウ”状態になって第２差動増幅回路１３０をエネイブル
とし、電源電圧調整回路はスタンバイ期間１５６になる
。
次に、第１図、第２図及び第３図を用いて本実施例の電
源電圧調整回路動作を詳細に説明する。
外部電源電圧が第１区間１５０にあるとき、即ち、外部
電源電圧が願う電圧値３．３■より小さい場合は、基準
電圧発生回路７０の抵抗８０によって駆動用ＰＭＯＳト
ランジスタ７５のゲート電圧が完全な接地状態になる。
従って、駆動用ＰＭＯＳトランジスタフ５が完全にター
ンオンされ、出力ツードア２で発生する基準電圧（Ｖｒ
ｅｆ）は外部電源電圧（Ｖ　ｃｃ）に依存することにな
る。
もし、外部電源電圧が徐々に増加して第２区間１５１に
入ると、抵抗８０及び第２ＰＭＯＳトランジスタ８１を
通じて流れる電流によって駆動用ＰＭＯＳトランジスタ
７５のゲート電圧は上昇する。従って、駆動用ＰＭＯＳ
トランジスタ７５の電流パス能力が低下するので、出力
ツードア２の基準電圧（Ｖｒｅｆ）は外部電源電圧の増
加とは関係なく３．３Ｖの一定な基準電圧を維持する。
即ち、基準電圧発生回路７０の出力ツードア２から発生
される基準電圧（Ｖｒｅｆ）は、外部電源電圧が３．３
Ｖ以上に上昇しても、その増加量に比例して駆動用ＰＭ
ＯＳトランジスタフ５の電流パス能力が低下するので、
第２図の（ｄ）に示されるように３．３■の一定値を維
持する。
これに対して、温度その他の要因によって基準電圧（Ｖ
ｒｅｆ）の変動が発生した場合、その変動分は出力ツー
ドア２から第１のＮＭＯＳトランジスタ７３のゲートへ
フィードバックされ、再び、第１のＰＭＯ３Ｉ−ランジ
スタフ４をへて駆動用ＰＭＯＳトランジスタ７５に負の
フィードバックがなされる。このようにして、基準電圧
（Ｖｒｅｆ）の変動が最小化される。
即ち、基準電圧値が願う電圧値を超えた場合には、第１
のＮＭＯＳトランジスタ７３のゲートに印加される高電
圧は、第１のＮＭＯＳトランジスタフ３がもつと多くタ
ーンオンさせることになる。従って、制御ノード７１に
印加される電圧が増加して駆動用ＰＭＯＳトランジスタ
７５の電流パス能力を低下させるので、出力ツードア２
での基準電圧値は一定な値を維持する。
同様に、基準電圧値が願う電圧値より減少した場合にも
上記のような動作原理で説明しつる。
基１！電圧発生回路７０の出力ツードア２がらの一定な
基準電圧は、第１及び第２差動増幅回路１１０．１３０
の第１の入力としての役割を果たし、アクティブ動作時
には“ハイ”状態の第１制御信号１２５によって第１差
動増幅回路１１０が動作する。一方、スタンバイ動作時
には”ロウ”状態の第２制御信号１４５によって第２差
動増幅回路１３０が動作する。
まず、アクティブ動作時について説明する。
第１制御信号１２５が“ハイ”状態となると、第１差動
増幅器１０５の第７のＮＭＯ５Ｉ−ランジスタ１１７が
ターンオンされ、第１差動増幅器１０５をエネイブル状
態にする。これに対して、“ハイ”状態の第１制御信号
１２５により第９のＮＭＯＳ　トランジスタ１２０はタ
ーンオフになるので、第１差動増幅回路１１０が“ター
ンオン”される。
外部電源電圧が第２図の第１区間１５０にある場合、第
１差動増幅器１０５の第５のＮＭＯＳトランジスタ１１
５は、出力ッ−ドア２の基準電圧の増加に比例して、ま
すますもって多くターンオンされる。従って、第１差動
増幅器１０５の出力ノード１１１の電圧レベルは徐々に
下降し、第１０のＰＭＯ３トランジスタ１２１の電流パ
ス能力が増加するので、第１０のＰＭＯＳトランジスタ
１２１のソースに印加される外部電源電圧に比例する内
部電圧を得る。
さらに、外部１を課電圧が第２図の第２区間１５１にあ
る場合、第１差動増幅器１０５の第５のＮＭＯＳトラン
ジスタ１１５のゲートに一定基準電圧が印加されるので
、第５及び第６のＮＭＯ５トランジスタ１１５〜１１６
を通じて流れる電流は一定になる。従って、第１０のＰ
ＭＯＳトランジスタ１２１のゲートにも一定電圧を印加
することによって、外部ＩＩ源電電圧上昇しても電流パ
ス能力が一定して安定された内部電圧を得る。
半導体メモリ素子のノーマルモード（ＮｏｒｍａｌＩＩ
Ｉｏｄｅ）においては外部電源電圧の変化に関係な（安
定した内部電源電圧を維持しなければならないが、特定
電圧以上において半導体メモリ素子の信頼性をテストす
るために内部電源電圧を上昇させる必要がある。
本実施例においては外部電源電圧が７ｖ以上であるとき
内部電源電圧が増加するとしている。外部電源電圧が特
定電圧７■以上であるとき、即ち第２図の第３区間１５
２にある場合、電源電圧レベル感知回路９０の感知ノー
ド９１の電圧は、感知ノード９１に接続された第８のＮ
ＭＯＳトランジスタ１１８をターンオンさせるのに十分
な値をもつ。
それ故、外部電源電圧が７Ｖ以上であるときは第１差動
増幅回路１１０の第５、第７〜第９のＮＭＯＳトランジ
スタ１１５．１１７〜１１９がすべてターンオンされる
。
その結果、第１差動増幅器１０５の出力ノード１１１か
らの電流は、第５のＮＭＯＳトランジスタ１１５のみな
らず、第８及び第９のＮＭＯＳトランジスタ１１８〜１
１９にも流れ込み、出力ノード１１１に接続されるゲー
トを有する第１０のＰＭＯＳトランジスタ１２１をます
ますもつと多（ターンオンされる。それで、内部電圧端
１２２からの内部電源電圧は線形的に増加する。
一方、各々の半導体メモリチップの特性を考慮して外部
電源電圧の特定値以上にわたり内部電圧の傾きを調節し
たい場合、感知ノード９１の電圧によって電流パス能力
が左右される第８のＮＭＯＳトランジスタ１１８の大き
さのみを変化させるとよいので、従来の電源電圧調整回
路に比べてその調節が大変容易である。
一方、第２差動増幅回路１３０において、“ハイ”状態
にディスエーブルされた第２制御信号１４５によって、
第１３のＮＭＯＳ）−ランジスタ１３９がターンオンさ
れる。その結果、第２差動増幅器１３８の出力ノード１
３１からの電圧をＶＣｏ−ｖＴＮ（■ＴＮ二ＮＭＯＳト
ランジスタの閾値電圧）にプリチャージさせることによ
って、第１３のＰＭＯＳトランジスタ１４０をターンオ
フ状態に維持される。従って、第１差動増幅回路１１０
の動作による内部電源電圧が、第１３のＰＭＯＳトラン
ジスタ１４０を通して第２差動増幅回路１３０にフィー
ドバックされるのが防止される。
ここで、第２差動増幅回路１３０は、スタンバイ動作時
の消費電流を最小化するため、第１差動増幅回路１１０
に比べて大変小さい大きさをもつので、数μｓｅｃ程度
の大変遅い応答速度をもつ。
もし、内部電源電圧がある要因に因って増加されると、
第１差動増１幅回路１１０の第６のＮＭＯＳトランジス
タ１１６がターンオンされ、出力ノード１１１の出力が
“ハイ”状態になる。従って、第１０のＰＭＯＳＩ−ラ
ンジスタ１２１がターンオフされ、内部電源電圧がその
以上増加するのを防止する。
ところが、第２差動増幅回路１３０は、第１１のＮＭＯ
５トランジスタ１３６の応答速度が遅いので、完全にタ
ーンオンさするまで所定の遅延時間を必要とする。この
とき、もし第１３のＮＭＯＳトランジスタ１３９が存在
しない場合には、その遅延時間の間、出力ノード１３１
の出力が“ロウ”状態に維持されて第１３のＰＭＯＳト
ランジスタ１４０をターンオン状態にする。それ故、内
部電源電圧が外部電源電圧の増加に従い増加する現象が
発生しつる。
しかしながら、本実施例の電源電圧調整回路に従えば、
アクティブ動作時に第１３のＮＭＯＳトランジスタ１３
９をターンオンさせることによって、第１３のＰＭＯＳ
）−ランジスタ１４０がターンオフされる。従って、ア
クティブ動作時には第１差動増幅回路１１０のみが動作
することになる。
次に、スタンバイ動作時における電源電圧調整回路の動
作を説明する。
チップ選択バッファの第２制御信号１４５が、”ハイ“
状態から“ロウ”状態に変化することによって、第２差
動増幅回路１３０の第１３のＮＭＯＳトランジスタ１３
９がターンオフされる。従って、アクティブ動作時に外
部電源電圧が第２区間にあるとき、第２差動増幅回路１
３０は第１差動増幅回路１１０と同じ回路構成をもつよ
うになるので、同じ動作原理に基づき、安定な内部電圧
を維持する。その上、たとえ外部電源電圧が特定電圧７
■以上に増加しても、第１差動増幅回路１１０の第８Ｎ
ＭＯＳトランジスタ１１８のような他の電流パス回路が
存在しないので、第１３のＰＭＯＳトランジスタ１４０
の電流パス能力は、常時一定に維持される。それ故、外
部電源電圧が特定電圧７Ｖ以上で継続的に増加しても、
内部電圧は、３．３■に安定して維持される。
一方、第１差動増幅回路１１０に右いて、チップ選択バ
ッファの第１制御信号１２５が“ロウ”状態にディスエ
ーブルされることにより、第９のＰＭＯ３トランジスタ
１２０がターンオンされる。それで、第１０のＰＭＯＳ
トランジスタ１２１のゲートに直接外部電源電圧ＶＣＣ
が印加されることによって、第１差動増幅回路１１０を
”ターンオフ”する。
その上、第３図に示されるようにアクティブ期間１５５
からスタンバイ期間１５６に遷移するとき、第１制御信
号（Ａ）は、即座に“ロウ”状態から“ハイ”状態に移
行するが、第２制御信号（Ｂ）は、“ハイ”状態から所
定の遅延時間（Ｔｄ　）を経て“ロウ”状態に移行する
。従って、半導体メモリ素子内のすべての信号がディス
エーブルされる間でさえも、第１差動増幅回路１１０が
遅延時間（Ｔｄ　）の間、さらに動作するので、消費電
流による内部電圧の降下を防止しつる。それ故、スタン
バイ動作時やアクティブ動作時の両方において安定した
動作が得られる。
第４図は本実施例による基準電圧発生回路、第１及び第
２差動増幅回路を示したブロック図である。図中、参照
番号は第１図と同じ参照番号を使用した。また、第１差
動増幅回路はアクティブ動作時のため使用され、第２差
動増幅回路はスタンバイ動作時に使用される。
ここで、アクティブ動作時のため第１、第２及び第３差
動増幅回路１１０．１５０．１６０が備えられ、スタン
バイ動作時のため差動増幅回路１３０が備えられる。こ
れらは各々、第４図に示されるように、基準電圧発生回
路７０の出力ツードア２と内部電源電圧端１２２．２３
１．２４１との間に接続される。第１のＰＭＯ５トラン
ジスタ２５１は、内部電源電圧端１２２と２３１の間に
接続されるチャネルと第１制御信号１２．５に接続され
るゲートが備えられている。また、第２のＰＭＯＳトラ
ンジスタ２５２は、内部電源電圧端２３１と２４１の間
に接続されるチャネルと第１制御信号１２５に接続され
るゲートが備えられている。
第４図において、スタンバイ動作時のための差動増幅回
路１３０の出力端は、アクティブ動作時のための第１差
動増幅回路１１０の内部電源電圧端１２２に接続されて
いる。
従来のメモリ素子において、ノイズ抑制及び信頼性の向
上のために、差動増幅器が各内部電源線に従って独立し
ている電源電圧調整回路が提案された。しかしながら、
このような回路は、スタンバイの差動増幅器の個数程の
大きなスタンバイ電流を招来するという問題の原因とな
っている。
したがって、本実施例においてはノイズ抑制及び信頼性
の向上のため、チップ選択バッファの第１制御信号１２
５に接続される第１及び第２ＰＭＯＳトランジスタ２５
１〜２５２を使用して、各々の内部電源線を接続した。
その結果、アクティブ動作時には、“ハイ”状態の第１
制御信号１２５によって、第１及び第２ＰＭＯＳトラン
ジスタ２５１〜２５２がターンオフされ、内部電源電圧
を出力する各々の内部電源線が互いに分離される。また
スタンバイ動作時には、第１制御信号１２５が”ロウ”
状態に変化することにより、第１及び第２　ＰＭＯＳ　
トランジスタ２５１〜２５２をターンオンし、内部電源
電圧を出力する各々の内部電源線を互いに連結する。
それ故、アクティブ動作時には、各内部電源線の分離に
よってノイズ抑制及び信頼性の向上を図ることができ、
スタンバイ動作時には、内部電源線を互いに連結するこ
とによってスタンバイ電流の最小化を図ることができる
。
以上説明したように本実施例の電源電圧調整回路に従え
ば、電源電圧レベル感知回路９０の感知ノード９１に接
続されるゲートを有するＮＭＯＳトランジスタ１１８は
、基準電圧（Ｖｒｅｆ）を一つの入力とする第１差動増
幅器１１０の出力ノード１１１に接続され、特定電圧以
上の外部電源電圧が印加されたとき、ＮＭＯＳトランジ
スタの電流パス能力が増加し、内部電源電圧が線形的に
増加するようになる。
従って従来の回路では、特定外部電源電圧以上における
内部電源電圧の傾きを調節するため、二つの差動増幅器
の一つの入力電圧と第１及び第２抵抗をすべて変更しな
ければならなかったが、本実施例においては、ＮＭＯＳ
トランジスタの大きさだけを調節するとよいので、内部
電圧の傾きを容易に調整することができる。
また、従来の電源電圧調整回路においては、基準電圧発
生回路自体が多くの電流を消費するを備えることが必要
であったが、本実施例の基準電圧発生回路は差動増幅器
で構成されず、恒常的に一定電圧を維持するので、スタ
ンバイ時の消費電流を大幅に減少させる効果がある。
さらにまた、本実施例では、基準電圧発生回路に基準電
圧を負帰還させることによって温度やその他の要因によ
る基準電圧の変化を最小化する効果がある。
さらに加えて、本発明は内部電源線をＰＭＯＳトランジ
スタで連結することによって、アクティブ動作時は各々
の内部電源線を分離させて独立的に使用し、スタンバイ
時はすべての内部電源線が連結されるようにした。従っ
て、半導体のノイズを防止し信頼性を向上させるばかり
でなく、スタンバイ電流も最小化しうる効果がある。
上述の説明では、本発明の好適な実施例のみが示された
。様々な態様が、本明細書に記載の特許請求の範囲によ
ってのみ限定される本発明の範囲から逸脱することな（
、当業者には明らかである。それ故に、本発明はここで
示され説明された実施例のみに限定されるものではない
。
［発明の効果］ 以上説明したように本発明によれば、特定電圧以後の内
部電圧の変化率を容易に調整することができる効果があ
る。さらに、スタンバイ時の消費電流を大幅に減少させ
る効果がある。
【図面の簡単な説明】
第１図は本発明の代表的な実施例である電源電圧調整回
路図、 第２図は外部電源電圧と内部電源電圧部との関係を示す
図、 第３図は制御信号のタイミングチャートを示す図、 第４図は基準電圧発生回路、第１及び第２差動増幅回路
を示したブロック図、 第５図は従来例による電源電圧調整回路図、そして、 第６図は従来例による外部電源電圧に対する基準電圧図
である。 図中、７０・・・基準電圧発生回路、７２・・・出力ノ
ード、９０・・・電源電圧レベル感知回路、１１０・・
・第１差動増幅回路、１２２・・・内部電源電圧端、１
２５・・・第１制御信号、１３０・・・第２差動増幅回
路、 ４５・・・第２制御信号である。

Claims (25)

    【特許請求の範囲】
  1. （１）電源電圧調整回路において、 外部電源電圧端に連結されて一定の基準電圧を発生する
    ための基準電圧発生手段と、 前記外部電源電圧端に連結され、外部電源電圧が所定電
    圧以上であるとき内部電圧を線形的に増加させる電源電
    圧レベル感知手段と、 前記基準電圧発生手段の出力と内部電源電圧を入力とし
    、第１の制御信号と前記電源電圧レベル感知手段の出力
    によつて制御される第１の差動増幅手段と、 前記基準電圧発生手段の出力と内部電源電圧を入力とし
    、第２の制御信号によつて制御される第２の差動増幅手
    段とを有することを特徴とする電源電圧調整回路。
  2. （２）前記基準電圧発生手段は、 前記外部電源電圧端と制御ノードとの間に直列接続され
    た第１のＮＭＯＳトランジスタ及びダイオード接続型の
    ＰＭＯＳトランジスタと、 前記制御ノードと接地電圧端との間に並列に接続された
    抵抗及びプルダウン用ＰＭＯＳトランジスタと、 前記第１のＮＭＯＳトランジスタのゲートに接続された
    出力ノードと、 前記電圧電源端と前記出力ノードとの間にチャネルが接
    続され、前記制御ノードにゲートが接続された駆動用Ｐ
    ＭＯＳトランジスタとを有することを特徴とする請求項
    第１項に記載の電源電圧調整回路。
  3. （３）前記基準電圧発生手段は、 前記出力ノードと前記接地電圧端との間に接続される複
    数のダイオード接続型ＰＭＯＳトランジスタを有する電
    流パス手段をさらに有することを特徴とする請求項第２
    項に記載の電源電圧調整回路。
  4. （４）前記電源電圧レベル感知手段は、 前記外部電源電圧端と感知ノードとの間に直列に接続さ
    れた電圧降下手段と、 前記感知ノードと接地電圧端との間に接続された抵抗と
    、 前記感知ノードに直列に接続された複数のダイオード接
    続型ＮＭＯＳトランジスタと、 前記複数のダイオード接続型ＮＭＯＳトランジスタの１
    つと接地電圧端との間にチャネルが接続され前記第１の
    制御信号にゲートが接続された第２のＮＭＯＳトランジ
    スタと、 前記感知ノードに接続された第３のダイオード接続型Ｎ
    ＭＯＳトランジスタと、 前記第３のＮＭＯＳトランジスタのソースと接地電圧端
    との間にチャネルが接続され前記第１の制御信号にゲー
    トが接続された第４のＮＭＯＳトランジスタとを有する
    ことを特徴とする請求項第１項に記載の電源電圧調整回
    路。
  5. （５）前記第１の差動増幅手段は、 前記基準電圧発生回路の前記出力ノードの電圧を一つの
    入力とし、前記内部電源電圧を他の入力とするシングル
    エンデドｎチャネル入力型の第１の差動増幅器と、 前記外部電源電圧端と前記第１の差動増幅器の出力ノー
    ドとの間にチャネルが接続され前記第１の制御信号にゲ
    ートが接続される第５のＰＭＯＳトランジスタと、 前記出力ノードと接地電圧端との間にチャネルが直列に
    接続され前記感知ノードと前記第１の制御信号に各々ゲ
    ートが接続される第８及び第９のＮＭＯＳトランジスタ
    と、 前記出力ノードにゲートが接続され、前記外部電源電圧
    端と前記内部電源電圧端との間にチャネルが接続された
    第６のＰＭＯＳトランジスタとを有することを特徴とす
    る請求項第１項に記載の電源電圧調整回路。
  6. （６）前記第１の差動増幅器は前記第１の制御信号によ
    つて制御されることを特徴とする請求項第５項に記載の
    電源電圧調整回路。
  7. （７）前記第２の差動増幅手段は、 前記基準電圧発生手段の前記出力ノードの電圧を一つの
    入力とし、前記内部電圧を他の入力とするシングルエン
    デドｎチャネル入力型の第２の差動増幅器と、 前記外部電源電圧端と前記第２の差動増幅器の前記出力
    ノードとの間にチャネルが連結され、前記第２の制御信
    号にゲートが接続された第１３のＮＭＯＳトランジスタ
    と、 前記出力ノードにゲートが接続され、前記外部電源電圧
    端と前記内部電源電圧端との間にチャネルが接続された
    第９のＰＭＯＳトランジスタとを有することを特徴とす
    る請求項第１項に記載の電源電圧調整回路。
  8. （８）前記第２の差動増幅器は、 前記基準電圧発生手段の出力によつて制御されることを
    特徴とする請求項第７項に記載の電源電圧調整回路。
  9. （９）前記第１の差動増幅手段は、“ハイ”状態の前記
    第１の制御信号によつてエネイブルされてアクティブ時
    に動作し、前記第２の差動増幅手段は、“ロウ”状態の
    前記第２の制御信号によつてエネイブルされてスタンバ
    イ時に動作することを特徴とする請求項第１項に記載の
    電源電圧調整回路。
  10. （１０）前記電源電圧調整回路は、前記第１の制御信号
    の所定の遅延時間の後、アクティブモードからスタンバ
    イモードに移行することを特徴とする請求項第９項に記
    載の電源電圧調整回路。
  11. （１１）電源電圧調整回路において、 外部電源電圧端と接地電圧端との間にチャネルが直接連
    結された第１のＮＭＯＳトランジスタ及びダイオード接
    続型のＰＭＯＳトランジスタと、前記第１のＮＭＯＳト
    ランジスタのゲートに接続された出力ノードと、そして
    、前記外部電源電圧端と前記出力ノードとの間にチャネ
    ルが接続され、前記ＰＭＯＳトランジスタのゲートにゲ
    ートが接続された駆動用ＰＭＯＳトランジスタを有する
    基準電圧発生手段と、 前記出力ノードからの基準電圧を一つの入力とし、内部
    電圧を他の入力とするシングルエデドｎチャネル入力型
    の第１の差動増幅器と、前記外部電源電圧端と前記第１
    の差動増幅器の出力ノードとの間にチャネルが接続され
    、第１の制御信号にゲートが接続されたＰＭＯＳトラン
    ジスタと、前記出力ノードと前記接地電圧端との間に直
    列にチャネルが接続され、所定の値だけ電圧降下した前
    記外部電源電圧と前記第１の制御信号を各々ゲート入力
    する第１及び第２電流パス用トランジスタと、そして、
    前記出力ノードにゲートが接続され、前記外部電源電圧
    端と前記内部電源電圧端との間にチャネルが接続された
    駆動用トランジスタとを有する第１の差動増幅手段と、 前記基準電圧を一つの入力とし、前記内部電圧を他の入
    力とするシングルエンデドｎチャネル入力型の第２の差
    動増幅器と、前記外部電源電圧端と前記第２の差動増幅
    器の前記出力ノードとの間にチャネルが接続され、前記
    第２の制御信号にゲートが接続されたＮＭＯＳトランジ
    スタと、そして、前記出力ノードにゲートが接続され、
    前記外部電源電圧端と前記内部電源電圧端との間にチヤ
    ネルが接続された駆動用トランジスタとを有する第２の
    差動増幅手段とを有することを特徴とする電源電圧調整
    回路。
  12. （１２）前記基準電圧発生手段は、 前記ＰＭＯＳトランジスタのドレインと前記接地電圧端
    との間に並列に連結された抵抗及びプルダウン用ＰＭＯ
    Ｓトランジスタと、 前記出力ノードと前記接地電圧端との間に電流パス手段
    とを有することを特徴とする請求項第１１項に記載の電
    源電圧調整回路。
  13. （１３）前記電流パス手段は、複数個のダイオード接続
    型ＰＭＯＳトランジスタを有することを特徴とする請求
    項第１２項に記載の電源電圧調整回路。
  14. （１４）前記第１の電流パス用トランジスタのゲートと
    前記外部電源電圧端との間に接続される電源電圧レベル
    感知手段をさらに有することを特徴とする請求項第１１
    項に記載の電源電圧調整回路。
  15. （１５）前記電源電圧レベル感知手段は、 前記外部電源電圧端と感知ノードとの間に直列接続され
    た所定個数のダイオード接続型ＮＭＯＳトランジスタと
    、 前記感知ノードと前記接地電圧端との間に接続された抵
    抗と、 前記感知ノードに直列接続された複数のダイオード接続
    型ＮＭＯＳトランジスタと、 前記複数のダイオード接続型ＮＭＯＳトランジスタの１
    つと前記接地電圧端との間にチャネルが接続され、前記
    第１の制御信号にゲートが接続されたＮＭＯＳトランジ
    スタと、 前記感知ノードと前記接地電圧端との間に直列接続され
    たダイオード接続型ＮＭＯＳトランジスタと、そして、 前記第１の制御信号にゲートが接続されたＮＭＯＳトラ
    ンジスタを有することを特徴とする請求項第１４項に記
    載の電源電圧調整回路。
  16. （１６）前記第１及び第２の電流パス用トランジスタが
    ＮＭＯＳ型トランジスタであることを特徴とする請求項
    第１１項に記載の電源電圧調整回路。
  17. （１７）前記第１及び第２の差動増幅手段各々の駆動用
    トランジスタがＰＭＯＳトランジスタであることを特徴
    とする請求項第１６項に記載の電源電圧調整回路。
  18. （１８）前記外部電源電圧が特定電圧以上であるとき、
    前記内部電源電圧端における内部電圧の傾きが、前記第
    １の電流パス用トランジスタの大きさを調節することに
    よつて制御されることを特徴とする請求項第１７項に記
    載の電源電圧調整回路。
  19. （１９）前記第１の差動増幅手段は、“ハイ”状態の前
    記第１の制御信号によつてエネイブルされてアクティブ
    時に動作し、前記第２の差動増幅手段は、“ロウ”状態
    の第２の制御信号によつてエネイブルされてスタンバイ
    時に動作することを特徴とする請求項第１１項に記載の
    電源電圧調整回路。
  20. （２０）前記電源電圧調整回路は、前記第１の制御信号
    の所定の遅延時間の後、アクティブモードからスタンバ
    イモードに移行することを特徴とする請求項第１９項に
    記載の電源電圧調整回路。
  21. （２１）前記第１の差動増幅手段は、前記駆動用トラン
    ジスタがスタンバイ動作時にディスエーブルとなること
    を特徴とする請求項第２０項に記載の電源電圧調整回路
    。
  22. （２２）前記第２の差動増幅手段は、前記駆動用トラン
    ジスタがアクティブ動作時にディスエーブルとなること
    を特徴とする請求項第２０項に記載の電源電圧調整回路
    。
  23. （２３）電源電圧調整回路において、 基準電圧発生手段と、 前記基準電圧発生手段の出力ノードと複数の内部電源電
    圧端との間に各々接続された複数個のアクティブ時の差
    動増幅手段及び一つのスタンバイ時の差動増幅手段と、 前記複数の内部電圧端の隣接する各々の間にチャネルが
    接続され、第１の制御信号をゲート入力とするゲーテイ
    ング手段とを有することを特徴とする電源電圧調整回路
    。
  24. （２４）前記ゲーテイング手段はＰＭＯＳトランジスタ
    であることを特徴とする請求項第２３項に記載の電源電
    圧調整回路。
  25. （２５）前記ゲーテイング手段はアクティブモード時に
    ターンオフされ、スタンバイモード時にターンオンされ
    ることを特徴とする請求項第２４項に記載の電源電圧調
    整回路。
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