JPH0521738A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0521738A JPH0521738A JP3172734A JP17273491A JPH0521738A JP H0521738 A JPH0521738 A JP H0521738A JP 3172734 A JP3172734 A JP 3172734A JP 17273491 A JP17273491 A JP 17273491A JP H0521738 A JPH0521738 A JP H0521738A
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- power supply
- supply voltage
- circuit
- transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】集積回路チップの消費電力増大をもたらすこと
なく、内部回路の消費電流変化によらず安定した内部電
源電圧を与えることを可能とした電源電圧降下回路を有
する半導体集積回路を提供することを目的とする。 【構成】基準電圧発生回路１と、外部電源電圧を降下し
て内部電源電圧を得るための出力トランジスタＱp1、お
よび内部電源電圧と基準電圧発生回路１の発生する基準
電圧との比が一定になるように出力トランジスタＱp1を
制御する差動増幅回路２を持つ電源電圧降下回路に対し
て、出力トランジスタＱp1に並列に出力電流補償用トラ
ンジスタＱp2を設け、かつこの出力電流補償用トランジ
スタＱp2を所定のタイミングでオン駆動するタイミング
制御回路３を設けた。
なく、内部回路の消費電流変化によらず安定した内部電
源電圧を与えることを可能とした電源電圧降下回路を有
する半導体集積回路を提供することを目的とする。 【構成】基準電圧発生回路１と、外部電源電圧を降下し
て内部電源電圧を得るための出力トランジスタＱp1、お
よび内部電源電圧と基準電圧発生回路１の発生する基準
電圧との比が一定になるように出力トランジスタＱp1を
制御する差動増幅回路２を持つ電源電圧降下回路に対し
て、出力トランジスタＱp1に並列に出力電流補償用トラ
ンジスタＱp2を設け、かつこの出力電流補償用トランジ
スタＱp2を所定のタイミングでオン駆動するタイミング
制御回路３を設けた。
Description
【０００１】
【産業上の利用分野】本発明は、電源電圧降下回路を内
臓した半導体集積回路に関する。
臓した半導体集積回路に関する。
【０００２】
【従来の技術】近年、半導体技術の進歩、とくに微細加
工技術の進歩により、半導体メモリ等の分野で素子の微
細化が著しい。このため、素子の信頼性や消費電力を考
えると、素子に印加する電源電圧を低下させることが望
ましい。現実に大容量ＤＲＡＭにおいては、これまでの
５Ｖ電源から３．３Ｖ電源への切替えが行われようとし
ている。
工技術の進歩により、半導体メモリ等の分野で素子の微
細化が著しい。このため、素子の信頼性や消費電力を考
えると、素子に印加する電源電圧を低下させることが望
ましい。現実に大容量ＤＲＡＭにおいては、これまでの
５Ｖ電源から３．３Ｖ電源への切替えが行われようとし
ている。
【０００３】しかしながら、現在使用されている半導体
メモリを用いてシステムを構成している使用者にとって
は、新しいメモリを組み込んだ場合にもシステムの整合
性上、外部電源電圧を変更しないで済ませることが望ま
しい。そのため、メモリ・チップ内に電源電圧降下回路
を設けて、外部電源電圧は従来通りのままで、内部回路
の大部分に降圧した内部電源電圧を供給する方式が考え
られている。
メモリを用いてシステムを構成している使用者にとって
は、新しいメモリを組み込んだ場合にもシステムの整合
性上、外部電源電圧を変更しないで済ませることが望ま
しい。そのため、メモリ・チップ内に電源電圧降下回路
を設けて、外部電源電圧は従来通りのままで、内部回路
の大部分に降圧した内部電源電圧を供給する方式が考え
られている。
【０００４】図７は、その様な集積回路に内蔵される電
源電圧降下回路の構成例である。この電源電圧降下回路
は、基準電圧Ｖref を発生する基準電圧発生回路１，差
動増幅回路２，外部電源電圧Ｖext から一定レベル降下
した内部電源電圧Ｖint を得るためのＰＭＯＳ出力トラ
ンジスタＱp等により構成される。基準電圧発生回路１
は、外部電源電圧がある一定値以上になると、外部電源
電圧Ｖext に依存しない一定の基準電圧Ｖrefを発生す
る回路である。この基準電圧Ｖref が差動増幅回路２の
参照入力ノードに与えられる。内部電源電圧Ｖint の出
力ノードＮ2 となるＰＭＯＳトランジスタＱp のドレイ
ンは、内部電源電圧Ｖintを基準電圧Ｖref から所定レ
ベル上に設定するためのレベルシフト回路となる抵抗Ｒ
1 ，Ｒ2を介して接地電位Ｖssに設定されている。この
抵抗Ｒ1 ，Ｒ2 の接続ノードＮ1の電圧が差動増幅回路
２の入力ノードに帰還される。
源電圧降下回路の構成例である。この電源電圧降下回路
は、基準電圧Ｖref を発生する基準電圧発生回路１，差
動増幅回路２，外部電源電圧Ｖext から一定レベル降下
した内部電源電圧Ｖint を得るためのＰＭＯＳ出力トラ
ンジスタＱp等により構成される。基準電圧発生回路１
は、外部電源電圧がある一定値以上になると、外部電源
電圧Ｖext に依存しない一定の基準電圧Ｖrefを発生す
る回路である。この基準電圧Ｖref が差動増幅回路２の
参照入力ノードに与えられる。内部電源電圧Ｖint の出
力ノードＮ2 となるＰＭＯＳトランジスタＱp のドレイ
ンは、内部電源電圧Ｖintを基準電圧Ｖref から所定レ
ベル上に設定するためのレベルシフト回路となる抵抗Ｒ
1 ，Ｒ2を介して接地電位Ｖssに設定されている。この
抵抗Ｒ1 ，Ｒ2 の接続ノードＮ1の電圧が差動増幅回路
２の入力ノードに帰還される。
【０００５】この電源電圧降回路によれば、基準電圧Ｖ
ref を元に、次式で表されるように、外部電源電圧Ｖex
t がある一定値以上になると外部電源電圧に依存しない
内部電源電圧Ｖint が得られる。 Ｖint ＝Ｖref ・（Ｒ1 ＋Ｒ2 ）／Ｒ2
ref を元に、次式で表されるように、外部電源電圧Ｖex
t がある一定値以上になると外部電源電圧に依存しない
内部電源電圧Ｖint が得られる。 Ｖint ＝Ｖref ・（Ｒ1 ＋Ｒ2 ）／Ｒ2
【０００６】この様な電源電圧降下回路を用いて、集積
回路チップが動作した時の内部電源電圧Ｖint を安定な
一定値に保つためには、回路の電流供給能力を十分に大
きくし、かつ優れた応答速度を持たせることが必要であ
る。そうしないと、内部電源電圧Ｖint が与えられる回
路の消費電流の変化によって内部電源電圧Ｖint が設定
値より一時的に大きく落ち込んだり、或いはオーバーシ
ュートしたりするからである。
回路チップが動作した時の内部電源電圧Ｖint を安定な
一定値に保つためには、回路の電流供給能力を十分に大
きくし、かつ優れた応答速度を持たせることが必要であ
る。そうしないと、内部電源電圧Ｖint が与えられる回
路の消費電流の変化によって内部電源電圧Ｖint が設定
値より一時的に大きく落ち込んだり、或いはオーバーシ
ュートしたりするからである。
【０００７】具体的に例えば、ＤＲＡＭの場合を考え
る。ＤＲＡＭ内の回路をその動作タイミングの点で大き
く分けると、二種類になる。一つは、ロウ・アドレス・
ストローブ信号（／ＲＡＳ）の変化でチップが動作状態
或いは非動作状態になると、チップ外部から入力される
制御信号に依存しないで、常に／ＲＡＳの変化から同じ
タイミングで動作する回路であり、もう一つは、アドレ
ス入力信号等の／ＲＡＳ以外の制御信号の変化に伴って
動作する回路である。前者にはロウ・アドレス・バッフ
ァ、ロウ・デコーダ、ワード線ブートストラップ回路、
ビット線センス・リストア回路、等のロウ系回路があ
り、後者にはカラム・アドレス・バッファ、カラム・デ
コーダ、出力バッファ等のカラム系回路がある。
る。ＤＲＡＭ内の回路をその動作タイミングの点で大き
く分けると、二種類になる。一つは、ロウ・アドレス・
ストローブ信号（／ＲＡＳ）の変化でチップが動作状態
或いは非動作状態になると、チップ外部から入力される
制御信号に依存しないで、常に／ＲＡＳの変化から同じ
タイミングで動作する回路であり、もう一つは、アドレ
ス入力信号等の／ＲＡＳ以外の制御信号の変化に伴って
動作する回路である。前者にはロウ・アドレス・バッフ
ァ、ロウ・デコーダ、ワード線ブートストラップ回路、
ビット線センス・リストア回路、等のロウ系回路があ
り、後者にはカラム・アドレス・バッファ、カラム・デ
コーダ、出力バッファ等のカラム系回路がある。
【０００８】この様なＤＲＡＭにおいて、例えば／ＲＡ
Ｓの変化からアドレスの切り替えまでの時間が短く、ロ
ウ系の回路とカラム系の回路の動作が重なった時に大き
なピーク電流が流れる。したがってこの様なＤＲＡＭに
前述の電源電圧降下回路を内蔵した場合、電源電圧降下
回路の電流供給能力が小さいと、大きなピーク電流が流
れるときに内部電源電圧Ｖint が低下して回路動作に支
障を来たす。
Ｓの変化からアドレスの切り替えまでの時間が短く、ロ
ウ系の回路とカラム系の回路の動作が重なった時に大き
なピーク電流が流れる。したがってこの様なＤＲＡＭに
前述の電源電圧降下回路を内蔵した場合、電源電圧降下
回路の電流供給能力が小さいと、大きなピーク電流が流
れるときに内部電源電圧Ｖint が低下して回路動作に支
障を来たす。
【０００９】この様な不都合を防止するためには、電源
電圧降下回路の出力トランジスタＱp の電流供給能力を
十分に大きく保つこと、具体的には出力トランジスタＱ
p ののゲート幅を十分大きく設計する事が必要であり、
また応答速度を十分速くするためには差動増幅回路１に
流す電流を十分に大きくする事が必要である。
電圧降下回路の出力トランジスタＱp の電流供給能力を
十分に大きく保つこと、具体的には出力トランジスタＱ
p ののゲート幅を十分大きく設計する事が必要であり、
また応答速度を十分速くするためには差動増幅回路１に
流す電流を十分に大きくする事が必要である。
【００１０】しかしながら、この様に電源電圧降下回路
の電流供給能力を十分に大きく、かつ応答速度を十分に
速くすると、それだけ回路の消費電流が大きくなり、集
積回路チップ自体の消費電力も大きくなってしまう。
の電流供給能力を十分に大きく、かつ応答速度を十分に
速くすると、それだけ回路の消費電流が大きくなり、集
積回路チップ自体の消費電力も大きくなってしまう。
【００１１】
【発明が解決しようとする課題】以上のように、従来の
構成の電源電圧降下回路に十分な性能を発揮させようと
すると、集積回路チップの消費電力が大きくなる、とい
う問題があった。
構成の電源電圧降下回路に十分な性能を発揮させようと
すると、集積回路チップの消費電力が大きくなる、とい
う問題があった。
【００１２】本発明は、集積回路チップの消費電力増大
をもたらすことなく、内部回路の消費電流変化によらず
安定した内部電源電圧を与えることを可能とした電源電
圧降下回路を有する半導体集積回路を提供することを目
的とする。
をもたらすことなく、内部回路の消費電流変化によらず
安定した内部電源電圧を与えることを可能とした電源電
圧降下回路を有する半導体集積回路を提供することを目
的とする。
【００１３】
【課題を解決するための手段】本発明は、基準電圧発生
回路と、第１の電源電圧を降下して第２の電源電圧を得
るための出力トランジスタ、および第２の電源電圧と基
準電圧発生回路の発生する基準電圧との比が一定になる
ように出力トランジスタを制御する差動増幅回路を持つ
電源電圧降下回路に対して、出力トランジスタに並列に
出力電流補償用トランジスタを設け、かつこの出力電流
補償用トランジスタを所定のタイミングでオン駆動する
タイミング制御回路を設けたことを特徴とする。
回路と、第１の電源電圧を降下して第２の電源電圧を得
るための出力トランジスタ、および第２の電源電圧と基
準電圧発生回路の発生する基準電圧との比が一定になる
ように出力トランジスタを制御する差動増幅回路を持つ
電源電圧降下回路に対して、出力トランジスタに並列に
出力電流補償用トランジスタを設け、かつこの出力電流
補償用トランジスタを所定のタイミングでオン駆動する
タイミング制御回路を設けたことを特徴とする。
【００１４】
【作用】本発明によると、定常状態においては従来と同
様の構成の電源電圧降下回路によって第１の電源電圧
（例えば外部電源電圧）から降下した第２の電源電圧
（内部電源電圧）が発生される。タイミング制御回路
は、チップの動作状態に応じてあらかじめ定められた一
定の条件で内部回路が大きな消費電流を必要とする時に
のみ働いて、出力電流補償用トランジスタをオンにす
る。これにより、一時的に大きな消費電流が流れる時に
電源電圧降下回路の電流供給能力を十分大きく保つこと
ができ、内部回路に与えられる電源電圧の低下を防止な
いし抑制することができる。
様の構成の電源電圧降下回路によって第１の電源電圧
（例えば外部電源電圧）から降下した第２の電源電圧
（内部電源電圧）が発生される。タイミング制御回路
は、チップの動作状態に応じてあらかじめ定められた一
定の条件で内部回路が大きな消費電流を必要とする時に
のみ働いて、出力電流補償用トランジスタをオンにす
る。これにより、一時的に大きな消費電流が流れる時に
電源電圧降下回路の電流供給能力を十分大きく保つこと
ができ、内部回路に与えられる電源電圧の低下を防止な
いし抑制することができる。
【００１５】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。図１は、本発明の一実施例に係るＤＲＡＭに
内蔵される電源電圧降下回路の構成である。従来の図７
と対応する部分には図７と同一符号を付してある。
説明する。図１は、本発明の一実施例に係るＤＲＡＭに
内蔵される電源電圧降下回路の構成である。従来の図７
と対応する部分には図７と同一符号を付してある。
【００１６】基準電圧発生回路１，差動増幅回路２およ
びＰＭＯＳ出力トランジスタＱp1の部分は、従来の構成
と変わらない。基準電圧発生回路１は、外部電源電圧Ｖ
extがある一定値以上になると、外部電源電圧Ｖext に
依存しない一定の基準電圧Ｖref を発生する回路であ
る。この基準電圧Ｖref が差動増幅回路２の参照入力ノ
ードに与えられる。ＰＭＯＳ出力トランジスタＱp1のソ
ースに外部電源電圧Ｖext が与えられ、内部電源電圧Ｖ
int の出力ノードＮ2 となるＰＭＯＳ出力トランジスタ
Ｑp のドレインは、内部電源電圧Ｖint を基準電圧Ｖre
f から所定レベル上に設定するためのレベルシフト回路
となる抵抗Ｒ1 ，Ｒ2 を介して接地電位Ｖssに設定され
ている。この抵抗Ｒ1 ，Ｒ2 の接続ノードＮ1 の電圧が
差動増幅回路２の入力ノードに帰還される。
びＰＭＯＳ出力トランジスタＱp1の部分は、従来の構成
と変わらない。基準電圧発生回路１は、外部電源電圧Ｖ
extがある一定値以上になると、外部電源電圧Ｖext に
依存しない一定の基準電圧Ｖref を発生する回路であ
る。この基準電圧Ｖref が差動増幅回路２の参照入力ノ
ードに与えられる。ＰＭＯＳ出力トランジスタＱp1のソ
ースに外部電源電圧Ｖext が与えられ、内部電源電圧Ｖ
int の出力ノードＮ2 となるＰＭＯＳ出力トランジスタ
Ｑp のドレインは、内部電源電圧Ｖint を基準電圧Ｖre
f から所定レベル上に設定するためのレベルシフト回路
となる抵抗Ｒ1 ，Ｒ2 を介して接地電位Ｖssに設定され
ている。この抵抗Ｒ1 ，Ｒ2 の接続ノードＮ1 の電圧が
差動増幅回路２の入力ノードに帰還される。
【００１７】この電源電圧降下回路により、前述のよう
に基準電圧Ｖref を元に、外部電源電圧Ｖext がある一
定値以上になると外部電源電圧に依存しない内部電源電
圧Ｖint が得られる。
に基準電圧Ｖref を元に、外部電源電圧Ｖext がある一
定値以上になると外部電源電圧に依存しない内部電源電
圧Ｖint が得られる。
【００１８】ＰＭＯＳ出力トランジスタＱp1には、並列
に出力電流補償用のＰＭＯＳトランジスタＱp2が設けら
れている。この出力電流補償用ＰＭＯＳトランジスタＱ
p1のゲートを制御する回路として、／ＲＡＳを入力とす
るタイミング制御回路３が設けられている。
に出力電流補償用のＰＭＯＳトランジスタＱp2が設けら
れている。この出力電流補償用ＰＭＯＳトランジスタＱ
p1のゲートを制御する回路として、／ＲＡＳを入力とす
るタイミング制御回路３が設けられている。
【００１９】図２は、基準電圧発生回路１の最も簡単な
構成例である。外部電源電圧Ｖextと接地電位Ｖssの間
に、抵抗Ｒ11，Ｒ12、およびダイオードＤ1 ，Ｄ2 が直
列接続されて構成される。
構成例である。外部電源電圧Ｖextと接地電位Ｖssの間
に、抵抗Ｒ11，Ｒ12、およびダイオードＤ1 ，Ｄ2 が直
列接続されて構成される。
【００２０】図３は、差動増幅回路２の構成例である。
これは図示のように、能動負荷となるＰＭＯＳトランジ
スタＱp3，Ｑp4と、差動のドライバとなるＮＭＯＳトラ
ンジスタＱn1，Ｑn2、および電流源により構成されたカ
レントミラー型ＣＭＯＳ差動増幅回路である。参照入力
ノードであるＮＭＯＳトランジスタＱn1のゲートに基準
電圧発生回路１からの基準電圧Ｖref が入力され、信号
入力ノードであるＮＭＯＳトランジスタＱn2のゲートに
出力部の抵抗Ｒ1 ，Ｒ2 の接続ノードＮ1 の電圧が入力
される。
これは図示のように、能動負荷となるＰＭＯＳトランジ
スタＱp3，Ｑp4と、差動のドライバとなるＮＭＯＳトラ
ンジスタＱn1，Ｑn2、および電流源により構成されたカ
レントミラー型ＣＭＯＳ差動増幅回路である。参照入力
ノードであるＮＭＯＳトランジスタＱn1のゲートに基準
電圧発生回路１からの基準電圧Ｖref が入力され、信号
入力ノードであるＮＭＯＳトランジスタＱn2のゲートに
出力部の抵抗Ｒ1 ，Ｒ2 の接続ノードＮ1 の電圧が入力
される。
【００２１】図４は、タイミング制御回路３の構成例で
ある。これは、／ＲＡＳの変化を検出して、／ＲＡＳが
“Ｈ”レベルから“Ｌ”レベルになった時、および
“Ｌ”レベルから“Ｈ”レベルになった時にそれぞれ所
定時間、出力クロックφ4 を“Ｌ”レベルにする回路で
あって、遅延回路５１，５３、インバータ５２、ＮＡＮ
Ｄゲート５４およびレベルシフト回路５５により構成さ
れる。レベルシフト回路５５は、内部電源電圧Ｖint を
“Ｈ”レベルとするクロックを、“Ｈ”レベルが外部電
源電圧Ｖext 、“Ｌ”レベルが接地電位Ｖssである大振
幅信号に変換するためのものである。この様に構成され
た電源電圧降下回路の動作を次に説明する。
ある。これは、／ＲＡＳの変化を検出して、／ＲＡＳが
“Ｈ”レベルから“Ｌ”レベルになった時、および
“Ｌ”レベルから“Ｈ”レベルになった時にそれぞれ所
定時間、出力クロックφ4 を“Ｌ”レベルにする回路で
あって、遅延回路５１，５３、インバータ５２、ＮＡＮ
Ｄゲート５４およびレベルシフト回路５５により構成さ
れる。レベルシフト回路５５は、内部電源電圧Ｖint を
“Ｈ”レベルとするクロックを、“Ｈ”レベルが外部電
源電圧Ｖext 、“Ｌ”レベルが接地電位Ｖssである大振
幅信号に変換するためのものである。この様に構成され
た電源電圧降下回路の動作を次に説明する。
【００２２】図５は、外部電源電圧Ｖext と内部電源電
圧Ｖint および基準電圧Ｖref の関係である。外部電源
電圧Ｖext が小さい間は、図２のダイオードＤ1 ，Ｄ2
がオフ状態であって、外部電源電圧Ｖext に比例する基
準電圧Ｖref が得られ、外部電源電圧Ｖext がダイオー
ドＤ1 ，Ｄ2 がオン状態になる値以上になると、外部電
源電圧Ｖext に依存しない一定の基準電圧Ｖref が得ら
れる。図５の場合、基準電圧Ｖref は完全に一定ではな
く、図２の抵抗Ｒ11，Ｒ12の比で決まる小さい傾斜をも
っている。差動増幅回路２は、出力部の抵抗Ｒ1 ，Ｒ2
の接続ノードＮ1 の電圧が基準電圧Ｖref と一致するよ
うに出力トランジスタＱp1を制御し、これにより、基準
電圧Ｖref に対して一定レベル高い内部電源電圧Ｖint
が出力ノードＮ2 に得られる。
圧Ｖint および基準電圧Ｖref の関係である。外部電源
電圧Ｖext が小さい間は、図２のダイオードＤ1 ，Ｄ2
がオフ状態であって、外部電源電圧Ｖext に比例する基
準電圧Ｖref が得られ、外部電源電圧Ｖext がダイオー
ドＤ1 ，Ｄ2 がオン状態になる値以上になると、外部電
源電圧Ｖext に依存しない一定の基準電圧Ｖref が得ら
れる。図５の場合、基準電圧Ｖref は完全に一定ではな
く、図２の抵抗Ｒ11，Ｒ12の比で決まる小さい傾斜をも
っている。差動増幅回路２は、出力部の抵抗Ｒ1 ，Ｒ2
の接続ノードＮ1 の電圧が基準電圧Ｖref と一致するよ
うに出力トランジスタＱp1を制御し、これにより、基準
電圧Ｖref に対して一定レベル高い内部電源電圧Ｖint
が出力ノードＮ2 に得られる。
【００２３】図６は、出力電流補償用のＰＭＯＳトラン
ジスタＱp1を制御するタイミング制御回路３の動作タイ
ミングである。／ＲＡＳが“Ｈ”レベルから“Ｌ”レベ
ルに変化すると、遅延回路５１によってこれから所定の
遅延時間τ1 だけ遅れて“Ｌ”レベルになるクロックφ
1 が得られる。またインバータ５２と遅延回路５３によ
って、／ＲＡＳが“Ｌ”レベルになったときに“Ｈ”レ
ベルになり、“Ｈ”レベルになったときに一定の遅延時
間τ1 をもって“Ｌ”レベルになるクロックφ2 が得ら
れる。これらのクロックφ1 ，φ2 がＮＡＮＤゲート５
４に入ることによって、その出力には／ＲＡＳの“Ｈ”
レベルから“Ｌ”レベルへの変化時、および“Ｌ”レベ
ルから“Ｈ”レベルへの変化時にそれぞれ時間τ1 ，τ
2 だけ“Ｌ”レベル＝Ｖssになるクロックφ3 が得られ
る。ここまでは内部電源電圧Ｖint で動作する。レベル
シフト回路５５によって、クロックφ3 は外部電源電圧
Ｖext を“Ｈ”レベルとするクロックφ4 に変換され
る。
ジスタＱp1を制御するタイミング制御回路３の動作タイ
ミングである。／ＲＡＳが“Ｈ”レベルから“Ｌ”レベ
ルに変化すると、遅延回路５１によってこれから所定の
遅延時間τ1 だけ遅れて“Ｌ”レベルになるクロックφ
1 が得られる。またインバータ５２と遅延回路５３によ
って、／ＲＡＳが“Ｌ”レベルになったときに“Ｈ”レ
ベルになり、“Ｈ”レベルになったときに一定の遅延時
間τ1 をもって“Ｌ”レベルになるクロックφ2 が得ら
れる。これらのクロックφ1 ，φ2 がＮＡＮＤゲート５
４に入ることによって、その出力には／ＲＡＳの“Ｈ”
レベルから“Ｌ”レベルへの変化時、および“Ｌ”レベ
ルから“Ｈ”レベルへの変化時にそれぞれ時間τ1 ，τ
2 だけ“Ｌ”レベル＝Ｖssになるクロックφ3 が得られ
る。ここまでは内部電源電圧Ｖint で動作する。レベル
シフト回路５５によって、クロックφ3 は外部電源電圧
Ｖext を“Ｈ”レベルとするクロックφ4 に変換され
る。
【００２４】このタイミング制御回路３の出力クロック
φ4 により、出力電流補償用のＰＭＯＳトランジスタＱ
p2が制御される。即ち、／ＲＡＳが“Ｈ”レベルから
“Ｌ”レベルに変化した後の所定時間τ1 の間、および
“Ｌ”レベルから“Ｈ”レベルに変化した後の所定時間
τ2 の間、クロックφ4 がＶssになって出力電流補償用
ＰＭＯＳトランジスタＱp2がオンになる。これにより、
／ＲＡＳが変化して内部回路の消費電流が増大する時
に、本来の出力トランジスタＱp1のみでは不足する電流
供給能力がトランジスタＱp2によって補償されて、内部
電源電圧Ｖint の低下が防止ないし抑制される。
φ4 により、出力電流補償用のＰＭＯＳトランジスタＱ
p2が制御される。即ち、／ＲＡＳが“Ｈ”レベルから
“Ｌ”レベルに変化した後の所定時間τ1 の間、および
“Ｌ”レベルから“Ｈ”レベルに変化した後の所定時間
τ2 の間、クロックφ4 がＶssになって出力電流補償用
ＰＭＯＳトランジスタＱp2がオンになる。これにより、
／ＲＡＳが変化して内部回路の消費電流が増大する時
に、本来の出力トランジスタＱp1のみでは不足する電流
供給能力がトランジスタＱp2によって補償されて、内部
電源電圧Ｖint の低下が防止ないし抑制される。
【００２５】／ＲＡＳが変化しない定常状態では、出力
電流補償用ＰＭＯＳトランジスタＱp2がオフであって、
ここでの消費電流はない。従ってこの実施例によれば、
電源電圧降下回路全体として消費電力を抑えながら、必
要なときに十分に電流供給能力を与えることができる。
電流補償用ＰＭＯＳトランジスタＱp2がオフであって、
ここでの消費電流はない。従ってこの実施例によれば、
電源電圧降下回路全体として消費電力を抑えながら、必
要なときに十分に電流供給能力を与えることができる。
【００２６】本発明は上記実施例に限られるものではな
い。例えば実施例では、ＤＲＡＭに適用した場合であっ
て、／ＲＡＳの変化を検出してその立ち上がり，立ち下
がり時に共に、所定時間ずつ電流補償用ＰＭＯＳトラン
ジスタＱp2をオン駆動するようにしたが、／ＲＡＳの立
ち上がり或いは立ち下がりのいずれか一方のみで電流補
償を行うような制御をしても良い。またタイミング制御
回路３は、／ＲＡＳ以外の制御信号が入力されてもよ
い。
い。例えば実施例では、ＤＲＡＭに適用した場合であっ
て、／ＲＡＳの変化を検出してその立ち上がり，立ち下
がり時に共に、所定時間ずつ電流補償用ＰＭＯＳトラン
ジスタＱp2をオン駆動するようにしたが、／ＲＡＳの立
ち上がり或いは立ち下がりのいずれか一方のみで電流補
償を行うような制御をしても良い。またタイミング制御
回路３は、／ＲＡＳ以外の制御信号が入力されてもよ
い。
【００２７】また実施例では、出力電流補償用のＰＭＯ
ＳトランジスタＱp1を制御するクロックφ4 を“Ｈ”レ
ベル＝Ｖext から“Ｌ”レベル＝Ｖss間で変化する大振
幅信号としたが、これは出力電流補償用ＰＭＯＳトラン
ジスタＱp1を定常状態では完全にオフ状態を保ち、必要
なときに十分なオン状態にするためである。しかしなが
らこの様にすると、外部電源電圧Ｖext が変動すると出
力電流補償用ＰＭＯＳトランジスタＱp2の駆動力も大き
く変動するので、内部電源電圧Ｖint の変動が大きくな
る恐れがある。これを防止するためには、例えば図４の
レベルシフト回路５５内にクロックφ4 の振幅を制限す
るクランプ回路を内蔵することが有効である。
ＳトランジスタＱp1を制御するクロックφ4 を“Ｈ”レ
ベル＝Ｖext から“Ｌ”レベル＝Ｖss間で変化する大振
幅信号としたが、これは出力電流補償用ＰＭＯＳトラン
ジスタＱp1を定常状態では完全にオフ状態を保ち、必要
なときに十分なオン状態にするためである。しかしなが
らこの様にすると、外部電源電圧Ｖext が変動すると出
力電流補償用ＰＭＯＳトランジスタＱp2の駆動力も大き
く変動するので、内部電源電圧Ｖint の変動が大きくな
る恐れがある。これを防止するためには、例えば図４の
レベルシフト回路５５内にクロックφ4 の振幅を制限す
るクランプ回路を内蔵することが有効である。
【００２８】また実施例ではＤＲＡＭでの電源電圧降下
回路を説明したが、本発明はＤＲＡＭに限らず、各種集
積回路において、消費電流がある制御信号の変化に対応
して大きく変化する場合に同様のタイミング制御を行う
電源電圧降下回路を設けることにより、同様の効果が得
られる。
回路を説明したが、本発明はＤＲＡＭに限らず、各種集
積回路において、消費電流がある制御信号の変化に対応
して大きく変化する場合に同様のタイミング制御を行う
電源電圧降下回路を設けることにより、同様の効果が得
られる。
【００２９】
【発明の効果】以上述べたように本発明によれば、内部
回路の消費電流変化に対応できる十分な応答速度を確保
しながら、電源電圧降下回路の消費電流を小さく、した
がって集積回路チップの消費電力を小さく保つことので
きる電源電圧降下回路を内蔵した集積回路を提供するこ
とができる。
回路の消費電流変化に対応できる十分な応答速度を確保
しながら、電源電圧降下回路の消費電流を小さく、した
がって集積回路チップの消費電力を小さく保つことので
きる電源電圧降下回路を内蔵した集積回路を提供するこ
とができる。
【図１】本発明の一実施例に係るＤＲＡＭの電源電圧降
下回路の構成を示す図。
下回路の構成を示す図。
【図２】同実施例の基準電圧発生回路の構成を示す図。
【図３】同実施例の差動増幅回路の構成を示す図。
【図４】同実施例のタイミング制御回路の構成を示す
図。
図。
【図５】同実施例の内部電源電圧特性を示す図。
【図６】同実施例のタイミング制御回路の動作を示すタ
イミング図。
イミング図。
【図７】従来の電源電圧降下回路の構成例を示す図。
１…基準電圧発生回路、
２…差動増幅回路、
３…タイミング制御回路、
Ｑp1…ＰＭＯＳ出力トランジスタ、
Ｑp2…ＰＭＯＳ出力電流補償用トランジスタ、
Ｖref …外部電源電圧、
Ｖint …内部電源電圧。
Claims (2)
- 【請求項１】第１の電源電圧から所定電圧降下した第２
の電源電圧を発生する電源電圧降下回路を有する半導体
集積回路において、前記電源電圧降下回路は、 前記第２の電源電圧の基準となる基準電圧を発生する基
準電圧発生回路と、 前記第１の電源電圧から所定電圧降下した第２の電源電
圧を出力するための出力トランジスタと、 前記基準電圧と前記第２の電源電圧を比較してその比を
一定に保つように前記出力トランジスタを制御する差動
増幅回路と、 前記出力トランジスタと並列接続された出力電流補償用
トランジスタと、 前記出力電流補償用トランジスタを所定タイミングでオ
ン駆動するタイミング制御回路と、 を備えたことを特徴とする半導体集積回路。 - 【請求項２】前記第１の電源電圧が外部電源電圧であ
り、前記第２の電源電圧が内部電源電圧であり、前記出
力トランジスタおよび出力電流補償用トランジスタはソ
ースに外部電源電圧が供給され、ドレインを内部電源電
圧出力端子としたＰＭＯＳトランジスタであることを特
徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3172734A JPH0521738A (ja) | 1991-07-12 | 1991-07-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3172734A JPH0521738A (ja) | 1991-07-12 | 1991-07-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521738A true JPH0521738A (ja) | 1993-01-29 |
Family
ID=15947329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3172734A Pending JPH0521738A (ja) | 1991-07-12 | 1991-07-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521738A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5746870A (en) * | 1995-05-26 | 1998-05-05 | Sintokogio, Ltd. | Device for simultaneously carrying out vacuum forming, wrapping, and trimming |
| US5831421A (en) * | 1996-04-19 | 1998-11-03 | Kabushiki Kaisha Toshiba | Semiconductor device with supply voltage-lowering circuit |
| KR20030036045A (ko) * | 2001-10-31 | 2003-05-09 | 엔이씨 일렉트로닉스 코포레이션 | 내부 전압 강하 회로 |
| US6859403B2 (en) | 1993-10-14 | 2005-02-22 | Renesas Technology Corp. | Semiconductor memory device capable of overcoming refresh disturb |
| US7023261B2 (en) | 2003-01-15 | 2006-04-04 | Matsushita Electric Industrial Co., Ltd. | Current switching for maintaining a constant internal voltage |
| US7170115B2 (en) | 2000-10-17 | 2007-01-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method of producing the same |
| US7479767B2 (en) | 2006-09-12 | 2009-01-20 | Fujitsu Limited | Power supply step-down circuit and semiconductor device |
| US7956594B2 (en) | 2005-07-05 | 2011-06-07 | Freescale Semiconductor, Inc. | Device and method for compensating for voltage drops |
| US8836414B2 (en) | 2005-11-15 | 2014-09-16 | Freescale Semiconductor, Inc. | Device and method for compensating for voltage drops |
| US9075421B2 (en) | 2011-05-27 | 2015-07-07 | Freescale Semiconductor, Inc. | Integrated circuit device, voltage regulator module and method for compensating a voltage signal |
| TWI602045B (zh) * | 2015-01-14 | 2017-10-11 | 旺宏電子股份有限公司 | 低壓差穩壓器、穩壓裝置及其驅動方法 |
-
1991
- 1991-07-12 JP JP3172734A patent/JPH0521738A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
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| TWI602045B (zh) * | 2015-01-14 | 2017-10-11 | 旺宏電子股份有限公司 | 低壓差穩壓器、穩壓裝置及其驅動方法 |
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