JPH09204775A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH09204775A JPH09204775A JP8012146A JP1214696A JPH09204775A JP H09204775 A JPH09204775 A JP H09204775A JP 8012146 A JP8012146 A JP 8012146A JP 1214696 A JP1214696 A JP 1214696A JP H09204775 A JPH09204775 A JP H09204775A
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- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
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Abstract
(57)【要約】
【課題】 レイアウト面積を増大させることなく、安定
な内部電源電圧を供給可能な内部電源回路を有する半導
体装置を提供する。 【解決手段】 電圧降圧回路１０９における差動増幅回
路２０２は、トランジスタＰ１４のドレインの電位レベ
ルＶOUT を基準電位ＶREF となるように制御する。電位
ＶOUT が上昇すると、容量Ｃ２のカップリング作用によ
り、トランジスタＮ１２のゲート電位が上昇し、このト
ランジスタが導通状態となる。このため、電位レベルＶ
OUT は引き下げられる。逆に、電位レベルＶOUT が低下
した場合は、トランジスタＰ１２が導通状態となって電
位レベルＶOUT は引き上げられる。
な内部電源電圧を供給可能な内部電源回路を有する半導
体装置を提供する。 【解決手段】 電圧降圧回路１０９における差動増幅回
路２０２は、トランジスタＰ１４のドレインの電位レベ
ルＶOUT を基準電位ＶREF となるように制御する。電位
ＶOUT が上昇すると、容量Ｃ２のカップリング作用によ
り、トランジスタＮ１２のゲート電位が上昇し、このト
ランジスタが導通状態となる。このため、電位レベルＶ
OUT は引き下げられる。逆に、電位レベルＶOUT が低下
した場合は、トランジスタＰ１２が導通状態となって電
位レベルＶOUT は引き上げられる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、特に、ダイナミック型ランダムアクセスメ
モリ（以下、ＤＲＡＭ）のような内部電源回路を有する
半導体集積回路装置に関するものである。
装置に関し、特に、ダイナミック型ランダムアクセスメ
モリ（以下、ＤＲＡＭ）のような内部電源回路を有する
半導体集積回路装置に関するものである。
【０００２】
【従来の技術】ＤＲＡＭ等の半導体記憶装置の高集積化
に伴う、ＭＯＳトランジスタのゲート長のスケールダウ
ンの結果、トランジスタの信頼性確保とともに消費電力
低減のためには、動作電源電圧の低電圧化が必須となっ
ている。しかし、トランジスタ−トランジスタ論理（以
下、ＴＴＬ）との互換性維持のため、半導体記憶装置の
外部電圧レベルとしては従来の５Ｖを用いざるを得な
い。
に伴う、ＭＯＳトランジスタのゲート長のスケールダウ
ンの結果、トランジスタの信頼性確保とともに消費電力
低減のためには、動作電源電圧の低電圧化が必須となっ
ている。しかし、トランジスタ−トランジスタ論理（以
下、ＴＴＬ）との互換性維持のため、半導体記憶装置の
外部電圧レベルとしては従来の５Ｖを用いざるを得な
い。
【０００３】そこで、チップ内部に外部電源電圧ｅｘ
ｔ．Ｖｃｃを５Ｖから３〜４Ｖ程度まで降圧させ、内部
回路に供給する内部降圧回路を形成し、高信頼性、高速
動作、低消費電力を満足させる方法が一般に採用されて
いる。
ｔ．Ｖｃｃを５Ｖから３〜４Ｖ程度まで降圧させ、内部
回路に供給する内部降圧回路を形成し、高信頼性、高速
動作、低消費電力を満足させる方法が一般に採用されて
いる。
【０００４】また、ＤＲＡＭの高集積化によるメモリセ
ル面積の指数関数的な減少にもかかわらず、十分なＳ／
Ｎ比等やソフトエラー耐性を維持するためにメモリセル
キャパシタの容量は一定以上が必要で、必然的にメモリ
セルキャパシタの絶縁膜厚は薄膜化されることになる。
しかし、薄膜化には膜質の劣化やトンネル電流の増加と
いう困難があり、これを緩和させるために、メモリセル
プレート電位ＶｃｐをＶｃｃ／２とし絶縁膜中の電荷強
度を減少させることが一般的である。
ル面積の指数関数的な減少にもかかわらず、十分なＳ／
Ｎ比等やソフトエラー耐性を維持するためにメモリセル
キャパシタの容量は一定以上が必要で、必然的にメモリ
セルキャパシタの絶縁膜厚は薄膜化されることになる。
しかし、薄膜化には膜質の劣化やトンネル電流の増加と
いう困難があり、これを緩和させるために、メモリセル
プレート電位ＶｃｐをＶｃｃ／２とし絶縁膜中の電荷強
度を減少させることが一般的である。
【０００５】さらに、集積化が進むにつれてビット線間
隔も非常に狭くなり、ビット線間の結合容量を介して隣
接ビット線から受ける干渉ノイズが無視できなくなる。
この対策として、ビット線対を隣り合って配置し、ビッ
ト線へのノイズをビット線対に共通に重畳させノイズを
キャンセルすることが行なわれる。この場合、ビット線
はスタンバイ時には、電源電圧をＶｃｃとするときＶｃ
ｃ／２（プリチャージ電圧：ＶBL）に設定されている。
隔も非常に狭くなり、ビット線間の結合容量を介して隣
接ビット線から受ける干渉ノイズが無視できなくなる。
この対策として、ビット線対を隣り合って配置し、ビッ
ト線へのノイズをビット線対に共通に重畳させノイズを
キャンセルすることが行なわれる。この場合、ビット線
はスタンバイ時には、電源電圧をＶｃｃとするときＶｃ
ｃ／２（プリチャージ電圧：ＶBL）に設定されている。
【０００６】以上のように、高集積化が進んだＤＲＡＭ
等の半導体集積回路装置においては、外部電源こそ５Ｖ
単一になっても、チップ内でその回路動作に必要なさま
ざまな電位を形成する内部電源回路を搭載している。
等の半導体集積回路装置においては、外部電源こそ５Ｖ
単一になっても、チップ内でその回路動作に必要なさま
ざまな電位を形成する内部電源回路を搭載している。
【０００７】これらの内部電源回路の出力電位は、半導
体集積回路装置内の内部回路の動作速度、動作マージン
等に直接影響を与えるため、その出力電位は安定してい
ることが必要である。
体集積回路装置内の内部回路の動作速度、動作マージン
等に直接影響を与えるため、その出力電位は安定してい
ることが必要である。
【０００８】図７は、従来の内部降圧回路５００の構成
を一部省略して示す回路図である。内部降圧回路５００
は、ソースに電源電位ｅｘｔ．Ｖｃｃをそれぞれ受ける
１対のＰチャネルＭＯＳトランジスタＰ２１およびＰ２
２からなるカレントミラー回路と、ＰチャネルＭＯＳト
ランジスタＰ２２のドレインとドレインが接続し、ゲー
トに基準電位ＶREF を受けるＮチャネルＭＯＳトランジ
スタＮ２２と、ＰチャネルＭＯＳトランジスタＰ２１の
ドレインとドレインが接続するＮチャネルＭＯＳトラン
ジスタＮ２１と、ＮチャネルＭＯＳトランジスタＮ２１
およびＮ２２のソースと接地電位Ｖｓｓとの間に接続さ
れ、ゲートに電源電位Ｖｃｃを受けるＮチャネルＭＯＳ
トランジスタＮ２３とを含む。
を一部省略して示す回路図である。内部降圧回路５００
は、ソースに電源電位ｅｘｔ．Ｖｃｃをそれぞれ受ける
１対のＰチャネルＭＯＳトランジスタＰ２１およびＰ２
２からなるカレントミラー回路と、ＰチャネルＭＯＳト
ランジスタＰ２２のドレインとドレインが接続し、ゲー
トに基準電位ＶREF を受けるＮチャネルＭＯＳトランジ
スタＮ２２と、ＰチャネルＭＯＳトランジスタＰ２１の
ドレインとドレインが接続するＮチャネルＭＯＳトラン
ジスタＮ２１と、ＮチャネルＭＯＳトランジスタＮ２１
およびＮ２２のソースと接地電位Ｖｓｓとの間に接続さ
れ、ゲートに電源電位Ｖｃｃを受けるＮチャネルＭＯＳ
トランジスタＮ２３とを含む。
【０００９】ＭＯＳトランジスタＰ２１，Ｐ２２，Ｎ２
１，Ｎ２２およびＮ２３により、カレントミラー型の差
動増幅回路が構成される。この場合、ＮチャネルＭＯＳ
トランジスタＮ２１およびＮ２２のゲートが差動増幅回
路の第１および第２の入力ノードとなり、ＰチャネルＭ
ＯＳトランジスタＰ２２のドレインと、ＮチャネルＭＯ
ＳトランジスタＮ２２のドレインとの接続点が差動増幅
回路の出力ノードとなる。
１，Ｎ２２およびＮ２３により、カレントミラー型の差
動増幅回路が構成される。この場合、ＮチャネルＭＯＳ
トランジスタＮ２１およびＮ２２のゲートが差動増幅回
路の第１および第２の入力ノードとなり、ＰチャネルＭ
ＯＳトランジスタＰ２２のドレインと、ＮチャネルＭＯ
ＳトランジスタＮ２２のドレインとの接続点が差動増幅
回路の出力ノードとなる。
【００１０】さらに、上記の構成では、ＮチャネルＭＯ
ＳトランジスタＮ２３のゲート電位は、電源電位Ｖｃｃ
に固定される構成となっているが、たとえば、このゲー
トに差動増幅回路活性化信号が入力される構成として、
この差動増幅器活性化信号により差動増幅回路の動作が
制御される構成としてもよい。
ＳトランジスタＮ２３のゲート電位は、電源電位Ｖｃｃ
に固定される構成となっているが、たとえば、このゲー
トに差動増幅回路活性化信号が入力される構成として、
この差動増幅器活性化信号により差動増幅回路の動作が
制御される構成としてもよい。
【００１１】内部降圧回路５００は、さらに、差動増幅
回路の出力ノードの電位をゲートに受け、ソースに電源
電位ｅｘｔ．Ｖｃｃを受け、ドレインがＮチャネルＭＯ
ＳトランジスタＮ２１のゲートと接続するＰチャネルＭ
ＯＳトランジスタＰ２３を含む。ＰチャネルＭＯＳトラ
ンジスタＰ２３のドレインの電位が、内部降圧電位ｉｎ
ｔ．Ｖｃｃとして出力される。
回路の出力ノードの電位をゲートに受け、ソースに電源
電位ｅｘｔ．Ｖｃｃを受け、ドレインがＮチャネルＭＯ
ＳトランジスタＮ２１のゲートと接続するＰチャネルＭ
ＯＳトランジスタＰ２３を含む。ＰチャネルＭＯＳトラ
ンジスタＰ２３のドレインの電位が、内部降圧電位ｉｎ
ｔ．Ｖｃｃとして出力される。
【００１２】すなわち、この内部降圧電位が基準電位Ｖ
REF よりも小さくなった場合、差動増幅回路に対する入
力に電位差が生じ、その出力ノードの電位が、定常状態
における電位よりも負側に変化する。すなわち、Ｐチャ
ネルＭＯＳトランジスタＰ２３のゲート電位が低下し、
このトランジスタはより強くオン状態となるため、出力
ノードの電位レベルは上昇する。
REF よりも小さくなった場合、差動増幅回路に対する入
力に電位差が生じ、その出力ノードの電位が、定常状態
における電位よりも負側に変化する。すなわち、Ｐチャ
ネルＭＯＳトランジスタＰ２３のゲート電位が低下し、
このトランジスタはより強くオン状態となるため、出力
ノードの電位レベルは上昇する。
【００１３】これに対して、出力ノード、すなわちＮチ
ャネルＭＯＳトランジスタＮ２１のゲート電位が基準電
位ＶREF よりも上昇した場合、これに応じて、差動増幅
回路の出力電位レベルも上昇する。このため、Ｐチャネ
ルＭＯＳトランジスタＰ２３のゲート電位も上昇する。
したがって、ＰチャネルＭＯＳトランジスタＰ２３は、
より弱くオンした状態となって、出力ノードすなわちＰ
チャネルＭＯＳトランジスタＰ２３のドレインの電位レ
ベルは低下することになる。
ャネルＭＯＳトランジスタＮ２１のゲート電位が基準電
位ＶREF よりも上昇した場合、これに応じて、差動増幅
回路の出力電位レベルも上昇する。このため、Ｐチャネ
ルＭＯＳトランジスタＰ２３のゲート電位も上昇する。
したがって、ＰチャネルＭＯＳトランジスタＰ２３は、
より弱くオンした状態となって、出力ノードすなわちＰ
チャネルＭＯＳトランジスタＰ２３のドレインの電位レ
ベルは低下することになる。
【００１４】以上の動作により、出力ノードの電位レベ
ルｉｎｔ．Ｖｃｃは、基準電位ＶRE F と一致するように
制御されることになる。
ルｉｎｔ．Ｖｃｃは、基準電位ＶRE F と一致するように
制御されることになる。
【００１５】この場合、出力ノードの電位レベルをより
安定化するために、出力ノードと電源電位ｅｘｔ．Ｖｃ
ｃとが供給されるノードとの間にコンデンサＣ１を、出
力ノードと接地電位Ｖｓｓが供給されるノードとの間に
コンデンサＣ２とを接続することが一般に行なわれる。
安定化するために、出力ノードと電源電位ｅｘｔ．Ｖｃ
ｃとが供給されるノードとの間にコンデンサＣ１を、出
力ノードと接地電位Ｖｓｓが供給されるノードとの間に
コンデンサＣ２とを接続することが一般に行なわれる。
【００１６】このコンデンサＣ１およびＣ２が存在する
ことにより、出力ノードの電位レベルの変化には、この
コンデンサの充放電が必要となるため、出力ノードの電
位レベルの変動が緩和されるという効果がある。
ことにより、出力ノードの電位レベルの変化には、この
コンデンサの充放電が必要となるため、出力ノードの電
位レベルの変動が緩和されるという効果がある。
【００１７】
【発明が解決しようとする課題】しかしながら、従来の
内部降圧回路５００は、以上のような構成であったの
で、出力電位レベルをより安定化するためには、コンデ
ンサＣ１およびＣ２の容量をより増加させる必要があっ
た。
内部降圧回路５００は、以上のような構成であったの
で、出力電位レベルをより安定化するためには、コンデ
ンサＣ１およびＣ２の容量をより増加させる必要があっ
た。
【００１８】この場合、コンデンサを構成する誘電体膜
の厚さには信頼性等の観点から下限が存在するため、コ
ンデンサＣ１およびＣ２の容量を一定値以上とするため
には、コンデンサ面積を増大させる必要がある。これ
は、このコンデンサ部分が占めるレイアウト面積の増大
を意味し、半導体集積回路の高集積化にとって不利であ
るという問題点があった。
の厚さには信頼性等の観点から下限が存在するため、コ
ンデンサＣ１およびＣ２の容量を一定値以上とするため
には、コンデンサ面積を増大させる必要がある。これ
は、このコンデンサ部分が占めるレイアウト面積の増大
を意味し、半導体集積回路の高集積化にとって不利であ
るという問題点があった。
【００１９】さらに、十分な出力電位の安定化を得るた
めに、このコンデンサＣ１およびＣ２の容量を大きくす
ることは、この内部電源回路の電源電圧の変動や負荷変
動などに対する過渡応答特性を劣化させることになる。
この発明は、上記のような問題点を解決するためになさ
れたもので、レイアウト面積の増大を抑制しつつ、内部
電源回路の出力電位の安定化、すなわち電源電圧の変動
や負荷変動に対する出力電位レベルの安定化を図ること
が可能な内部電源回路を備えた半導体集積回路装置を提
供することである。
めに、このコンデンサＣ１およびＣ２の容量を大きくす
ることは、この内部電源回路の電源電圧の変動や負荷変
動などに対する過渡応答特性を劣化させることになる。
この発明は、上記のような問題点を解決するためになさ
れたもので、レイアウト面積の増大を抑制しつつ、内部
電源回路の出力電位の安定化、すなわち電源電圧の変動
や負荷変動に対する出力電位レベルの安定化を図ること
が可能な内部電源回路を備えた半導体集積回路装置を提
供することである。
【００２０】この発明の他の目的は、出力電位レベルの
安定化と出力電位レベルの過渡応答特性の向上を両立さ
せることが可能な内部電源回路を備えた半導体集積回路
装置を提供することである。
安定化と出力電位レベルの過渡応答特性の向上を両立さ
せることが可能な内部電源回路を備えた半導体集積回路
装置を提供することである。
【００２１】
【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、第１の電源電位が供給される第１の電源
ノードと、第２の電源電位が供給される第２の電源ノー
ドと、内部電圧供給手段とを備え、内部電圧供給手段
は、第１および第２の電源電位の中間の所定の内部電圧
を発生する電圧発生手段と、電圧発生手段の出力ノード
に、各々一端が接続する第１および第２の容量手段と、
第１の容量手段の他端の電位の低下に応じて、第１の電
源ノードと出力ノードとの接続を導通状態とする第１の
電圧制御手段と、第２の容量手段の他端の電位の上昇に
応じて、第２の電源ノードと出力ノードとの接続を導通
状態とする第２の電圧制御手段とを含む。
積回路装置は、第１の電源電位が供給される第１の電源
ノードと、第２の電源電位が供給される第２の電源ノー
ドと、内部電圧供給手段とを備え、内部電圧供給手段
は、第１および第２の電源電位の中間の所定の内部電圧
を発生する電圧発生手段と、電圧発生手段の出力ノード
に、各々一端が接続する第１および第２の容量手段と、
第１の容量手段の他端の電位の低下に応じて、第１の電
源ノードと出力ノードとの接続を導通状態とする第１の
電圧制御手段と、第２の容量手段の他端の電位の上昇に
応じて、第２の電源ノードと出力ノードとの接続を導通
状態とする第２の電圧制御手段とを含む。
【００２２】請求項２記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置の構成において、第１
の電圧制御手段は、ソースおよびドレインが、それぞれ
第１の電源ノードおよび出力ノードに接続する第１導電
型の第１のＭＯＳトランジスタと、ソースおよびドレイ
ンが、それぞれ第１の電源ノードおよび第１の容量手段
の他端に接続する第１導電型の第２のＭＯＳトランジス
タとを含み、第１および第２のＭＯＳトランジスタのゲ
ートは相互に接続し、第２のＭＯＳトランジスタのゲー
トとドレインとが接続され、第２の電圧制御手段は、ソ
ースおよびドレインが、それぞれ第２の電源ノードおよ
び出力ノードに接続する第２導電型の第３のＭＯＳトラ
ンジスタと、ソースおよびドレインが、それぞれ第２の
電源ノードおよび第２の容量手段の他端に接続する第２
導電型の第４のＭＯＳトランジスタとを含み、第３およ
び第４のＭＯＳトランジスタのゲートは相互に接続し、
第４のＭＯＳトランジスタのゲートとドレインとが接続
される。
求項１記載の半導体集積回路装置の構成において、第１
の電圧制御手段は、ソースおよびドレインが、それぞれ
第１の電源ノードおよび出力ノードに接続する第１導電
型の第１のＭＯＳトランジスタと、ソースおよびドレイ
ンが、それぞれ第１の電源ノードおよび第１の容量手段
の他端に接続する第１導電型の第２のＭＯＳトランジス
タとを含み、第１および第２のＭＯＳトランジスタのゲ
ートは相互に接続し、第２のＭＯＳトランジスタのゲー
トとドレインとが接続され、第２の電圧制御手段は、ソ
ースおよびドレインが、それぞれ第２の電源ノードおよ
び出力ノードに接続する第２導電型の第３のＭＯＳトラ
ンジスタと、ソースおよびドレインが、それぞれ第２の
電源ノードおよび第２の容量手段の他端に接続する第２
導電型の第４のＭＯＳトランジスタとを含み、第３およ
び第４のＭＯＳトランジスタのゲートは相互に接続し、
第４のＭＯＳトランジスタのゲートとドレインとが接続
される。
【００２３】請求項３記載の半導体集積回路装置は、請
求項２記載の半導体集積回路装置の構成に加えて、第１
の電圧制御手段は、第２のＭＯＳトランジスタと並列に
接続され、ゲートが第１の電源ノードと接続される第１
導電型の第５のＭＯＳトランジスタをさらに含み、第２
の電圧制御手段は、第４のＭＯＳトランジスタと並列に
接続され、ゲートが第２の電源ノードと接続される第２
導電型の第６のＭＯＳトランジスタをさらに含む。
求項２記載の半導体集積回路装置の構成に加えて、第１
の電圧制御手段は、第２のＭＯＳトランジスタと並列に
接続され、ゲートが第１の電源ノードと接続される第１
導電型の第５のＭＯＳトランジスタをさらに含み、第２
の電圧制御手段は、第４のＭＯＳトランジスタと並列に
接続され、ゲートが第２の電源ノードと接続される第２
導電型の第６のＭＯＳトランジスタをさらに含む。
【００２４】請求項４記載の半導体集積回路装置は、請
求項３記載の半導体集積回路装置の構成において、電圧
発生手段は、第１および第２の入力ノードに入力される
入力電位の差に応じた出力電位を発生する差動増幅手段
と、差動増幅手段の出力電位をゲートに受け、ソースが
第１の電源ノードと接続する第１導電型の第７のＭＯＳ
トランジスタとを含み、第１の入力ノードは、所定の基
準電位を受け、第７のＭＯＳトランジスタのドレインお
よび第２の入力ノードは、電圧発生手段の出力ノードに
接続する。
求項３記載の半導体集積回路装置の構成において、電圧
発生手段は、第１および第２の入力ノードに入力される
入力電位の差に応じた出力電位を発生する差動増幅手段
と、差動増幅手段の出力電位をゲートに受け、ソースが
第１の電源ノードと接続する第１導電型の第７のＭＯＳ
トランジスタとを含み、第１の入力ノードは、所定の基
準電位を受け、第７のＭＯＳトランジスタのドレインお
よび第２の入力ノードは、電圧発生手段の出力ノードに
接続する。
【００２５】請求項５記載の半導体集積回路装置は、請
求項３記載の半導体集積回路装置の構成において、電圧
発生手段は、第１の電源ノードと出力ノードとの間に接
続される第２導電型の第８のＭＯＳトランジスタと、第
２の電源ノードと出力ノードとの間に接続される第１導
電型の第９のＭＯＳトランジスタと、第８および第９の
ＭＯＳトランジスタのゲート電位を制御するバイアス手
段とを含み、バイアス手段は、第１の電源ノードに一端
が接続する第１の抵抗体と、第１の抵抗体の他端と、ド
レインおよびゲートとが接続する第２導電型の第１０の
ＭＯＳトランジスタと、第１０のＭＯＳトランジスタの
ソースと、第２の電源ノードとの間に接続する第２の抵
抗体と、第２の電源ノードに一端が接続する第３の抵抗
体と、第３の抵抗体の他端とドレインおよびゲートとが
接続する第１導電型の第１１のＭＯＳトランジスタと、
第１１のＭＯＳトランジスタのソースと、第１の電源ノ
ードとの間に接続する第４の抵抗体とを含み、第８およ
び第９のＭＯＳトランジスタのゲートが、それぞれ第１
０および第１１のＭＯＳトランジスタのゲートと接続す
る。
求項３記載の半導体集積回路装置の構成において、電圧
発生手段は、第１の電源ノードと出力ノードとの間に接
続される第２導電型の第８のＭＯＳトランジスタと、第
２の電源ノードと出力ノードとの間に接続される第１導
電型の第９のＭＯＳトランジスタと、第８および第９の
ＭＯＳトランジスタのゲート電位を制御するバイアス手
段とを含み、バイアス手段は、第１の電源ノードに一端
が接続する第１の抵抗体と、第１の抵抗体の他端と、ド
レインおよびゲートとが接続する第２導電型の第１０の
ＭＯＳトランジスタと、第１０のＭＯＳトランジスタの
ソースと、第２の電源ノードとの間に接続する第２の抵
抗体と、第２の電源ノードに一端が接続する第３の抵抗
体と、第３の抵抗体の他端とドレインおよびゲートとが
接続する第１導電型の第１１のＭＯＳトランジスタと、
第１１のＭＯＳトランジスタのソースと、第１の電源ノ
ードとの間に接続する第４の抵抗体とを含み、第８およ
び第９のＭＯＳトランジスタのゲートが、それぞれ第１
０および第１１のＭＯＳトランジスタのゲートと接続す
る。
【００２６】
［実施の形態１］図１は、本発明の実施の形態１の半導
体記憶装置１００の構成を示す概略ブロック図である。
体記憶装置１００の構成を示す概略ブロック図である。
【００２７】図１において、半導体記憶装置１００は、
外部制御信号入力端子に端子２ないし５を介して与えら
れる外部制御信号ｅｘｔ．／Ｗ，ｅｘｔ．／ＯＥ，ｅｘ
ｔ．／ＲＡＳおよびｅｘｔ．／ＣＡＳを受けて、内部制
御信号を発生する制御信号発生回路１０８と、メモリセ
ルが行列状に配列されるメモリセルアレイ１０１と、ア
ドレス信号入力端子８を介して与えられる外部アドレス
信号Ａ０〜Ａｉを受け、制御信号発生回路１０８の制御
の下に内部行アドレス信号および内部列アドレス信号を
発生するアドレスバッファ１０５と、制御信号発生回路
１０８の制御の下に活性化され、アドレスバッファ１０
５から与えられる内部行アドレス信号をデコードし、メ
モリセルアレイ１０１の行（ワード線）を選択する行デ
コーダ１０２を含む。
外部制御信号入力端子に端子２ないし５を介して与えら
れる外部制御信号ｅｘｔ．／Ｗ，ｅｘｔ．／ＯＥ，ｅｘ
ｔ．／ＲＡＳおよびｅｘｔ．／ＣＡＳを受けて、内部制
御信号を発生する制御信号発生回路１０８と、メモリセ
ルが行列状に配列されるメモリセルアレイ１０１と、ア
ドレス信号入力端子８を介して与えられる外部アドレス
信号Ａ０〜Ａｉを受け、制御信号発生回路１０８の制御
の下に内部行アドレス信号および内部列アドレス信号を
発生するアドレスバッファ１０５と、制御信号発生回路
１０８の制御の下に活性化され、アドレスバッファ１０
５から与えられる内部行アドレス信号をデコードし、メ
モリセルアレイ１０１の行（ワード線）を選択する行デ
コーダ１０２を含む。
【００２８】外部制御信号入力端子２へ与えられる信号
ｅｘｔ．／Ｗは、データ書込を指定するライトイネーブ
ル信号である。外部制御信号入力端子３へ与えられる信
号ｅｘｔ．／ＯＥは、データ出力を指定する出力イネー
ブル信号である。外部制御信号入力端子４へ与えられる
信号ｅｘｔ．／ＲＡＳは、半導体記憶装置の内部動作を
開始させ、かつ内部動作の活性期間を決定する行アドレ
スストローブ信号である。この信号ｅｘｔ．／ＲＡＳの
活性時、行デコーダ回路１０２等のメモリセルアレイ１
０１の行を選択する動作に関連する回路は活性状態とさ
れる。外部制御信号入力端子５へ与えられる信号ｅｘ
ｔ．／ＣＡＳは、列アドレスストローブ信号であり、メ
モリセルアレイ１０１における列を選択する回路を活性
状態とする。
ｅｘｔ．／Ｗは、データ書込を指定するライトイネーブ
ル信号である。外部制御信号入力端子３へ与えられる信
号ｅｘｔ．／ＯＥは、データ出力を指定する出力イネー
ブル信号である。外部制御信号入力端子４へ与えられる
信号ｅｘｔ．／ＲＡＳは、半導体記憶装置の内部動作を
開始させ、かつ内部動作の活性期間を決定する行アドレ
スストローブ信号である。この信号ｅｘｔ．／ＲＡＳの
活性時、行デコーダ回路１０２等のメモリセルアレイ１
０１の行を選択する動作に関連する回路は活性状態とさ
れる。外部制御信号入力端子５へ与えられる信号ｅｘ
ｔ．／ＣＡＳは、列アドレスストローブ信号であり、メ
モリセルアレイ１０１における列を選択する回路を活性
状態とする。
【００２９】半導体記憶装置１００は、さらに、制御信
号発生回路１０８の制御の下に活性化され、アドレスバ
ッファ回路１０５からの内部列アドレス信号をデコード
し、メモリセルアレイ１０１の列を選択する列選択信号
を発生する列デコーダ回路１０３と、メモリセルアレイ
１０１の選択された行に接続するメモリセルのデータを
検知し増幅するセンスアンプと、列デコーダ回路１０３
からの列選択信号に応答してメモリセルアレイ１０１の
選択された列を内部データバスに接続するＩ／Ｏ回路
と、制御信号発生回路１０８の制御の下に、データ読出
時、内部データバスに読出された内部読出データから外
部読出データＤＱ０〜ＤＱ８を生成して、データ入出力
端子１０へ出力するデータ出力バッファ１０７と、制御
信号発生回路１０８の制御の下に、データ書込時、デー
タ入出力端子１０へ与えられた外部書込データＤＱ１〜
ＤＱ８から、内部書込データを生成して、対応する内部
データバスに出力するデータ入力バッファ１０６とを含
む。図１においては、センスアンプとＩ／Ｏ回路は、１
つのブロック１０４で示す。出力バッファ回路１０７
は、読出動作においては、外部出力イネーブル信号ｅｘ
ｔ．／ＯＥに応じて、制御信号発生回路１０８で発生さ
れる内部出力イネーブル信号ＯＥＭの活性化に従って活
性状態とされ、入力バッファ回路１０６は、書込動作に
おいて、外部ライトイネーブル信号ｅｘｔ．／Ｗに応じ
て制御信号発生回路１０８で発生される内部ライトイネ
ーブル信号ＷＢＥの活性化に従って活性状態とされる。
号発生回路１０８の制御の下に活性化され、アドレスバ
ッファ回路１０５からの内部列アドレス信号をデコード
し、メモリセルアレイ１０１の列を選択する列選択信号
を発生する列デコーダ回路１０３と、メモリセルアレイ
１０１の選択された行に接続するメモリセルのデータを
検知し増幅するセンスアンプと、列デコーダ回路１０３
からの列選択信号に応答してメモリセルアレイ１０１の
選択された列を内部データバスに接続するＩ／Ｏ回路
と、制御信号発生回路１０８の制御の下に、データ読出
時、内部データバスに読出された内部読出データから外
部読出データＤＱ０〜ＤＱ８を生成して、データ入出力
端子１０へ出力するデータ出力バッファ１０７と、制御
信号発生回路１０８の制御の下に、データ書込時、デー
タ入出力端子１０へ与えられた外部書込データＤＱ１〜
ＤＱ８から、内部書込データを生成して、対応する内部
データバスに出力するデータ入力バッファ１０６とを含
む。図１においては、センスアンプとＩ／Ｏ回路は、１
つのブロック１０４で示す。出力バッファ回路１０７
は、読出動作においては、外部出力イネーブル信号ｅｘ
ｔ．／ＯＥに応じて、制御信号発生回路１０８で発生さ
れる内部出力イネーブル信号ＯＥＭの活性化に従って活
性状態とされ、入力バッファ回路１０６は、書込動作に
おいて、外部ライトイネーブル信号ｅｘｔ．／Ｗに応じ
て制御信号発生回路１０８で発生される内部ライトイネ
ーブル信号ＷＢＥの活性化に従って活性状態とされる。
【００３０】半導体記憶装置１００は、さらに、外部電
源電圧ｅｘｔ．Ｖｃｃと接地電位Ｖｓｓとを受けて、内
部降圧電圧に対する基準電圧であるＶREF を発生する基
準電圧発生回路１１０と、外部電源電圧ｅｘｔ．Ｖｃｃ
と、基準電圧ＶREF を受けて、降圧された内部電源電圧
ｉｎｔ．Ｖｃｃを発生する電圧降圧回路１０９と、外部
電源電圧ｅｘｔ．Ｖｃｃと接地電圧Ｖｓｓとを受けて、
メモリセル中のセルプレートに供給するセルプレート電
圧Ｖｃｐを発生するセルプレート電圧発生回路１１１
と、スタンバイ時においてビット線対をプリチャージす
る電圧ＶBLを発生するビット線プリチャージ電圧発生回
路１１２とを含む。
源電圧ｅｘｔ．Ｖｃｃと接地電位Ｖｓｓとを受けて、内
部降圧電圧に対する基準電圧であるＶREF を発生する基
準電圧発生回路１１０と、外部電源電圧ｅｘｔ．Ｖｃｃ
と、基準電圧ＶREF を受けて、降圧された内部電源電圧
ｉｎｔ．Ｖｃｃを発生する電圧降圧回路１０９と、外部
電源電圧ｅｘｔ．Ｖｃｃと接地電圧Ｖｓｓとを受けて、
メモリセル中のセルプレートに供給するセルプレート電
圧Ｖｃｐを発生するセルプレート電圧発生回路１１１
と、スタンバイ時においてビット線対をプリチャージす
る電圧ＶBLを発生するビット線プリチャージ電圧発生回
路１１２とを含む。
【００３１】上述のとおり、セルプレート電圧Ｖｃｐお
よびビット線プリチャージ電圧ＶBLは、ともに、ｉｎ
ｔ．Ｖｃｃ／２となるように設定されている。
よびビット線プリチャージ電圧ＶBLは、ともに、ｉｎ
ｔ．Ｖｃｃ／２となるように設定されている。
【００３２】図２は、本発明の実施の形態１の半導体記
憶装置１００における電圧降圧回路１０９の構成を示す
概略ブロック図である。
憶装置１００における電圧降圧回路１０９の構成を示す
概略ブロック図である。
【００３３】電圧降圧回路１０９は、基準電圧発生回路
１１０の出力電位ＶREF を一方の入力として受ける差動
増幅回路２０２と、差動増幅回路２０２の出力電位をゲ
ートに受け、電源電位ｅｘｔ．Ｖｃｃが供給されるノー
ドと、差動増幅回路２０２の他方の入力ノードとの間に
接続されるＰチャネルＭＯＳトランジスタＰ１４と、Ｐ
チャネルＭＯＳトランジスタＰ１４と差動増幅回路２０
２の他方の入力ノードとの接続点（以下、第１の出力ノ
ードと呼ぶ）の電位を受けて、内部降圧電圧ｉｎｔ．Ｖ
ｃｃを出力する電圧制御回路２１０とを含む。
１１０の出力電位ＶREF を一方の入力として受ける差動
増幅回路２０２と、差動増幅回路２０２の出力電位をゲ
ートに受け、電源電位ｅｘｔ．Ｖｃｃが供給されるノー
ドと、差動増幅回路２０２の他方の入力ノードとの間に
接続されるＰチャネルＭＯＳトランジスタＰ１４と、Ｐ
チャネルＭＯＳトランジスタＰ１４と差動増幅回路２０
２の他方の入力ノードとの接続点（以下、第１の出力ノ
ードと呼ぶ）の電位を受けて、内部降圧電圧ｉｎｔ．Ｖ
ｃｃを出力する電圧制御回路２１０とを含む。
【００３４】電圧制御回路２１０は、第１の出力ノード
に各々一端が接続する第１および第２のコンデンサＣ
１，Ｃ２と、ソースおよびドレインが、それぞれ電源電
位ｅｘｔ．Ｖｃｃが供給される電源ノードおよび第１の
コンデンサＣ１の他端に接続するＰチャネルＭＯＳトラ
ンジスタＰ１１と、ソースおよびドレインが、電源電位
Ｖｃｃが供給される電源ノードおよび第１の出力ノード
に接続するＰチャネルＭＯＳトランジスタＰ１２とを含
む。ＰチャネルＭＯＳトランジスタＰ１１およびＰ１２
のゲートは相互に接続し、ＰチャネルＭＯＳトランジス
タＰ１１のゲートはドレインと接続されている。
に各々一端が接続する第１および第２のコンデンサＣ
１，Ｃ２と、ソースおよびドレインが、それぞれ電源電
位ｅｘｔ．Ｖｃｃが供給される電源ノードおよび第１の
コンデンサＣ１の他端に接続するＰチャネルＭＯＳトラ
ンジスタＰ１１と、ソースおよびドレインが、電源電位
Ｖｃｃが供給される電源ノードおよび第１の出力ノード
に接続するＰチャネルＭＯＳトランジスタＰ１２とを含
む。ＰチャネルＭＯＳトランジスタＰ１１およびＰ１２
のゲートは相互に接続し、ＰチャネルＭＯＳトランジス
タＰ１１のゲートはドレインと接続されている。
【００３５】電圧制御回路２１０は、さらに、ソースお
よびドレインが、それぞれ接地電位Ｖｓｓが供給される
接地ノードおよび第２のコンデンサＣ２の他端に接続す
るＮチャネルＭＯＳトランジスタＮ１１と、ソースおよ
びドレインが、それぞれ接地ノードおよび第１の出力ノ
ードに接続するＮチャネルＭＯＳトランジスタＮ１２を
含む。ＮチャネルＭＯＳトランジスタＮ１１およびＮ１
２のゲートは相互に接続し、ＮチャネルＭＯＳトランジ
スタＮ１１のゲートとドレインとは接続されている。
よびドレインが、それぞれ接地電位Ｖｓｓが供給される
接地ノードおよび第２のコンデンサＣ２の他端に接続す
るＮチャネルＭＯＳトランジスタＮ１１と、ソースおよ
びドレインが、それぞれ接地ノードおよび第１の出力ノ
ードに接続するＮチャネルＭＯＳトランジスタＮ１２を
含む。ＮチャネルＭＯＳトランジスタＮ１１およびＮ１
２のゲートは相互に接続し、ＮチャネルＭＯＳトランジ
スタＮ１１のゲートとドレインとは接続されている。
【００３６】すなわち、ＰチャネルＭＯＳトランジスタ
Ｐ１１およびＰ１２ならびにＮチャネルＭＯＳトランジ
スタＮ１１およびＮ１２は、それぞれ対をなしカレント
ミラー回路を構成している。
Ｐ１１およびＰ１２ならびにＮチャネルＭＯＳトランジ
スタＮ１１およびＮ１２は、それぞれ対をなしカレント
ミラー回路を構成している。
【００３７】図３は、図２に示した電圧降圧回路１０９
の構成をさらに詳細に示した回路図である。
の構成をさらに詳細に示した回路図である。
【００３８】図３においては、差動増幅回路２０２とし
て、図７に示した従来の内部降圧回路５００の構成と同
様に、カレントミラー型の差動増幅器を用いる構成とし
ている。
て、図７に示した従来の内部降圧回路５００の構成と同
様に、カレントミラー型の差動増幅器を用いる構成とし
ている。
【００３９】すなわち、差動増幅回路２０２は、ソース
がともに電源電位ｅｘｔ．Ｖｃｃが供給されるノードに
接続する１対のＰチャネルＭＯＳトランジスタＰ２１お
よびＰ２２を含む。ＰチャネルＭＯＳトランジスタＰ２
１のゲートとドレインは互いに接続され、このＭＯＳト
ランジスタＰ２１およびＰ２２でカレントミラー回路を
構成している。
がともに電源電位ｅｘｔ．Ｖｃｃが供給されるノードに
接続する１対のＰチャネルＭＯＳトランジスタＰ２１お
よびＰ２２を含む。ＰチャネルＭＯＳトランジスタＰ２
１のゲートとドレインは互いに接続され、このＭＯＳト
ランジスタＰ２１およびＰ２２でカレントミラー回路を
構成している。
【００４０】差動増幅回路２０２は、さらに、Ｐチャネ
ルＭＯＳトランジスタＰ２１のドレインとドレインが接
続し、ゲートはＰチャネルＭＯＳトランジスタＰ１４の
ドレインと接続するＮチャネルＭＯＳトランジスタＮ２
１と、ドレインがＰチャネルＭＯＳトランジスタＰ２２
のドレインと接続し、ゲートが基準電位ＶREF を受ける
ＮチャネルＭＯＳトランジスタＮ２２と、ＭＯＳトラン
ジスタＮ２１およびＮ２２のソースと接地電位Ｖｓｓが
供給されるノードとの間に接続され、ゲートに電源電位
ｅｘｔ．Ｖｃｃを受けるＮチャネルＭＯＳトランジスタ
Ｎ２３とを含む。
ルＭＯＳトランジスタＰ２１のドレインとドレインが接
続し、ゲートはＰチャネルＭＯＳトランジスタＰ１４の
ドレインと接続するＮチャネルＭＯＳトランジスタＮ２
１と、ドレインがＰチャネルＭＯＳトランジスタＰ２２
のドレインと接続し、ゲートが基準電位ＶREF を受ける
ＮチャネルＭＯＳトランジスタＮ２２と、ＭＯＳトラン
ジスタＮ２１およびＮ２２のソースと接地電位Ｖｓｓが
供給されるノードとの間に接続され、ゲートに電源電位
ｅｘｔ．Ｖｃｃを受けるＮチャネルＭＯＳトランジスタ
Ｎ２３とを含む。
【００４１】すなわち、ＮチャネルＭＯＳトランジスタ
Ｎ２１およびＮ２２のゲートが、差動増幅回路２０２の
第１および第２の入力ノードとなり、ＭＯＳトランジス
タＰ２２のドレインとＭＯＳトランジスタＮ２２のドレ
インとの接続点の電位が差動増幅回路２０２の出力電位
となる。
Ｎ２１およびＮ２２のゲートが、差動増幅回路２０２の
第１および第２の入力ノードとなり、ＭＯＳトランジス
タＰ２２のドレインとＭＯＳトランジスタＮ２２のドレ
インとの接続点の電位が差動増幅回路２０２の出力電位
となる。
【００４２】なお、本実施の形態においても、Ｎチャネ
ルＭＯＳトランジスタＮ２３のゲート電位を差動増幅器
活性化信号により制御する構成とし、差動増幅器活性化
信号が活性（“Ｈ”レベル）である期間中のみ差動増幅
回路を動作させる構成とすることも可能である。
ルＭＯＳトランジスタＮ２３のゲート電位を差動増幅器
活性化信号により制御する構成とし、差動増幅器活性化
信号が活性（“Ｈ”レベル）である期間中のみ差動増幅
回路を動作させる構成とすることも可能である。
【００４３】ＰチャネルＭＯＳトランジスタＰ２１およ
びＰ２２がカレントミラー回路を構成するので、Ｎチャ
ネルＭＯＳトランジスタＮ２１およびＮ２２に流れる電
流は、常に等しい値に保持される。ＮチャネルＭＯＳト
ランジスタＮ２２のゲート電位は基準電位ＶREF に固定
されているため、たとえば、ＮチャネルＭＯＳトランジ
スタＮ２１のゲート電位がＶREF よりも上昇すると、こ
のＭＯＳトランジスタＮ２１に流れる電流と同一の電流
がＭＯＳトランジスタＮ２２に流れるように、ＭＯＳト
ランジスタＮ２２のドレイン電位は上昇する。したがっ
て、ＰチャネルＭＯＳトランジスタＰ１４のゲート電位
が上昇し、このトランジスタＰ２３は弱くオンする状態
となるため、第１の出力ノード、すなわちＮチャネルＭ
ＯＳトランジスタＮ２１のゲート電位は低下することに
なる。
びＰ２２がカレントミラー回路を構成するので、Ｎチャ
ネルＭＯＳトランジスタＮ２１およびＮ２２に流れる電
流は、常に等しい値に保持される。ＮチャネルＭＯＳト
ランジスタＮ２２のゲート電位は基準電位ＶREF に固定
されているため、たとえば、ＮチャネルＭＯＳトランジ
スタＮ２１のゲート電位がＶREF よりも上昇すると、こ
のＭＯＳトランジスタＮ２１に流れる電流と同一の電流
がＭＯＳトランジスタＮ２２に流れるように、ＭＯＳト
ランジスタＮ２２のドレイン電位は上昇する。したがっ
て、ＰチャネルＭＯＳトランジスタＰ１４のゲート電位
が上昇し、このトランジスタＰ２３は弱くオンする状態
となるため、第１の出力ノード、すなわちＮチャネルＭ
ＯＳトランジスタＮ２１のゲート電位は低下することに
なる。
【００４４】ＮチャネルＭＯＳトランジスタＮ２１のゲ
ート電位、すなわち第１の出力ノードの電位レベルが基
準電位ＶREF よりも低下した場合は、上記と逆の動作に
より、第１の出力ノードの電位レベルは引き上げられる
ことになる。
ート電位、すなわち第１の出力ノードの電位レベルが基
準電位ＶREF よりも低下した場合は、上記と逆の動作に
より、第１の出力ノードの電位レベルは引き上げられる
ことになる。
【００４５】次に、電圧降圧回路１０９の動作について
説明する。図４は、図２に示した電圧降圧回路の動作を
示すタイミングチャートである。
説明する。図４は、図２に示した電圧降圧回路の動作を
示すタイミングチャートである。
【００４６】以下では、第１の出力ノードの電位レベル
を記号ＶOUT で表わすことにする。また、第１の出力ノ
ードの電位レベルの変動に対してその基準電位レベルＶ
RE F への復帰動作において十分な電流駆動能力を有する
ように、ＰチャネルＭＯＳトランジスタＰ１１とＰ１２
では、トランジスタＰ１２のゲート幅の方を大きくなる
ように設定したものとする。
を記号ＶOUT で表わすことにする。また、第１の出力ノ
ードの電位レベルの変動に対してその基準電位レベルＶ
RE F への復帰動作において十分な電流駆動能力を有する
ように、ＰチャネルＭＯＳトランジスタＰ１１とＰ１２
では、トランジスタＰ１２のゲート幅の方を大きくなる
ように設定したものとする。
【００４７】同様に、ＮチャネルＭＯＳトランジスタＮ
１１とＮ１２とでは、トランジスタＮ１２のゲート幅の
方を大きく設定してあるものとする。
１１とＮ１２とでは、トランジスタＮ１２のゲート幅の
方を大きく設定してあるものとする。
【００４８】時刻ｔ０における定常状態においては、Ｐ
チャネルＭＯＳトランジスタＰ１１およびＰ１２からな
る第１のカレントミラー回路ならびにＮチャネルＭＯＳ
トランジスタＮ１１およびＮ１２からなる第２のカレン
トミラー回路にはともに電流が流れない。すなわち、Ｐ
チャネルＭＯＳトランジスタＰ１１のドレインとコンデ
ンサＣ１との接続点（以下、ノードＡと呼ぶ。）の電位
は、電源電位Ｖｃｃよりも、ＰチャネルＭＯＳトランジ
スタＰ１１およびＰ１２のしきい値電圧であるＶｔｈｐ
分だけ低下した電位Ｖｃｃ−Ｖｔｈｐとなっている。
チャネルＭＯＳトランジスタＰ１１およびＰ１２からな
る第１のカレントミラー回路ならびにＮチャネルＭＯＳ
トランジスタＮ１１およびＮ１２からなる第２のカレン
トミラー回路にはともに電流が流れない。すなわち、Ｐ
チャネルＭＯＳトランジスタＰ１１のドレインとコンデ
ンサＣ１との接続点（以下、ノードＡと呼ぶ。）の電位
は、電源電位Ｖｃｃよりも、ＰチャネルＭＯＳトランジ
スタＰ１１およびＰ１２のしきい値電圧であるＶｔｈｐ
分だけ低下した電位Ｖｃｃ−Ｖｔｈｐとなっている。
【００４９】同様にして、ＮチャネルＭＯＳトランジス
タＮ１１とコンデンサＣ２との接続点（以下、ノードＢ
と呼ぶ。）の電位は、接地電位ＶｓｓよりもＮチャネル
ＭＯＳトランジスタＮ１１およびＮ１２のしきい値電圧
Ｖｔｈｎ分だけ上昇した電位である、電位Ｖｔｈｎとな
っている。
タＮ１１とコンデンサＣ２との接続点（以下、ノードＢ
と呼ぶ。）の電位は、接地電位ＶｓｓよりもＮチャネル
ＭＯＳトランジスタＮ１１およびＮ１２のしきい値電圧
Ｖｔｈｎ分だけ上昇した電位である、電位Ｖｔｈｎとな
っている。
【００５０】時刻ｔ１において、電位ＶOUT が、電源電
圧の変動等の影響のために上昇すると、ノードＡおよび
ノードＢの電位レベル（図中、記号ＶA およびＶB で表
わす。）も、コンデンサＣ１およびＣ２による電位カッ
プリングの作用により上昇する。
圧の変動等の影響のために上昇すると、ノードＡおよび
ノードＢの電位レベル（図中、記号ＶA およびＶB で表
わす。）も、コンデンサＣ１およびＣ２による電位カッ
プリングの作用により上昇する。
【００５１】ノードＢの電位レベルが上昇することによ
り、ＮチャネルＭＯＳトランジスタＮ１２が導通状態と
なり、第１の出力ノードの電位レベル、すなわち電位Ｖ
OUTを低下させる。したがって、時刻ｔ２において、電
位ＶOUT は、時刻ｔ０における値にまで低下して安定す
る。
り、ＮチャネルＭＯＳトランジスタＮ１２が導通状態と
なり、第１の出力ノードの電位レベル、すなわち電位Ｖ
OUTを低下させる。したがって、時刻ｔ２において、電
位ＶOUT は、時刻ｔ０における値にまで低下して安定す
る。
【００５２】一方、時刻ｔ３において、たとえば電位Ｖ
OUT が低下した場合は、ノードＡおよびノードＢの電位
レベルもともに低下し、これに応じて、ＰチャネルＭＯ
ＳトランジスタＰ１２が導通状態となる。したがって、
第１の出力ノードの電位レベル、すなわち電位ＶOUT は
上昇し、時刻ｔ４において時刻ｔ０における値となって
定常状態となる。
OUT が低下した場合は、ノードＡおよびノードＢの電位
レベルもともに低下し、これに応じて、ＰチャネルＭＯ
ＳトランジスタＰ１２が導通状態となる。したがって、
第１の出力ノードの電位レベル、すなわち電位ＶOUT は
上昇し、時刻ｔ４において時刻ｔ０における値となって
定常状態となる。
【００５３】以上の説明においては、電位ＶOUT の変動
が、しきい値電圧ＶｔｈｐあるいはＶｔｈｎ程度である
場合について述べた。
が、しきい値電圧ＶｔｈｐあるいはＶｔｈｎ程度である
場合について述べた。
【００５４】電源電位ＶOUT の変動は、瞬間的には、よ
り大きな絶対値で変動する場合が生じ得る。
り大きな絶対値で変動する場合が生じ得る。
【００５５】図５は、そのような場合における電圧制御
回路２１０の動作を説明するためのタイミングチャート
である。
回路２１０の動作を説明するためのタイミングチャート
である。
【００５６】時刻ｔ０における定常状態では、ノードＡ
の電位レベルは、電位Ｖｃｃ−Ｖｔｈｐであり、ノード
Ｂの電位レベルは、電位Ｖｔｈｎであって、図４におけ
る場合と同様である。
の電位レベルは、電位Ｖｃｃ−Ｖｔｈｐであり、ノード
Ｂの電位レベルは、電位Ｖｔｈｎであって、図４におけ
る場合と同様である。
【００５７】時刻ｔ１において電位ＶOUT が大きく変動
し、電位Ｖｃｃ＋Ｖｔｈｐ以上となったとすると、ノー
ドＡおよびノードＢの電位レベルも同様に上昇する。こ
のとき、ノードＡの電位レベルが電位Ｖｃｃ＋Ｖｔｈｐ
以上となることで、ＰチャネルＭＯＳトランジスタＰ１
３が導通状態となる。したがって、ノードＡの電位レベ
ルは、電源電位Ｖｃｃへの放電により電位Ｖｃｃ＋Ｖｔ
ｈｐまで低下する。これに応じて、電位ＶOUT およびノ
ードＢの電位レベルも低下することになる。さらに、図
４におけるのと同様に、ＮチャネルＭＯＳトランジスタ
Ｎ１２のゲート電位の電位レベル、すなわちノードＢの
電位レベルが上昇することにより、ＮチャネルＭＯＳト
ランジスタＮ１２が導通状態となって、電位ＶOUT が低
下する。
し、電位Ｖｃｃ＋Ｖｔｈｐ以上となったとすると、ノー
ドＡおよびノードＢの電位レベルも同様に上昇する。こ
のとき、ノードＡの電位レベルが電位Ｖｃｃ＋Ｖｔｈｐ
以上となることで、ＰチャネルＭＯＳトランジスタＰ１
３が導通状態となる。したがって、ノードＡの電位レベ
ルは、電源電位Ｖｃｃへの放電により電位Ｖｃｃ＋Ｖｔ
ｈｐまで低下する。これに応じて、電位ＶOUT およびノ
ードＢの電位レベルも低下することになる。さらに、図
４におけるのと同様に、ＮチャネルＭＯＳトランジスタ
Ｎ１２のゲート電位の電位レベル、すなわちノードＢの
電位レベルが上昇することにより、ＮチャネルＭＯＳト
ランジスタＮ１２が導通状態となって、電位ＶOUT が低
下する。
【００５８】つまり、電位ＶOUT が大きく変動した場合
には、ＮチャネルＭＯＳトランジスタＮ１２ばかりでな
く、ＰチャネルＭＯＳトランジスタＰ１３も導通状態と
なることで、電位ＶOUT を定常状態での値に引き戻す作
用をする。
には、ＮチャネルＭＯＳトランジスタＮ１２ばかりでな
く、ＰチャネルＭＯＳトランジスタＰ１３も導通状態と
なることで、電位ＶOUT を定常状態での値に引き戻す作
用をする。
【００５９】同様にして、時刻ｔ３において、電位レベ
ルが大きく低下し、たとえば、電位−Ｖｔｈｎ以下とな
った場合は、ＮチャネルＭＯＳトランジスタＮ１３が導
通状態となり、ノードＢの電位レベルは、接地電位から
の充電により上昇する。これに応じて、電位ＶOUT およ
びノードＡの電位レベルも上昇する。同時に、Ｐチャネ
ルＭＯＳトランジスタＰ１２が導通状態となることによ
っても、電位ＶOUT のレベルは定常状態での値に引き戻
される。
ルが大きく低下し、たとえば、電位−Ｖｔｈｎ以下とな
った場合は、ＮチャネルＭＯＳトランジスタＮ１３が導
通状態となり、ノードＢの電位レベルは、接地電位から
の充電により上昇する。これに応じて、電位ＶOUT およ
びノードＡの電位レベルも上昇する。同時に、Ｐチャネ
ルＭＯＳトランジスタＰ１２が導通状態となることによ
っても、電位ＶOUT のレベルは定常状態での値に引き戻
される。
【００６０】つまり、電位ＶOUT が、負側に大きく変動
した場合は、ＰチャネルＭＯＳトランジスタＰ１２およ
びＮチャネルＭＯＳトランジスタＮ１３がともに導通状
態となることで、電位ＶOUT は定常状態へと引き戻され
ることになる。
した場合は、ＰチャネルＭＯＳトランジスタＰ１２およ
びＮチャネルＭＯＳトランジスタＮ１３がともに導通状
態となることで、電位ＶOUT は定常状態へと引き戻され
ることになる。
【００６１】したがって、トランジスタＰ１３およびＮ
１３が存在することにより、大きな電圧変動が生じた場
合でも、その定常電位レベルへの復帰を早め、電圧降圧
回路１０９の過渡応答特性を向上させることが可能であ
る。
１３が存在することにより、大きな電圧変動が生じた場
合でも、その定常電位レベルへの復帰を早め、電圧降圧
回路１０９の過渡応答特性を向上させることが可能であ
る。
【００６２】［実施の形態２］実施の形態１において
は、内部降圧回路１０９に対して、電圧制御回路２１０
を用いた場合を説明した。
は、内部降圧回路１０９に対して、電圧制御回路２１０
を用いた場合を説明した。
【００６３】同様にして、図１に示した半導体記憶装置
１００の構成において、セルプレート電圧発生回路１１
１やビット線プリチャージ電圧発生回路１１２に対して
電圧制御回路２１０を適用することが可能である。
１００の構成において、セルプレート電圧発生回路１１
１やビット線プリチャージ電圧発生回路１１２に対して
電圧制御回路２１０を適用することが可能である。
【００６４】図６は、セルプレート電圧発生回路１１０
や、ビット線プリチャージ電圧発生回路１１２のよう
に、電圧Ｖｃｃ／２を発生する内部電源回路３００に対
して電圧制御回路２１０を適用した場合の構成を示す回
路図である。
や、ビット線プリチャージ電圧発生回路１１２のよう
に、電圧Ｖｃｃ／２を発生する内部電源回路３００に対
して電圧制御回路２１０を適用した場合の構成を示す回
路図である。
【００６５】内部電源回路３００は、Ｖｃｃ／２発生回
路３０２と電圧制御回路２１０とを含む。
路３０２と電圧制御回路２１０とを含む。
【００６６】電圧制御回路２１０の構成は、図３に示し
た電圧制御回路２１０の構成と同様である。
た電圧制御回路２１０の構成と同様である。
【００６７】以下では、Ｖｃｃ／２発生回路３０２の出
力ノードを第２の出力ノードと呼ぶこととし、電圧制御
回路２１０は、この第２の出力ノードの電位レベルを受
けて、電位Ｖｃｃ／２を出力するものとする。
力ノードを第２の出力ノードと呼ぶこととし、電圧制御
回路２１０は、この第２の出力ノードの電位レベルを受
けて、電位Ｖｃｃ／２を出力するものとする。
【００６８】Ｖｃｃ／２発生回路３０２は、電源電位Ｖ
ｃｃが供給される電源ノードと第２の出力ノードとの間
に接続されるＮチャネルＭＯＳトランジスタＮ３１と、
接地電位が供給される接地ノードと第２の出力ノードと
の間に接続されるＰチャネルＭＯＳトランジスタＰ３１
と、ＰチャネルＭＯＳトランジスタＰ３１およびＮチャ
ネルＭＯＳトランジスタＮ３１のゲート電位を制御する
バイアス制御回路３１０を含む。
ｃｃが供給される電源ノードと第２の出力ノードとの間
に接続されるＮチャネルＭＯＳトランジスタＮ３１と、
接地電位が供給される接地ノードと第２の出力ノードと
の間に接続されるＰチャネルＭＯＳトランジスタＰ３１
と、ＰチャネルＭＯＳトランジスタＰ３１およびＮチャ
ネルＭＯＳトランジスタＮ３１のゲート電位を制御する
バイアス制御回路３１０を含む。
【００６９】バイアス制御回路３１０は、電源電位Ｖｃ
ｃが供給される電源ノードに一端が接続する抵抗体Ｒ１
と、抵抗体Ｒ１の他端とドレインおよびゲートとが接続
するＮチャネルＭＯＳトランジスタＮ３２と、ＭＯＳト
ランジスタＮ３２のソースと、接地ノードとの間に接続
する抵抗体Ｒ２と、接地ノードに一端が接続する抵抗体
Ｒ３と、抵抗体Ｒ３の他端とドレインおよびゲートとが
接続するＰチャネルＭＯＳトランジスタＰ３２と、Ｐチ
ャネルＭＯＳトランジスタＰ３２のソースと電源電位Ｖ
ｃｃが供給される電源ノードとの間に接続する抵抗体Ｒ
４とを含む。ＮチャネルＭＯＳトランジスタＮ３２のゲ
ートとＮチャネルＭＯＳトランジスタＮ３１のゲートが
互いに接続され、ＰチャネルＭＯＳトランジスタＰ３２
のゲートとＰチャネルＭＯＳトランジスタＮ３１のゲー
トとが互いに接続される。
ｃが供給される電源ノードに一端が接続する抵抗体Ｒ１
と、抵抗体Ｒ１の他端とドレインおよびゲートとが接続
するＮチャネルＭＯＳトランジスタＮ３２と、ＭＯＳト
ランジスタＮ３２のソースと、接地ノードとの間に接続
する抵抗体Ｒ２と、接地ノードに一端が接続する抵抗体
Ｒ３と、抵抗体Ｒ３の他端とドレインおよびゲートとが
接続するＰチャネルＭＯＳトランジスタＰ３２と、Ｐチ
ャネルＭＯＳトランジスタＰ３２のソースと電源電位Ｖ
ｃｃが供給される電源ノードとの間に接続する抵抗体Ｒ
４とを含む。ＮチャネルＭＯＳトランジスタＮ３２のゲ
ートとＮチャネルＭＯＳトランジスタＮ３１のゲートが
互いに接続され、ＰチャネルＭＯＳトランジスタＰ３２
のゲートとＰチャネルＭＯＳトランジスタＮ３１のゲー
トとが互いに接続される。
【００７０】以後、抵抗体Ｒ１とＮチャネルＭＯＳトラ
ンジスタＮ３２との接続点をノードＣと呼び、抵抗体Ｒ
３とＰチャネルＭＯＳトランジスタＰ３２との接続点を
ノードＤと呼ぶことにする。
ンジスタＮ３２との接続点をノードＣと呼び、抵抗体Ｒ
３とＰチャネルＭＯＳトランジスタＰ３２との接続点を
ノードＤと呼ぶことにする。
【００７１】抵抗体Ｒ１およびＲ２の抵抗値を互いに等
しく、かつ十分に大きな値としておくと、ノードＣの電
位レベルはＮチャネルＭＯＳトランジスタＮ３２のしき
い値電圧をＶｔｈｎとするとき、Ｖｃｃ／２＋Ｖｔｈｎ
となる。同様にして、抵抗体Ｒ３およびＲ４の抵抗値を
互いに等しく、かつ十分大きな値とすることで、ノード
Ｄの電位レベルは、ＰチャネルＭＯＳトランジスタＰ３
２のしきい値電圧をＶｔｈｐとするとき、Ｖｃｃ／２−
Ｖｔｈｐとなる。ノードＣの電位レベルがＮチャネルＭ
ＯＳトランジスタＮ３１のゲートに、ノードＤの電位レ
ベルがＰチャネルＭＯＳトランジスタＰ３１のゲートに
それぞれ印加される構成となっている。しかも、Ｎチャ
ネルＭＯＳトランジスタＮ３１とＮ３２、または、Ｐチ
ャネルＭＯＳトランジスタＰ３１とＰ３２とがほぼ同一
のトランジスタ特性を有するように形成されているた
め、プロセス条件等が変動しても安定に、トランジスタ
ＮチャネルＭＯＳトランジスタＮ３１とＰチャネルＭＯ
ＳトランジスタＰ３１との接続点の電位レベルはＶｃｃ
／２の電位レベルに保持されることになる。
しく、かつ十分に大きな値としておくと、ノードＣの電
位レベルはＮチャネルＭＯＳトランジスタＮ３２のしき
い値電圧をＶｔｈｎとするとき、Ｖｃｃ／２＋Ｖｔｈｎ
となる。同様にして、抵抗体Ｒ３およびＲ４の抵抗値を
互いに等しく、かつ十分大きな値とすることで、ノード
Ｄの電位レベルは、ＰチャネルＭＯＳトランジスタＰ３
２のしきい値電圧をＶｔｈｐとするとき、Ｖｃｃ／２−
Ｖｔｈｐとなる。ノードＣの電位レベルがＮチャネルＭ
ＯＳトランジスタＮ３１のゲートに、ノードＤの電位レ
ベルがＰチャネルＭＯＳトランジスタＰ３１のゲートに
それぞれ印加される構成となっている。しかも、Ｎチャ
ネルＭＯＳトランジスタＮ３１とＮ３２、または、Ｐチ
ャネルＭＯＳトランジスタＰ３１とＰ３２とがほぼ同一
のトランジスタ特性を有するように形成されているた
め、プロセス条件等が変動しても安定に、トランジスタ
ＮチャネルＭＯＳトランジスタＮ３１とＰチャネルＭＯ
ＳトランジスタＰ３１との接続点の電位レベルはＶｃｃ
／２の電位レベルに保持されることになる。
【００７２】このＶｃｃ／２発生回路３０２の出力電位
を受けて、電圧制御回路２１０は、実施の形態１におけ
るのと同様に、その出力電位ＶOUT が上昇した場合はＮ
チャネルＭＯＳトランジスタＮ１２が導通状態となるこ
とで、定常状態における電位レベルにまで引き戻され
る。
を受けて、電圧制御回路２１０は、実施の形態１におけ
るのと同様に、その出力電位ＶOUT が上昇した場合はＮ
チャネルＭＯＳトランジスタＮ１２が導通状態となるこ
とで、定常状態における電位レベルにまで引き戻され
る。
【００７３】一方、電位ＶOUT が低下した場合は、Ｐチ
ャネルＭＯＳトランジスタＰ１２が導通状態となること
で、やはり定常状態における電位レベルに引き戻され
る。
ャネルＭＯＳトランジスタＰ１２が導通状態となること
で、やはり定常状態における電位レベルに引き戻され
る。
【００７４】さらに、実施の形態１におけるのと同様
に、出力電位ＶOUT が大きく上昇した場合は、Ｐチャネ
ルＭＯＳトランジスタＰ１３およびＮチャネルＭＯＳト
ランジスタＮ１２がともに導通状態となることにより、
電位ＶOUT が大きく低下した場合は、ＰチャネルＭＯＳ
トランジスタＰ１２およびＮチャネルＭＯＳトランジス
タＮ１３がともに導通状態となることにより、電位Ｖ
OUT は定常状態における値に引き戻されることとなる。
に、出力電位ＶOUT が大きく上昇した場合は、Ｐチャネ
ルＭＯＳトランジスタＰ１３およびＮチャネルＭＯＳト
ランジスタＮ１２がともに導通状態となることにより、
電位ＶOUT が大きく低下した場合は、ＰチャネルＭＯＳ
トランジスタＰ１２およびＮチャネルＭＯＳトランジス
タＮ１３がともに導通状態となることにより、電位Ｖ
OUT は定常状態における値に引き戻されることとなる。
【００７５】したがって、実施の形態２における内部電
源回路３００、たとえばセルプレート電圧発生回路やビ
ット線プリチャージ電圧発生回路においても、出力電位
の安定化が図られると同時に、過渡応答特性の向上が図
られることになる。
源回路３００、たとえばセルプレート電圧発生回路やビ
ット線プリチャージ電圧発生回路においても、出力電位
の安定化が図られると同時に、過渡応答特性の向上が図
られることになる。
【図１】 本発明の実施の形態１の半導体記憶装置１０
０の構成を示す概略ブロック図である。
０の構成を示す概略ブロック図である。
【図２】 本発明の実施の形態１の半導体記憶装置１０
０における電圧降圧回路１０９の構成を示す概略ブロッ
ク図である。
０における電圧降圧回路１０９の構成を示す概略ブロッ
ク図である。
【図３】 電圧降圧回路１０９の構成をより詳細に示す
回路図である。
回路図である。
【図４】 電圧降圧回路１０９の動作を説明するための
第１のタイミングチャートである。
第１のタイミングチャートである。
【図５】 電圧降圧回路１０９の動作を説明するための
第２のタイミングチャートである。
第２のタイミングチャートである。
【図６】 本発明の実施の形態２の内部電源回路３００
の構成を示す回路図である。
の構成を示す回路図である。
【図７】 従来の内部降圧回路の構成を示す要部回路図
である。
である。
２、３、４、５ 外部制御信号入力端子、８ 外部アド
レス入力端子、１０データ入出力端子、１００ 半導体
記憶装置、１０１ メモリセルアレイ、１０２ 行デコ
ーダ、１０３ 列デコーダ、１０４ センスアンプ＋Ｉ
／Ｏ制御回路、１０５ アドレスバッファ、１０６ デ
ータ入力バッファ、１０７ データ出力バッファ、１０
８ 制御信号発生回路、１０９ 電圧降圧回路、１１０
基準電圧発生回路、１１１ セルプレート電圧発生回
路、１１２ ビット線プリチャージ電圧発生回路、２０
２ 差動増幅回路、２１０ 電圧制御回路、３００ 内
部電源回路、３０２ Ｖｃｃ／２発生回路、３１０ バ
イアス制御回路。
レス入力端子、１０データ入出力端子、１００ 半導体
記憶装置、１０１ メモリセルアレイ、１０２ 行デコ
ーダ、１０３ 列デコーダ、１０４ センスアンプ＋Ｉ
／Ｏ制御回路、１０５ アドレスバッファ、１０６ デ
ータ入力バッファ、１０７ データ出力バッファ、１０
８ 制御信号発生回路、１０９ 電圧降圧回路、１１０
基準電圧発生回路、１１１ セルプレート電圧発生回
路、１１２ ビット線プリチャージ電圧発生回路、２０
２ 差動増幅回路、２１０ 電圧制御回路、３００ 内
部電源回路、３０２ Ｖｃｃ／２発生回路、３１０ バ
イアス制御回路。
Claims (5)
- 【請求項１】 第１の電源電位が供給される第１の電源
ノードと、 第２の電源電位が供給される第２の電源ノードと、 内部電圧供給手段とを備え、 前記内部電圧供給手段は、 前記第１および前記第２の電源電位の中間の所定の内部
電圧を発生する電圧発生手段と、 前記電圧発生手段の出力ノードに、各々一端が接続する
第１および第２の容量手段と、 前記第１の容量手段の他端の電位の低下に応じて、前記
第１の電源ノードと前記出力ノードとの接続を導通状態
とする第１の電圧制御手段と、 前記第２の容量手段の他端の電位の上昇に応じて、前記
第２の電源ノードと前記出力ノードとの接続を導通状態
とする第２の電圧制御手段とを含む、半導体集積回路装
置。 - 【請求項２】 前記第１の電圧制御手段は、 ソースおよびドレインが、それぞれ前記第１の電源ノー
ドおよび前記出力ノードに接続する第１導電型の第１の
ＭＯＳトランジスタと、 ソースおよびドレインが、それぞれ前記第１の電源ノー
ドおよび前記第１の容量手段の他端に接続する第１導電
型の第２のＭＯＳトランジスタとを含み、 前記第１および前記第２のＭＯＳトランジスタのゲート
は相互に接続し、前記第２のＭＯＳトランジスタのゲー
トとドレインとが接続され、 前記第２の電圧制御手段は、 ソースおよびドレインが、それぞれ前記第２の電源ノー
ドおよび前記出力ノードに接続する第２導電型の第３の
ＭＯＳトランジスタと、 ソースおよびドレインが、それぞれ前記第２の電源ノー
ドおよび前記第２の容量手段の他端に接続する第２導電
型の第４のＭＯＳトランジスタとを含み、 前記第３および前記第４のＭＯＳトランジスタのゲート
は、相互に接続し、前記第４のＭＯＳトランジスタのゲ
ートとドレインとが接続される、請求項１記載の半導体
集積回路装置。 - 【請求項３】 前記第１の電圧制御手段は、 前記第２のＭＯＳトランジスタと並列に接続され、ゲー
トが前記第１の電源ノードと接続される第１導電型の第
５のＭＯＳトランジスタをさらに含み、 前記第２の電圧制御手段は、 前記第４のＭＯＳトランジスタと並列に接続され、ゲー
トが前記第２の電源ノードと接続される第２導電型の第
６のＭＯＳトランジスタをさらに含む、請求項２記載の
半導体集積回路装置。 - 【請求項４】 前記電圧発生手段は、 第１および第２の入力ノードに入力される入力電位の差
に応じた出力電位を発生する差動増幅手段と、 前記差動増幅手段の出力電位をゲートに受け、ソースが
前記第１の電源ノードと接続する第１導電型の第７のＭ
ＯＳトランジスタとを含み、 前記第１の入力ノードは、所定の基準電位を受け、 前記第７のＭＯＳトランジスタのドレインおよび前記第
２の入力ノードは、前記電圧発生手段の出力ノードに接
続する、請求項３記載の半導体集積回路装置。 - 【請求項５】 前記電圧発生手段は、 前記第１の電源ノードと前記出力ノードとの間に接続さ
れる第２導電型の第８のＭＯＳトランジスタと、 前記第２の電源ノードと前記出力ノードとの間に接続さ
れる第１導電型の第９のＭＯＳトランジスタと、 前記第８および前記第９のＭＯＳトランジスタのゲート
電位を制御するバイアス手段とを含み、 前記バイアス手段は、 前記第１の電源ノードに一端が接続する第１の抵抗体
と、 前記第１の抵抗体の他端と、ドレインおよびゲートとが
接続する第２導電型の第１０のＭＯＳトランジスタと、 前記第１０のＭＯＳトランジスタのソースと、前記第２
の電源ノードとの間に接続する第２の抵抗体と、 前記第２の電源ノードに一端が接続する第３の抵抗体
と、 前記第３の抵抗体の他端とドレインおよびゲートとが接
続する第１導電型の第１１のＭＯＳトランジスタと、 前記第１１のＭＯＳトランジスタのソースと、前記第１
の電源ノードとの間に接続する第４の抵抗体とを含み、 前記第８および前記第９のＭＯＳトランジスタのゲート
が、それぞれ前記第１０および前記第１１のＭＯＳトラ
ンジスタのゲートと接続する、請求項３記載の半導体集
積回路装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01214696A JP3592423B2 (ja) | 1996-01-26 | 1996-01-26 | 半導体集積回路装置 |
| TW085101991A TW288117B (en) | 1996-01-26 | 1996-02-16 | Semiconductor integrated circuit device |
| DE69600091T DE69600091T2 (de) | 1996-01-26 | 1996-07-05 | Integrierte Halbleiterschaltung mit interner Leistungsversorgungsschaltung zum Konstanthalten des Ausgangspegels gegen Lastschwankungen |
| EP96110925A EP0786776B1 (en) | 1996-01-26 | 1996-07-05 | Semi-conductor integrated circuit device having an internal power supply circuit capable of stably maintaining output level against load fluctuation |
| CN97102317A CN1110818C (zh) | 1996-01-26 | 1997-01-23 | 具有内电源电路的半导体集成电路器件 |
| KR1019970002038A KR100236815B1 (ko) | 1996-01-26 | 1997-01-24 | 부하 변동에 대해 출력 레벨을 안정하게 유지할 수 있는 내부 전원 회로를 구비한 반도체 집적 회로 장치 |
| US08/962,074 US5812021A (en) | 1996-01-26 | 1997-10-31 | Semiconductor integrated circuit device having an internal power supply circuit capable of stably maintaining output level against load fluctuation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01214696A JP3592423B2 (ja) | 1996-01-26 | 1996-01-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09204775A true JPH09204775A (ja) | 1997-08-05 |
| JP3592423B2 JP3592423B2 (ja) | 2004-11-24 |
Family
ID=11797364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01214696A Expired - Fee Related JP3592423B2 (ja) | 1996-01-26 | 1996-01-26 | 半導体集積回路装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5812021A (ja) |
| EP (1) | EP0786776B1 (ja) |
| JP (1) | JP3592423B2 (ja) |
| KR (1) | KR100236815B1 (ja) |
| CN (1) | CN1110818C (ja) |
| DE (1) | DE69600091T2 (ja) |
| TW (1) | TW288117B (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| FR2772155B1 (fr) * | 1997-12-10 | 2000-02-11 | Matra Mhs | Dispositif de generation d'une tension continue de reference |
| US5942809A (en) * | 1997-12-24 | 1999-08-24 | Oki Electric Industry Co., Ltd. | Method and apparatus for generating internal supply voltage |
| DE19919140B4 (de) | 1998-04-29 | 2011-03-31 | National Semiconductor Corp.(N.D.Ges.D.Staates Delaware), Santa Clara | Niederspannungs-Differenzsignaltreiber mit Vorverstärkerschaltung |
| US6356140B1 (en) | 1998-07-15 | 2002-03-12 | Linear Technology Corporation | Active pullup circuitry for open-drain signals |
| US6297671B1 (en) * | 1998-09-01 | 2001-10-02 | Texas Instruments Incorporated | Level detection by voltage addition/subtraction |
| US6297689B1 (en) * | 1999-02-03 | 2001-10-02 | National Semiconductor Corporation | Low temperature coefficient low power programmable CMOS voltage reference |
| JP2001332699A (ja) * | 2000-05-25 | 2001-11-30 | Mitsubishi Electric Corp | 半導体集積装置および集積回路の電圧降下検出方法並びにその電圧降下補正方法 |
| US6222353B1 (en) * | 2000-05-31 | 2001-04-24 | Philips Semiconductors, Inc. | Voltage regulator circuit |
| US6320454B1 (en) | 2000-06-01 | 2001-11-20 | Atmel Corporation | Low power voltage regulator circuit for use in an integrated circuit device |
| JP3487428B2 (ja) * | 2000-10-31 | 2004-01-19 | 松下電器産業株式会社 | 電源回路および非接触ｉｃカード |
| JP2003051548A (ja) * | 2001-08-06 | 2003-02-21 | Sharp Corp | 半導体集積回路装置およびそれを用いた携帯端末 |
| US6686789B2 (en) * | 2002-03-28 | 2004-02-03 | Agere Systems, Inc. | Dynamic low power reference circuit |
| JP2004070813A (ja) * | 2002-08-08 | 2004-03-04 | Renesas Technology Corp | 半導体集積回路 |
| FR2853475B1 (fr) * | 2003-04-01 | 2005-07-08 | Atmel Nantes Sa | Circuit integre delivrant des niveaux logiques a une tension independante de la tension d'alimentation, sans regulateur associe pour la partie puissance, et module de communication correspondant |
| JP3863508B2 (ja) * | 2003-07-03 | 2006-12-27 | Ｎｅｃエレクトロニクス株式会社 | 電源電圧検出回路及び半導体集積回路装置 |
| JP2005050473A (ja) * | 2003-07-31 | 2005-02-24 | Renesas Technology Corp | 半導体装置 |
| KR100605574B1 (ko) * | 2003-12-30 | 2006-07-28 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 파워업 회로 |
| JP4352937B2 (ja) * | 2004-03-03 | 2009-10-28 | セイコーエプソン株式会社 | 電源回路、電気光学装置および電子機器 |
| JP2006086477A (ja) * | 2004-09-17 | 2006-03-30 | Fujitsu Ltd | 半導体装置 |
| US7342420B2 (en) * | 2004-09-24 | 2008-03-11 | Integrated Device Technology, Inc. | Low power output driver |
| KR101218860B1 (ko) * | 2005-06-01 | 2013-01-07 | 파나소닉 주식회사 | 반도체 기억장치, 및 그것을 탑재한 반도체 집적회로 |
| JP5361614B2 (ja) * | 2009-08-28 | 2013-12-04 | ルネサスエレクトロニクス株式会社 | 降圧回路 |
| KR102147870B1 (ko) | 2012-01-23 | 2020-08-25 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
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