KR100286183B1 - 반도체집적회로 - Google Patents

Abstract

본 발명에 의하면, 버스트 길이에 의해 변동하지 않는 안정된 출력 전압을 내부 회로에 공급할 수 있는 내부 전원 회로를 구비하고, 버스트 모드로 동작하는 반도체 집적 회로를 제공한다.

버스트 모드로 동작하는 반도체 집적 회로에 있어서, 소정의 기준 전압에 기초하여 외부로부터의 전원 전압을 강압해서 내부 전원 전압을 생성하여 출력하는 내부 전원 강압부와, 외부로부터 입력되는 어드레스 데이터로부터 버스트 길이를 판정하는 버스트 길이 판정부를 구비하고, 내부 전원 강압부는, 버스트 길이 판정부에서 판정된 버스트 길이가 길수록 내부 전원 전압의 저하에 대한 출력 전류의 증가 속도를 고속으로 하는 것이다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE WITH BURST LENGTH INVARIANT INTERNAL CIRCUIT}

본 발명은 반도체 집적 회로에 관한 것으로, 특히 외부로부터 공급되는 전원 전압에 대하여 소정의 전압으로 변환하여 내부 회로에 공급하는 내부 전원 회로를 구비하고, 버스트 모드로 동작하는 반도체 집적 회로에 관한 것이다.

도 15는, 버스트 모드로 동작하는 64Mbit×8의 동기형 DRAM(synchronous DRAM)에 대한 종래의 예를 도시한 개략 블럭도이다.

도 15에 있어서, 동기 DRAM(이하, SDRAM이라고 부름)(200)은, 내부 전원 강압 회로(201), 기판 전압 발생 회로(202), 승압 전압 발생 회로(203) 및 기준 전압 발생 회로(204)를 갖는 내부 전원 회로(205)를 구비하고 있다. 또한, SDRAM(200)은, 어드레스 버퍼 회로(206)와, 제어 신호 버퍼 회로(207)와, 클럭 버퍼 회로(208)와, 4 개의 메모리 어레이 뱅크(209, 210, 211, 212)와, 데이터의 입출력을 행하는 입출력 버퍼 회로(213)와, 모드 레지스터 회로(214)를 갖고 각 메모리 어레이 뱅크(209∼212) 및 입출력 버퍼 회로(213)의 제어를 행하는 제어 회로(215)를 구비하고 있다.

상기 내부 전원 강압 회로(201)는, 전원 단자 Vcc로부터 공급되는 외부로부터의 전원 전압을 강압하여 내부 전원 전압 int.Vcc을 생성해서, SDRAM(200)의 각 내부 회로에 공급하는 것으로, 기준 전압 발생 회로(204)로부터 입력되는 기준 전압 Vref에 의해 내부 전원 전압 int.Vcc의 전압값이 결정된다. 즉, 내부 전원 강압 회로(201)는, 기준 전압 발생 회로(204)로부터 입력된 기준 전압 Vref로 되도록 내부 전원 전압 int.Vcc의 전압값을 제어하여 출력한다. 기판 전압 발생 회로(202)는, 반도체 기판의 바이어스 전압을 생성하여 출력하고, 반도체 기판에 네가티브의 기판 전압 Vbb를 인가한다. 승압 전압 발생 회로(203)는, 전원 단자 Vcc로부터 공급되는 외부로부터의 전원 전압을 승압하여 승압 전압 Vpp를 생성해서, 각 메모리 어레이 뱅크(209∼212)에 공급한다.

상기 어드레스 버퍼 회로(206)는, 외부로부터 어드레스 신호가 입력되는 어드레스 신호 입력 단자, 예를 들면, 뱅크 선택 신호가 입력되는 BA0, BA1 단자, 어드레스 신호가 입력되는 A0∼A11 단자에 접속된다. 또한, 제어 신호 버퍼 회로(207)는, 외부로부터 제어 신호가 입력되는 각 제어 신호 입력 단자에 각각 접속되는데, 예를 들면 칩 선택 신호가 입력되는 /CS 단자, 행 어드레스 스트로브 신호가 입력되는 /RAS 단자, 열 어드레스 스트로브 신호가 입력되는 /CAS 단자, 기록 인에이블 신호가 입력되는 /WE 단자 및 입출력 마스크 신호가 입력되는 DQM 단자에 접속된다.

상기 클럭 버퍼 회로(208)는, 외부로부터 입력되는 클럭 신호로부터 내부 클럭 신호를 생성하여 출력하는 것으로, 어드레스 버퍼 회로(206), 제어 신호 버퍼 회로(207), 입출력 버퍼 회로(213) 및 제어 회로(215)에 접속된다. 또한, 클럭 버퍼 회로(208)는, 외부로부터의 클럭 신호가 입력되는 CLK 단자 및 클럭 인에이블 신호가 입력되는 CKE 단자에 접속된다.

상기 제어 회로(215)는, 각 메모리 어레이 뱅크(209∼212)에 각각 접속되고, 또한 어드레스 버퍼 회로(206), 제어 신호 버퍼 회로(207) 및 입출력 버퍼 회로(213)에 접속된다. 또한, 상기 모드 레지스터 회로(214)는, 어드레스 신호 입력 단자로부터 입력되는 어드레스 신호로부터 버스트 길이를 판정할 때에 제어 회로(215)에 의해 사용된다.

상기와 같은 구성에 있어서, SDRAM(200)이 버스트 길이 1, 2, 4, 8로 변경할 수 있는 것으로 가정한다. 제어 회로(215)는, 예를 들면 /CS 단자, /RAS 단자, /CAS 단자 및 /WE 단자가 모두 「L」레벨로 되면, 모드 레지스터 회로(214)에 세트 신호를 출력하고, 모드 레지스터 회로(214)는 이 세트 신호를 수신하여 어드레스 버퍼 회로(206)로부터 입력된 어드레스 신호 중, 버스트 길이를 나타내는 소정의 복수의 신호를 각각 래치한다. 제어 회로(215)는, 모드 레지스터 회로(214)에 래치된 신호 레벨을 참조하여, 버스트 전송 동작을 행할 경우의 버스트 길이를 제어한다.

그러나, 상기 내부 전원 강압 회로(201) 및 승압 전압 발생 회로(203)에 있어서는, 버스트 길이가 짧을 때보다도 버스트 길이가 길 때에 소비되는 전류량이 증가하기 때문에, 출력 전압인 내부 전원 전압 int.Vcc 및 승압 전압 Vpp가 크게 저하된다고 하는 문제가 있었다. 또한, 기판 전압 발생 회로(202)에 있어서는, 버스트 길이가 짧을 때보다도 버스트 길이가 길 때에 출력 전압인 네가티브의 기판 전압 Vbb가 상승하기 쉽다고 하는 문제가 있었다.

따라서, 본 발명은 상기한 문제를 해결하기 위해 이루어진 것으로, 그 목적은, 버스트 길이에 의해 변동하지 않는 안정된 출력 전압을 내부 회로에 공급할 수 있는 내부 전원 회로를 구비하며, 버스트 모드로 동작하는 반도체 집적 회로를 제공하는 데에 있다.

도 1은 본 발명의 실시예 1에 따른 반도체 집적 회로의 예를 도시한 개략적인 블럭도,

도 2는 도 1에 도시한 모드 레지스터 회로(19)의 상세한 회로도,

도 3은 도 1에 도시한 내부 전원 강압 회로(2)의 상세한 회로도,

도 4는 본 발명의 실시예 1에 따른 반도체 집적 회로의 변형예를 도시한 회로도,

도 5는 본 발명의 실시예 2에 따른 반도체 집적 회로의 예를 도시한 개략적인 블럭도,

도 6은 도 5에 도시한 내부 전원 강압 회로(51)의 상세한 회로도,

도 7은 본 발명의 실시예 3에 따른 반도체 집적 회로의 예를 도시한 개략적인 블럭도,

도 8은 도 7에 도시한 내부 전원 강압 회로(71)의 회로예를 도시한 도면,

도 9는 본 발명의 실시예 4에 따른 반도체 집적 회로의 예를 도시한 개략적인 블럭도,

도 10은 도 9에 도시한 내부 전원 강압 회로(91)의 회로예를 도시한 도면,

도 11은 본 발명의 실시예 5에 따른 반도체 집적 회로의 예를 도시한 개략적인 블럭도,

도 12는 도 11에 도시한 기판 전압 발생 회로(111)의 회로예를 도시한 도면,

도 13은 본 발명의 실시예 6에 따른 반도체 집적 회로의 예를 도시한 개략적인 블럭도,

도 14는 도 13에 도시한 승압 전압 발생 회로(131)의 회로예를 도시한 도면,

도 15는 버스트 모드로 동작하는 64Mbit×8의 동기 DRAM의 종래예를 도시한 개략적인 블럭도.

도면의 주요 부분에 대한 부호의 설명

1,55,75,95,115,135 : SDRAM 2,51,71,91 : 내부 전원 강압 회로

5 : 기준 전압 발생 회로

10,54,74,92,114,134 : 내부 전원 회로

19 : 모드 레지스터 회로

41,42,49,103,104,121,122,123,144,145 : p 채널형 MOS 트랜지스터

43,44,46,47,61,124,125,141,142,143 : n 채널형 MOS 트랜지스터

45,82,102 : 차동 증폭 회로 48,64 : 이득 제어 회로

52,112 : 제 1 전압 발생 회로 53,113 : 제 2 전압 발생 회로

62,63,83,84,105,126,127,146,147 : 전송 게이트

72 : 제 1 기준 전압 발생 회로 73 : 제 2 기준 전압 발생 회로

81,101 : 정전류원 85 : 기준 전압 전환 회로

106 : 출력 회로 111 : 기판 전압 발생 회로

128 : 기판 전압 검출 회로 129,150 : 차지 펌프 회로

131 : 승압 전압 발생 회로 132 : 제 3 전압 발생 회로

133 : 제 4 전압 발생 회로 148 : 콘덴서

149 : 승압 전압 검출 회로

전술한 목적을 달성하기 위해, 본 발명의 실시예 1에 관한 반도체 집적 회로는, 버스트 모드로 동작하는 반도체 집적 회로에 있어서, 소정의 기준 전압에 기초하여 외부로부터의 전원 전압을 강압해 내부 전원 전압을 생성하여 출력하는 내부 전원 강압부와, 외부로부터 입력되는 어드레스 데이터로부터 버스트 길이를 판정하는 버스트 길이 판정부를 구비하고, 상기 내부 전원 강압부는, 버스트 길이 판정부에서 판정된 버스트 길이가 길수록 내부 전원 전압의 저하에 대한 출력 전류의 증가 속도를 고속으로 하는 것이다.

본 발명의 실시예 2에 관한 반도체 집적 회로는, 버스트 모드로 동작하는 반도체 집적 회로에 있어서, 서로 다른 복수의 기준 전압을 생성하여 출력하는 기준 전압 발생부와, 이 기준 전압 발생부로부터 입력되는 기준 전압을 선택하여, 이 선택된 기준 전압에 기초해 외부로부터의 전원 전압을 강압하여 내부 전원 전압을 생성하여 출력하는 내부 전원 강압부와, 외부로부터 입력되는 어드레스 데이터로부터 버스트 길이를 판정하는 버스트 길이 판정부를 구비하고, 상기 내부 전원 강압부는, 버스트 길이 판정부에서 판정된 버스트 길이가 길수록 큰 기준 전압을 선택하여, 내부 전원 전압의 저하를 보상한다.

본 발명의 실시예 3에 관한 반도체 집적 회로는, 버스트 모드로 동작하는 반도체 집적 회로에 있어서, 소정의 기준 전압에 기초하여 외부로부터의 전원 전압을 강압하여 내부 전원 전압을 생성하여 출력하는 내부 전원 강압부와, 외부로부터 입력되는 어드레스 데이터로부터 버스트 길이를 판정하는 버스트 길이 판정부를 구비하고, 상기 내부 전원 강압부는, 버스트 길이 판정부에서 판정된 버스트 길이가 길수록 출력 전류 공급 능력을 증가시키는 것이다.

본 발명의 실시예 4에 관한 반도체 집적 회로는, 버스트 모드로 동작하는 반도체 집적 회로에 있어서, 반도체 기판의 바이어스 전압을 생성하여 출력하고 반도체 기판에 기판 전압을 인가하는 기판 전압 발생부와, 외부로부터 입력되는 어드레스 데이터로부터 버스트 길이를 판정하는 버스트 길이 판정부를 구비하고, 상기 기판 전압 발생부는, 버스트 길이 판정부에서 판정된 버스트 길이가 길수록 기판 전압의 상승에 대한 응답성을 향상시켜, 기판 전압의 상승을 검출하는 속도를 고속으로 하는 것이다.

본 발명의 실시예 5에 관한 반도체 집적 회로는, 버스트 모드로 동작하는 반도체 집적 회로에 있어서, 외부로부터의 전원 전압을 승압시켜 승압 전압을 생성하여 출력하는 승압 전압 발생부와, 외부로부터 입력되는 어드레스 데이터로부터 버스트 길이를 판정하는 버스트 길이 판정부를 구비하고, 상기 승압 전압 발생부는, 버스트 길이 판정부에서 판정된 버스트 길이가 길수록 승압 전압의 저하에 대한 응답성을 향상시켜, 승압 전압의 저하를 검출하는 속도를 고속으로 하는 것이다.

다음에, 도면에 도시한 실시예에 근거하여 본 발명을 상세히 설명한다.

(실시예 1)

도 1은 본 발명의 실시예 1에 따른 반도체 집적 회로의 예를 도시한 개략적인 블럭도로서, 버스트 모드로 동작하는 64Mbit×8의 동기 DRAM을 예로 들어 도시하고 있다. 또한, 도 1에 도시한 동기 DRAM은, 버스트 길이 1, 2, 4, 8로 변경할 수 있는 것으로 한다.

도 1에 있어서, 동기 DRAM(이하, SDRAM이라고 부름)(1)은, 내부 전원 강압 회로(2), 기판 전압 발생 회로(3), 승압 전압 발생 회로(4) 및 기준 전압 Vref를 생성하여 출력하는 기준 전압 발생 회로(5)를 갖는 내부 전원 회로(10)를 구비하고 있다. 또한, SDRAM(1)은, 어드레스 버퍼 회로(11)와, 제어 신호 버퍼 회로(12)와, 클럭 버퍼 회로(13)와, 4개의 메모리 어레이 뱅크(14, 15, 16, 17)와, 데이터의 입출력을 행하는 입출력 버퍼 회로(18)와, 모드 레지스터 회로(19)를 갖고 각 메모리 어레이 뱅크(14∼17) 및 입출력 버퍼 회로(18)를 제어하는 제어 회로(20)를 구비하고 있다. 또한, 상기 내부 전원 강압 회로(2) 및 기준 전압 발생 회로(5)는 내부 전원 강압부를 구성하고, 상기 모드 레지스터 회로(19)는 버스트 길이 판정부를 구성한다.

상기 내부 전원 회로(10)는, 외부로부터 전원이 공급되는 전원 단자 Vcc에 접속되고, 상기 기준 전압 발생 회로(5)는 내부 전원 강압 회로(2)에 접속되며, 내부 전원 강압 회로(2)는 SDRAM(1)의 각 내부 회로에 접속되며 그에 대한 설명은 생략한다. 또한, 상기 기판 전압 발생 회로(3)는, SDRAM(1)이 형성된 반도체 기판에 접속되며 그에 대한 설명은 생략한다. 상기 승압 전압 발생 회로(4)는, 메모리 어레이 뱅크(14∼17)에 각각 접속된다.

상기 어드레스 버퍼 회로(11)에는, 외부로부터의 어드레스 신호가 입력되는 A0∼A11 단자 및 외부로부터 뱅크 선택 신호가 입력되는 BA0 및 BA1 단자가 각각 접속되고, 어드레스 버퍼 회로(11)는 제어 회로(20)에 접속된다. 또한, 상기 제어 신호 버퍼 회로(12)에는, 칩 선택 신호가 입력되는 /CS 단자, 행 어드레스 스트로브 신호가 입력되는 /RAS 단자, 열 어드레스 스트로브 신호가 입력되는 /CAS 단자, 기록 인에이블 신호가 입력되는 /WE 단자 및 입출력 마스크 신호가 입력되는 DQM 단자가 각각 접속되고, 제어 신호 버퍼 회로(12)는 제어 회로(20)에 접속된다.

상기 클럭 버퍼 회로(13)에는, 외부로부터 클럭 신호가 입력되는 CLK 단자 및 외부로부터 입력되는 클럭 인에이블 신호가 입력되는 CKE 단자가 각각 접속되고, 클럭 버퍼 회로(13)는, 어드레스 버퍼 회로(11), 제어 신호 버퍼 회로(12), 입출력 버퍼 회로(18) 및 제어 회로(20)에 각각 접속된다. 또한, 모드 레지스터 회로(19)는 내부 전원 강압 회로(2)에 접속되고, 제어 회로(20)는 각 메모리 어레이 뱅크(14∼17)에 각각 접속되며, 또한 입출력 버퍼 회로(18)에 접속된다. 입출력 버퍼 회로(18)에는, 데이터의 입출력이 행해지는 데이터 입출력 단자 DQ0∼DQ7이 각각 접속된다.

상기 내부 전원 강압 회로(2)는, 전원 단자 Vcc로부터 공급되는 외부로부터의 전원 전압을 강압하여 내부 전원 전압 int.Vcc을 생성해서, SDRAM(1)의 각 내부 회로에 공급하는 것으로, 기준 전압 발생 회로(5)로부터 입력되는 기준 전압 Vref에 의해 내부 전원 전압 int.Vcc의 전압값이 결정된다. 즉, 내부 전원 강압 회로(2)는, 기준 전압 발생 회로(5)로부터 입력된 기준 전압 Vref로 되도록 내부 전원 전압 int.Vcc의 전압값을 제어하여 출력한다. 기판 전압 발생 회로(3)는 반도체 기판의 바이어스 전압을 생성하여 출력하고, 반도체 기판에 네가티브의 기판 전압 Vbb를 인가하는 것이다. 승압 전압 발생 회로(4)는, 전원 단자 Vcc로부터 공급되는 외부 전원 전압을 승압시켜 승압 전압 Vpp를 생성하고, 각 메모리 어레이 뱅크(14∼17)에 각각 공급한다.

상기 클럭 버퍼 회로(13)는, 외부로부터 입력되는 클럭 신호로부터 내부 클럭 신호를 생성하여 출력하는 것으로, 어드레스 버퍼 회로(11), 제어 신호 버퍼 회로(12), 입출력 버퍼 회로(18) 및 제어 회로(20)는, 클럭 버퍼 회로(13)로부터 입력되는 내부 클럭 신호에 기초하여 동작한다. 제어 회로(20)는, 어드레스 신호 입력 단자로부터 입력되는 어드레스 신호로부터 버스트 길이를 판정할 때에 모드 레지스터 회로(19)를 사용한다.

상기 제어 회로(20)는, 예를 들면 /CS 단자, /RAS 단자, /CAS 단자 및 /WE 단자가 모두 「L」 레벨로 되면, 모드 레지스터 회로(19)에 세트 신호를 출력하고, 모드 레지스터 회로(19)는 이 세트 신호를 수신하여, 어드레스 버퍼 회로(11)로부터 입력된 어드레스 신호 중, 버스트 길이를 나타내는 소정의 복수의 신호를 각각 래치한다. 제어 회로(20)는, 모드 레지스터 회로(19)에 의해 래치된 신호 레벨을 참조하여, 버스트 전송 동작을 행할 경우의 버스트 길이를 제어한다. 또한, 상기 내부 전원 강압 회로(2)는, 모드 레지스터 회로(19)로부터 출력되는 버스트 길이를 나타내는 신호에 따라 전류 공급 능력을 전환한다.

도 2는 모드 레지스터 회로(19)의 회로예를 도시한 도면이다.

도 2에 있어서, 모드 레지스터 회로(19)는, 3 개의 레지스터 회로(31, 32, 33)로 형성되어 있고, 각 레지스터 회로(31∼33)의 구성은 각각 동일하므로, 레지스터 회로(32)를 예로 들어 설명한다. 레지스터 회로(32)는, 3 상태 인버터 회로(35)와 3개의 인버터 회로(36, 37, 38)로 형성되어 있다.

3 상태 인버터 회로(35)는, 반전 제어 입력(35a)과 비반전 제어 입력(35b)으로 이루어진 2개의 제어 신호를 입력으로 하여, 반전 제어 입력(35a)에 「L」 레벨 신호가 입력됨과 동시에, 비반전 제어 입력(35b)에 「H」 레벨 신호가 입력되면, 인버터 회로로서 동작한다. 또한, 3 상태 인버터 회로(35)는, 반전 제어 입력(35a)에 「H」 레벨 신호가 입력되든가 또는 비반전 제어 입력(35b)에 「L」 레벨 신호가 입력되면, 출력은 고(高)임피던스 상태로 된다.

3 상태 인버터 회로(35)의 입력은 레지스터 회로(32)의 입력으로 되는데, 그 입력에는, 어드레스 입력 단자로부터 어드레스 버퍼 회로(11)를 거쳐 입력된 어드레스 신호 중, 어드레스 입력 단자 A1에 입력된 신호가 제어 회로(20)로부터 입력된다. 또한, 인버터 회로(36, 37)는 래치 회로를 형성하고, 인버터 회로(36)의 출력과 인버터 회로(37)의 입력의 접속부가 3 상태 인버터 회로(35)의 출력에 접속된다. 인버터 회로(36)의 입력과 인버터 회로(37)의 출력의 접속부는, 레지스터 회로(32)의 비반전 출력 MA1로 됨과 동시에, 인버터 회로(38)의 입력이 접속되어, 인버터 회로(38)의 출력이 레지스터 회로(32)의 반전 출력 /MA1을 형성한다.

제어 회로(20)는, 레지스터 회로(32)를 세트할 때, 예를 들면 /CS 단자, /RAS 단자, /CAS 단자 및 /WE 단자가 모두 「L」 레벨로 되었을 때, 3 상태 인버터 회로(35)의 비반전 제어 입력(35b)에 「H」 레벨의 원펄스 신호(one pulse signal)인 모드 레지스터 세트 신호 MRSET를 출력하고, 반전 제어 입력(35a)에 모드 레지스터 세트 신호 MRSET의 반전 신호 /MRSET를 출력한다. 따라서, 3 상태 인버터 회로(35)는, 모드 레지스터 세트 신호 MRSET 및 그 반전 신호 /MRSET가 입력되어 있는 기간 동안 인버터 회로로서 동작한다.

마찬가지로, 레지스터 회로(31)의 입력으로 되는 3 상태 인버터 회로의 입력에는, 어드레스 입력 단자로부터 어드레스 버퍼 회로(11)를 거쳐 입력된 어드레스 신호 중, 어드레스 입력 단자 A0에 입력된 신호가 입력되고, 레지스터 회로(33)의 입력으로 되는 3 상태 인버터 회로의 입력에는, 어드레스 입력 단자로부터 어드레스 버퍼 회로(11)를 거쳐 입력된 어드레스 신호 중, 어드레스 입력 단자 A2에 입력된 신호가 입력된다.

제어 회로(20)는, 모드 레지스터 회로(19)를 세트할 경우, 레지스터 회로(31∼33)의 각 3 상태 인버터 회로의 비반전 제어 입력에 상기 모드 레지스터 세트 신호 MRSET를 각각 출력함과 동시에, 각 3 상태 인버터 회로의 반전 제어 입력에 모드 레지스터 세트 신호 MRSET의 반전 신호 /MRSET를 각각 출력한다. 이렇게 해서, 레지스터 회로(31)의 래치 회로에는 어드레스 입력 단자 A0에 입력된 1 비트 데이터가, 레지스터 회로(32)의 래치 회로에는 어드레스 입력 단자 A1에 입력된 1 비트 데이터가, 레지스터 회로(33)의 래치 회로에는 어드레스 입력 단자 A2에 입력된 1 비트 데이터가 각각 래치된다.

또한, 레지스터 회로(31)에 있어서의 비반전 출력을 MA0, 반전 출력을 /MA0으로 하고, 레지스터 회로(33)에 있어서의 비반전 출력을 MA2, 반전 출력을 /MA2로 하면, 제어 회로(20)는 하기 표 1을 이용하여, MA0∼MA2의 값으로부터 버스트 전송 동작시의 버스트 길이를 제어한다.

버스트 길이	MA0	MA1	MA2
1	0	0	0
2	1	0	0
4	0	1	0
8	1	1	0
미사용	0	0	1
	1	0	1
	0	1	1
	1	1	1

여기에서, 상기 표 1로부터, MA1의 값이 「L」 레벨(즉, 「0」)일 경우 버스트 길이는 1 또는 2이고, MA1의 값이 「H」 레벨(즉, 「1」)일 경우에는 버스트 길이는 4 또는 8이다. 따라서, MA1 및 /MA1의 값을 이용하여, 버스트 길이가 1 또는 2일 경우와, 버스트 길이가 4 또는 8일 경우에 내부 전원 강압 회로(2)의 전류 공급 능력을 전환하도록 한다.

도 3은 내부 전원 강압 회로(2)의 상세한 회로도이다.

도 3에 있어서, 내부 전원 강압 회로(2)는 2개의 p 채널형 MOS 트랜지스터(41, 42) 및 2개의 n 채널형 MOS 트랜지스터(43, 44)로 형성된 차동 증폭 회로(45)와, 2개의 n 채널형 MOS 트랜지스터(46, 47)로 형성되어 차동 증폭 회로(45)의 이득을 제어하는 이득 제어 회로(48)와, 출력 회로를 형성하는 p 채널형 MOS 트랜지스터(49)로 이루어진다. 또한, 상기 차동 증폭 회로(45)는 차동 증폭 회로부를, 상기 이득 제어 회로(48)는 이득 제어부를, p 채널형 MOS 트랜지스터(49)는 출력 회로부를 각각 구성한다.

차동 증폭 회로(45)에 있어서, p 채널형 MOS 트랜지스터(41) 및 (42)의 각 게이트는 접속되는데, 그 접속부는 p 채널형 MOS 트랜지스터(41)의 드레인에 접속된다. 또한, p 채널형 MOS 트랜지스터(41, 42)의 각 소스는 각각 전원 단자 Vcc에 접속된다. 또한, p 채널형 M0S 트랜지스터(41)의 드레인은 n 채널형 MOS 트랜지스터(43)의 드레인에 접속되고, p 채널형 MOS 트랜지스터(42)의 드레인은 n 채널형 MOS 트랜지스터(44)의 드레인에 접속되며, 그 접속부는 p 채널형 MOS 트랜지스터(49)의 게이트에 접속된다.

n 채널형 MOS 트랜지스터(43)의 게이트에는, 내부 전원 강압 회로(2)로부터 출력되는 내부 전원 전압 int.Vcc가 입력되고, n 채널형 M0S 트랜지스터(44)의 게이트는 기준 전압 발생 회로(5)에 접속되어, 기준 전압 Vref가 입력된다. n 채널형 MOS 트랜지스터(43, 44)의 각 소스는 접속되고, 그 접속부는 이득 제어 회로(48)에서의 n 채널형 MOS 트랜지스터(46, 47)의 각 드레인 접속부에 접속된다.

n 채널형 MOS 트랜지스터(46, 47)의 각 소스는 접속되어 접지된다. n 채널형 MOS 트랜지스터(46, 47)의 각 게이트는 각각 모드 레지스터 회로(19)에 접속되어, n 채널형 MOS 트랜지스터(46)의 게이트는 레지스터 회로(32)의 비반전 출력 MA1에 접속되고, n 채널형 MOS 트랜지스터(47)의 게이트는 레지스터 회로(19)의 반전 출력 /MA1에 접속된다. 또한, p 채널형 MOS 트랜지스터(49)의 소스는 전원 단자 Vcc에 접속되고, p 채널형 MOS 트랜지스터(49)의 드레인은 내부 전원 강압 회로(2)의 출력부를 이루고, p 채널형 MOS 트랜지스터(49)의 드레인으로부터 내부 전원 전압 int.Vcc가 출력된다.

상기와 같은 구성에 있어서, 이득 제어 회로(48)를 형성하는 n 채널형 MOS 트랜지스터(46) 및 (47)는 게이트의 사이즈가 서로 다르게 형성되어 있는데, n 채널형 MOS 트랜지스터(46)의 경우에는 n 채널형 MOS 트랜지스터(47)보다 큰 전류가 흐르도록 형성되어 있다. 즉, n 채널형 MOS 트랜지스터(47)는, n 채널형 MOS 트랜지스터(46)보다도 게이트 폭이 좁게 형성되든가 또는 게이트 길이가 길게 형성되어 있다.

이와 같이 함으로써, 버스트 길이가 1 또는 2일 경우에는, 모드 레지스터 회로(19)의 비반전 출력 MA1은 「L」 레벨로 됨과 동시에, 모드 레지스터 회로(19)의 반전 출력 /MA1은 「H」 레벨로 되고, n 채널형 MOS 트랜지스터(46)가 오프 상태로 됨과 동시에 n 채널형 MOS 트랜지스터(47)가 온 상태가 됨으로써, n 채널형 MOS 트랜지스터(47)에 드레인 전류 id12가 흐르게 된다. 다음으로, 버스트 길이가 4 또는 8일 경우에는, 모드 레지스터 회로(19)의 비반전 출력 MA1은 「H」 레벨로 됨과 동시에, 모드 레지스터 회로(19)의 반전 출력 /MA1은 「L」 레벨로 되고, n 채널형 MOS 트랜지스터(46)가 온 상태로 됨과 동시에 n 채널형 MOS 트랜지스터(47)가 오프 상태로 됨으로써, n 채널형 MOS 트랜지스터(46)에 드레인 전류 id48가 흐르게 된다.

여기에서, n 채널형 MOS 트랜지스터(46)는, n 채널형 MOS 트랜지스터(47)보다도 큰 전류가 흐르도록 형성되어 있기 때문에 id48〉id12로 된다. 즉, 상기 n 채널형 MOS 트랜지스터(47)가 온 상태로 되었을 때보다도, n 채널형 MOS 트랜지스터(46)가 온 상태로 되었을 때 차동 증폭 회로(45)에 흐르는 전류가 많아진다.

상기 차동 증폭 회로(45)에 흐르는 전류가 많을수록, 차동 증폭 회로(45)의 이득이 커져 응답성이 향상되므로, 내부 전원 전압 int.Vcc의 저하에 대하여 p 채널형 MOS 트랜지스터(49)의 게이트 전압을 단시간에 저하시킬 수 있다. 또한, p 채널형 MOS 트랜지스터(49)는 게이트 전압이 낮아지면 흐르는 전류가 많아지게 된다. 따라서, 버스트 길이가 1 또는 2인 경우보다도 버스트 길이가 4 또는 8인 경우가, 내부 전원 전압 int.Vcc의 저하에 대하여 단시간에 많은 전류를 공급할 수 있어, 내부 전원 전압 int.Vcc의 저하를 방지할 수 있다.

한편, 도 3에서는, n 채널형 MOS 트랜지스터(47)의 게이트를 모드 레지스터 회로(19)의 반전 출력 /MA1에 접속하였으나, 실시예 1에 있어서의 변형예로서, 도 4에 도시한 바와 같이, n 채널형 MOS 트랜지스터(47)의 게이트를 반전 출력 /MA1에 접속하지 않고 전원 단자 Vcc에 접속하는 등, 항상 「H」 레벨로 되도록 하여, n 채널형 MOS 트랜지스터(47)를 항상 온 상태가 되도록 하더라도 무방하다. 이와 같이 함으로써, 버스트 길이가 1 또는 2일 경우에는, n 채널형 MOS 트랜지스터(47)만이 온 상태로 되고, 버스트 길이가 4 또는 8일 경우에는, n 채널형 MOS 트랜지스터(46) 및 (47)이 온 상태로 된다. 따라서, 버스트 길이가 1 또는 2인 경우보다도 버스트 길이가 4 또는 8인 경우가 차동 증폭 회로(45)에 흐르는 전류가 많아지기 때문에, 도 3에 도시한 경우와 동일한 효과를 얻을 수 있다.

이와 같이, 본 발명의 실시예 1에 따른 반도체 집적 회로는, 내부 전원 강압 회로(2)의 차동 증폭 회로(45)에 있어서, 버스트 길이에 따라 이득을 바꾸어 응답성을 변경하도록 하였다. 즉, 내부 전원 강압 회로(2)에 있어서, 버스트 길이가 4 또는 8인 경우에는, 버스트 길이가 1 또는 2인 경우보다도 차동 증폭 회로(45)의 이득이 커지도록 하여 응답성을 향상시켰다. 이러한 점에서, 내부 전원 강압 회로(2)는, 버스트 길이가 4 또는 8인 경우에, 내부 전원 전압 int.Vcc의 저하에 대하여 단시간에 많은 전류를 공급할 수 있기 때문에, 버스트 길이가 긴 경우에 발생하는 내부 전원 전압 int.Vcc의 저하를 방지할 수 있다. 또한, 버스트 길이가 짧은 경우에는, 차동 증폭 회로(45)의 소비 전류를 줄일 수 있어, SDRAM에서의 소비 전류를 저하시킬 수 있다.

(실시예 2)

상기 실시예 1에 있어서는, 이득 제어 회로(48)를 2 개의 n 채널형 MOS 트랜지스터(46) 및 (47)로 형성하고, 이 2개의 n 채널형 MOS 트랜지스터(46) 및 (47)을 이용하여, 버스트 길이가 1 또는 2인 경우와 버스트 길이가 4 또는 8인 경우에, 차동 증폭 회로(45)에 흐르는 전류를 변경함으로써, 차동 증폭 회로(45)의 이득을 바꾸어 응답성을 변경하도록 하였는데, 실시예 2에서는 차동 증폭 회로(45)에 흐르는 전류를 1 개의 n 채널형 M0S 트랜지스터로 제어하도록 해도 무방하며, 이와 같이 한 것을 본 발명의 실시예 2로 한다.

도 5는, 본 발명의 실시예 2에 따른 반도체 집적 회로의 예를 도시한 개략적인 블럭도로서, 버스트 모드로 동작하는 64Mbit×8의 동기 DRAM을 예로 들어 도시하고 있다. 또한, 도 5에 있어서, 상기 도 1과 동일한 부분은 동일 부호로 나타내고, 여기서는 그에 대한 설명은 생략하며, 도 1과의 상위점만을 설명한다. 또한, 도 5에 도시한 SDRAM은, 버스트 길이 1, 2, 4, 8로 변경할 수 있는 것으로 한다.

도 5에 있어서의 도 1과의 상위점은, 도 1의 내부 전원 강압 회로(2)에서의 회로 구성을 변경함으로써 내부 전원 강압 회로(51)로 함과 동시에, 제 1 전압 발생 회로(52) 및 제 2 전압 발생 회로(53)를 추가한 점이고, 도 1의 내부 전원 회로(10)가 내부 전원 강압 회로(51), 기판 전압 발생 회로(3), 승압 전압 발생 회로(4), 기준 전압 발생 회로(5), 제 1 전압 발생 회로(52) 및 제 2 전압 발생 회로(53)를 구비함으로써, 도 1의 내부 전원 회로(10)를 내부 전원 회로(54)로 하고, 이에 따라 도 1의 SDRAM(1)을 SDRAM(55)으로 한 점이다. 상기 내부 전원 강압 회로(51)는 내부 전원 강압부를 구성한다.

도 5에 있어서, SDRAM(55)는, 내부 전원 강압 회로(51), 기판 전압 발생 회로(3), 승압 전압 발생 회로(4), 기준 전압 발생 회로(5), 소정의 전압 Va12를 생성 출력하는 제 1 전압 발생 회로(52) 및 소정의 전압 Va48을 생성 출력하는 제 2 전압 발생 회로(53)를 갖는 내부 전원 회로(54)를 구비하고 있다. 또한, SDRAM(55)은, 어드레스 버퍼 회로(11)와, 제어 신호 버퍼 회로(12)와, 클럭 버퍼 회로(13)와, 4개의 메모리 어레이 뱅크(14, 15, 16, 17)와, 데이터의 입출력을 행하는 입출력 버퍼 회로(18)와, 모드 레지스터 회로(19)를 갖고 각 메모리 어레이 뱅크(14∼17) 및 입출력 버퍼 회로(18)를 제어하는 제어 회로(20)를 구비하고 있다.

상기 내부 전원 회로(54)는 외부로부터 전원이 공급되는 전원 단자 Vcc에 접속되고, 상기 기준 전압 발생 회로(5), 제 1 전압 발생 회로(52) 및 제 2 전압 발생 회로(53)는 각각 내부 전원 강압 회로(51)에 접속되며, 내부 전원 강압 회로(51)는 SDRAM(55)의 각 내부 회로에 접속되는데 그에 대한 설명은 생략한다. 또한, 모드 레지스터 회로(19)는 내부 전원 강압 회로(51)에 접속된다.

상기 내부 전원 강압 회로(51)는, 전원 단자 Vcc로부터 공급되는 외부로부터의 전원 전압을 강압해 내부 전원 전압 int.Vcc을 생성해서, SDRAM(55)의 각 내부 회로에 공급하는 것으로, 기준 전압 발생 회로(5)로부터 입력되는 기준 전압 Vref에 의해 내부 전원 전압 int.Vcc의 전압값이 결정된다. 즉, 내부 전원 강압 회로(51)는, 기준 전압 발생 회로(5)로부터 입력된 기준 전압 Vref로 되도록 내부 전원 전압 int.Vcc의 전압값을 제어하여 출력한다. 내부 전원 강압 회로(51)는, 모드 레지스터 회로(19)로부터 출력되는 버스트 길이를 나타내는 신호에 따라 전류 공급 능력을 전환한다.

도 6은, 내부 전원 강압 회로(51)의 회로예를 도시한 도면이다. 또한, 도 6에 있어서, 도 3과 동일 부분은 동일 부호로 나타내고, 여기에서는 그에 대한 설명은 생략하며, 도 3과의 상위점만을 설명한다.

도 6에 있어서의 도 3과의 상위점은, 이득 제어 회로(48)를, n 채널형 MOS 트랜지스터(61), 2개의 전송 게이트(62, 63)로 형성한 것으로, 도 3의 이득 제어 회로(48)를 이득 제어 회로(64)로 한 점이다. 또, 상기 이득 제어 회로(64), 제 1 전압 발생 회로(52) 및 제 2 전압 발생 회로(53)는 이득 제어부를 구성하고, 상기 전송 게이트(62, 63)는 게이트 전압 제어 회로를 구성한다.

도 6에 있어서, 내부 전원 강압 회로(51)는, 차동 증폭 회로(45)와, n 채널형 MOS 트랜지스터(61), 전송 게이트(62) 및 (63)으로 형성되고, 차동 증폭 회로(45)의 이득을 제어하는 이득 제어 회로(64)와, 출력 회로를 형성하는 p 채널형 MOS 트랜지스터(49)로 구성된다.

n 채널형 MOS 트랜지스터(43) 및 (44)의 각 소스는 접속되고, 해당 접속부는 n 채널형 MOS 트랜지스터(61)의 드레인에 접속되며, n 채널형 MOS 트랜지스터(61)의 소스는 접지된다. n 채널형 MOS 트랜지스터(61)의 게이트는 전송 게이트(62) 및 (63)의 각 출력이 각각 접속되고, 전송 게이트(62)의 입력은 제 1 전압 발생 회로(52)에 접속되며, 전송 게이트(63)의 입력은 제 2 전압 발생 회로(53)에 접속된다.

전송 게이트(62)를 형성하는 p 채널형 MOS 트랜지스터의 게이트 및 전송 게이트(63)를 형성하는 n 채널형 MOS 트랜지스터의 게이트는, 모드 레지스터 회로(19)의 비반전 출력 MA1에 각각 접속되고, 전송 게이트(62)를 형성하는 n 채널형 MOS 트랜지스터의 게이트 및 전송 게이트(63)를 형성하는 p 채널형 MOS 트랜지스터의 게이트는 모드 레지스터 회로(19)의 반전 출력 /MA1에 각각 접속된다.

상기와 같은 구성에 있어서, 전송 게이트(62)의 입력에는, 제 1 전압 발생 회로(52)로부터 입력된 소정의 전압 Va12가 입력되고, 전송 게이트(63)의 입력에는, 제 2 전압 발생 회로(53)로부터 입력된 소정의 전압 Va48이 입력된다. 이들 소정의 전압 Va12과 Va48는, Va48〉Va12의 관계를 갖는다. 버스트 길이가 1 또는 2인 경우, 비반전 출력 MA1은 「L」 레벨이고 반전 출력 /MA1은 「H」 레벨이다. 따라서, 전송 게이트(62)는 온 상태, 즉 도통 상태로 되고, 전송 게이트(63)는 오프 상태, 즉 비도통 상태로 된다. 이 때문에, n 채널형 MOS 트랜지스터(61)의 게이트에는 소정의 전압 Va12가 입력된다.

한편, 버스트 길이가 4 또는 8인 경우, 비반전 출력 MA1은 「H」 레벨이고 반전 출력 /MA1은 「L」 레벨이다. 따라서, 전송 게이트(62)는 오프하여 비도통 상태로 되고, 전송 게이트(63)는 온하여 도통 상태로 된다. 이 때문에, n 채널형 MOS 트랜지스터(61)의 게이트에는 소정의 전압 Va48이 입력된다. 상기한 바와 같이 Va48〉Va12라는 관계로부터, 버스트 길이가 1 또는 2인 경우보다도 버스트 길이가 4 또는 8인 경우가, n 채널형 MOS 트랜지스터(61)의 게이트에 입력되는 전압이 높아, 즉 n 채널형 MOS 트랜지스터(61)의 드레인 전류가 증대하여, 차동 증폭 회로(45)에 흐르는 전류가 많아지게 된다.

상기 차동 증폭 회로(45)에 흐르는 전류가 많을수록, 차동 증폭 회로(45)의 이득이 커져서 응답성이 향상됨으로써, 내부 전원 전압 int.Vcc의 저하에 대하여 p 채널형 MOS 트랜지스터(49)의 게이트 전압을 단시간에 저하시킬 수 있다. 또한, p 채널형 MOS 트랜지스터(49)는, 게이트 전압이 낮아지면 흐르는 전류가 많아지게 된다. 이러한 점에서, 버스트 길이가 1 또는 2인 경우보다도 버스트 길이가 4 또는 8인 경우가, 내부 전원 전압 int.Vcc의 저하에 대하여 단시간에 많은 전류를 공급할 수 있어, 내부 전원 전압 int.Vcc의 저하를 방지할 수 있다.

이와 같이, 본 발명의 실시예 2에 따른 반도체 집적 회로는, 내부 전원 강압 회로(2)의 차동 증폭 회로(45)에 있어서, 버스트 길이에 따라 이득을 변경하여 응답성을 변경하도록 하였다. 즉, 내부 전원 강압 회로(2)에 있어서, 버스트 길이가 4 또는 8인 경우에는, 버스트 길이가 1 또는 2인 경우보다도 차동 증폭 회로(45)의 이득이 커지도록 하여 응답성을 향상시켰다. 따라서, 내부 전원 강압 회로(2)는, 버스트 길이가 4 또는 8인 경우에 있어서, 내부 전원 전압 int.Vcc의 저하에 대하여 단시간에 많은 전류를 공급할 수 있기 때문에, 버스트 길이가 긴 경우에 발생하는 내부 전원 전압 int.Vcc의 저하를 방지할 수 있다. 또한, 버스트 길이가 짧은 경우에는, 차동 증폭 회로(45)의 소비 전류를 삭감할 수 있어, SDRAM에서의 소비 전류를 저하시킬 수 있다.

(실시예 3)

상기 실시예 1 및 2에 있어서는, 차동 증폭 회로(45)에 흐르는 전류를 변경함으로써, 차동 증폭 회로(45)의 이득을 변경하여 응답성을 변경하도록 하였으나, 차동 증폭 회로(45)의 n 채널형 MOS 트랜지스터(44)의 게이트에 입력되는 게이트 전압(즉, 기준 전압)을, 버스트 길이가 1 또는 2인 경우와 버스트 길이가 4 또는 8인 경우에 변경함으로써, 버스트 길이가 긴 경우에 발생하는 내부 전원 전압 int.Vcc의 저하를 보상하도록 하더라도 무방하며, 이와 같이 한 것을 본 발명의 실시예 3으로 한다.

도 7은, 본 발명의 실시예 3에 따른 반도체 집적 회로의 예를 도시한 개략적인 블럭도로서, 버스트 모드로 동작하는 64Mbit×8의 SDRAM을 예로 들어 도시하고 있다. 또, 도 7에 있어서, 상기 도 1과 동일한 부분에는 동일 부호로 나타내고, 여기에서는 그에 대한 설명을 생략하며, 도 1과의 상위점만을 설명한다. 또한, 도 7에 도시한 SDRAM은, 버스트 길이 1, 2, 4, 8로 변경할 수 있는 것으로 한다.

도 7에 있어서의 도 1과의 상위점은, 도 1의 기준 전압 발생 회로(5)를 사용하지 않고, 도 1의 내부 전원 강압 회로(2)에 있어서의 회로 구성을 변경함으로써 내부 전원 강압 회로(71)로 함과 동시에, 제 1 기준 전압 발생 회로(72) 및 제 2 기준 전압 발생 회로(73)를 추가한 점이고, 도 1의 내부 전원 회로(10)가 내부 전원 강압 회로(71), 기판 전압 발생 회로(3), 승압 전압 발생 회로(4), 제 1 기준 전압 발생 회로(72) 및 제 2 기준 전압 발생 회로(73)를 갖는다는 점에서, 도 1의 내부 전원 회로(10)를 내부 전원 회로(74)로 하며, 이와 함께, 도 1의 SDRAM(1)을 SDRAM(75)으로 한 점이다. 또한, 상기 내부 전원 강압 회로(71)는 내부 전원 강압부를 구성하고, 상기 제 1 기준 전압 발생 회로(72) 및 제 2 기준 전압 발생 회로(73)는 기준 전압 발생부를 구성한다.

도 7에 있어서, SDRAM(75)은, 내부 전원 강압 회로(71), 기판 전압 발생 회로(3), 승압 전압 발생 회로(4), 기준 전압 Vr12를 생성 출력하는 제 1 기준 전압 발생 회로(72) 및 기준 전압 Vr48을 생성 출력하는 제 2 기준 전압 발생 회로(73)를 갖는 내부 전원 회로(74)를 구비하고 있다. 또한, SDRAM(75)은, 어드레스 버퍼 회로(11)와, 제어 신호 버퍼 회로(12)와, 클럭 버퍼 회로(13)와, 4개의 메모리 어레이 뱅크(14, 15, 16, 17)와, 데이터의 입출력을 행하는 입출력 버퍼 회로(18)와, 모드 레지스터 회로(19)를 갖고 각 메모리 어레이 뱅크(14∼17) 및 입출력 버퍼 회로(18)를 제어하는 제어 회로(20)를 구비하고 있다.

상기 내부 전원 회로(74)는, 외부로부터 전원이 공급되는 전원 단자 Vcc에 접속되고, 상기 제 1 기준 전압 발생 회로(72) 및 제 2 기준 전압 발생 회로(73)는 각각 내부 전원 강압 회로(71)에 접속되며, 내부 전원 강압 회로(71)는 SDRAM(75)의 각 내부 회로에 접속되는데 그 접속은 생략한다. 또한, 모드 레지스터 회로(19)는 내부 전원 강압 회로(71)에 접속된다.

상기 내부 전원 강압 회로(71)는, 전원 단자 Vcc로부터 공급되는 외부로부터의 전원 전압을 강압하여 내부 전원 전압 int.Vcc를 생성하여, SDRAM(75)의 각 내부 회로에 공급하는 것으로, 제 1 기준 전압 발생 회로(72)로부터 입력되는 기준 전압 Vr12 또는 제 2 기준 전압 발생 회로(73)로부터 입력되는 기준 전압 Vr48에 의해 내부 전원 전압 int.Vcc의 전압값이 결정된다. 즉, 내부 전원 강압 회로(71)는, 제 1 기준 전압 발생 회로(72)로부터 입력된 기준 전압 Vr12 또는 제 2 기준 전압 발생 회로(73)로부터 입력된 기준 전압 Vr48로 되도록 내부 전원 전압 int.Vcc의 전압값을 제어하여 출력한다. 내부 전원 강압 회로(71)는, 모드 레지스터 회로(19)로부터 출력되는 버스트 길이를 나타내는 신호에 따라 기준 전압 Vr12 및 Vr48을 전환한다.

도 8은, 내부 전원 강압 회로(71)의 회로예를 도시한 도면이다. 또한, 도 8에 있어서, 도 3과 동일한 부분은 동일 부호로 나타내고, 여기에서는 그 설명을 생략함과 동시에, 도 3과의 상위점만을 설명한다.

도 8에 있어서의 도 3과의 상위점은, 도 3의 이득 제어 회로(48)를 없애고 도 3의 차동 증폭 회로(45)에 정전류원(81)을 추가한 점에서, 도 3의 차동 증폭 회로(45)를 차동 증폭 회로(82)로 하고, 전송 게이트(83) 및 (84)로 구성되는 기준 전압 전환 회로(85)를 추가한 점이다. 또한, 상기 차동 증폭 회로(82)는 차동 증폭 회로부를 구성하고, 상기 기준 전압 전환 회로(85)는 기준 전압 선택부를 구성한다.

도 8에 있어서, 내부 전원 강압 회로(71)는, 차동 증폭 회로(82), 기준 전압 전환 회로(85) 및 출력 회로를 형성하는 p 채널형 MOS 트랜지스터(49)로 구성된다. 차동 증폭 회로(82)는, 2개의 p 채널형 MOS 트랜지스터(41, 42), 2개의 n 채널형 MOS 트랜지스터(43, 44) 및 정전류원(81)으로 형성되고, n 채널형 MOS 트랜지스터(43, 44)의 각 소스의 접속부와 접지 사이에 정전류원(81)이 접속된다. 또한, 기준 전압 전환 회로(85)는, 전송 게이트(83, 84)로 형성되어 있고, 전송 게이트(83, 84)의 각 출력은 n 채널형 MOS 트랜지스터(44)의 게이트에 접속된다. 또한, 전송 게이트(83)의 입력은 제 1 기준 전압 발생 회로(72)에 접속되고, 전송 게이트(84)의 입력은 제 2 기준 전압 발생 회로(73)에 접속된다.

전송 게이트(83)를 형성하는 p 채널형 MOS 트랜지스터의 게이트 및 전송 게이트(84)를 형성하는 n 채널형 MOS 트랜지스터의 게이트는, 모드 레지스터 회로(19)의 비반전 출력 MA1에 접속되고, 전송 게이트(83)를 형성하는 n 채널형 MOS 트랜지스터의 게이트 및 전송 게이트(84)를 형성하는 p 채널형 MOS 트랜지스터의 게이트는 모드 레지스터 회로(19)의 반전 출력 /MA1에 접속된다.

상기와 같은 구성에 있어서, 전송 게이트(83)의 입력에는, 제 1 기준 전압 발생 회로(72)로부터 입력된 기준 전압 Vr12가 입력되고, 전송 게이트(84)의 입력에는, 제 2 기준 전압 발생 회로(73)로부터 입력된 기준 전압 Vr48이 입력된다. 상기 기준 전압 Vr12와 Vr48은 Vr48〉Vr12라는 관계에 있다. 버스트 길이가 1 또는 2인 경우, 비반전 출력 MA1은 「L」 레벨임과 동시에 반전 출력 /MA1은 「H」 레벨이다. 따라서, 전송 게이트(83)는 온하여 도통 상태로 되고, 전송 게이트(84)는 오프하여 비도통 상태로 된다. 이 때문에, n 채널형 MOS 트랜지스터(44)의 게이트에는 기준 전압 Vr12가 입력된다.

한편, 버스트 길이가 4 또는 8인 경우, 비반전 출력 MA1은 「H」 레벨임과 동시에 반전 출력 /MA1은 「L」 레벨이다. 따라서, 전송 게이트(83)는 오프하여 비도통 상태로 되고, 전송 게이트(84)는 온하여 도통 상태로 된다. 이 때문에, n 채널형 MOS 트랜지스터(44)의 게이트에는 기준 전압 Vr48이 입력된다. 상기한 바와 같이 Vr48〉Vr12라는 관계로부터, 버스트 길이가 1 또는 2인 경우보다도 버스트 길이가 4 또는 8인 경우가, n 채널형 MOS 트랜지스터(44)의 게이트에 입력되는 전압이 높아짐으로써, 즉 차동 증폭 회로(82)의 기준 전압이 높아짐으로써, 내부 전원 강압 회로(71)로부터 출력되는 내부 전원 전압 int.Vcc가 높아져, 버스트 길이가 긴 경우에 발생하는 내부 전원 전압 int.Vcc의 저하를 보상할 수 있다.

이와 같이, 본 발명의 실시예 3에 따른 반도체 집적 회로는, 버스트 길이에 따라 내부 전원 강압 회로(71)로부터 출력되는 내부 전원 전압 int.Vcc의 전압을 변경할 수 있다. 즉, 버스트 길이가 1 또는 2인 경우보다도 버스트 길이가 4 또는 8인 경우에 있어서의, 내부 전원 강압 회로(71)로부터 출력되는 내부 전원 전압 int.Vcc의 전압을 높게 하여, 버스트 길이가 긴 경우에 발생하는 내부 전원 전압 int.Vcc의 저하를 보상하도록 하였다. 이 때문에, 버스트 길이가 긴 경우에 발생하는 내부 전원 전압 int.Vcc의 저하를 방지할 수 있다.

(실시예 4)

상기 실시예 1 내지 실시예 3에 있어서는, 내부 전원 강압 회로에서의 출력 회로를 구성하는 p 채널형 M0S 트랜지스터는 1개였으나, 내부 전원 강압 회로의 출력 회로를 복수의 p 채널형 M0S 트랜지스터로 형성하고, 버스트 길이에 따라 출력 회로를 구성하는 p 채널형 M0S 트랜지스터를 온 시키는 회수를 변경함으로써, 내부 전원 강압 회로에 있어서의 출력 전류 공급 능력을 변경하도록 하더라도 무방하며, 이와 같이 구성한 것을 본 발명의 실시예 4로 한다.

도 9는, 본 발명의 실시예 4에 따른 반도체 집적 회로의 예를 도시한 개략적인 블럭도로서, 버스트 모드로 동작하는 64Mbit×8의 동기 DRAM을 예로 들어 도시하고 있다. 또한, 도 9에 있어서, 상기 도 1과 동일한 부분은 동일 부호로 나타내고, 여기에서는 그 설명을 생략함과 동시에, 도 1과의 상위점만 설명한다. 또한, 도 9에 도시한 SDRAM은, 버스트 길이 1, 2, 4, 8로 변경할 수 있는 것으로 한다.

도 9에 있어서의 도 1과의 상위점은, 도 1의 내부 전원 강압 회로(2)에 있어서의 회로 구성을 변경함으로써 내부 전원 강압 회로(91)로 구성한 점이고, 도 1의 내부 전원 회로(10)가, 내부 전원 강압 회로(91), 기판 전압 발생 회로(3), 승압 전압 발생 회로(4) 및 기준 전압 발생 회로(5)를 갖는다는 점에서, 도 1의 내부 전원 회로(10)를 내부 전원 회로(92)로 하며, 이와 더불어, 도 1의 SDRAM(1)을 SDRAM(95)로 구성한 점이다. 또한, 상기 내부 전원 강압 회로(91)는 내부 전원 강압부를 구성한다.

도 9에 있어서, SDRAM(95)은, 내부 전원 강압 회로(91), 기판 전압 발생 회로(3), 승압 전압 발생 회로(4) 및 기준 전압 Vref를 생성 출력하는 기준 전압 발생 회로(5)를 갖는 내부 전원 회로(92)를 구비하고 있다. 또한, SDRAM(95)은, 어드레스 버퍼 회로(11)와, 제어 신호 버퍼 회로(12)와, 클럭 버퍼 회로(13)와, 4개의 메모리 어레이 뱅크(14, 15, 16, 17)와, 데이터의 입출력을 행하는 입출력 버퍼 회로(18)와, 모드 레지스터 회로(19)를 갖고 각 메모리 어레이 뱅크(14∼17) 및 입출력 버퍼 회로(18)를 제어하는 제어 회로(20)를 구비하고 있다.

상기 내부 전원 회로(92)는 외부로부터 전원이 공급되는 전원 단자 Vcc에 접속되고, 상기 기준 전압 발생 회로(5)는 내부 전원 강압 회로(91)에 접속되며, 내부 전원 강압 회로(91)는 SDRAM(95)의 각 내부 회로에 접속되는데 그 접속은 생략한다. 또한, 상기 기판 전압 발생 회로(3)는, SDRAM(95)이 형성된 반도체 기판에 접속되는데 그 접속은 생략한다. 상기 모드 레지스터 회로(19)는 내부 전원 강압 회로(91)에 접속된다.

상기 내부 전원 강압 회로(91)는, 전원 단자 Vcc로부터 공급되는 외부로부터의 전원 전압을 강압하여 내부 전원 전압 int.Vcc을 생성하여, SDRAM(95)의 각 내부 회로에 공급하는 것으로, 기준 전압 발생 회로(5)로부터 입력되는 기준 전압 Vref에 의해 내부 전원 전압 int.Vcc의 전압값이 결정된다. 즉, 내부 전원 강압 회로(91)는, 기준 전압 발생 회로(5)로부터 입력된 기준 전압 Vref로 되도록 내부 전원 전압 int.Vcc의 전압값을 제어하여 출력한다. 또한, 상기 내부 전원 강압 회로(91)는, 모드 레지스터 회로(19)로부터 출력되는 버스트 길이를 나타내는 신호에 따라 전류 공급 능력을 전환한다.

도 10은 내부 전원 강압 회로(91)의 회로예를 도시한 도면이다. 또한, 도 10에 있어서, 도 3과 동일 부분은 동일 부호로 나타내고, 여기에서는 그 설명을 생략하며, 도 3과의 상위점만을 설명한다.

도 10에 있어서의 도 3과의 상위점은, 도 3의 이득 제어 회로(48)를 없애고 도 3의 차동 증폭 회로(45)에 정전류원(101)을 추가한 점에서, 도 3의 차동 증폭 회로(45)를 차동 증폭 회로(102)로 하고, 2개의 P 채널형 MOS 트랜지스터(103, 104) 및 전송 게이트(105)를 추가하여, p 채널형 MOS 트랜지스터(49, 103, 104) 및 전송 게이트(105)로 출력 회로(106)를 형성한 점이다. 또한, 상기 차동 증폭 회로(102)는 차동 증폭 회로부를 구성하고, 상기 출력 회로(106)는 출력 회로부를 구성한다.

도 10에 있어서, 내부 전원 강압 회로(91)는 차동 증폭 회로(102)와 출력 회로(106)로 구성된다. 차동 증폭 회로(102)는, 2개의 p 채널형 MOS 트랜지스터(41, 42), 2개의 n 채널형 MOS 트랜지스터(43,44) 및 정전류원(101)으로 형성되고, n 채널형 MOS 트랜지스터(43) 및 (44)의 각 소스의 접속부와 접지 사이에 정전류원(101)이 접속된다. 또한, 출력 회로(106)는 p 채널형 MOS 트랜지스터(49, 103, 104) 및 전송 게이트(105)로 형성되어 있다.

p 채널형 MOS 트랜지스터(49)의 게이트는 전송 게이트(105)의 입력에 접속되고, 전송 게이트(105)의 출력은 p 채널형 MOS 트랜지스터(103)의 게이트에 접속됨과 동시에, 그 접속부에 p 채널형 MOS 트랜지스터(104)의 드레인이 접속된다. p 채널형 MOS 트랜지스터(103) 및 (104)의 각 소스는 각각 전원 단자 Vcc에 접속되고, p 채널형 MOS 트랜지스터(103)의 드레인은 p 채널형 MOS 트랜지스터(49)의 드레인에 접속되며, 그 접속부가 내부 전원 강압 회로(91)의 출력을 구성한다.

전송 게이트(105)를 형성하는 n 채널형 MOS 트랜지스터의 게이트 및 p 채널형 MOS 트랜지스터(104)의 게이트는, 모드 레지스터 회로(19)의 비반전 출력 MA1에 각각 접속되고, 전송 게이트(105)를 형성하는 p 채널형 MOS 트랜지스터의 게이트는 모드 레지스터 회로(19)의 반전 출력 /MA1에 접속된다.

상기와 같은 구성에 있어서, 버스트 길이가 1 또는 2인 경우, 비반전 출력 MA1은 「L」 레벨임과 동시에 반전 출력 /MA1은 「H」 레벨이다. 따라서, 전송 게이트(105)는 오프하여 비도통 상태로 되고, p 채널형 MOS 트랜지스터(104)는 온하여, p 채널형 MOS 트랜지스터(103)의 게이트를 「H」 레벨로 하기 때문에, p 채널형 MOS 트랜지스터(103)는 오프하여 비도통 상태로 된다. 이 때문에, 내부 전원 강압 회로(91)의 출력은 p 채널형 MOS 트랜지스터(49)로부터만 출력 전류를 공급한다.

한편, 버스트 길이가 4 또는 8인 경우, 비반전 출력 MA1은 「H」 레벨임과 동시에 반전 출력 /MA1은 「L」 레벨이다. 따라서, 전송 게이트(105)는 온하여 도통 상태로 됨과 동시에, p 채널형 MOS 트랜지스터(104)는 오프하여 비도통 상태로 된다. 이 때문에, p 채널형 MOS 트랜지스터(49) 및 (103)의 각 게이트는 접속 상태로 되고, 내부 전원 강압 회로(91)의 출력은 p 채널형 MOS 트랜지스터(49) 및 (103)의 양쪽으로부터 출력 전류를 공급할 수 있어, 내부 전원 강압 회로(91)는 상기 버스트 길이가 1 또는 2인 경우보다도 출력 전류의 전류 공급 능력을 크게 할 수 있다.

이와 같이, 본 발명의 실시예 4에 따른 반도체 집적 회로는, 버스트 길이에 따라 내부 전원 강압 회로(91)로부터 출력되는 전류의 전류 공급 능력을 변경할 수 있다. 즉, 버스트 길이가 1 또는 2인 경우, 내부 전원 강압 회로(91)로부터 출력되는 전류의 전류 공급 능력을 작게 하고, 버스트 길이가 4 또는 8인 경우, 내부 전원 강압 회로(91)로부터 출력되는 전류의 전류 공급 능력을 크게 할 수 있다. 따라서, 버스트 길이가 긴 경우에 발생하는 내부 전원 전압 int.Vcc의 저하를 방지할 수 있음과 동시에, 버스트 길이가 짧은 경우에는 내부 전원 강압 회로(91)로부터의 출력 전류를 감소시킬 수 있어, SDRAM에서의 소비 전류의 저하를 도모할 수 있다.

(실시예 5)

상기 실시예 1 내지 실시예 4에 있어서는, 버스트 길이에 따라 내부 전원 강압 회로의 출력을 제어하였으나, 버스트 길이에 따라 기판 전압 발생 회로의 출력을 제어하도록 한 것을 본 발명의 실시예 5로 한다.

도 11은 본 발명의 실시예 5에 따른 반도체 집적 회로의 예를 도시한 개략적인 블럭도로서, 버스트 모드로 동작하는 64Mbit×8의 동기 DRAM을 예로 들어 도시하고 있다. 또한, 도 11에 있어서, 상기 도 1과 동일한 부분은 동일 부호로 나타내고, 여기에서는 그 설명을 생략함과 동시에, 도 1과의 상위점만을 설명한다. 또한, 도 11에 도시한 SDRAM은 버스트 길이 1, 2, 4, 8로 변경할 수 있는 것으로 한다.

도 11에 있어서의 도 1과의 상위점은, 도 1의 기판 전압 발생 회로(3)에 있어서의 회로 구성을 변경함으로써 기판 전압 발생 회로(111)로 함과 동시에, 제 1 전압 발생 회로(112) 및 제 2 전압 발생 회로(113)를 추가한 점이고, 도 1의 내부 전원 회로(10)가, 내부 전원 강압 회로(2), 기판 전압 발생 회로(111), 승압 전압 발생 회로(4), 기준 전압 발생 회로(5), 제 1 전압 발생 회로(112) 및 제 2 전압 발생 회로(113)를 갖는다는 점에서, 도 1의 내부 전원 회로(10)를 내부 전원 회로(114)로 하고, 이에 따라 도 1의 SDRAM(1)을 SDRAM(115)으로 구성한 점이다. 또한, 상기 기판 전압 발생 회로(111), 제 1 전압 발생 회로(112) 및 제 2 전압 발생 회로(113)는 기판 전압 발생부를 구성한다.

도 11에 있어서, SDRAM(115)은, 내부 전원 강압 회로(2), 기판 전압 발생 회로(111), 승압 전압 발생 회로(4), 기준 전압 발생 회로(5), 소정의 전압 Vb12를 생성 출력하는 제 1 전압 발생 회로(112) 및 소정의 전압 Vb48을 생성 출력하는 제 2 전압 발생 회로(113)를 갖는 내부 전원 회로(114)를 구비하고 있다. 또한, SDRAM(115)은, 어드레스 버퍼 회로(11)와, 제어 신호 버퍼 회로(12)와, 클럭 버퍼 회로(13)와, 4개의 메모리 어레이 뱅크(14, 15, 16, 17)와, 데이터의 입출력을 행하는 입출력 버퍼 회로(18)와, 모드 레지스터 회로(19)를 갖고 각 메모리 어레이 뱅크(14∼17) 및 입출력 버퍼 회로(18)를 제어하는 제어 회로(20)를 구비하고 있다.

상기 내부 전원 회로(114)는, 외부로부터 전원이 공급되는 전원 단자 Vcc에 접속되고, 상기 기준 전압 발생 회로(5)는 내부 전원 강압 회로(2)에 접속되며, 내부 전원 강압 회로(2)는 SDRAM(115)의 각 내부 회로에 접속되는데 그 접속은 생략한다. 또한, 상기 제 1 전압 발생 회로(112) 및 제 2 전압 발생 회로(113)는 각각 기판 전압 발생 회로(111)에 접속되고, 기판 전압 발생 회로(111)는 SDRAM(115)이 형성된 반도체 기판에 접속되는데 그 접속은 생략한다. 또한, 모드 레지스터 회로(19)는 내부 전원 강압 회로(2) 및 기판 전압 발생 회로(111)에 각각 접속된다.

상기 내부 전원 강압 회로(2)는, 전원 단자 Vcc로부터 공급되는 외부로부터의 전원 전압을 강압하여 내부 전원 전압 int.Vcc을 생성하여, SDRAM(115)의 각 내부 회로에 공급하는 것이다. 기판 전압 발생 회로(111)는, 반도체 기판의 바이어스 전압을 생성하여 출력하고, 반도체 기판에 네가티브의 기판 전압 Vbb를 인가하는 것이다.

도 12는 기판 전압 발생 회로(111)의 회로예를 도시한 도면이다.

도 12에 있어서, 기판 전압 발생 회로(111)는, 3개의 p 채널형 MOS 트랜지스터(121, 122, 123), 2개의 n 채널형 MOS 트랜지스터(124, 125) 및 2개의 전송 게이트(126, 127)로 형성된 기판 전압 검출 회로(128)와 차지 펌프 회로(129)로 구성된다. 또한, 기판 전압 검출 회로(128)는 기판 전압 검출부를 구성하고, 차지 펌프 회로(129)는 차지 펌프 회로부를 구성한다.

기판 전압 검출 회로(128)에 있어서, p 채널형 MOS 트랜지스터(121) 및 (122)의 각 게이트는 접속되고, 그 접속부는 p 채널형 MOS 트랜지스터(121)의 드레인에 접속된다. 또한, p 채널형 MOS 트랜지스터(121) 및 (122)의 각 소스는 각각 전원 단자 Vcc에 접속된다. 또한, p 채널형 MOS 트랜지스터(121)의 드레인은 n 채널형 MOS 트랜지스터(124)의 드레인에 접속된다. p 채널형 MOS 트랜지스터(122)의 드레인은 n 채널형 MOS 트랜지스터(125)의 드레인에 접속되고, 그 접속부는 기판 전압 검출 회로(128)의 출력으로 되어, 차지 펌프 회로(129)의 입력에 접속된다. 차지 펌프 회로(129)의 출력은 기판 전압 발생 회로(111)의 출력으로 되고, 차지 펌프 회로(129)의 출력으로부터 기판 전압 Vbb가 출력된다.

n 채널형 MOS 트랜지스터(124)의 소스는 접지되고, n 채널형 MOS 트랜지스터(125)의 소스는 p 채널형 MOS 트랜지스터(123)의 소스에 접속된다. p 채널형 MOS 트랜지스터(123)의 게이트는 p 채널형 MOS 트랜지스터(123)의 드레인에 접속되고, 그 접속부에는 기판 전압 Vbb가 입력된다. n 채널형 MOS 트랜지스터(124) 및 (125)의 각 게이트는 접속되고, 그 접속부에는 전송 게이트(126) 및 (127)의 각 출력이 각각 접속된다.

전송 게이트(126)의 입력은 제 1 전압 발생 회로(112)에 접속되고, 전송 게이트(127)의 입력은 제 2 전압 발생 회로(113)에 접속된다. 전송 게이트(126)를 형성하는 p 채널형 MOS 트랜지스터의 게이트 및 전송 게이트(127)를 형성하는 n 채널형 MOS 트랜지스터의 게이트는, 모드 레지스터 회로(19)의 비반전 출력 MA1에 각각 접속되고, 전송 게이트(126)를 형성하는 n 채널형 MOS 트랜지스터의 게이트 및 전송 게이트(127)를 형성하는 p 채널형 MOS 트랜지스터의 게이트는, 모드 레지스터 회로(19)의 반전 출력 /MA1에 각각 접속된다.

상기와 같은 구성에 있어서, 전송 게이트(126)의 입력에는, 제 1 전압 발생 회로(112)로부터 입력된 소정의 전압 Vb12가 입력되고, 전송 게이트(127)의 입력에는, 제 2 전압 발생 회로(113)로부터 입력된 소정의 전압 Vb48이 입력된다. 상기 소정의 전압 Vb12와 Vb48은 Vb48〉Vb12이라는 관계에 있다. 버스트 길이가 1 또는 2인 경우, 비반전 출력 MA1은 「L」 레벨임과 동시에 반전 출력 /MA1은 「H」 레벨이다. 따라서, 전송 게이트(126)는 온하여 도통 상태로 되고, 전송 게이트(127)는 오프하여 비도통 상태로 된다. 이 때문에, n 채널형 MOS 트랜지스터(124) 및 (125)의 각 게이트에는 각각 소정의 전압 Vb12가 입력된다.

한편, 버스트 길이가 4 또는 8인 경우, 비반전 출력 MA1은「H」 레벨임과 동시에 반전 출력 /MA1은 「L」 레벨이다. 따라서, 전송 게이트(126)는 오프하여 비도통 상태로 되고, 전송 게이트(127)는 온하여 도통 상태로 된다. 이 때문에, n 채널형 MOS 트랜지스터(124) 및 (125)의 각 게이트에는 소정의 전압 Vb48이 각각 입력된다.

n 채널형 MOS 트랜지스터(124) 및 (125)는, 기판 전압 검출 회로(128)의 전류원을 형성하고 있다. 상기한 바와 같이 Vb48〉Vb12라는 관계로부터, 버스트 길이가 1 또는 2인 경우보다도 버스트 길이가 4 또는 8인 경우가, n 채널형 MOS 트랜지스터(124) 및 (125)의 각 게이트에 각각 입력되는 전압이 높아져, 즉 n 채널형 MOS 트랜지스터(124) 및 (125)에 흐르는 전류가 많아져, p 채널형 MOS 트랜지스터(121) 및 (122)의 각 게이트 전압이 낮아져서 p 채널형 MOS 트랜지스터(122)의 드레인 전류가 증가하게 된다.

상기 기판 전압 검출 회로(128)의 출력은, 기판 전압 Vbb가 상승하면, p 채널형 MOS 트랜지스터(123)가 오프하여 비도통 상태로 되기 때문에, 「L」 레벨로부터 「H」 레벨로 되고, 차지 펌프 회로(129)의 입력이 「L」 레벨로부터 「H」 레벨이 된다. 여기에서, 기판 전압 검출 회로(128)의 출력이 「L」 레벨로부터 「H」 레벨로 천이하는 시간은, p 채널형 MOS 트랜지스터(122)로부터 흐르는 전류가 많을수록 짧아진다. 즉, 버스트 길이가 1 또는 2인 경우보다도 버스트 길이가 4 또는 8인 경우가, 기판 전압 Vbb의 상승에 의해서 p 채널형 MOS 트랜지스터(123)가 오프하여 비도통 상태로 된 후, 단시간에 기판 전압 검출 회로(128)의 출력이 「L」 레벨로부터 「H」 레벨로 되어, 기판 전압 검출 회로(128)의 응답성이 향상된다.

상기 차지 펌프 회로(129)는, 기판 전압 Vbb가 상승하여 기판 전압 검출 회로(128)의 출력이 「L」 레벨로부터 「H」 레벨로 되면, 기판 전압 Vbb를 저하시켜, 기판 전압 Vbb가 저하하여 p 채널형 MOS 트랜지스터(123)가 온 상태가 되고, 기판 전압 검출 회로(128)의 출력이 「L」 레벨로 되는 동작을 정지한다.

또한, 본 실시예 5에 있어서는, 상기 실시예 1에 따른 기판 전압 발생 회로(3)를 버스트 길이에 따라 기판 전압 검출 회로의 응답성을 바꾸도록 하였는데, 본 발명은 이에 한정되는 것이 아니며, 상기 실시예 2 내지 실시예 4에 있어서의 기판 전압 발생 회로(3)를 상기 기판 전압 발생 회로(111)로 치환함과 동시에, 제 1 전압 발생 회로(112) 및 제 2 전압 발생 회로(113)를 추가해도 무방하다. 또한, 종래의 내부 전원 강압 회로를 구비한 내부 전원 회로에 상기 기판 전압 발생 회로(111), 제 1 전압 발생 회로(112) 및 제 2 전압 발생 회로(113)를 구비하도록 하여도 무방하다.

이와 같이, 본 발명의 실시예 5에 따른 반도체 집적 회로는,기판 전압 발생 회로(111)의 기판 전압 검출 회로(128)에 있어서, 버스트 길이에 따라 응답성을 바꾸도록 하였다. 즉, 기판 전압 발생 회로(111)에 있어서, 버스트 길이가 4 또는 8인 경우는, 버스트 길이가 1 또는 2인 경우보다도 기판 전압 검출 회로(128)의 응답성을 향상시켰다. 따라서, 기판 전압 발생 회로(111)는, 버스트 길이가 4 또는 8인 경우에 있어서, 기판 전압 Vbb의 상승을 단시간에 검출하여 기판 전압 Vbb를 저하시킬 수 있기 때문에, 버스트 길이가 긴 경우에 발생하는 기판 전압 Vbb의 상승을 방지할 수 있다. 또한, 버스트 길이가 짧은 경우에는, 기판 전압 검출 회로(128)에서 소비되는 전류를 삭감할 수 있어, SDRAM에서의 소비 전류를 저하시킬 수 있다.

(실시예 6)

상기 실시예 1 내지 실시예 4에 있어서는, 버스트 길이에 따라 내부 전원 강압 회로의 출력을 제어하고, 실시예 5에 있어서는, 또한, 버스트 길이에 따라 기판 전압 발생 회로의 출력을 제어하였으나, 버스트 길이에 따라 승압 전압 발생 회로의 출력을 제어하도록 한 것을 본 발명의 실시예 6으로 한다.

도 13은 본 발명의 실시예 6에 따른 반도체 집적 회로의 예를 도시한 개략적인 블럭도로서, 버스트 모드로 동작하는 64Mbit×8의 동기 DRAM을 예로 들어 도시하고 있다. 또한, 도 13에 있어서, 상기 도 11과 동일 부분은 동일 부호로 나타내고, 여기에서는 그 설명을 생략함과 동시에, 도 11과의 상위점만을 설명한다. 또한, 도 13에 도시한 SDRAM은 버스트 길이 1, 2, 4, 8로 변경할 수 있는 것으로 한다.

도 13에 있어서의 도 11과의 상위점은, 도 11의 승압 전압 발생 회로(4)에 있어서의 회로 구성을 변경함으로써 승압 전압 발생 회로(131)로 함과 동시에, 제 3 전압 발생 회로(132) 및 제 4 전압 발생 회로(133)를 추가한 점에 있고, 도 11의 내부 전원 회로(114)가, 내부 전원 강압 회로(2), 기판 전압 발생 회로(111), 승압 전압 발생 회로(131), 기준 전압 발생 회로(5), 제 1 전압 발생 회로(112), 제 2 전압 발생 회로(113), 제 3 전압 발생 회로(132) 및 제 4 전압 발생 회로(133)를 갖는다는 점에서, 도 11의 내부 전원 회로(114)를 내부 전원 회로(134)로 하고, 이에 따라, 도 11의 SDRAM(l15)을 SDRAM(135)으로 한 점이다. 또한, 상기 승압 전압 발생 회로(131), 제 3 전압 발생부(132) 및 제 4 전압 발생부(133)는 승압 전압 발생부를 구성한다.

도 13에 있어서, SDRAM(135)은, 내부 전원 강압 회로(2), 기판 전압 발생 회 로(111), 승압 전압 발생 회로(131), 기준 전압 발생 회로(5), 제 1 전압 발생 회로(112), 제 2 전압 발생 회로(113), 소정의 전압 Vc12를 생성 출력하는 제 3 전압 발생 회로(132) 및 소정의 전압 Vc48을 생성 출력하는 제 4 전압 발생 회로(133)를 갖는 내부 전원 회로(134)를 구비하고 있다. 또한, SDRAM(135)은, 어드레스 버퍼 회로(11)와, 제어 신호 버퍼 회로(12)와, 클럭 버퍼 회로(13)와, 4 개의 메모리 어레이 뱅크(14, 15, 16, 17)와, 데이터의 입출력을 행하는 입출력 버퍼 회로(18)와, 모드 레지스터 회로(19)를 갖고 각 메모리 어레이 뱅크(14∼17) 및 입출력 버퍼 회로(18)의 제어를 행하는 제어 회로(20)를 구비하고 있다.

상기 내부 전원 회로(134)는, 외부로부터 전원이 공급되는 전원 단자 Vcc에 접속되고, 상기 기준 전압 발생 회로(5)는 내부 전원 강압 회로(2)에 접속되며, 내부 전원 강압 회로(2)는, SDRAM(135)의 각 내부 회로에 접속되는데 그 접속은 생략한다. 또한, 상기 제 1 전압 발생 회로(112) 및 제 2 전압 발생 회로(113)는 각각 기판 전압 발생 회로(111)에 접속되고, 기판 전압 발생 회로(111)는, SDRAM(135)이 형성된 반도체 기판에 접속되는데 그 접속은 생략한다. 상기 제 3 전압 발생 회로(132) 및 제 4 전압 발생 회로(133)는 각각 승압 전압 발생 회로(131)에 접속되고, 승압 전압 발생 회로(131)는 각 메모리 어레이 뱅크(14∼17)에 각각 접속된다. 또한, 모드 레지스터 회로(19)는, 내부 전원 강압 회로(2), 기판 전압 발생 회로(111) 및 승압 전압 발생 회로(131)에 각각 접속된다.

상기 내부 전원 강압 회로(2)는, 전원 단자 Vcc로부터 공급되는 외부로부터의 전원 전압을 강압하여 내부 전원 전압 int.Vcc를 생성하여, SDRAM(135)의 각 내부 회로에 공급하는 것이다. 승압 전압 발생 회로(131)는, 전원 단자 Vcc로부터 공급되는 외부로부터의 전원 전압을 승압시켜 승압 전압 Vpp를 생성하여, 각 메모리 어레이 뱅크(14∼17)에 공급하는 것이다.

도 14는 승압 전압 발생 회로(131)의 회로예를 도시한 도면이다.

도 14에 있어서, 승압 전압 발생 회로(131)는, 3 개의 n 채널형 MOS 트랜지스터(141, 142, 143) 및 2개의 p 채널형 MOS 트랜지스터1(44, 145)와, 2개의 전송 게이트(146, 147) 및 콘덴서(148)로 형성된 승압 전압 검출 회로(149)와, 차지 펌프 회로(150)로 구성된다. 또한, 승압 전압 검출 회로(149)는 승압 전압 검출부를 구성하고, 차지 펌프 회로(150)는 차지 펌프 회로부를 구성한다.

승압 전압 검출 회로(149)에 있어서, n 채널형 MOS 트랜지스터(141) 및 (142)의 각 게이트는 접속되고, 그 접속부는 n 채널형 MOS 트랜지스터(141)의 드레인에 접속된다. 또한, n 채널형 MOS 트랜지스터(141) 및 (142)의 각 소스는 각각 접지된다. 또한, n 채널형 MOS 트랜지스터(141)의 드레인은 p 채널형 MOS 트랜지스터(144)의 드레인에 접속된다. n 채널형 MOS 트랜지스터(142)의 드레인은 p 채널형 MOS 트랜지스터(145)의 드레인에 접속되고, 그 접속부는 승압 전압 검출 회로(149)의 출력으로 되어, 차지 펌프 회로(150)의 입력에 접속된다. 차지 펌프 회로(150)의 출력은 승압 전압 발생 회로(131)의 출력으로 되고, 차지 펌프 회로(150)의 출력으로부터 승압 전압 Vpp가 출력된다.

p 채널형 MOS 트랜지스터(144)의 소스는, n 채널형 MOS 트랜지스터(143)의 소스에 접속되고, 그 접속부와 접지 사이에 콘덴서(148)가 접속되며, p 채널형 MOS 트랜지스터(145)의 소스는 전원 단자 Vcc에 접속된다. n 채널형 MOS 트랜지스터(143)의 게이트는 n 채널형 MOS 트랜지스터(143)의 드레인에 접속되고, 그 접속부에는 승압 전압 Vpp가 입력된다. p 채널형 MOS 트랜지스터(144) 및 (145)의 각 게이트는 접속되고, 그 접속부에는 전송 게이트(146) 및 (147)의 각 출력이 각각 접속된다.

전송 게이트(146)의 입력은 제 3 전압 발생 회로(132)에 접속되고, 전송 게이트(147)의 입력은 제 2 전압 발생 회로(133)에 접속된다. 전송 게이트(146)를 형성하는 p 채널형 MOS 트랜지스터의 게이트 및 전송 게이트(147)를 형성하는 n 채널형 MOS 트랜지스터의 게이트는, 모드 레지스터 회로(19)의 비반전 출력 MA1에 각각 접속되고, 전송 게이트(146)를 형성하는 n 채널형 MOS 트랜지스터의 게이트 및 전송 게이트(147)를 형성하는 p 채널형 MOS 트랜지스터의 게이트는, 모드 레지스터 회로(19)의 반전 출력 /MA1에 각각 접속된다.

상기와 같은 구성에 있어서, 전송 게이트(146)의 입력에는, 제 3 전압 발생 회로(132)로부터 입력된 소정의 전압 Vc12가 입력되고, 전송 게이트(147)의 입력에는, 제 4 전압 발생 회로(133)로부터 입력된 소정의 전압 Vc48이 입력된다. 상기 소정의 전압 Vc12와 Vc48은 Vc12〉Vc48이라는 관계에 있다. 버스트 길이가 1 또는 2인 경우, 비반전 출력 MA1은 「L」 레벨임과 동시에 반전 출력 /MA1은 「H」 레벨이다. 따라서, 전송 게이트(146)는 온하여 도통 상태로 되고, 전송 게이트(147)는 오프하여 비도통 상태로 된다. 이 때문에, p 채널형 MOS 트랜지스터(144) 및 (145)의 각 게이트에는 각각 소정의 전압 Vc12가 입력된다.

한편, 버스트 길이가 4 또는 8인 경우, 비반전 출력 MA1은 「H」 레벨임과 동시에 반전 출력 /MA1은「L」 레벨이다. 따라서, 전송 게이트(146)는 오프하여 비도통 상태로 되고, 전송 게이트(147)는 온하여 도통 상태로 된다. 이 때문에, p 채널형 MOS 트랜지스터(144) 및 (145)의 각 게이트에는 소정의 전압 Vc48이 각각 입력된다.

상기한 바와 같이 Vc12〉Vc48라는 관계로부터, 버스트 길이가 1 또는 2인 경우보다도 버스트 길이가 4 또는 8인 경우가, P 채널형 MOS 트랜지스터(144) 및 (145)의 각 게이트에 각각 입력되는 전압이 낮아, 즉 p 채널형 MOS 트랜지스터(144) 및 (145)에 흐르는 전류가 많아져서, n 채널형 MOS 트랜지스터(143)가 온하여 도통 상태가 되었을 경우, n 채널형 MOS 트랜지스터(141) 및 (142)의 각 게이트 전압이 높아져 p 채널형 MOS 트랜지스터(145)의 드레인 전류가 많아진다.

상기 승압 전압 검출 회로(149)의 출력은, 승압 전압 Vpp가 저하하면, n 채널형 MOS 트랜지스터(143)가 오프하여 비도통 상태로 되기 때문에, 「L」 레벨로부터 「H」 레벨로 되고, 차지 펌프 회로(150)의 입력이 「L」 레벨로부터 「H」 레벨로 된다. 여기에서, 승압 전압 검출 회로(149)의 출력이 「L」 레벨로부터 「H」 레벨로 천이하는 시간은, p 채널형 MOS 트랜지스터(145)로부터 흐르는 전류가 많을수록 짧아진다. 즉, 버스트 길이가 1 또는 2인 경우보다도 버스트 길이가 4 또는 8인 경우가, 승압 전압 Vpp의 저하에 의해 n 채널형 MOS 트랜지스터(143)가 오프하여 비도통 상태로 된 후, 단시간에 승압 전압 검출 회로(149)의 출력이 「L」 레벨로부터 「H」 레벨로 되어, 승압 전압 검출 회로(149)의 응답성이 향상된다.

상기 차지 펌프 회로(150)는, 승압 전압 Vpp가 저하하여, 승압 전압 검출 회로(149)의 출력이 「L」 레벨로부터 「H」 레벨로 되면 승압 전압 Vpp를 승압시키고, 승압 전압 Vpp가 상승하여 n 채널형 MOS 트랜지스터(143)가 온하고, 기판 전압 검출 회로(149)의 출력이 「L」 레벨이 되면 동작을 정지한다.

또한, 본 실시예 6에 있어서는, 상기 실시예 5에 있어서의 승압 전압 발생 회로(4)를 버스트 길이에 따라 승압 전압 검출 회로에서의 응답성을 바꾸도록 하였으나, 본 발명은 이것에 한정되는 것이 아니고, 상기 실시예 1 내지 실시예 4에 있어서의 승압 전압 발생 회로(4) 대신에 상기 승압 전압 발생 회로(131), 제 3 전압 발생 회로(132) 및 제 4 전압 발생 회로(133)를 이용하여도 무방하다. 또한, 종래의 내부 전원 강압 회로 및 기판 전압 발생 회로를 구비한 내부 전원 회로에 상기 승압 전압 발생 회로(131), 제 3 전압 발생 회로(132) 및 제 4 전압 발생 회로(133)를 구비하도록 하더라도 무방하다.

이와 같이, 본 발명의 실시예 6에 따른 반도체 집적 회로는, 승압 전압 발생 회로(131)의 승압 전압 검출 회로(149)에 있어서, 버스트 길이에 따라 응답성을 변경하도록 하였다. 즉, 승압 전압 발생 회로(131)에 있어서, 버스트 길이가 4 또는 8인 경우는, 버스트 길이가 1 또는 2인 경우보다도 승압 전압 검출 회로(149)의 응답성을 향상시켰다. 따라서, 승압 전압 발생 회로(131)는, 버스트 길이가 4 또는 8인 경우에 있어서, 승압 전압 Vpp의 저하를 단시간에 검출하여 승압 전압 Vpp를 승압시킬 수 있기 때문에, 버스트 길이가 긴 경우에 발생하는 승압 전압 Vpp의 저하를 방지할 수 있다. 또한, 버스트 길이가 짧은 경우에는, 승압 전압 검출 회로(149)에서 소비되는 전류를 삭감할 수 있어, SDRAM에서의 소비 전류를 저하시킬 수 있다.

본 발명의 제 1 발명에 관한 반도체 집적 회로는, 버스트 길이 판정부에서 판정된 버스트 길이가 길수록 내부 전원 전압의 저하에 대한 출력 전류의 증가 속도를 빠르게 함으로써, 버스트 길이가 긴 경우에, 내부 전원 전압의 저하에 대하여 단시간에 많은 전류를 공급할 수 있기 때문에, 버스트 길이가 긴 경우에 발생하는 내부 전원 전압의 저하를 방지할 수 있다.

본 발명의 제 2 발명에 관한 반도체 집적 회로는, 내부 전원 강압부에서 버스트 길이가 길수록 큰 기준 전압을 선택하여, 내부 전원 전압의 저하를 보상한다. 따라서, 버스트 길이가 긴 경우, 내부 전원 강압부로부터 출력되는 내부 전원 전압의 전압을 높게 하여, 버스트 길이가 긴 경우에 발생하는 내부 전원 전압의 저하를 보상하도록 하였다. 이 때문에, 버스트 길이가 긴 경우에 발생하는 내부 전원 전압의 저하를 방지할 수 있다.

본 발명의 제 3 발명에 관한 반도체 집적 회로는, 버스트 길이가 길수록 내부 전원 강압부로부터 출력되는 전류의 전류 공급 능력을 증가시키도록 하였다. 따라서, 버스트 길이가 짧은 경우, 내부 전원 강압부로부터 출력되는 전류의 전류 공급 능력을 작게 하고, 버스트 길이가 긴 경우, 내부 전원 강압부로부터 출력되는 전류의 전류 공급 능력을 크게 할 수 있다. 이 때문에, 버스트 길이가 긴 경우에 발생하는 내부 전원 전압의 저하를 방지할 수 있음과 동시에, 버스트 길이가 짧은 경우에는 내부 전원 강압부로부터의 출력 전류를 감소시킬 수 있어, 반도체 집적 회로에 있어서의 소비 전류를 저하시킬 수 있다.

본 발명의 제 4 발명에 관한 반도체 집적 회로는, 버스트 길이가 길수록 기판 전압의 상승에 대한 응답성을 향상시켜, 기판 전압의 상승을 검출하는 속도를 빠르게 하도록 하였다. 따라서, 버스트 길이가 긴 경우에, 기판 전압의 상승을 단시간에 검출하여 기판 전압을 저하시킬 수 있기 때문에, 버스트 길이가 긴 경우에 발생하는 기판 전압의 상승을 방지할 수 있다.

본 발명의 제 5 발명에 관한 반도체 집적 회로는, 버스트 길이의 길이가 길수록 승압 전압의 저하에 대한 응답성을 향상시켜, 승압 전압의 저하를 검출하는 속도를 빠르게 하도록 하였다. 따라서, 버스트 길이가 긴 경우에, 승압 전압의 저하를 단시간에 검출하여 승압 전압을 상승시킬 수 있기 때문에, 버스트 길이가 긴 경우에 발생하는 승압 전압의 저하를 방지할 수 있다.

Claims (5)

1. 버스트 모드로 동작하는 반도체 집적 회로에 있어서,

   소정의 기준 전압에 기초해 외부로부터의 전원 전압을 강압하여 내부 전원 전압을 생성하여 출력하는 내부 전원 강압부와,

   외부로부터 입력되는 어드레스 데이터로부터 버스트 길이를 판정하는 버스트 길이 판정부를 포함하고,

   상기 내부 전원 강압부는, 상기 버스트 길이 판정부에서 판정된 버스트 길이가 길수록 내부 전원 전압의 저하에 대한 출력 전류의 증가 속도를 빠르게 하는 것을 특징으로 하는 반도체 집적 회로.
2. 버스트 모드로 동작하는 반도체 집적 회로에 있어서,

   서로 다른 다수의 기준 전압을 생성하여 출력하는 기준 전압 발생부와,

   상기 기준 전압 발생부로부터 입력되는 기준 전압을 선택하고, 상기 선택한 기준 전압에 기초해 외부로부터의 전원 전압을 강압하여 내부 전원 전압을 생성하여 출력하는 내부 전원 강압부와,

   외부로부터 입력되는 어드레스 데이터로부터 버스트 길이를 판정하는 버스트 길이 판정부를 포함하고,

   상기 내부 전원 강압부는, 상기 버스트 길이 판정부에서 판정된 버스트 길이가 길수록 큰 기준 전압을 선택하여, 내부 전원 전압의 저하를 보상하는 것을 특징으로 하는 반도체 집적 회로.
3. 버스트 모드로 동작하는 반도체 집적 회로에 있어서,

   소정의 기준 전압에 기초해 외부로부터의 전원 전압을 강압하여 내부 전원 전압을 생성하여 출력하는 내부 전원 강압부와,

   외부로부터 입력되는 어드레스 데이터로부터 버스트 길이를 판정하는 버스트 길이 판정부를 포함하고,

   상기 내부 전원 강압부는, 상기 버스트 길이 판정부에서 판정된 버스트 길이가 길수록 출력 전류 공급 능력을 증가시키는 것을 특징으로 하는 반도체 집적 회로.
4. 버스트 모드로 동작하는 반도체 집적 회로에 있어서,

   반도체 기판의 바이어스 전압을 생성 출력하고, 반도체 기판에 기판 전압을 인가하는 기판 전압 발생부와,

   외부로부터 입력되는 어드레스 데이터로부터 버스트 길이를 판정하는 버스트 길이 판정부를 포함하고,

   상기 기판 전압 발생부는, 상기 버스트 길이 판정부에서 판정된 버스트 길이가 길수록, 기판 전압의 상승에 대한 응답성을 향상시켜, 기판 전압의 상승을 검출하는 속도를 빠르게 하는 것을 특징으로 하는 반도체 집적 회로.
5. 버스트 모드로 동작하는 반도체 집적 회로에 있어서,

   외부로부터의 전원 전압을 승압시켜 승압 전압을 생성하여 출력하는 승압 전압 발생부와,

   외부로부터 입력되는 어드레스 데이터로부터 버스트 길이를 판정하는 버스트 길이 판정부를 포함하고,

   상기 승압 전압 발생부는, 상기 버스트 길이 판정부에서 판정된 버스트 길이가 길수록, 승압 전압의 저하에 대한 응답성을 향상시켜, 승압 전압의 저하를 검출하는 속도를 빠르게 하는 것을 특징으로 하는 반도체 집적 회로.

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