CN100353455C - 具有全速数据变迁架构的半导体集成电路及其设计方法 - Google Patents
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Abstract
本发明涉及一种具有全速数据变迁架构的半导体集成电路用于双倍数据传输速度同步动态随机存取内存内部双倍时序测试，包括：脉冲产生器，其输出端连接至自触发电路的清除输入端，而其输入端为内存中的写入线；自触发电路，包含清除输入端、时序输入端以及正相输出端；互斥或门电路，其一输入端连接至自触发电路的正相输出端，另一输入端连接至选择信号，而其输出为外部选择信号；以及多任务器电路，其一输入端连接至正输入数据位，另一输入端则连接至负输入数据位，其选择信号为互斥或门电路所输出的外部选择信号，而其两个输出端的输出分别为偶输入数据位及奇输入数据位。本发明可克服在高速测试时数据被写入或呈现在数据路径两次的问题。
Description
技术领域
本发明涉及一种有关半导体内存芯片的全速测试方法，特别是涉及一种用于双倍数据传输速度(DDR)同步动态随机存取内存(SDRAM)的全速数据变迁架构。
背景技术
图1为高阶方块示意图，表示一介于内存控制器110与双倍数据传输速度(DDR)同步动态随机存取内存(SDRAM)120之间的接口。DQS为一选通信号(strobe signal)130，用来在适当时机将数据输入内存。DQ则是内存内部的数据总线信号140。
DQ为数据(Data)与搜寻(Quest)两字的组合。所谓的数据(Data)表示控制器将任一数据送入内存，而搜寻(Quest)表示自内存输出任一数据至控制器以供追踪。DQS为数据搜寻选通(Data Quest Strobe)信号的简写，其作为介于控制器与内存间的一同步时钟信号，以进行对DQ信号的对准与取样。
图2为现有技术中，在控制器与DDR SDRAM间的接口信号的时序图。图号210表示一时钟信号，其中有四个边缘为P、N、P、N与1、2、3、4等符号，其表示数据正负位对内存进行存取的动作。图号220为一时序指令窗口，如图所示，此一时序窗口上具有一写入指令，其与行地址信号230同时发生。DQS信号240在写入指令结束后，比照时钟信号210的周期产生四个相对应的脉冲，其突发长度BL＝4(如图3中的315)标示于图3中。数据总线DQ信号的四个位D0、D1、D2、D3表示由前述指令窗口220的写入信号所写入内存中的数据。图号260为一具有低阶位(low order bit)B0 270与280的行地址信号，如图2所示，B0＝0(图号270)时产生偶数据信号(data_e)275及奇数据信号(data_o)276信号，而B0＝1(图号280)时则产生偶数据信号(data_e)285及奇数据信号(data_o)286信号。若低阶位B0于低准位(B0＝0)270，数据正位(data_p)251将传送两个正位信号D0、D2进入内部偶数据路径，而数据负位(data_n)252则传送两个负位信号D1、D3进入内部奇数据路径。若低阶位B0于高准位(B0＝1)280，data_n 252将传输两负位信号D1、D3进入内部偶数据路径，而data_p251则传输两正位信号D0、D2进入内部奇数据路径。通过B0地址位的选择，便如同构成一控制位开关，可以将外部输入数据的型态由正/负系统转变为内部数据的奇/偶系统。
图3表示内部双倍时序测试模式下的写入指令。图号310为一一般时钟信号。图号320表示写入指令信号，如图所示，在两个连续的时钟周期内出现两次写入信号，这代表外部信号的突发长度BL＝2(如图号315)。DQ为数据总线信号340，其中的D0、D1、D2、D3四个数据位是在DQS信号的上升和下降边缘时触发。图号350为一内部时钟信号，其频率为一般时钟信号310的两倍，此一双倍速内部时钟信号350产生的突发长度BL＝4(图号325)。选择信号(B0_sel)351表示行地址的B0信号上升至高位准的时间。此外，偶数据信号(data_even)352包含两个位D0与D3，而奇数据信号(data_odd)353则有D1与D2等两个位。
在DDR SDRAM于高速或双倍速内存强度测试时，其内部时钟频率为外部时钟频率的两倍。现有技术中，这种情况将导致数据在高速测试时被写入或呈现至数据路径两次，因而无法完整地达成一双倍速测试的数据变迁电路。
参考美国专利6,337,830号(Integrated clocking latency andmultiplexer control technique for double data rate(DDR)synchronousdynamic random access memory(SDRAM)device data paths)中所述，用于双倍数据传输速度(DDR)同步动态随机存取内存(SDRAM)组件的数据路径上的一种整合时序延迟及多任务器控制技术。
美国专利6,154,419号(Method and apparatus for providingcompatibility with synchronous dynamic random access memory(SDRAM)anddouble data rate(DDR)memory)中所述，一种与同步动态随机存取内存(SDRAM)和倍数据传输速度(DDR)内存兼容的方法与装置。
美国专利6,043,694号(Lock arrangement for a calibrated DLL in DDRSDRAM application)中所述，一种用于属于DDR SDRAM应用的校正整合型延迟锁相回路上的闭锁安置。
发明内容
本发明所要解决的技术问题在于提供一种具有全速数据变迁架构的半导体集成电路及其设计方法，以克服在高速测试时数据被写入或呈现在数据路径两次的问题。
为了实现上述目的，本发明提供了一种具有全速数据变迁架构的半导体集成电路，用于双倍数据传输速度同步动态随机存取内存内部双倍时序测试，其特点在于，包括：一脉冲产生器，其输出端连接至一自触发电路的清除输入端，而其输入端为内存中的一写入线；一自触发电路，其包含所述清除输入端、一时序输入端以及一正相输出端；一互斥或门电路，其一输入端连接至所述自触发电路的正相输出端，另一输入端则是连接至一选择信号，而其输出为一外部选择信号；以及一多任务器电路，其一输入端连接至一正输入数据位，另一输入端则连接至一负输入数据位，其选择信号为所述互斥或门电路所输出的所述外部选择信号，而其两个输出端的输出分别为一偶输入数据位及一奇输入数据位。
本发明还提供一种具有全速数据变迁架构的半导体集成电路，用于双倍数据传输速度同步动态随机存取内存内部双倍时序测试，其特点在于，包括：一脉冲产生器，其输出端连接至一正反器的清除输入端，而其输入端为内存中的一写入线；一正反器，其具有一数据输入端、一时序输入端、一清除输入端及一正相输出端，其中所述数据输入端以回授方式连接至所述正反器的一反相输出端；一互斥或门电路，其一输入端连接至所述正反器的正相输出端，另一输入端则连接至一选择信号，而其输出为一外部选择信号；以及一多任务器电路，其一输入端连接至一正输入数据位，另一输入端则连接至一负输入数据位，其选择信号为所述互斥或门电路所输出的所述外部选择信号，而其两个输出端的输出分别为一偶输入数据位及一奇输入数据位。
本发明还提供一种具有全速数据变迁架构的半导体集成电路，用于双倍数据传输速度同步动态随机存取内存内部双倍时序测试，其特点在于，包括：一脉冲产生器，其输出端连接至一正反器的清除输入端，而其输入端为内存中的一写入线；一正反器，其具有一数据输入端、一时序输入端、一清除输入端及一正相输出端，其中所述数据输入端以回授方式连接至所述正反器的所述正相输出端；一互斥或门电路，其一输入端连接至所述正反器的正相输出端，另一输入端则连接至一选择信号，而其输出为一外部选择信号；以及一多任务器电路，其一输入端连接至一正输入数据位，另一输入端则连接至一负输入数据位，其选择信号为所述互斥或门电路所输出的所述外部选择信号，而其两个输出端的输出分别为一偶输入数据位及一奇输入数据位。
本发明还提供一种具有全速数据变迁架构的半导体集成电路，用于双倍数据传输速度同步动态随机存取内存内部双倍时序测试，其特点在于，包括：一脉冲产生器，其输出端连接至一同步多位加法器的清除输入端，而其输入端为内存中的一写入线；一同步多位加法器，其具有一时序输入端、一清除输入端、N个以回授方式源自所述多位加法器的总合输出端的数据输入线、以及N个外加输入信号，其中所述N个外加输入信号除了第一个信号为高位准态外，其它均为接地零位准态；一互斥或门电路，其一输入端连接至所述同步多位加法器的总合输出端第零位，另一输入端则是连接至一选择信号，而其输出为一外部选择信号；以及一多任务器电路，其一输入端连接至一正输入数据位，另一输入端则连接至一负输入数据位，其选择信号为所述互斥或门电路所输出的所述外部选择信号，而其两个输出端的输出分别为一偶输入数据位及一奇输入数据位。
上述具有全速数据变迁架构的半导体集成电路，其特点在于，所述脉冲产生器，是用来在每次所述输入的写入线为作动态时产生一复位脉冲。
上述具有全速数据变迁架构的半导体集成电路，其特点在于，所述互斥或门在其两个输入端信号为不同逻辑态时，会产生一外部选择信号。
上述具有全速数据变迁架构的半导体集成电路，其特点在于，所述正反器的数据输入信号来自所述正反器的反相输出，以触发所述正反器的真值输出从原先的逻辑位准转变为另一逻辑位准。
上述具有全速数据变迁架构的半导体集成电路，其特点在于，所述多任务器在选择信号为逻辑零时，可将所述正输入数据位转换为所述偶输入数据位，且将所述负输入数据位转换为所述奇输入数据位。
上述具有全速数据变迁架构的半导体集成电路，其特点在于，所述多任务器在选择信号为逻辑1时，可将所述正输入数据位转换为所述奇输入数据位，且将所述负输入数据位转换为所述偶输入数据位。
上述具有全速数据变迁架构的半导体集成电路，其特点在于，其特征在于，所述自触发电路是用来产生所述多任务器所需的一双速外部选择信号。
上述具有全速数据变迁架构的半导体集成电路，其特点在于，所述自触发电路的输出信号是用以提供所述多任务器所需的外部选择信号，所述输出信号的速度为一般测试速度的两倍。
上述具有全速数据变迁架构的半导体集成电路，其特点在于，所述中介于所述电路与双倍数据传输速度同步动态随机存取内存之间的接口信号，为一数据选通信号和一数据总线信号。
上述具有全速数据变迁架构的半导体集成电路，其特点在于，所述数据选通信号在上升边缘时，所述数据选通信号是以用来闩锁或获取数据位信号。
上述具有全速数据变迁架构的半导体集成电路，其特点在于，所述数据选通信号在下降边缘时，所述数据选通信号将反转且用来闩锁或获取数据位信号。
上述具有全速数据变迁架构的半导体集成电路，其特点在于，所述数据选通信号在下降边缘时，所述数据选通信号将反转且用来闩锁或获取所述已被闩锁的数据位信号的输出信号。
本发明还提供一种具有全速数据变迁架构的半导体集成电路的设计方法，其特点在于，其步骤包括：置入一脉冲产生器于所述半导体集成电路中，其中所述脉冲产生器的输出端连接至一自触发电路的清除输入端，而其输入端为内存的一写入线；置入一自触发电路于所述半导体集成电路中，其中所述自触发电路包含所述清除输入端、一时序输入端以及一正相输出端；置入一互斥或门电路于所述半导体集成电路中，其中所述互斥或门电路的一输入端连接至所述自触发电路的正相输出端，另一输入端则连接至一选择信号，而其输出为一外部选择信号；以及置入一多任务器电路于所述半导体集成电路中，其中所述多任务器电路的输入端连接至一正输入数据位，另一输入端则连接至一负输入数据位，其选择信号为所述互斥或门电路所输出的所述外部选择信号，而其两个输出端的输出分别为一偶输入数据位及一奇输入数据位。
本发明还提供一种具有全速数据变迁架构的半导体集成电路的设计方法，其特点在于，其步骤包括：置入一脉冲产生器于所述半导体集成电路中，其中所述脉冲产生器的输出端连接至一正反器的清除输入端，而其输入端为内存中的一写入线；置入一正反器于所述半导体集成电路中，其中所述正反器具有一数据输入端、一时序输入端、一清除输入端及一正相输出端，而其中所述数据输入端以回授方式连接至所述正反器的一反相输出端；置入一互斥或门电路于所述半导体集成电路中，其中所述互斥或门电路的输入端连接至所述正反器的正相输出端，另一输入端则连接至一选择信号，而其输出为一外部选择信号；以及置入一多任务器电路于所述半导体集成电路中，其中所述多任务器电路的输入端连接至一正输入数据位，另一输入端则连接至一负输入数据位，其选择信号为所述互斥或门电路所输出的所述外部选择信号，而其两个输出端的输出分别为一偶输入数据位及一奇输入数据位。
本发明还提供一种具有全速数据变迁架构的半导体集成电路的设计方法，其特点在于，其步骤包括：置入一脉冲产生器于所述半导体集成电路中，其中所述脉冲产生器的输出端连接至一正反器的清除输入端，而其输入端为内存中的一写入线；置入一正反器于所述半导体集成电路中，其中所述正反器具有一数据输入端、一时序输入端、一清除输入端及一正相输出端，而其中所述数据输入端以回授方式连接至所述正反器的所述正相输出端；置入一互斥或门电路于所述半导体集成电路中，其中所述互斥或门电路的一输入端连接至所述正反器的正相输出端，另一输入端则连接至一选择信号，而其输出为一外部选择信号；以及置入一多任务器电路于所述半导体集成电路中，其中所述多任务器电路的输入端连接至一正输入数据位，另一输入端则连接至一负输入数据位，其选择信号为所述互斥或门电路所输出的所述外部选择信号，而其两个输出端的输出分别为一偶输入数据位及一奇输入数据位。
本发明还提供一种具有全速数据变迁架构的半导体集成电路的设计方法，其特点在于，其步骤包括：置入一脉冲产生器于所述半导体集成电路中，其中所述脉冲产生器的输出端连接至一同步多位加法器的清除输入端，而其输入端为内存中的一写入线；置入一同步多位加法器于所述半导体集成电路中，其中所述同步多位加法器具有一时序输入端、一清除输入端、N个以回授方式源自所述多位加法器的总合输出端的数据输入线、以及N个外加输入信号，其中所述N个外加输入信号除了第一个信号为高位准态外，其它均为接地零位准态；置入一互斥或门电路于所述半导体集成电路中，其中所述互斥或门电路的一输入端连接至所述同步多位加法器的正相输出端，另一输入端则连接至一选择信号，而其输出为一外部选择信号；以及置入一多任务器电路于所述半导体集成电路中，其中所述多任务器电路的输入端连接至一正输入数据位，另一输入端则连接至一负输入数据位，其选择信号为所述互斥或门电路所输出的所述外部选择信号，而其两个输出端的输出分别为一偶输入数据位及一奇输入数据位。
上述具有全速数据变迁架构的半导体集成电路的设计方法，其特点在于，所述脉冲产生器，用来在每次所述输入的写入线为作动态时产生一复位脉冲。
上述具有全速数据变迁架构的半导体集成电路的设计方法，其特点在于，所述互斥或门在其两个输入端信号为不同逻辑态时，产生一外部选择信号。
上述具有全速数据变迁架构的半导体集成电路的设计方法，其特点在于，所述正反器的数据输入信号来自所述正反器的反相输出，以触发所述正反器的真值输出从原先的逻辑位准转变为另一逻辑位准。
上述具有全速数据变迁架构的半导体集成电路的设计方法，其特点在于，所述多任务器在选择信号为逻辑零时，可将所述正输入数据位转换为所述偶输入数据位，且将所述负输入数据位转换为所述奇输入数据位。
上述具有全速数据变迁架构的半导体集成电路的设计方法，其特点在于，所述多任务器在选择信号为逻辑1时，可将所述正输入数据位转换为所述奇输入数据位，且将所述负输入数据位转换为所述偶输入数据位。
上述具有全速数据变迁架构的半导体集成电路的设计方法，其特点在于，所述自触发电路用来产生所述多任务器所需的一双速外部选择信号。
上述具有全速数据变迁架构的半导体集成电路的设计方法，其特点在于，所述自触发电路的输出信号用以提供所述多任务器所需的外部选择信号，所述输出信号的速度为一般测试速度的两倍。
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上述具有全速数据变迁架构的半导体集成电路的设计方法，其特点在于，所述数据选通信号在下降边缘时，所述数据选通信号将反转且用来闩锁或获取数据位信号。
上述具有全速数据变迁架构的半导体集成电路的设计方法，其特点在于，所述数据选通信号在下降边缘时，所述数据选通信号将反转且用来闩锁或获取所述已被闩锁的数据位信号的输出信号。
本发明的功效，在于可实现一全双倍速测试方法，即便在数据处于变迁的状态也可进行，并且提供一种电路和其设计方法以建立一全速数据变迁架构，以克服在高速测试时数据被写入或呈现在数据路径两次的问题。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1为现有技术的高阶方块图；
图2为现有技术在一般操作模式下的时序示意图；
图3为现有技术在内部双倍时序测试模式下的时序示意图；
图4为本发明的输入级示意图；
图5A为本发明的较佳实施例示意图；
图5B为本发明的第二较佳实施例示意图；
图5C为本发明的第三较佳实施例示意图；
图5D为本发明的第四较佳实施例示意图；
图6为本发明中主要实施例的操作时序示意图。
其中，附图标记：
110-控制器，120-DDR SDRAM
130-数据选通信号，140-数据总线信号
210-时钟信号，220-写入指令信号
230-行地址信号，240-数据选通信号
250-数据总线信号，251-数据正位，252-数据负位
260-行地址信号，270-低阶位B0于低准位
275-偶数据信号，276-奇数据信号
280-低阶位B0于高准位，285-偶数据信号，286-奇数据信号
310-一般时钟信号，315-外部时钟突发长度
320-写入指令信号，325-内部时钟突发长度
330-数据选通信号，340-数据总线信号
350-内部时钟信号，351-选择信号
352-偶数据信号，353-奇数据信号
410-数据总线信号，415-行地址零位选择信号
418-内部时钟信号，420-数据选通信号
430-第一D型正反器，431-正/负位格式
432-奇/偶位格式，440-第二D型正反器
450-第三D型正反器，460-负位输入数据
470-正位输入数据，480-多任务器
483-偶位输入数据，484-奇位输入数据
490-data_e输出信号，492-第四D型正反器
494-第五D型正反器，495-data_o输出信号
510-内存写入信号，515-脉冲产生器
516-脉冲产生器输出信号，517-正反器电路总合正相输出
520-内部时钟信号，525-与门电路，528-与门电路的输出
530-致能信号，540-正反器电路，543-同步多位加法器
550-互斥或门，551-外部选择信号
560-多任务器，561-正位输入数据，562-负位输入数据
563-偶位输入数据，564-奇位输入数据
570-行地址零位选择信号
610-主要时钟信号，620-指令总线信号
630-数据选通信号，640-数据总线信号
650-内部双频时钟，660-脉冲产生器输出信号
670-正反器电路总合正相输出，680-行地址零位选择信号
690-外部选择信号，692-输出偶位数据，694-输出奇位数据
具体实施方式
图4为DDR SDRAM中数据总线DQ的输入级示意图。此电路的输入为图1控制器电路中的DQ信号140以及DQS信号130，而其输出则为data_even输出信号490及data_odd输出信号495。此一DQ输入级电路的目的，是用来将输入数据字节由正/负位格式431转变为奇/偶位格式432。
首先，DQ信号410进入第一D型正反器430的数据输入端，DQS信号420进入第一D型正反器430的时序输入端，而由此第一D型正反器430正相Q输出端的输出则进入第二D型正反器440的数据输入端，此第二D型正反器440的时序输入信号同样是DQS信号420。此外，参考图4，DQ信号410与DQS信号420也分别连接至第三D型正反器450的数据输入端与时序输入端，该第三D型正反器450的Q输出信号为一负位输入数据460，是做为多任务器480的一输入信号。此多任务器480内部的输出路径选择由一选择信号所控制，如图4所示，其为一内存行地址的零位选择信号(B0_sel)415。多任务器480的两个输出分别为偶位输入数据483以及奇位输入数据484。第一D型正反器430中的取样时机为DQS信号420的上升边缘，因此第一D型正反器430的Q端输出信号称为正数据(positive data)，而在第三D型正反器450中的取样时机为DQS信号420的下降边缘，因此第三D型正反器450的Q端输出信号为负数据(negative data)，由于第一D型正反器430输出的正数据(positive data)将比第三D型正反器450输出的负数据(negativedata)领先半个时序周期，因此，将第一D型正反器430组合一第二D型正反器440，在DQS信号420下降边缘时对第一D型正反器430输出的正数据(positive data)重新取样，如此一来两边的输出信号正位输入数据(DI_P)470与负位输入数据(DI_N)460便可以对准。当选择信号B0_select为低位或逻辑0时，输入多任务器480的正位输入数据(data_input positive)470会转变为偶位输入数据(data_input even)483输出，而输入多任务器480的负位输入数据(data_inputnegative)460则会转变为奇位输入数据(data_input odd)484输出；当选择信号B0_sel为高位准时，输入多任务器480的正位输入数据(data_inputpositive)470会转变为奇位输入数据(data_input odd)484输出，而输入多任务器480的负位输入数据(data_input negative)460则会转变为奇位输入数据(data_input odd)484输出。
偶位输入数据(data_input even)483经输出后，进入第四D型正反器492的数据输入端，此第四D型正反器492的时序输入为一内部时钟信号(clk_I)418，而该第四D型正反器492的正相输出端所输出的信号为data_e输出信号490。另一方面，奇位输入数据(data_input odd)484经输出后，进入第五D型正反器494的数据输入端，此一第五D型正反器494的时序输入同样是利用内部时钟信号(clk_I)418，而该第五D型正反器494的正相输出端所输出的信号为data_o输出信号495。
图5A为本发明的一较佳实施例示意图，其中当脉冲产生器输出信号(CLR)516输入为高位态时，正反器之Q端输出信号(正反器电路总和正相输出)517会被重置为零，此一Q端输出信号517是由正反器的时序信号(与门电路的输出)528的上升边缘所触发而得。
如图所示，图号560为多任务器，其输入信号为正位输入数据(data_inputpositive)561及负位输入数据(data_input negative)562，而与图4不同的是其选择信号为一新的外部选择信号(ex_sel)551，而不是原来的行地址零位信号(B0)。多任务器560的输出信号则为偶位输入数据(data_input even)563及奇位输入数据(data_input odd)564。当多任务器560的选择信号为低位准态时，正位输入数据(data_input positive)561会转变成偶位输入数据(data_input even)563输出，而负位输入数据(data_input negative)562则会转变成奇位输入数据(data_input odd)564输出。当多任务器560的选择信号为高位准态时，正位输入数据(data_input positive)561会转变成奇位输入数据(data_input odd)564输出，而负位输入数据(data_input negative)562则会转变成偶位输入数据(data_input even)563输出。
参考图5A，外部选择信号(ex_sel)551由下述方法所产生。一内存写入信号(WRN)510通过脉冲产生器515输出成为一脉冲产生器输出信号(WR_SYNC)516，此一信号用来提供D型正反器电路540的清除输入(CLR input)信号。一内部时钟信号(clk_I)520和一致能信号530分别进入一与门电路(ANDcircuit)525的两个输入端，而此与门电路的输出528连接至D型正反器电路540的时钟输入端，此外，该正反器电路540的反相输出连接至同样的D型正反器的数据输入端，形成一自触发电路(self-toggling circuit)。
由该自触发电路(self-toggling circuit)输出的正反器电路总和正相输出517连接至一互斥或门(Exclusive-OR gate)550的其中一个输入端，该互斥或门550的另一输入端连接至行地址零位选择信号(B0_sel)570，而该互斥或门550的输出信号，即为外部选择信号(ex_sel)551。
图5B为本发明的第二较佳实施例示意图，与图5A不同的是，本实施例是利用D型正反器的反相输出端与其数据输入端相连接，以代替原来的自触发电路(self-toggling circuit)。
图5C为本发明的第三较佳实施例示意图，与图5A不同的是，本实施例是将D正反器的正相输出端通过一反向器连接至该D正反器的数据输入端，以代替原来的自触发电路(self-toggling circuit)。
图5D为本发明的第四较佳实施例示意图，与图5A不同的是，本实施例是利用一同步多位加法器543，以代替原来的自触发电路(self-togglingcircuit)。
图6为本发明中主要实施例的操作时序示意图，图号610为一主要时钟信号；图号620为一指令总线信号，该指令总线信号620有两个写入指令窗口，其一提供B0＝0的状态，另一则提供B0＝1的状态；图号640为一数据总线(DQ)，具有由四个字节D0、D1、D2、D4所构成的串行；图号630为一数据选通信号(DQS)，其突发长度(Burst Length)BL＝2，此表示数据选通信号(DQS)630发生于每一个写入指令下达时，而其信号周期与主要时钟信号610相同。此外，图6还包括一内部双频时钟(CLK_I)650。
图6所示的信号时序图中还包括标示于图5内的信号。其中脉冲产生器输出信号(WR_SYNC)660时序上具有两个脉冲，其是由指令总线信号620的两个写入信号所产生。正反器电路总和正相输出(toggle_out)670信号为图5中D型正反器540的总合输出信号。B0_sel为行地址零位选择信号680，ex_sel为外部选择信号690。此外，输出偶位数据(Data_e)692及输出奇位数据(Data_o)694也标示于图6中。尤其需要强调的是，Data_e692的数据位顺序为D0、D1、D3、D2，而Data_o694的数据位顺序则为D1、D0、D2以及D3，此一顺序安排可使双倍数据传输速度(DDR)同步动态随机存取内存(SDRAM)的双倍速度测试得以成功实现。
当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明权利要求的保护范围。
Claims (30)
1、一种具有全速数据变迁架构的半导体集成电路，用于双倍数据传输速度同步动态随机存取内存内部双倍时序测试，其特征在于，包括：
一脉冲产生器，其输出端连接至一自触发电路的清除输入端，而其输入端为内存中的一写入线；
一自触发电路，其包含所述清除输入端、一时序输入端以及一正相输出端；
一互斥或门电路，其一输入端连接至所述自触发电路的正相输出端，另一输入端则是连接至一选择信号，而其输出为一外部选择信号；以及
一多任务器电路，其一输入端连接至一正输入数据位，另一输入端则连接至一负输入数据位，其选择信号为所述互斥或门电路所输出的所述外部选择信号，而其两个输出端的输出分别为一偶输入数据位及一奇输入数据位。
2、根据权利要求1所述的具有全速数据变迁架构的半导体集成电路，其特征在于，所述脉冲产生器，是用来在每次所述输入的写入线为作动态时产生一复位脉冲。
3、根据权利要求1所述的具有全速数据变迁架构的半导体集成电路，其特征在于，所述互斥或门在其两个输入端信号为不同逻辑态时，会产生一外部选择信号。
4、根据权利要求1所述的具有全速数据变迁架构的半导体集成电路，其特征在于，所述多任务器在选择信号为逻辑零时，可将所述正输入数据位转换为所述偶输入数据位，且将所述负输入数据位转换为所述奇输入数据位。
5、根据权利要求1所述的具有全速数据变迁架构的半导体集成电路，其特征在于，所述多任务器在选择信号为逻辑1时，可将所述正输入数据位转换为所述奇输入数据位，且将所述负输入数据位转换为所述偶输入数据位。
6、根据权利要求1所述的具有全速数据变迁架构的半导体集成电路，其特征在于，其特征在于，所述自触发电路是用来产生所述多任务器所需的一双速外部选择信号。
7、根据权利要求1所述的具有全速数据变迁架构的半导体集成电路，其特征在于，所述自触发电路的输出信号是用以提供所述多任务器所需的外部选择信号，所述输出信号的速度为一般测试速度的两倍。
8、根据权利要求1所述的具有全速数据变迁架构的半导体集成电路，其特征在于，所述中介于所述电路与双倍数据传输速度同步动态随机存取内存之间的接口信号，为一数据选通信号和一数据总线信号。
9、根据权利要求8所述的具有全速数据变迁架构的半导体集成电路，其特征在于，所述数据选通信号在上升边缘时，所述数据选通信号是以用来闩锁或获取数据位信号。
10、根据权利要求8所述的具有全速数据变迁架构的半导体集成电路，其特征在于，所述数据选通信号在下降边缘时，所述数据选通信号将反转且用来闩锁或获取数据位信号。
11、根据权利要求10所述的具有全速数据变迁架构的半导体集成电路，其特征在于，所述数据选通信号在下降边缘时，所述数据选通信号将反转且用来闩锁或获取所述已被闩锁的数据位信号的输出信号。
12、一种具有全速数据变迁架构的半导体集成电路，用于双倍数据传输速度同步动态随机存取内存内部双倍时序测试，其特征在于，包括：
一脉冲产生器，其输出端连接至一正反器的清除输入端，而其输入端为内存中的一写入线；
一正反器，其具有一数据输入端、一时序输入端、一清除输入端及一正相输出端，其中所述数据输入端以回授方式连接至所述正反器的一反相输出端；
一互斥或门电路，其一输入端连接至所述正反器的正相输出端，另一输入端则连接至一选择信号，而其输出为一外部选择信号；以及
一多任务器电路，其一输入端连接至一正输入数据位，另一输入端则连接至一负输入数据位，其选择信号为所述互斥或门电路所输出的所述外部选择信号，而其两个输出端的输出分别为一偶输入数据位及一奇输入数据位。
13、根据权利要求12所述的具有全速数据变迁架构的半导体集成电路，其特征在于，所述正反器的数据输入信号来自所述正反器的反相输出，以触发所述正反器的真值输出从原先的逻辑位准转变为另一逻辑位准。
14、一种具有全速数据变迁架构的半导体集成电路，用于双倍数据传输速度同步动态随机存取内存内部双倍时序测试，其特征在于，包括：
一脉冲产生器，其输出端连接至一正反器的清除输入端，而其输入端为内存中的一写入线；
一正反器，其具有一数据输入端、一时序输入端、一清除输入端及一正相输出端，其中所述数据输入端以回授方式连接至所述正反器的所述正相输出端；
一互斥或门电路，其一输入端连接至所述正反器的正相输出端，另一输入端则连接至一选择信号，而其输出为一外部选择信号；以及
一多任务器电路，其一输入端连接至一正输入数据位，另一输入端则连接至一负输入数据位，其选择信号为所述互斥或门电路所输出的所述外部选择信号，而其两个输出端的输出分别为一偶输入数据位及一奇输入数据位。
15、一种具有全速数据变迁架构的半导体集成电路，用于双倍数据传输速度同步动态随机存取内存内部双倍时序测试，其特征在于，包括：
一脉冲产生器，其输出端连接至一同步多位加法器的清除输入端，而其输入端为内存中的一写入线；
一同步多位加法器，其具有一时序输入端、一清除输入端、N个以回授方式源自所述多位加法器的总合输出端的数据输入线、以及N个外加输入信号，其中所述N个外加输入信号除了第一个信号为高位准态外，其它均为接地零位准态；
一互斥或门电路，其一输入端连接至所述同步多位加法器的总合输出端第零位，另一输入端则是连接至一选择信号，而其输出为一外部选择信号；以及
一多任务器电路，其一输入端连接至一正输入数据位，另一输入端则连接至一负输入数据位，其选择信号为所述互斥或门电路所输出的所述外部选择信号，而其两个输出端的输出分别为一偶输入数据位及一奇输入数据位。
16、一种具有全速数据变迁架构的半导体集成电路的设计方法，其特征在于，其步骤包括：
置入一脉冲产生器于所述半导体集成电路中，其中所述脉冲产生器的输出端连接至一自触发电路的清除输入端，而其输入端为内存的一写入线；
置入一自触发电路于所述半导体集成电路中，其中所述自触发电路包含所述清除输入端、一时序输入端以及一正相输出端；
置入一互斥或门电路于所述半导体集成电路中，其中所述互斥或门电路的一输入端连接至所述自触发电路的正相输出端，另一输入端则连接至一选择信号，而其输出为一外部选择信号；以及
置入一多任务器电路于所述半导体集成电路中，其中所述多任务器电路的输入端连接至一正输入数据位，另一输入端则连接至一负输入数据位，其选择信号为所述互斥或门电路所输出的所述外部选择信号，而其两个输出端的输出分别为一偶输入数据位及一奇输入数据位。
17、根据权利要求16所述的具有全速数据变迁架构的半导体集成电路的设计方法，其特征在于，所述脉冲产生器，用来在每次所述输入的写入线为作动态时产生一复位脉冲。
18、根据权利要求16所述的具有全速数据变迁架构的半导体集成电路的设计方法，其特征在于，所述互斥或门在其两个输入端信号为不同逻辑态时，产生一外部选择信号。
19、根据权利要求16所述的具有全速数据变迁架构的半导体集成电路的设计方法，其特征在于，所述多任务器在选择信号为逻辑零时，可将所述正输入数据位转换为所述偶输入数据位，且将所述负输入数据位转换为所述奇输入数据位。
20、根据权利要求16所述的具有全速数据变迁架构的半导体集成电路的设计方法，其特征在于，所述多任务器在选择信号为逻辑1时，可将所述正输入数据位转换为所述奇输入数据位，且将所述负输入数据位转换为所述偶输入数据位。
21、根据权利要求16所述的具有全速数据变迁架构的半导体集成电路的设计方法，其特征在于，所述自触发电路用来产生所述多任务器所需的一双速外部选择信号。
22、根据权利要求16所述的具有全速数据变迁架构的半导体集成电路的设计方法，其特征在于，所述自触发电路的输出信号用以提供所述多任务器所需的外部选择信号，所述输出信号的速度为一般测试速度的两倍。
23、根据权利要求16所述的具有全速数据变迁架构的半导体集成电路的设计方法，其特征在于，所述中介于所述电路与双倍数据传输速度同步动态随机存取内存之间的接口信号，为一数据选通信号和一数据总线信号。
24、根据权利要求23所述的具有全速数据变迁架构的半导体集成电路的设计方法，其特征在于，所述数据选通信号在上升边缘时，所述数据选通信号是以用来闩锁或获取数据位信号。
25、根据利要求23所述的具有全速数据变迁架构的半导体集成电路的设计方法，其特征在于，所述数据选通信号在下降边缘时，所述数据选通信号将反转且用来闩锁或获取数据位信号。
26、根据权利要求25所述的具有全速数据变迁架构的半导体集成电路的设计方法，其特征在于，所述数据选通信号在下降边缘时，所述数据选通信号将反转且用来闩锁或获取所述已被闩锁的数据位信号的输出信号。
27、一种具有全速数据变迁架构的半导体集成电路的设计方法，其特征在于，其步骤包括：
置入一脉冲产生器于所述半导体集成电路中，其中所述脉冲产生器的输出端连接至一正反器的清除输入端，而其输入端为内存中的一写入线；
置入一正反器于所述半导体集成电路中，其中所述正反器具有一数据输入端、一时序输入端、一清除输入端及一正相输出端，而其中所述数据输入端以回授方式连接至所述正反器的一反相输出端；
置入一互斥或门电路于所述半导体集成电路中，其中所述互斥或门电路的输入端连接至所述正反器的正相输出端，另一输入端则连接至一选择信号，而其输出为一外部选择信号；以及
置入一多任务器电路于所述半导体集成电路中，其中所述多任务器电路的输入端连接至一正输入数据位，另一输入端则连接至一负输入数据位，其选择信号为所述互斥或门电路所输出的所述外部选择信号，而其两个输出端的输出分别为一偶输入数据位及一奇输入数据位。
28、根据权利要求27所述的具有全速数据变迁架构的半导体集成电路的设计方法，其特征在于，所述正反器的数据输入信号来自所述正反器的反相输出，以触发所述正反器的真值输出从原先的逻辑位准转变为另一逻辑位准。
29、一种具有全速数据变迁架构的半导体集成电路的设计方法，其特征在于，其步骤包括：
置入一脉冲产生器于所述半导体集成电路中，其中所述脉冲产生器的输出端连接至一正反器的清除输入端，而其输入端为内存中的一写入线；
置入一正反器于所述半导体集成电路中，其中所述正反器具有一数据输入端、一时序输入端、一清除输入端及一正相输出端，而其中所述数据输入端以回授方式连接至所述正反器的所述正相输出端；
置入一互斥或门电路于所述半导体集成电路中，其中所述互斥或门电路的一输入端连接至所述正反器的正相输出端，另一输入端则连接至一选择信号，而其输出为一外部选择信号；以及
置入一多任务器电路于所述半导体集成电路中，其中所述多任务器电路的输入端连接至一正输入数据位，另一输入端则连接至一负输入数据位，其选择信号为所述互斥或门电路所输出的所述外部选择信号，而其两个输出端的输出分别为一偶输入数据位及一奇输入数据位。
30、一种具有全速数据变迁架构的半导体集成电路的设计方法，其特征在于，其步骤包括：
置入一脉冲产生器于所述半导体集成电路中，其中所述脉冲产生器的输出端连接至一同步多位加法器的清除输入端，而其输入端为内存中的一写入线；
置入一同步多位加法器于所述半导体集成电路中，其中所述同步多位加法器具有一时序输入端、一清除输入端、N个以回授方式源自所述多位加法器的总合输出端的数据输入线、以及N个外加输入信号，其中所述N个外加输入信号除了第一个信号为高位准态外，其它均为接地零位准态；
置入一互斥或门电路于所述半导体集成电路中，其中所述互斥或门电路的一输入端连接至所述同步多位加法器的正相输出端，另一输入端则连接至一选择信号，而其输出为一外部选择信号；以及
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