JPH02195596A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、例えば、降圧
回路を内蔵するダイナミック型ＲＡＭ　（ランダム・ア
クセス・メモリ）等に利用して特に有効な技術に関する
ものである。

〔従来の技術〕

ダイナミック型ＲＡＭ等の高集積化や低消費電力化を支
える一つの手段として、外部から供給される例えば＋５
ｖの電源電圧を、例えば＋３ｖ程度に降圧した後、内部
電源電圧として内部回路に供給する降圧回路がある。ま
た、このような降圧回路を内蔵するダイナミック型ＲＡ
Ｍ等の各種半導体集積回路装置がある。

降圧回路については、例えば、特開昭５７−０６１９８
１号公報等に記載されている。

〔発明が解決しようとする課題〕

上記に記載されるような降圧回路を内蔵するダイナミッ
ク型ＲＡＭ等において、降圧回路は、例えば１個だけ設
けられ、電源電圧が供給されることで定常的に動作状態
とされる。したがって、降圧回路は、ダイナミック型Ｒ
ＡＭの選択状態においてその最大動作電流を保証しうる
比較的大きな電流供給能力を持つように設計される。こ
のため、ダイナミック型ＲＡＭ等の非選択状態における
待機電流が増大し、その低消費電力化が妨げられるいう
問題が生した。

この発明の目的は、降圧回路を内蔵するダイナミック型
ＲＡＭ等の待機電流を削減し、その低消費電力化を推進
することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ダイナミック型ＲＡＭ等に内蔵される降圧回
路を、ダイナミック型ＲＡＭ等の非選択状態においてそ
の待機電流を供給しうる程度の比較的小さな電流供給能
力を持つように設計されかつ定常的に動作状態とされる
第１の降圧回路と、ダイナミック型ＲＡＭ等の選択状態
においてその動作電流を供給しうる程度の比較的大きな
電流供給能力を持つように設計されかつ実質的に起動制
御信号に従って選択的に動作とされる第２の降圧回路と
により構成するものである。

〔作　用〕

上記した手段によれば、高集積化にともなって耐圧が低
下される回路素子を保護し、またその低消費電力化を図
りつつ、かつ選択状態におけるその最大動作電流を保証
しつつ、ダイナミック型ＲＡＭ等の待機電流を削減でき
る。これにより、降圧回路を内蔵するダイナミー／り型
ＲＡＭ等の低消費電力化を推進できる。

〔実施例〕

第１図には、この発明が通用された降圧回路ＶＤｉ及び
ＶＯ２の一実施例の回路図が示されている。また、第２
図には、第１図の降圧回路ＶＤＩ及びＶＯ２を内蔵する
ダイナミック型ＲＡＭの一実施例のブロック図が示され
ている。これらの図に従って、この実施例の降圧回路Ｖ
ＤＩ及びＶＯ２ならびにダイナミック型ＲＡＭの構成と
動作の概要及びその特徴について説明する。なお、第１
図の各回路素子及び第２図の各ブロックを構成する回路
素子は、公知の半導体集積回路の製造技術によって、特
に制限されないが、単結晶シリコンのような１個の半導
体基板上に形成される。また、第１図において、そのチ
ャンネル（バンクゲート）部に矢印が付加されるＭＯＳ
　Ｆ　ＥＴはＰチャンネル型であって、矢印が付加され
ないＮチャンネルＭＯＳ　Ｆ　ＥＴと区別して示される
。

この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、比較的大きな記憶容量を有し、その回路素子は掻
めて微細化される。その結果、各回路素子の耐圧は低下
し、外部から供給される例えば＋５ｖの電源電圧■ＣＣ
をそのまま内部回路に供給することができない、このた
め、この実施例のダイナミック型ＲＡＭには、上記電源
電圧ＶＣＣを例えば＋３Ｖに降圧し、内部電源電圧Ｖｃ
ｄとして、内部回路に供給する降圧回路が設けられ、あ
わせてダイナミック型ＲＡＭの低消費電力化が図られる
。この実施例において、上記降圧回路は、特に制限され
ないが、ダイナミック型ＲＡＭが非選択状態とされると
きその待機電流を供給しうる程度の比較的小さな電流供
給能力を持つように設計されかつ定常的に動作状態とさ
れる降圧回路ＶＤＩ　　（第１の降圧回路）と、ダイナ
ミック型ＲＡＭが選択状態とされるときその動作電流を
、供給しうる程度の比較的大きな電流供給能力を持つよ
うに設計されかつロウアドレスストローブ信号ＲＡＳ　
（起動制御信号）に従って選択的に動作状態とされるも
う一つの降圧回路ｖＤ２　（第２の降圧回路）とにより
構成される。その結果、ダイナミック型ＲＡＭの待機電
流が削減され、その低消費電力化が推進される。

第２図において、メモリアレイＭＡＲＹは、同図の垂直
方向に平行して配置される複数のワード線と、水平方向
に平行して配置される複数の相補データ線ならびにこれ
らのワード線及び相補データ線の交点に格子状に配置さ
れる複数のダイナミック型メモリセルとを含む。

メモリアレイＭ　Ａ　ＲＹ　’ｃ構成するワード線は、
ロウアドレスデコーダＲＡＤに結合され、択一的に選択
状態とされる。

ロウアドレスデコーダＲＡＤには、特に制限されないが
、ロウアドレスバッファＲＡＢからｉ十１ビットの相補
内部アドレス信号ａｘＱｘａｘｉ（ここで、例えば非反
転内部アドレス信号ａｘＱと反転内部アドレス信号ａｘ
Ｑをあわせて相補内部アドレス信号土ＸＯのように表す
、以下同じ）が供給され、タイミング発生回路ＴＧから
タイミング信号φＸが供給される。

ロウアドレスデコーダＲＡＤは、上記タイミング信号φ
Ｘがハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、ロウアドレスデコーダＲ
ＡＤは、上記相補内部アドレス信号ａｘＱ　〜ａｘｔを
デコードし、メモリアレイＭＡＲＹの対応するワード線
を択一的にハイレベルの選択状態とする。

ロウアドレスバッファＲＡＢは、アドレスマルチプレク
サＡＭＸから伝達されるロウアドレス信号を、タイミン
グ発生回路ＴＯから供給されるタイミング信号φａｒに
従って取り込み、保持する。

また、これらのロウアドレス信号をもとに上記相補内部
アドレス信号ａｘＯ〜ａｘｉを形成し、ロウアドレスデ
コーダＲＡＤに供給する。

アドレスマルチプレクサＡＭＸは、特に制限されないが
、ダイナミック型ＲＡＭが通常の動作モードとされタイ
ミング発生回路ＴＧからロウレベルのタイミング信号φ
ｒｅｆが供給されるとき、外部端子ＡＯ〜Ａｉを介して
時分割的に供給されるＸアドレス信号ＡＸＯ〜ＡＸｉを
選択し、上記ロウアドレス信号としてロウアドレスバッ
ファＲＡＢに伝達する。また、ダイナミック型ＲＡＭが
リフレッシュモードとされ上記タイミング信号φｒａｆ
がハイレベルとされるとき、リフレッシュアドレスカウ
ンタＲＦＣから供給されるリフレッシュアドレス信号ａ
ｒＱ〜ａｒｉを選択し、上記ロウアドレス信号としてロ
ウアドレスバッファＲＡＢに伝達する。

リフレンジエアドレスカウンタＲＦＣは、特に制限され
ないが、ダイナミック型ＲＡＭがリフレッシュモードと
されるとき、タイミング発生回路ＴＧから供給されるタ
イミング信号φｒｃに従って歩進動作を行う。その結果
、上記リフレッシュアドレス信号ａｒＱ”ａｒｉを形成
し、アドレスマルチプレクサＡＭＸに供給する。

一方、メモリアレイＭＡＲＹを構成する相補データ線は
、その一方において、センスアンプＳＡの対応する単位
増幅回路に結合され、その他方において、カラムスイッ
チＣ３Ｗの対応するスイッチＭＯＳＦＥＴに結合される
。

センスアンプＳＡは、メモリアレイＭＡＲＹの各相補デ
ータ線に対応して設けられる複数の単位増幅回路を含む
。これらの単位増幅回路には、タイミング発生回路ＴＯ
からタイミング信号φｐａが共通に供給される。

センスアンプＳＡの各単位増幅回路は、上記タイミング
信号φｐａがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、各単位増幅回路
は、メモリアレイＭＡＲＹの選択されたワード線に結合
される複数のメモリセルから対応する相補データ線を介
して出力される微小読み出しｆ８号を増幅し、ハイレベ
ル又はロウレベルの２値読み出し信号とする。

カラムスイッチＣ５Ｗは、メモリアレイＭＡＲＹの各相
補データ線に対応して設けられる複数対のスイッチＭＯ
５ＦＥＴを含む、これらのスイッチＭＯＳ　Ｆ　ＥＴの
一方は、前述のように、メモリアレイＭ／ＲＹの対応す
る相補データ線にそれぞれ結合され、その他方は、相補
共通データ線の非反転信号線ＣＤ及び反転信号線ＣＤに
交互に共通結合される。各列のスイッチＭＯ３ＦＥＴの
ゲートはそれぞれ共通結合され、カラムアドレスデコー
ダＣＡＤから対応するデータ線選択信号がそれぞれ供給
される。

カラムスイッチＣ８Ｗの各列のスイッチＭＯ５ＦＥＴは
、対応する上記データ線選択信号が択一的にハイレベル
とされることで、選択的にオン状態となる。その結果、
メモリアレイＭＡＲＹの対応する相補データ線が、上記
相補共通データ線ＣＤ−ＣＤに選択的に接続される。

カラムアドレスデコーダＣＡＤには、特に制限されない
が、カラムアドレスバッファＣＡＢからｔ＋ｔピントの
相補内部アドレス信号まｙＯ〜互ｙＩが供給され、タイ
ミング発生回路ＴＧからタイミング信号φｙが供給され
る。

カラムアドレスデコーダＣＡＤは、上記タイミング信号
φｙがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、カラムアドレスデコー
ダＣＡＤは、上記相補内部アドレス信号１ｙＱ−ａｙｌ
をデコードし、対応するデータ線選択信号を択一的にハ
イレベルとする。これらのデータ線選択信号は、前述の
ように、上記カラムスイッチＣ８Ｗの対応するスイッチ
ＭＯ３ＦＥＴにそれぞれ供給される。

カラムアドレスバッファＣＡＢは、外部端子ＡＯ〜ＡＩ
を介して時分割的に供給されるＹアドレス信号ＡＹＯ〜
ＡＹｉを、タイミング発生回路ＴＧから供給されるタイ
ミング信号φａｃに従って取り込み、保持する。また、
これらのＹアドレス信号をもとに、上記相補内部アドレ
ス信号ａｙ。

〜ａｙｉを形成し、カラムアドレスデコーダＣＡＤに供
給する。

相補共通データ線ＣＤ　−ＣＤは、特に制限されないが
、データ入出力回路Ｉ１０に結合される。

データ入出力回路Ｉ１０は、特に制限されないが、デー
タ人カバソファ及びデータ出力バッファを含む、このう
ち、データ入カバフファの入力端子は、データ入力端子
Ｄｉｎに結合され、その出力端子は、相補共通データ線
ＣＤ−ＣＤに結合される。データ入カバソファには、特
に制限されないが、タイミング発生回路ＴＧからタイミ
ング信号φＷが供給される。一方、データ出力バッファ
の入力端子は、上記相補共通データｌ＠ＣＤ−ＣＤに共
通結合され、その出力端子は、データ出力端子ｐｏｕｔ
に結合される。データ出力バッファには、タイミング発
生回路ＴＧからタイミング信号φｒが供給される。

データ入出力回路！１０のデータ入カバソファは、ダイ
ナミック型ＲＡＭがＩＦき込みモードとされ上記タイミ
ング信号φＷがハイレベルとされることで、選択的に動
作状態とされる。この動作状態において、データ人カバ
ソファは、データ入力端子Ｄｉｎを介して供給される書
き込みデータに従った相補書き込み信号を形成し、相補
共通データ線選択信号πを介して、メモリアレイＭＡＲ
Ｙの選択されたメモリセルに供給する。特に制限されな
いが、上記タイミング信号φＷがロウレベルとされると
き、データ人カバソファの出力はノ翫イインピーダンス
状態とされる。

データ入出力回路Ｉ１０のデータ出力バッファは、ダイ
ナミック型ＲＡＭが読み出しモードとされ上記タイミン
グ信号φｒがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、データ出力バッ
ファは、メモリアレイＭＡＲＹの選択されたメモリセル
から対応する相補データ線及び相補共通データ線ＣＤ−
σ丁−を介して出力される２値読み出し７信号をさらに
増幅し、データ出力端子Ｄｏｕｔから送出する。特に制
限されないが、上記タイミング信号φｒがロウレベルと
されるとき、データ出力バッファの出力はハイインピー
ダンス状態とされる。

タイミング発生回路ＴＧは、外部から起動制御信号とし
て供給されるロウアドレスストローブ信号ＲＡＳ、カラ
ムアドレスストローブ信号ＣＡＳ及びライトイネーブル
信号ＷＥをもとに、各種のタイミング信号を形成し、ダ
イナミック型ＲＡＭの各回路に供給する。

この実施例のダイナミック型ＲＡＭは、前述のように、
降圧回路ＶＤＩ及びＶＤ２を内蔵する。

これらの降圧回路には、外部端子ｖＣＣを介して電源電
圧ＶＣＣが供給され、その出力端子は、内部電源電圧供
給点Ｖｃｄに共通結合される。ここで、上記ｆｌ電源電
圧ＣＣは、特に制限されないが、＋５Ｖのような正の電
源電圧とされる。降圧回路ＶＤ２には、さらにタイミン
グ発生回路ＴＧからタイミング信号φｃｅが供給される
。

降圧回路ＶＤＩは、特に制限されないが、第１図に示さ
れるように、差動形態とされる一対のＮチャンネルＭ　
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１　！及びＱ１２を基本構成と
する。ＭＯ３ＦＥＴＱＩ　１及びＱ１２のドレインと上
記電１１！電圧ｖＣＣとの間には、ＰチャンネルＭＯ３
ＦＥＴＱＩ及びＱ２がそれぞれ設けられる。ＭＯ３ＦＥ
ＴＱＩのゲートは、そのドレインに共通結合され、さら
にＭＯ３ＦＥＴＱ２のゲートに結合される。これにより
、ＭＯＳ　Ｆ　ＥＴＱｌ及びＱ２は、電流ミラー形態と
され、ＭＯ３ＦＥＴＱＩＩ及びＱ１２に対するアクティ
ブ負荷として作用する。

ＭＯ３ＦＥＴＱＩ　１及びＱ１２の共通結合されたソー
スと回路の接地電位との間には、特、に制限されないが
、ＮチャンネルＭＯ３ＦＥＴＱＩ　３が設けられる。こ
のＭＯ３ＦＥＴＱＩ　３は、比較的小さなコンダクタン
スを持つように設計され、さらにそのゲート及びドレイ
ンが共通結合されることでダイオード形態とされる。こ
れにより、上記差動ＭＯ３ＦＥＴＱＩ　１及びＱ１２に
は、ＭＯ３ＦＥＴＱ１３のコンダクタンスに対応した比
較的小さな動作電流が常時供給される。その結果、降圧
回路ＶＤＩは、電源電圧■ＣＣが供給されることを条件
に、定常的に動作状態とされる。

ＭＯ３ＦＥＴＱ２及びＱ１２の共通結合されたドレイン
は、さらにＰチャンネルＭＯ３ＦＥＴＱ３のゲートに結
合される。ＭＯ３ＦＥＴＱ３のソースは、上記電源電圧
ｖＣＣに結合され、そのドレインは、上記ＭＯ３ＦＥＴ
ＱＩ　ｌのゲートに結合されるとともに、内部電源電圧
供給点Ｖｃｄに結合される。これにより、ＭＯ３ＦＥＴ
Ｑ３は、実質的に内部回路に対し内部電源電圧Ｖｃｄを
供給する電流供給ＭＯ３ＦＥＴとして作用し、かつその
ゲート電圧が変化されることで内部電源電圧Ｖｃｄのレ
ベルを制御する電圧制御ＭＯ３ＦＥＴとして作用する。

この実施例において、ＭＯ３ＦＥＴＱ３は、比較的小さ
なコンダクタンスを持つように設計される。このため、
降圧回路ＶＤＩは、上記ＭＯ３ＦＥＴＱＩ　３が比較的
小さなコンダクタンスを持つように設計されることもあ
いまって、ダイナミック型ＲＡＭの非選択状態における
待機電流を供給しうる程度の比較的小さな電流供給能力
を持つものとされる。

ＭＯ３ＦＥＴＱ１２のゲートには、所定の基準電位Ｖｒ
が供給される。ここで、基準電位Ｖ「は、特に制限され
ないが、ダイナミック型ＲＡＭの図示されない定電圧発
生回路によって形成され、例えば＋３ｖのような定電圧
とされる。

これらのことから、差動ＭＯ３ＦＥＴＱＩ　ｌ及びＱ１
２は、上記ｆｉ電源電圧ＣＣが供給されるとき、ＭＯ５
ＦＥＴＱＩ及びＱ２をアクティブ負荷とする差動増幅回
路として機能する。このとき、差動増幅回路は、その非
反転入力端子すなわちＭＯ３ＦＥＴＱＩ　１のゲートに
供給される内部電源電圧Ｖｃｄと、その反転入力端子す
なわちＭＯ３ＦＥＴＱ１２のゲートに供給される基準電
位Ｖｒとを比較し、そのレベル差を拡大して、非反転出
力端子すなわちＭＯ３ＦＥＴＱ２及びＱ１２の共通結合
されたドレインつまりＭＯ３ＦＥＴＱ３１７１ゲートに
伝達する。これにより、内部電源電圧■ｃｄのレベルが
制御され、上記基準電位Ｖｒすなわち＋３■に収束され
る。

すなわち、内部電源電圧Ｖｃｄのレベルが上昇し、基準
電位Ｖ「より高くされるとき、ＭＯ３ＦＥＴＱＩＩのコ
ンダクタンスが大きくされ、ＭＯ３ＦＥＴＱ１２のコン
ダクタンスは逆に小さくされる。したがって、ＭＯ３Ｆ
ＥＴＱ３のゲート電圧が高くされ、そのコンダクタンス
が小さくされため、結果的に内部電源電圧Ｖｃｄのレベ
ルが低くされる。一方、内部電源電圧Ｖｃｄのレベルが
低下し、基準電位Ｖｒより低くされると、ＭＯ３ＦＥＴ
ＱＩＩのコンダクタンスが小さくされ、ＭＯ３ＦＥＴＱ
１２のコンダクタンスは逆に大きくされる。したがって
、ＭＯ３ＦＥＴＱ３のゲート電圧が低くされ、そのコン
ダクタンスが大きくされるため、結果的に内部電源電圧
Ｖｃｄのレベルが高くされる。これにより、内部電源電
圧Ｖｃｄのレベルは、基準電位Ｖｒすなわち＋３■に収
束され、安定化される。ＭＯＳＦＥＴＱ３は、前述のよ
うに、比較的小さなコンダクタンスを持つように設計さ
れるため、降圧回路ＶＤＩの電流供給能力は、相応して
小さくされる。

次に、降圧回路ＶＤ２は、特に制限されないが、第１図
に示されるように、差動形態とされる一対のＮチャンネ
ルＭＯＳＦＥＴＱＩ　４及びＱ１５を基本構成とする。

ＭＯ３ＦＥＴＱＩ　４及びＱ１５のドレインと上記電源
電圧ｖＣＣとの間には、ＰチャンネルＭＯ３ＦＥＴＱ４
及びＱ５がそれぞれ設けられる。ＭＯＳＦＥＴＱ４のゲ
ートは、そのドレインに共通結合され、さらにＭＯ３Ｆ
ＥＴＱ５のゲートに結合される。これにより、ＭＯＳＦ
ＥＴＱ４及びＱ５は、電流ミラー形態とされ、ＭＯＳＦ
ＥＴＱ１４及びＱ１５に対するアクティブ負荷として作
用する。

ＭＯＳＦＥＴＱ１４及びＱ１５の共通結合されたソース
と回路の接地電位との間には、特に制限されないが、Ｎ
チャンネルＭＯ３ＦＥＴＱＩ　６及びＱ１７が並列形態
に設けられる。このうち、ＭＯ３ＦＥＴＱ１６のゲート
には、上記タイミング信号φｃｅが供給され、ＭＯ３Ｆ
ＥＴＱＩ　７は、そのゲート及びドレインが共通結合さ
れることでダイオード形態とされる。ここで、ＭＯ３Ｆ
ＥＴＱ１６は比較的大きなコンダクタンスを持つように
設計され、ＭＯ３ＦＥＴＱＩ　７は比較的小さなコンダ
クタンスを持つように設計される。また、タイミング信
号φｃｅは、特に制限されないが、第１図に部分的に示
されるように、ダイナミック型ＲＡＭの起動制御信号で
あるロウアドレスストローブ信号ＲＡＳをタイミング発
止回路ＴＧのインバータ回路Ｎｌにより反転することで
形成され、ダイナミック型ＲＡＭが選択状態とされると
き選択的にハイレベルとされる。

これらのことから、上記差動ＭＯ３ＦＥＴＱＩ４及びＱ
１５には、ダイナミック型ＲＡＭが非選択状態とされる
とき、ＭＯ３ＦＥＴＱＩ　７のコンダクタンスに対応し
た比較的小さな動作電流が供給され、ダイナミック型Ｒ
ＡＭが選択状態とされるとき、ＭＯ３ＦＥＴＱＩ　６の
コンダクタンスに対応した比較的大きな動作電流が供給
される。これにより、降圧回路ＶＤ２は、実質的にダイ
ナミック型ＲＡＭが選択状態とされ上記タイミング信号
φｃｏがハイレベルとされるとき、選択的に動作状態と
される。ダイナミック型ＲＡＭの非選択状態において、
差動ＭＯ３ＦＥＴＱ１４及びＱ１５にＭＯＳＦＥＴＱＩ
　７を介して比較的小さな動作電流が供給されることで
、後述する非反転出力端子すなわちＭＯ３ＦＥＴＱ５及
びＱ１５の共通結合されたドレインが、はぼ基準電位Ｖ
ｒすなわち＋３Ｖに維持される。その結果、ダイナミッ
ク型ＲＡＭが選択状態とされる当初において、降圧回路
ＶＤ２の立ち上がりが高速化される。

ＭＯ３ＦＥＴＱ５及びＱ１５の共通結合されたドレイン
は、さらにＰチャンネルＭＯ３ＦＥＴＱ６のゲートに結
合される。ＭＯ３ＦＥＴＱ６のソースは、上記電源電圧
■ＣＣに結合され、そのドレインは、上記ＭＯ３ＦＥＴ
ＱＩ　４のゲートに結合されるとともに、上記内部電源
電圧供給点Ｖｃｄに共通結合される。これにより、ＭＯ
Ｓ　Ｆ　ＥＴＱ６は、実質的に内部回路に対し内部電源
電圧Ｖｃｄを供給する電流供給ＭＯ３ＦＥＴとして作用
し、かつそのゲート電圧が変化されることで内部電源電
圧Ｖｃｄのレベルを制御する電圧制御ＭＯ３ＦＥＴとし
て作用する。この実施例において、ＭＯ３ＦＥＴＱ６は
、比較的大きなコンダクタンスを持つように設計される
。このため、降圧回路ＶＤ２は、上記ＭＯ３ＦＥＴＱ１
６が比較的大きなコンダクタンスを持つように設計され
ることもあいまって、ダイナミック型ＲＡＭの選択状態
における動作電流を上記降圧回路ＶＤＩとともに供給し
うる程度の比較的大きな電流供給能力を持つものとされ
る。

ＭＯＳＦＥＴＱ１５のゲーＩ・には、上記基準電位Ｖｒ
が供給される。これにより、差動ＭＯ５ＦＥＴＱ１４及
びＱ１５は、実質的にダイナミック型ＲＡＭ、’＞＜選
択状態とされ上記タイミング信号φｃｅがハイレベルと
されるとき、ＭＯＳＦＥＴＱ４及びＱ５をアクティブ負
荷とする差動増幅回路として機能する。このとき、差動
増幅回路は、その非反転入力端子すなわちＭＯＳＦＥＴ
ＱＩ４のゲートに供給される内部電源電圧Ｖｃｄと、そ
の反転入力端子すなわちＭＯＳＦＥＴＱＩ　５のゲート
に供給される基準電位Ｖ「とを比較し、そのレベル差を
拡大して、非反転出力端子すなわちＭＯ３ＦＥＴＱ５及
びＱ１５の共通結合されたドレインつまりＭＯＳＦＥＴ
Ｑ６のゲートに伝達する。

その結果、内部電源電圧Ｖｃｄのレベルが、上記降圧回
路ＶＤＩの場合と同様に制御され、基準電位Ｖｒすなわ
ち＋３■に収束される。

ところで、この降圧回路ＶＤ２では、前述のように、上
記ＭＯ３ＦＥＴＱ１６と並列形態に、比較的小さなコン
ダクタンスを有しかつダイオード形態とされるＭＯＳＦ
ＥＴＱＩ　７が設けられる。

このため、上記差動ＭＯ３ＦＥＴＱ１４及びＱ１５には
、ＭＯＳＦＥＴＱＩ　７を介して比較的小さな動作電流
が常時供給される。したがって、降圧回路ＶＤ２は、実
際には定常的に動作状態とされ、その非反転出力端子す
なわちＭＯ３ＦＥＴＱ５及びＱ１５の共通結合されたド
レインの電位が、実質的な動作状態と同一レベルに維持
される。その結果、降圧回路ＶＤ２は、上記ＭＯ３ＦＥ
ＴＱＩ７が省略され上記非反転出力端子がほぼ電源電圧
ｖＣＣとされる場合に比較して、その待機電流が削減さ
れつつ、立ら上がりが高速化される。言うまでもな（、
ＭＯＳＦＥＴＱＩ　６及びＱ６は比較的大きなコンダク
タンスを持つように設計されるため、ダイナミック型Ｒ
ＡＭの選択状態における降圧回路ＶＤ２の電流供給能力
は相応して大きくされ、その動作電流を供給して余りあ
る。

以上のように、この実施例のダイナミック型ＲＡＭは、
外部から供給される例えば＋５ｖの電源電圧ＶＣＣを例
えば＋３■に降圧し、内部電源電圧Ｖｃｄとして内部回
路に供給する降圧回路を内蔵する。この実施例において
、上記降圧回路は、比較的小さな電流供給能力を持つよ
うに設計されかつ定常的に動作状態とされる降圧回路Ｖ
ＤＩと、比較的大きな電流供給能力を持つように設計さ
れかつ実質的にロウアドレススト【１−ブ信号ＲＡＳに
従って選択的に動作状態とされる降圧回路ＶＤ２とによ
り構成される。これにより、この実施例のダイナミー／
り型ＲＡＭは、高集積化にともなってその耐圧が低下さ
れた回ＰＩ素子を保護しかつその低消費電力化を図りつ
つ、また選択状態における最大動作電流を保証しつつ、
その待機電流が削減され、低消費電力化が推進される。

以上の本実施例に示されるように、この発明を降圧回路
を内蔵するダイナミック型ＲＡＭ等の半導体築稙回路装
置に通用することで、次のような作用’ＪＪ果が得られ
る。すなわち、 （１）ダイナミック型ＲＡＭ等に内蔵される降圧回路を
、ダイナミック型ＲＡＭ等の非選択状態においてその待
機電流を供給しうる程度の比較的小さな電流供給能力を
持つように設計されか・つ定常的に動作状態とされる第
１の降圧回路と、ダイナミック型ＲＡＭ等の選択状態に
おいてその動作電流を供給しうる程度の比較的大きな電
流供給能力を持つように設計されかつ実質的に起動制御
信号に従って選択的に動作状態とされる第２の降圧回路
とにより構成することで、降圧回路の待機電流を削減で
きるという効果が得られる。

（２）上記（１）項により、ダイナミック型ＲＡＭ等の
高集積化にともなってその耐圧が低下された回路素子を
保護し、またその低消費電力化を図りつつ、かつ選択状
態におけるその最大動作電流を保証しつつ、ダイナミッ
ク型ＲＡＭ等の待機電流を削減できるという効果が得ら
れる。

（３）上記ｉ１１項及び（２）項により、ダイナミー／
り型ＲＡＭ等の低消費電力化をさらに推進できるという
効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、降圧回路ＶＤ２のＭＯＳＦＥＴＱＩ　７は省略して
もよい、また、Ｍ　ＯＳ　Ｆ　Ｅ　”ｒＱ　６及びＱｌ
６は、それぞれ並列形態とされる複数のＰチャンネルＭ
Ｏ３ＦＥＴ又はＮチャンネルＭＯ３ＦＥＴに置き換える
こともできる。ダイナミック型ＲＡＭは、降圧回路ＶＤ
！及び／又はＶＤ２を、それぞれ複数の降圧回路により
構成してもよい、このとき、降圧回路ＶＤ２に対応する
複数の降圧回路を、用途別あるいは機能別に分類し、そ
れぞれ最適な条件で選択的に動作状態としてもよい、タ
イミング信号φｃｏを形成する条件は、種々実施形態が
考えられる０例えば、ダイナミック型ＲＡＭがセルフリ
フレッシュ機能を有する場合、上記タイミング信号φｃ
ｏを形成する条件に、リフレッシュタイマー回路による
リフレッシュ回路の起動条件を追加すればよいし、ダイ
ナミック型ＲＡＭが擬似スタティック型ＲＡＭ形態とさ
れる場合、例えばチップイネーブル信号τ丁に従って上
記タイミング信号φＣ６を形成すればよい、第２図にお
いて、メモリアレイＭＡＲＹは、複数のメモリマットに
よって構成されるものであってもよいし、ダイナミック
型ＲＡＭは、複数ビットの記憶データを同時に入出力す
るいわゆる多ビツト構成のＲＡＭであってもよい。

外部から供給される電源電圧ＶＣＣ及び内部電源電圧Ｖ
ｃｄの電圧値は、この実施例による制約を受けない、さ
らに、第１図に示される降圧回路ＶＤｉ及びＶＤ２の具
体的な回路構成や、第２図に示されるダイナミック型Ｒ
ＡＭのブロック構成ならびに制御信号及びアドレス信号
の組み合わせ等、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍに通用した場合について説明したが、それに限定され
るものではなく、例えば、スタティック型ＲＡＭ等の各
種半導体記憶装置や各種ディジタル集積回路装置にも通
用できる０本発明は、少なくとも降圧回路を内蔵する半
導体集積回路装置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ダイナミック型ＲＡＭ等に内蔵される降
圧回路を、ダイナミック型ＲＡＭ等の非選択状態におい
てその待機電流を供給しうる程度の比較的小さな電流供
給能力を持つように設計されかつ定常的に動作状態りさ
れる第１の降圧回路と、ダイナミック型ＲＡＭ等の選択
状態においてその動作電流を供給しうる程度の比較的大
きな電流供給能力を持つように設計されかつ実質的に起
動制御信号に従って選択的に動作状態とされる第２の降
圧回路とにより構成することで、ダイナミック型ＲＡＭ
の選択状態における最大動作電流を保証しつつ、その待
機電流を削減し、低消費電力化を推進できる。

【図面の簡単な説明】

第１図は、この発明が通用されたダイナミック型ＲＡＭ
の降圧回路の一実施例を示す回路図、第２図は、第１図
の降圧回路を含むダイナミック型ＲＡＭの一実施例を示
すブロック図である。 ＶＤＩ、ＶＤ２・・・降圧回路、ＴＧ・・・タイミング
発生回路、Ｑｌ−Ｃ６・・・ＰチャンネルＭＯＳＦＥＴ
５Ｑｌ　１〜Ｑ１７・・・ＮチャンネルＭＯ３ＦＥＴ、
ＮＩ　Ａ−Ｎ２・・・インバータ回路。 ＭＡＲＹ・・・メモリアレイ、ＳＡ・・・センスアンプ
゛、Ｃ８Ｗ・・・カラムスイッチ、ＲＡＤ・・・ロウア
ドレスデコーダ、ＣＡＤ・・・カラムアドレスデコーダ
、ＲＡＢ・・・ロウアドレスバッファ、ＡＭＸ・・・ア
ドレスマルチプレクサ、ＲＦＣ・・・リフレッシュアド
レスカウンタ、ＣＡＢ・・・カラムアドレスバッファ、
Ｉｌｏ・・・データ入出力回路。

Claims (1)

1. 【特許請求の範囲】 １、電源電圧が投入されることで定常的に動作状態とさ
   れ、上記電源電圧を降圧して所定の内部電源電圧を形成
   する第１の降圧回路と、実質的に所定の制御信号に従っ
   て選択的に動作状態とされ、上記電源電圧を降圧して上
   記内部電源電圧を形成する第２の降圧回路とを具備する
   ことを特徴とする半導体集積回路装置。 ２、上記半導体集積回路装置は、ダイナミック型ＲＡＭ
   であり、上記制御信号は、上記ダイナミック型ＲＡＭの
   起動制御信号であって、上記第２の降圧回路は、実質的
   に上記ダイナミック型ＲＡＭが選択状態とされるとき選
   択的に動作状態とされることを特徴とする特許請求の範
   囲第１項記載の半導体集積回路装置。 ３、上記第１の降圧回路は、上記ダイナミック型ＲＡＭ
   が非選択状態とされるとき、その待機電流を供給しうる
   程度の比較的小さな電流供給能力を持つように設計され
   、上記第２の降圧回路は、上記ダイナミック型ＲＡＭが
   選択状態とされるとき、その動作電流を上記第１の降圧
   回路とともに供給しうる程度の比較的大きな電流供給能
   力を持つように設計されることを特徴とする特許請求の
   範囲第１項又は第２項記載の半導体集積回路装置。