JP2011508318A

JP2011508318A - 自己構成型マルチレギュレータａｓｉｃコア電力供給

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Publication number: JP2011508318A
Application number: JP2010539602A
Authority: JP
Inventors: エックス．キー，スティーブ; ワング，ユンリャン; ホッサインブイヤン，エクラム; ピー．グエン，ダニエル; アンソニーコンディト，ビンセント; レイ，ポ−シェン
Original assignee: SanDisk Corp
Current assignee: SanDisk Corp
Priority date: 2007-12-21
Filing date: 2008-12-04
Publication date: 2011-03-10
Anticipated expiration: 2028-12-04
Also published as: TW200937179A; EP2223421A2; KR101488383B1; JP5351899B2; EP2223421A4; KR20100098648A; CN101919145B; WO2009085549A3; TWI392998B; EP2223421B1; CN101919145A; WO2009085549A2

Abstract

電子機器は特定用途向け集積回路（ＡＳＩＣ）を有し、このＡＳＩＣは、オプションの外部キャパシタンスとともに使用する線形レギュレータモジュールと、製品の内部キャパシタンスへ結合されるキャプレスレギュレータモジュールの両方をその回路に備える。電子機器を操作する方法は、キャプレスレギュレータモジュールの低電力サブモジュールと高電力サブモジュールとのうちのＡＳＩＣの電力投入段階に使用するいずれか一方のモジュールを選択する。ＡＳＩＣの制御ロジックは、外部キャパシタンスの有無を検出する。外部キャパシタンスが存在する場合は、ＡＳＩＣの電力投入段階に高電力キャプレスサブモジュールを使用し、存在しない場合は、ＡＳＩＣの電力投入段階に低電力キャプレスサブモジュールだけを使用する。制御ロジックはＡＳＩＣ電力投入後に、ある特定の動作期間中には線形レギュレータモジュールを、別の動作期間中にはキャプレスレギュレータモジュールを選択するほか、電力投入後の動作の全期間にわたり一方または他方を選択することもある。

Description

本発明は、一般的に、使用される実際の用途に応じて「即座に」選択される様々な電源レギュレータ技術により給電されるＡＳＩＣコア等の電子回路に関する。

ＡＳＩＣ（特定用途向け集積回路）は特定の用途のために設計された半導体素子である。ＡＳＩＣは事実上全ての既知回路集合を含む。例えば、カメラ、音楽プレイヤー、ナビゲーション装置等の消費者向けメモリ装置に使われている。このほかにも様々な電子装置に使われ、特定のタスクに向けて高度に特化される。
ＡＳＩＣコアは、単体として設計、検査された回路により実行される機能であり、ＡＳＩＣファンクションライブラリとして特定の処理技術に利用できる。それぞれのＡＳＩＣコアは性能と機能が分かっている素子であり、基本的にはＡＳＩＣチップ設計の構成要素として利用される。ＡＳＩＣコアは、機能＋所定の物理レイアウトまたは標準セルとして、あるいは機能＋ＡＳＩＣベンダにより実装される物理レイアウトとして、あるいは顧客によって全面的に集積される標準技術に依存したゲートレベルネットリストに埋め込まれた機能として、実装され得る。

実際の回路として実装されたＡＳＩＣコアの作動にあたっては調整電力が必要である。通常は、回路のニーズに応じて利用可能なレギュレータ技術のいずれかひとつにより給電する。例えば、極めて低い零入力の有効作動電流を要し、外部の（比較的大きい）コンデンサの使用を許容するアプリケーションには、線形（低ドロップアウト（ＬＤＯ））レギュレータが大いに適している。例えば、マイクロセキュアデジタル（ＳＤ）メモリカードにはそのようなアプローチが採用され、図１にはこれがブロック図形式で描かれている。他方、ボードスペース（あるいは他の物理的スペース）に限りがあり、高零入力の有効作動電流が許容される場合には、外部コンデンサを持たないキャプレスレギュレータのほうが解決策として優れている場合がある。これはハイエンドメモリカードアプリケーション（メモリスティック型のフラッシュメモリカード等）にしばしば見られる状況であり、図２にはこれがブロック図形式で描かれている。
ＡＳＩＣチップの設計、検証、製造は電子製品製造業者にとって多大な投資となる。このコストを可能な限り抑えることが望まれる。

Hazucha et al., "Area-Efficient Linear Regulator With Ultra-Fast Load Recognition," IEEE Journal of Solid State Circuits, Vol. 40, No. 4 (April, 2005)

一態様では、特定用途向け集積回路（ＡＳＩＣ）装置を有する電子製品を操作する方法を開示する。このＡＳＩＣ装置は、オプションの外部キャパシタンスへ結合されるように構成された線形レギュレータモジュールと、電子製品の内部キャパシタンスへ結合されるキャプレスレギュレータモジュールの両方をその回路に備え、キャプレスレギュレータモジュールの低電力サブモジュールと高電力サブモジュールとのうちのＡＳＩＣの電力投入段階に使用するいずれか一方のモジュールを選択する。ＡＳＩＣ装置の制御ロジックは外部キャパシタンスの有無を判断する。制御ロジックはこれが存在する場合に、高電力キャプレスレギュレータサブモジュールをＡＳＩＣの電力投入段階に使用させる。さもなくば、低電力キャプレスレギュレータサブモジュールだけがＡＳＩＣの電力投入段階に使用される。ＡＳＩＣの電力投入後、制御ロジックは、ある特定の動作期間中には線形レギュレータモジュールを、別の動作期間中にはキャプレスレギュレータモジュールを選択するほか、全動作期間にわたり一方または他方のモジュールを選択することもある。

別の態様では、特定用途向け集積回路（ＡＳＩＣ）装置を含む電子製品を開示する。このＡＳＩＣ装置は、オプションの外部キャパシタンスへ結合されるように構成された線形レギュレータモジュールと、電子製品の内部キャパシタンスへ結合されるキャプレスレギュレータモジュールの両方をその回路に含む。少なくともキャプレスレギュレータモジュールは低電力サブモジュールと高電力サブモジュールの両方を含む。ＡＳＩＣ装置の制御ロジックは外部キャパシタンスの有無を判断する。制御ロジックは、これが存在する場合に、高電力キャプレスレギュレータレギュレータサブモジュールがＡＳＩＣの電力投入段階に使用されるようにする。さもなくば、低電力キャプレスレギュレータサブモジュールだけがＡＳＩＣの電力投入段階に使用される。ＡＳＩＣの電力投入後、制御ロジックは、ある特定の動作期間中には線形レギュレータモジュールを、別の動作期間中にはキャプレスレギュレータモジュールを選択するほか、全動作期間にわたり一方または他方のモジュールを選択することもある。

本願明細書に編入され本願明細書の一部をなす添付の図面には１つ以上の実施形態の例が示されているが、これは例示的な実施形態の説明とともに、実施形態の原理と実施例の解説に役立てるものである。

公知の技術により、外部（比較的大きい）キャパシタンスを使用する線形電圧レギュレータにより給電される第１の電子製品の概略的ブロック図である。公知の技術により、内部（比較的小さい）キャパシタンスを使用する線形電圧レギュレータにより給電される第２の電子製品の概略的ブロック図である。フラッシュメモリアレイと、コントローラＡＳＩＣ装置と、ホスト装置へ至るインターフェイスとを含む例示的なメモリ装置の概略的ブロック図である。一実施形態により、線形レギュレータモジュールかキャプレスレギュレータモジュールとにより選択的に給電され、外部コンデンサディテクタを含む、第３の電子製品の電力供給部分の概略的ブロック図である。一実施形態による線形レギュレータモジュールの概略的ブロック図である。一実施形態によるキャプレスレギュレータモジュールの概略的ブロック図である。一実施形態によりキャプレスレギュレータモジュールを制御する制御ブロックの概略的ブロック図である。一実施形態による方法のプロセスフロー図を総合的に形成したものである。一実施形態による方法のプロセスフロー図を総合的に形成したものである。一実施形態による方法のプロセスフロー図を総合的に形成したものである。

ここでは、ＡＳＩＣ装置を備える電子製品の脈絡で例示的な実施形態を説明する。当業者ならば、これ以降の説明が例証にすぎず、制限を意図するものでないことに気づくはずである。ここでの開示の恩恵に浴する当業者ならば、他の実施形態を容易く着想することもできるはずである。これより添付の図面に描かれた例示的な実施形態の実施例を詳しく参照する。図面と以降の説明で同じ構成要素や類似する構成要素は同じ参照符号を用いて参照する。

明確を図るため、ここで説明する実施例で通例の特徴をもれなく図に示し、説明することはしない。アプリケーションやビジネスに関わる制約への適合等、具体的な実施例の開発にあたって開発者の目標を達成するにはそれぞれの実施例に応じて下すべき決定が数多くあり、実施例により、開発者により、目標が異なることは当然理解されるはずである。また、かかる開発努力は複雑で時間がかかることもあろうが、ここでの開示の恩恵に浴する当業者にとっては所定のエンジニアリング作業となるはずである。

ここでの開示によると、ここで説明する構成品、処理ステップ、および／またはデータ構造は、例えば不揮発性メモリ装置のコントローラにて、様々なタイプのオペレーティングシステム、計算プラットフォーム、コンピュータプログラム、および／または汎用マシンを用いて、実装できる。加えて、当業者ならば、結線型装置、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）等の汎用性の低い装置でも、ここに開示する発明概念の範囲および精神から逸脱することなく使用できることを理解するはずである。一連の処理ステップからなる方法をコンピュータやマシンで実装し、それらの処理ステップを一連のマシン可読命令として蓄積できる場合は、コンピュータメモリ装置（ＲＯＭ（読み出し専用メモリ）、ＰＲＯＭ（プログラム可能な読み出し専用メモリ）、ＥＥＰＲＯＭ（電気的に消去可能でプログラム可能な読み出し専用メモリ）、フラッシュメモリ等）、磁気式蓄積媒体（テープ、磁気ディスクドライブ等）、光学式蓄積媒体（ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、ペーパーカード、ペーパーテープ等）、その他のプログラムメモリ等、有体の媒体にそれらの処理ステップを蓄積できる。

一例示的な実施形態によると、本発明はコンピュータ、デジタルカメラ、デジタル音楽プレイヤー、ナビゲーション機器、通信機器等の消費者向け電子機器とともに利用されるメモリ装置に役立てることができる。他の電子製品に役立てることもでき、当業者にとっては明白である。かかるメモリ装置の典型的なシステムブロック図を図３に示す。図３の例示的なメモリ装置３００で、フラッシュメモリアレイ３０２は、ＡＳＩＣ装置として実装された制御装置３０４によって制御される。インターフェイス回路３０６はコントローラ３０４へ結合され、メモリ装置３００の結合先にあたる従来型のホスト装置３０８への接続を提供する。
この例示的なメモリ装置の脈絡で、コントローラ３０４はホスト装置３０８等の外部装置によって通常給電され、供給される電力を回路用に調整するために図１および２のような電力供給回路を含む。

次に、図４を参照すると、一実施形態によれば、電力回路４００は、いずれもＡＳＩＣ上に提供された線形レギュレータモジュール４０２（比較的高キャパシタンス（約１マイクロファラッド以上のキャパシタンス）の外部−ＡＳＩＣコンデンサ４０４への結合を要する）と、「キャプレス」レギュレータモジュール４０６（外部コンデンサを必要とせず、非常に小さいディスクリート減結合コンデンサかＡＳＩＣ回路４０８に内在するキャパシタンス（約０．５〜数ナノファラッドのキャパシタンス）で間に合わせる）とを含む。このコンセプトに従って作られたＡＳＩＣならば複数のアプリケーションに使用でき、より広い市場にわたってＡＳＩＣ開発コストを分散できる。例えば、マイクロＳＤ規格に適合するメモリ装置とメモリスティック規格に適合するメモリ装置とではコンデンサの構成が異なるが、これらの異種装置を１つのＡＳＩＣから作ることができる。外部コンデンサを使用するか否かは電気設計によって決まる。

いわゆる「キャプレス」レギュレータは当該技術分野において周知である。例えば、Hazucha et al., "Area-Efficient Linear Regulator With Ultra-Fast Load Recognition," IEEE Journal of Solid State Circuits, Vol. 40, No. 4 (April, 2005)（非特許文献1）には、０．６ｎＦの減結合コンデンサしか使わない集積線形レギュレータが記載されている。そのような回路は極めて小さいキャパシタンス（レギュレータ回路の残りの部分とともに半導体ダイに組み付けられたディスクリート低値コンデンサか、この回路の固有寄生容量により提供されるキャパシタンス）を使用する。通常、これらのキャパシタンスはざっと０．５ｎＦ〜数ｎＦの範囲におよぶ。

図５に幾分詳しく描かれた線形レギュレータモジュール４０２は、低電力サブモジュール５０２（例えば、待機モードで比較的低い電力を提供する）と、高電力サブモジュール５０４（平常作動モードで比較的高い電力を提供する）とを備える。一例示的な実施形態において、低電力サブモジュールは約５ｍＡまでの電流を提供し、高電力サブモジュールは約１００ｍＡまでの電流を提供できる。通常は一度にいずれか一方が選択されるが、低電力モジュールを常時オンにし、必要に応じて高電力サブモジュールにより補うこともできる。

図６に幾分詳しく描かれたキャプレスレギュレータモジュール４０６は、低電力サブモジュール６０２（例えば、待機モードで比較的低い電力を提供する）と、高電力サブモジュール６０４（平常作動モードで比較的高い電力を提供する）とを備える。一例示的な実施形態において、低電力サブモジュールは約５ｍＡまでの電流を提供し、高電力サブモジュールは約１００ｍＡまでの電流を提供できる。通常は一度にいずれか一方が選択されるが、低電力モジュールを常時オンにし、必要に応じて高電力サブモジュールにより補うこともできる。

キャプレスレギュレータを製品に使用する場合は、ナノファラッド台の内部キャパシタンスだけが存在する。他方、線形レギュレータを製品に使用する場合は（外部キャパシタンス有り）、マイクロファラッド台の格段に大きいキャパシタンスが存在することになる。この場合、キャパシタンス値の範囲は約２００ｘ以上になる。これを制御しないならば、コア電圧のスルーレートはこれと同じ広いマージンで変化することになる。最悪の場合は、電圧がナノファラッド台で増加してＥＳＤ（静電放電）保護（クランプ）装置が起動し、コントローラへの電力投入が効果的に阻止される可能性がある。もうひとつの最悪の場合として、ランプ速度があまりにも遅いと所定の最小製品覚醒しきい値に違反し、ホストは装置が作動していないと結論付ける可能性がある。これを解決するため、一実施形態において、前述した手法のいずれかによりオーバーライドされない限り、キャプレスレギュレータモジュール４０２の低電力サブモジュール６０２をデフォルトで使用する（ＥＳＤクランプ回避）。

図４に戻り、電力回路４００に含まれる制御ロジック４１０はＡＳＩＣ３０４によって実行され、コンフィギュレーションレジスタ４１２にアクセスするように構成される。（コントローラ内またはフラッシュメモリアレイ３０２内に実装され得る）コンフィギュレーションレジスタ４１２に蓄積され得る情報は、２つのレギュレータモジュールのうちのいずれか一方を選択する初期電力投入後の選択を決定するために使われ得る。一実施形態において、柔軟性を増すため、外部コンデンサディテクタ４１４の動作を無効にするようにコンフィギュレーションレジスタが構成され得る（後ほど詳述する）。

キャプレスレギュレータモジュールの低電力サブモジュールはデフォルトにより（設計により）外部コンデンサがなくとも安定しているため、電力投入時はＡＳＩＣコアに電力を提供するために低電力サブモジュールが最初に自動的に選択される。外部キャパシタンスはレギュレータの急増を防ぐため、電力投入時に外部キャパシタンスが検出される場合は、ＶＤＤ＿ｃｏｒｅランプ速度を加速するためにキャプレスレギュレータモジュールの高電力サブモジュールを使用しても差し支えない。

それには、外部コンデンサディテクタ４１４をノード４１６（ＶＤＤ＿ｃｏｒｅ）へ結合し、さらにこれに内部キャパシタンス４０８（寄生キャパシタンスと呼ばれることもある）と、（任意に）外部キャパシタンス４０４とを結合する。理想的には、外部キャパシタンスが存在する場合に、回路でキャプレスレギュレータモジュール４０６ではなく線形レギュレータモジュール４０２を強制的に使用したほうが多くの場合望ましい。これは外部コンデンサディテクタ４１４で外部コンデンサ４０４の存在（または不在）を確認することによって可能となり、実施形態によっては工場における不慮のＡＳＩＣ構成ミスによる危害が回避される（例えば、実際には不在の（あるいは存在する）外部コンデンサを存在するものとして（あるいは不在として）ＡＳＩＣに伝えるように誤ってコンフィギュレーションレジスタが設定される場合）。

これより、一実施形態による例示的な外部コンデンサディテクタ４１４の動作をより詳しく説明する。この外部コンデンサディテクタ４１４はパルスジェネレータ７０２と、第１および第２のラッチ出力コンパレータ（７０４、７０６）と、コアレギュレータのランプ速度を制御する関連ロジック（７０８）とを含む。電力投入開始後の一連のイベントは次のとおりである。
１）ＶＤＤ＿ｃｏｒｅ７１２を暫時放電するため（コアＶＤＤ調整供給）、線路７１０沿いに「Ｄｉｓｃｈａｒｇｅ＿ｅｎ」（放電イネーブル）パルスを暫時生成する（一実施形態において、約２０μＳｅｃのパルス幅を使用する）。それにはＦＥＴ（電界効果トランジスタ）７１４のゲートをオンにする。これにはノード４１６を接地７１６へ結合する効果がある。ＶＤＤ＿ｃｏｒｅ７１２を接地７１６へ暫時結合することで、これが暫時放電するか否かを確認することが目的である。
２）暫時放電サイクル後になお高いＶＤＤ＿ｃｏｒｅ７１２レベルが「ＬｏｗＲｅｆ」コンパレータ７０６の出力７０６ｏ（入力７０６ａのＶＤＤ＿ｃｏｒｅを入力７０６ｂのＤｉｓｃｈａｒｇｅ＿ｅｎに比較）から判明する場合は、マイクロファラッド台のキャパシタンスを持つチップ外コンデンサ４０４が存在すると仮定する（暫時放電サイクルによって格段に小さい内部キャパシタンスの帯電は放電するはずであるため）。そこで、ＶＤＤランプ速度を加速するためにキャプレスレギュレータモジュールの高電力サブモジュールと低電力サブモジュールの両方を作動させる（ＨＰ＿ｅｎとＬＰ＿ｅｎをイネーブルに設定する）（これはコンデンサの存在が検出されているため、安全である）。
３）放電後にＶＤＤ＿ｃｏｒｅが低いことが「ＬｏｗＲｅｆ」コンパレータ７０６の出力７０６ｏから判明し、外部コンデンサ４０４の不在の可能性を示唆する場合は（ＶＤＤ＿ｃｏｒｅが低くスタートしたため、外部コンデンサは存在するかもしれないが存在しない可能性もある）、キャプレスレギュレータモジュールの低電力サブモジュールを使ってＶＤＤ＿ｃｏｒｅ７１２の電力供給レベルをランプアップさせるために「ＬＰ＿ｅｎ」をイネーブルに設定する。
４）次に、ＶＤＤ＿ｃｏｒｅ電圧レベルをもう一度検知するために数マイクロ秒（μＳｅｃ）後に「ＣｈａｒＥｖ＿ｅｎ」（電荷評価パルス）信号を生成する。高いＶＤＤ＿ｃｏｒｅレベルが「ＨｉｇｈＲｅｆ」コンパレータ出力７０４ｏから判明するならば、これはローからハイへの速やかなランプのためにチップ上キャパシタンスだけが存在すること（外部キャパシタンスなし）を意味するため、電力投入のときには低電力キャプレスレギュレータモジュールだけをイネーブルする。さもなくば、キャプレスレギュレータモジュールの高電力サブモジュールもイネーブルする。

ＡＳＩＣコアの電力投入が完了（ＶＤＤ＿ｃｏｒｅ電圧確立）したら、製造時にコンフィギュレーションレジスタに蓄積された構成情報（ＡＳＩＣボード上、またはフラッシュメモリアレイ上、またはその他の場所、ＡＳＩＣの制御ロジックによりアクセス可能）が読み出され、（ＡＳＩＣの制御ロジックによって実行されるファームウェアにより実装可能な）ＡＳＩＣ制御ロジックはこの情報をもとに電力投入後操作のために望ましいレギュレータ（線形レギュレータモジュールかキャプレスレギュレータモジュール）を選択する。そして、望ましいレギュレータがオンになり（これが予めオンになっていない場合）、他方のレギュレータはオフになる（これがオンであった場合）。あるいはＡＳＩＣファームウェアが、先の電力投入時に外部コンデンサの有無について下した判断に基づき、２つのレギュレータモジュールのうちの電力投入後に使用するいずれか一方（または両方）のモジュールを選択することもできる。さらに別の実施形態において、作動中に検知される状態（電流使用、バッテリ、入力電力状態等）をもとに２つのレギュレータモジュールのうちのいずれか一方のモジュールを「即座」に選択することもできる。

図８−１、８−２、および８−３は、一実施形態による方法８００のプロセスフロー図を総合的に形成するものである。この方法はブロック８０２で始まる。
ブロック８０６ではチップ上キャパシタンスを放電するには十分であるが、それよりも大きいオプションのチップ外キャパシタンス（存在する場合）を放電するには不十分な、選択された短い時間にわたり、線路７１０（図７）上に放電イネーブルパルスを生成する。
ブロック８０８には、線路７１０に沿ってＦＥＴ７１４のゲートへ放電イネーブルパルスを印加し、ＶＤＤ＿ｃｏｒｅを瞬間的に接地７１６に短絡させる。
決定ブロック８１０では、ＬｏｗＲｅｆラッチコンパレータ７０６の出力７０６ｏ（入力７０６ａ（ＶＤＤ＿ｃｏｒｅ）と７０６ｂ（放電イネーブル）との比較により判断する）をチェックし、ＶＤＤ＿ｃｏｒｅが放電しているか否かを確認する。放電している場合はブロック８１２へ制御が移り、放電していない場合はブロック８１４へ制御が移る。
ブロック８１４では、チップ外（大）キャパシタンス４０４が存在するとの結論に達する。
ブロック８１６では、より多くの電流を提供することでＡＳＩＣの電力投入を加速するため、キャプレスレギュレータモジュール４０６の低電力サブモジュール６０２と高電力サブモジュール６０４とをイネーブルする。
ブロック８１８では、ＡＳＩＣの電力投入段階が完了し、制御はノードＢへ移る。
ブロック８１２ではまだ、外部キャパシタンス４０４の有無は定かでない。当面はキャプレスレギュレータモジュール４０６の低電力サブモジュール６０２だけを使用する。
ブロック８２０でプロセスは短時間待機する。

ブロック８２２では、ＨｉｇｈＲｅｆラッチコンパレータ７０４へ入力される線路７０４ｂへ電荷評価パルスを印加し、入力線路７０４ａのＶＤＤ＿ｃｏｒｅに比較する。制御はノードＡへ移る。
決定ブロック８２４では、ＨｉｇｈＲｅｆコンパレータ７０４の出力７０４ｏをチェックし、ＶＤＤ＿ｃｏｒｅが高いか否かを確認する。これが高ければ（大きいキャパシタンスが不在の場合に限る）、制御はブロック８２６へ移る。さもなくば、ブロック８２８へ制御が移る。
ブロック８２６では、チップ上キャパシタンス４０８のみが存在し、オプションのチップ外（大）コンデンサ４０４は存在しないと結論付ける。
ブロック８３０では、ロジックブロック７０８によりＡＳＩＣ電力投入段階のためにキャプレスレギュレータモジュールの低電力サブモジュールのみをイネーブルする。
ブロック８３２では、ＡＳＩＣ電力投入段階が完了し、制御はノードＢへ移る。
ブロック８２８では、チップ外キャパシタンス４０４が存在すると結論付ける。
ブロック８３４では、ロジックブロック７０８がキャプレスレギュレータモジュール４０６の低電力サブモジュール６０２と高電力サブモジュール６０４とを、ＡＳＩＣの電力投入に使用するため、イネーブルする。これは低電力サブモジュール単体より大きな電力を提供し、より速い電力投入を可能にする。
ブロック８３６では、ＡＳＩＣ電力投入段階が完了し、制御はノードＢへ移る。
ブロック８３８（ノードＢから到達）では、電力投入後にＡＳＩＣの制御ロジックがコンフィギュレーションレジスタを読み出す。
ブロック８４０では、コンフィギュレーションレジスタから読み出された情報に基づき電力投入後段階に使用するレギュレータを決定する。例えば、事実上、「キャプレスレギュレータモジュール使用」であっても「線形レギュレータモジュール使用」であってもよく、必要とあらば、それぞれのレギュレータモジュールの高電力サブモジュールまたは低電力を最初に使用するか否かをさらに指定することもできる。
ブロック８４２では、ブロック８４０で下した決定に応じて、電力投入後段階に使用するしかるべきレギュレータモジュール（さらに場合によってはサブモジュール）をイネーブルする。

別の実施形態では、ブロック８３８、８４０、および８４２を修正し、使用する電力投入後レギュレータモジュールをコンフィギュレーションレジスタに選択させる代わりに、チップ外キャパシタンス４０４の有無に関する従前の判断から決定を下すこともでき、この場合は装置の事前構成は必要でなくなる。
このように、１つのＡＳＩＣ装置を製造し幅広い製品に使用できるため、その有用性が増し、全体的な開発コストとパーツ当たりのコストは低下する。

これまで実施形態とアプリケーションを図に示し、説明してきたが、前述したもの以外にもここで開示された発明概念から逸脱することなく数多くの修正が可能であることは、ここでの開示の恩恵に浴する当業者にとっては明白である。例えば、さらなるレギュレータモジュールおよび／またはサブモジュールを設け、選択することもできる。したがって、添付の特許請求の範囲の精神をおいてほかに本発明を制限するものはない。

Claims

電子機器を操作する方法であって、前記機器は、ＡＳＩＣ装置と、ノードを通じて外部−前記ＡＳＩＣ装置のコンデンサへ任意に結合するように構成された線形レギュレータモジュールと、前記ノードを通じて前記電子機器の内部キャパシタンスへ結合するキャプレスレギュレータモジュールとを備え、前記キャプレスレギュレータモジュールは、低電力サブモジュールと、高電力サブモジュールとを含み、前記高電力サブモジュールは、前記低電力サブモジュールより大きい電流を提供するように構成される方法において、
最初に、ＡＳＩＣ装置電力投入を開始するために前記キャプレスレギュレータモジュールの前記低電力サブモジュールにより、前記ノードを通じて、前記ＡＳＩＣ装置へ電力を印加するステップと、
前記ノードへ外部キャパシタンスが結合されているか否かを検出するステップと、
を含む方法。
請求項１記載の方法において、
その後、前記ノードへ結合された外部−前記ＡＳＩＣ装置コンデンサを検出する場合に、前記キャプレスレギュレータモジュールの前記高電力サブモジュールにより、前記ノードを通じて、前記ＡＳＩＣ装置へ電力を印加するステップをさらに含む方法。
請求項１記載の方法において、
その後、前記ノードへ結合される外部−前記ＡＳＩＣ装置コンデンサの不在を検出する場合に、前記キャプレスレギュレータモジュールの前記低電力サブモジュールにより、前記ノードを通じて、前記ＡＳＩＣ装置へ電力を印加するステップをさらに含む方法。
請求項２記載の方法において、
前記ＡＳＩＣ装置の電力投入を完了するステップをさらに含む方法。
請求項３記載の方法において、
前記ＡＳＩＣ装置の電力投入を完了するステップをさらに含む方法。
請求項４記載の方法において、
前記ＡＳＩＣ装置の電力投入後に前記ＡＳＩＣ装置に電力を提供するため、前記線形レギュレータモジュールと前記キャプレスレギュレータモジュールとのうちのいずれか一方のモジュールを選択するステップをさらに含む方法。
請求項５記載の方法において、
前記ＡＳＩＣ装置の電力投入後に前記ＡＳＩＣ装置に電力を提供するため、前記線形レギュレータモジュールと前記キャプレスレギュレータモジュールとのうちのいずれか一方のモジュールを選択するステップをさらに含む方法。
請求項６記載の方法において、
前記選択するステップは、前記ＡＳＩＣ装置にて制御ロジックを実行することによって遂行される方法。
請求項７記載の方法において、
前記選択するステップは、前記ＡＳＩＣ装置にて制御ロジックを実行することによって遂行される方法。
請求項６記載の方法において、
前記選択するステップは、前記ＡＳＩＣ装置によりアクセスされるコンフィギュレーションレジスタの蓄積状態に応答する方法。
請求項７記載の方法において、
前記選択するステップは、前記ＡＳＩＣ装置によりアクセスされるコンフィギュレーションレジスタの蓄積状態に応答する方法。
電子機器であって、
特定用途向け集積回路（ＡＳＩＣ）装置と、
作動中にノードを通じて外部−前記ＡＳＩＣ装置のコンデンサへ任意に結合するように構成された線形レギュレータモジュールと、
前記ノードを通じて前記電子機器の内部キャパシタンスへ結合するキャプレスレギュレータモジュールであって、前記キャプレスレギュレータモジュールは、低電力サブモジュールと、高電力サブモジュールとを含み、前記高電力サブモジュールは、前記低電力サブモジュールより大きい電流を提供するように構成されるキャプレスレギュレータモジュールと、
前記ＡＳＩＣ装置によって実行される制御ロジックであって、前記制御ロジックは、前記オプション外部キャパシタンスの存在を検出するように構成され、かつこれに応じて、前記オプション外部−前記ＡＳＩＣ装置のコンデンサが検出される場合に、前記キャプレスレギュレータモジュールの少なくとも前記高電力サブモジュールを、前記ＡＳＩＣの電力投入段階に使用するため、選択するように構成される制御ロジックと、
を備える機器。
請求項１２記載の機器において、
前記制御ロジックは、前記キャプレスレギュレータモジュールの少なくとも前記低電力サブモジュールを、前記ＡＳＩＣ装置の電力投入段階に使用するため、選択するように構成される機器。
請求項１２記載の機器において、
前記線形レギュレータモジュールは、少なくとも第１および第２の線形レギュレータサブモジュールを含み、前記第１の線形レギュレータサブモジュールは第１の電流レベルまで提供するように構成され、前記第２の線形レギュレータサブモジュールは第２の電流レベルまで提供するように構成される機器。
請求項１４記載の機器において、
前記第２の電流レベルは、前記第１の電流レベルより大きい機器。
請求項１２記載の機器において、
前記機器は、最初に、前記ＡＳＩＣ装置の電力投入段階の少なくとも一部分で、前記ＡＳＩＣ装置の電力投入にあたって電力を提供するため、前記キャプレスレギュレータモジュールを使用するように構成される機器。
請求項１２記載の機器において、
前記機器は、最初に、前記ＡＳＩＣ装置の電力投入段階の少なくとも一部分で、前記ＡＳＩＣ装置の電力投入にあたって電力を提供するため、前記キャプレスレギュレータモジュールの前記低電力サブモジュールを使用するように構成される機器。
請求項１２記載の機器において、
前記制御ロジックは、少なくとも部分的には前記ノードを放電することにより、前記オプション外部−前記ＡＳＩＣ装置のコンデンサの存在を検出するように構成される機器。
請求項１２記載の機器において、
前記制御ロジックは、少なくとも部分的には前記ノードに帯電させることにより、前記オプション外部−前記ＡＳＩＣ装置のコンデンサの存在を検出するように構成される機器。
請求項１２記載の機器において、
前記制御ロジックは、少なくとも部分的には前記ノードを放電させかつその後帯電させることにより、前記オプション外部−前記ＡＳＩＣ装置のコンデンサの存在を検出するように構成される機器。
請求項１２記載の機器において、
前記ＡＳＩＣ装置によって読み出されるコンフィギュレーションレジスタをさらに備え、前記コンフィギュレーションレジスタには、電力投入段階完了後に前記ＡＳＩＣ装置によって使用される前記キャプレスレギュレータモジュールと前記線形レギュレータモジュールとのうちのいずれか一方のモジュール選択がプログラムされ、前記ＡＳＩＣ装置は、前記電力投入段階完了後に前記キャプレスレギュレータモジュールと前記線形レギュレータモジュールとのうちの前記プログラムされたいずれか一方のモジュールを使用するために選択することにより、前記選択に応答するように構成される機器。
メモリ装置であって、
メモリアレイと、
ホスト装置と通信するように構成されたインターフェイス回路と、
前記メモリアレイおよび前記インターフェイス回路と通信するように結合されるコントローラであって、前記コントローラはＡＳＩＣ装置上に実装され、前記コントローラは、作動中にノードを通じて外部−前記ＡＳＩＣ装置コンデンサへ任意に結合するように構成された線形レギュレータモジュールと、
前記ノードを通じて前記電子製品の内部キャパシタンスへ結合するキャプレスレギュレータモジュールであって、前記キャプレスレギュレータモジュールは、低電力サブモジュールと高電力サブモジュールとを含み、前記高電力サブモジュールは、前記低電力サブモジュールより大きい電流を提供するように構成されるキャプレスレギュレータモジュールと、
前記ＡＳＩＣ装置により実行される制御ロジックであって、前記制御ロジックは、前記オプション外部−ＡＳＩＣ装置キャパシタンスの存在を検出するように構成され、かつこれに応じて、前記オプション外部−前記ＡＳＩＣ装置のコンデンサが検出される場合に、前記キャプレスレギュレータモジュールの少なくとも前記高電力サブモジュールを、前記ＡＳＩＣ装置の電力投入段階に使用するため、選択するように構成される制御ロジックと、を備えるコントローラと、
を備えるメモリ装置。
請求項２２記載のメモリ装置において、
前記メモリ装置は、最初に、前記ＡＳＩＣ装置の電力投入段階の少なくとも一部分で、前記ＡＳＩＣ装置の電力投入にあたって電力を提供するため、前記キャプレスレギュレータモジュールを使用するように構成されるメモリ装置。
請求項２２記載のメモリ装置において、
前記メモリ装置は、最初に、前記ＡＳＩＣ装置の電力投入段階の少なくとも一部分で、前記ＡＳＩＣ装置の電力投入にあたって電力を提供するため、前記キャプレスレギュレータモジュールの前記低電力サブモジュールを使用するように構成されるメモリ装置。
請求項２２記載のメモリ装置において、
前記制御ロジックは、少なくとも部分的には前記ノードを放電することにより、前記オプション外部−前記ＡＳＩＣ装置のコンデンサの存在を検出するように構成されるメモリ装置。
請求項２２記載のメモリ装置において、
前記制御ロジックは、少なくとも部分的には前記ノードに帯電させることにより、前記オプション外部−前記ＡＳＩＣ装置のコンデンサの存在を検出するように構成されるメモリ装置。
請求項２２記載のメモリ装置において、
前記ＡＳＩＣ装置によって読み出されるコンフィギュレーションレジスタをさらに備え、前記コンフィギュレーションレジスタには、電力投入段階完了後に前記ＡＳＩＣ装置によって使用される前記キャプレスレギュレータモジュールと前記線形レギュレータモジュールとのうちのいずれか一方のモジュールの選択がプログラムされ、前記ＡＳＩＣ装置は、電力投入段階完了後に前記キャプレスレギュレータモジュールと前記線形レギュレータモジュールとのうちの前記プログラムされたいずれか一方のモジュールを使用するために選択することにより、前記選択に応答するように構成されるメモリ装置。