JP2005128902A - 半導体回路デバイス及びデータ処理システム - Google Patents

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Abstract


【課題】 電源投入時の降圧動作に伴って電源ノイズが発生するの抑制する。
【解決手段】 スイッチトキャパシタ型降圧回路（６）とシリーズレギュレータ型降圧回路（２）とを有し、夫々の降圧回路の降圧電圧出力端子が共通接続される。双方の降圧回路の降圧電圧出力端子が共通接続されることにより、双方並列駆動、選択駆動、順次駆動が可能になる。前記順次駆動として、先にシリーズレギュレータ型降圧回路を駆動して降圧電圧を負荷に供給した後、スイッチトキャパシタ型降圧回路を駆動しても、スイッチトキャパシタ型降圧回路は負荷による放電分のみを補えば良く、キャパシタに対する充電電流ピークは小さくて済む。スイッチトキャパシタ型降圧回路の動作を開始したとき大きな突入電流を生ぜず、ノイズの発生が抑制される。
【選択図】 図１

Description

本発明は、降圧回路を有する半導体回路デバイス、特に、スイッチトキャパシタ型降圧回路を有する半導体回路デバイス、更にはスイッチトキャパシタ型降圧回路とシリーズレギュレータ型降圧回路とを有する半導体回路デバイスに関し、例えば携帯通信端末装置向けのマイクロコンピュータやシステム・オンチップの半導回路デバイス（システムＬＳＩ）に適用して有効な技術に関する。
半導体回路デバイスのオンチップ降圧回路としてはシリーズレギュレータ型降圧回路がある。シリーズレギュレータ型降圧回路は、トランジスタのオン抵抗によって電圧を降下させているため、電圧降下分がそのまま電力損失となる。一方、シリーズ型回路よりも電力変換効率のよい方式として、スイッチングレギュレータ型降圧回路がある（特許文献２の図１）。これは、外付け部品としてインダクタが必要であるため、実装面積およびコストの点で問題がある。インダクタが不要でかつ電力変換効率のよい降圧回路としてスイッチトキャパシタ型降圧回路がある（特許文献２の図９）。また、特許文献１の図１にはシリーズレギュレータ型降圧回路にスイッチトキャパシタ型降圧回路を直列接続し、シリーズレギュレータ型降圧回路から出力される降圧電圧をスイッチトキャパシタ型降圧回路が受けて更に降圧する回路が示される。
特開２００２−３２５４３１号公報
特開２００２−３６９５５２号公報
本発明者は、携帯機器向けＬＳＩ等の降圧回路として、インダクタが不要でかつ電力変換効率のよいスイッチトキャパシタ型降圧回路を検討した。検討の結果、スイッチトキャパシタ型降圧回路には、特に電源立ち上げ時の電源電流（突入電流）が大きいという問題点のあることが本発明者によって見出された。即ち、スイッチトキャパシタ型降圧回路では、電力効率を良くするためにはスイッチのオン抵抗を極力小さく設計するのが望ましい。しかしそうすると、キャパシタ充電時に大きな電源電流が流れる。特に電源立ち上げ時は、キャパシタが全く充電されていない状態から始まるため、大きな突入電流が流れるという問題点がある。これにより、電源ノイズ、ＥＭＩ（electro magnetic interference：電磁波妨害）などが生ずる。
本発明の目的は、降圧動作に伴う電力消費を低減することができる半導体回路デバイスを提供することにある。
本発明の別の目的は、電源投入時の降圧動作に伴って電源ノイズが発生することの抑制若しくは緩和することができる半導体回路デバイスを提供することにある。
本発明の別の目的はバッテリ駆動されるデータ処理システムの低消費電力に資することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
〔１〕半導体回路デバイスは、外部電源電圧を降圧して降圧電圧を生成する降圧部を有し、前記降圧部は、スイッチトキャパシタ型降圧回路とシリーズレギュレータ型降圧回路とを有し、夫々の降圧回路の降圧電圧出力端子が共通接続される。双方の降圧回路の降圧電圧出力端子が共通接続されることにより、双方並列駆動、選択駆動、順次駆動が可能になる。前記順次駆動として、先にシリーズレギュレータ型降圧回路を駆動して降圧電圧を負荷に供給した後、スイッチトキャパシタ型降圧回路を駆動しても、スイッチトキャパシタ型降圧回路は負荷による放電分のみを補えば良く、キャパシタに対する充電電流ピークは小さくて済む。スイッチトキャパシタ型降圧回路の動作を開始したとき大きな突入電流を生ぜず、ノイズの発生が抑制される。
半導体回路デバイスは、外部電源電圧の投入時、先に前記シリーズレギュレータ型降圧回路の降圧動作を開始し、その後にスイッチトキャパシタ型降圧回路の降圧動作を開始する起動制御回路を有することにより、スイッチトキャパシタ型降圧回路の動作を開始したとき大きな突入電流を生ぜず、ノイズの発生を抑制することを保証することができる。
前記起動制御回路は、スイッチトキャパシタ型降圧回路の降圧動作を開始した後に、シリーズレギュレータ型降圧回路の降圧動作を停止してよい。スイッチトキャパシタ型降圧回路だけで電流供給能力が足りるような場合には低消費電力に資することができる。
スイッチトキャパシタ型降圧回路におけるキャパシタ接続切換えによりスイッチングノイズの周波数スペクトルを特定周波数に集中させない（分散させる）ようにすることを考慮すると、スイッチトキャパシタ型降圧回路は、充放電サイクルにおいてキャパシタの接続状態を切り換えるタイミングをランダム化するのがよい。例えば、スイッチトキャパシタ型降圧回路は、前記切換えタイミングをランダム化するのに乱数発生回路を有し、発生される乱数を用いてキャパシタの接続状態を切り換えるタイミングを選択する。要するに、電源投入時はシリーズレギュレータ型降圧回路に降圧動作を担当させることにより、ピーク電流を低減でき、電源立ち上げ後は、負荷による放電分だけをスイッチトキャパシタ型回路で補えばよいため、そのピーク電流は小さく、スイッチトキャパシタ型降圧回路を複数に分割して夫々位相をずらして駆動することにより、電源電流のピークは更に小さくなる。
前記スイッチトキャパシタ型降圧回路のキャパシタは外付けキャパシタ、或いはオンチップキャパシタの何れにも対応できる。オンチップキャパシタはＭＯＳトランジスタのゲート絶縁膜や、層間絶縁膜等を誘電体として用いて構成することが可能である。
本発明の具体的な形態として、降圧電圧を半導体集積回路の外部に供給する外部電源供給端子を備える。これにより、降圧電圧を他の半導体回路デバイスの動作電源に用いることが可能になる。また、前記スイッチトキャパシタ型降圧回路は、降圧電圧をエージング用に可変制御可能にされる。
〔２〕半導体回路デバイスは、半導体チップに形成され外部電源電圧を降圧して降圧電圧を生成する降圧部を有し、前記降圧部はスイッチトキャパシタ型降圧回路を有し、スイッチトキャパシタ型降圧回路を構成するスイッチアレイを複数個に分割して離間配置し、夫々のスイッチアレイには、固有のスイッチング容量が個別接続され、平滑容量が共通接続される。平滑容量を共通化することにより部品点数の増大を抑えることができる。
本発明の具体的な形態として、充放電サイクルにおいて前記スイッチアレイによる平滑容量とスイッチング容量の接続切り換えタイミングを制御する降圧制御回路を有し、前記降圧制御回路は複数個のスイッチアレイに対する切り換えタイミングをずらして制御する。スイッチアレイにおける容量接続の切換えのためのスイッチングによる高周波ノイズの周波数スペクトルを分散させるのに役立つ。要するに、スイッチトキャパシタ型降圧回路のスイッチアレイを複数に分割して夫々位相をずらして駆動することにより、電源電流のピークは小さくなる。
更に前記降圧制御回路は、スイッチアレイ毎に位相をずらしたクロック信号を生成し、生成された夫々のクロック信号に基づいて前記接続切り換えタイミングをスイッチアレイ毎にランダム化する。スイッチアレイ単位でも前記高周波ノイズの周波数スペクトルを分散させるのに役立ち、高周波ノイズのピークは更に小さくなる。前記降圧制御回路は、前記切換えタイミングをランダム化するのに乱数発生回路を有し、発生される乱数を用いて前記接続切り換えタイミングを選択する。
本発明の望ましい形態として、前記スイッチアレイは前記半導体チップの外部接続電極形成領域の近傍に配置される。外付け容量素子との距離を短縮でき、配線抵抗や寄生容量による影響を低減することが可能になる。複数個の前記スイッチアレイのスイッチング動作を制御する降圧制御回路は複数個の前記スイッチアレイに共通化されて、前記スイッチアレイから離間配置される。降圧制御回路の共通化は降圧部の小型化に資する。
本発明の望ましい形態として、前記降圧制御回路と共にシリーズレギュレータ型降圧回路を有し、前記スイッチトキャパシタ型降圧回路とシリーズレギュレータ型降圧回路との降圧電圧出力端子が共通接続される。先にシリーズレギュレータ型降圧回路を駆動して降圧電圧を負荷に供給した後、スイッチトキャパシタ型降圧回路を駆動すれば、スイッチトキャパシタ型降圧回路は負荷による放電分のみを補えば良く、キャパシタに対する充電電流ピークは小さくて済む。スイッチトキャパシタ型降圧回路の動作を開始したとき大きな突入電流を生ぜず、ノイズの発生が抑制される。
外部電源電圧の投入時、先に前記シリーズレギュレータ型降圧回路の降圧動作を開始し、その後にスイッチトキャパシタ型降圧回路の降圧動作を開始する起動制御回路を有することにより、スイッチトキャパシタ型降圧回路の動作を開始したとき大きな突入電流を生ぜず、ノイズの発生を抑制することを保証することができる。
〔３〕バッテリ駆動されるデータ処理システムに上記半導体回路デバイスを採用する。ＥＭＩを低減することができ、移動体通信端末や携帯通信端末の通信性能の向上に資することができる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、降圧動作に伴う電力消費を低減することができる。
電源投入時の降圧動作に伴って電源ノイズが発生することの抑制若しくは緩和することができる。
バッテリ駆動されるデータ処理システムの低消費電力に資することができる。
図１は本発明に係る半導体集積回路がチップ内に備える降圧回路の一例を示す。同図に示される降圧回路は、基準電圧発生回路１、シリーズレギュレータ型降圧回路（単にシリーズレギュレータとも記す）２、レベルセンサ３、スイッチ制御回路４及びスイッチアレイ５＿１〜５＿ｎからなる。レベルセンサ３、スイッチ制御回路４及びスイッチアレイ５＿１〜５＿ｎは図示を省略する外付けキャパシタと共にスイッチトキャパシタ型降圧回路６を構成する。
前記基準電圧発生回路１は、温度や電源電圧によらない安定な基準電圧ＶＲＥＦを発生する。たとえば、バンドギャップ形回路、ＭＯＳトランジスタのしきい電圧差を取り出す回路などで実現さる。シリーズレギュレータ２はトランジスタのオン抵抗によって電圧降下を行なって降圧電圧ＶＤＤを形成する。降圧電圧ＶＤＤのレベルは基準電圧ＶＲＥＦに一致するように制御される。
前記レベルセンサ３は降圧電圧ＶＤＤと基準電圧を比較して、スイッチトキャパシタ型降圧回路の降圧動作停止信号ＳＴＯＰＢを形成する。スイッチ制御回路４はクロック信号ＣＬＫに基づいて、スイッチアレイ５＿１〜５＿ｎを制御する複数本のスイッチ制御信号Ｓを生成する。スイッチアレイ５＿１ − ５＿nは入力電圧を受けるキャパシタの接続状態を逐次変更しながら容量分割を行なうスイッチトキャパシタを構成するためのスイッチ回路である。ＶＤＤＣＰｉは入力電圧端子、ＶＤＤｉは出力電圧端子、ＶＳＳｉは回路の接地端子、ＣＰｉとＣＭｉはキャパシタを外付けするための端子である（ｉ＝１〜n）。出力端子ＶＤＤ１〜ＶＤＤnはチップ内で接続されている。接地端子ＶＳＳ１〜ＶＳＳnも同様である。
スイッチトキャパシタ型降圧回路６の出力とシリーズレギュレータ２の出力とは共通接続されている。即ち、スイッチトキャパシタ型降圧回路６の出力端子ＶＤＤ１〜ＶＤＤnはシリーズレギュレータ２の出力端子に共通接続される。
図２Ａにはスイッチアレイ５＿１〜５＿nの内の一つが例示される。スイッチアレイ５＿１〜５＿nは同じ構成を有し、代表してスイッチアレイ５＿ｎとも記す。図１のスイッチ制御信号ＳはここではＳＡ，ＳＢ，ＳＣの３本のスイッチ制御信号とされる。図２Ａのスイッチ回路は等価的に図２８のスイッチトキャパシタ回路を構成可能にする。ＰチャネルＭＯＳトランジスタＭＰ１は図２８のスイッチＳＷ１に相当し、ＮチャネルＭＯＳトランジスタＭＮ１は図２８のスイッチＳＷ２に相当し、ＮチャネルＭＯＳトランジスタＭＮ２は図２８のスイッチＳＷ３に相当し、ＮチャネルＭＯＳトランジスタＭＮ３は図２８のスイッチＳＷ４に相当する。図２Ｂに例示されるように、スイッチ制御信号ＳＢとＳＣは同時にはローレベルにされず、スイッチ制御信号ＳＡはスイッチ制御信号ＳＢの反転信号とされる。
図２Ａの回路において図２８のキャパシタＣ１（スイッチング容量）は端子ＣＭ，ＣＰに接続され、キャパシタＣ０（平滑容量）は回路の接地端子と出力端子ＶＤＤとの間に外付けされる。図２Ｂのスイッチ制御タイミングに従えば、スイッチＳＷ１とＳＷ３がオン、ＳＷ２とＳＷ４がオフにされて、キャパシタＣ０とＣ１とが直列に接続され、ＶＣＣＰで充電される。次にＳＷ１とＳＷ３がオフ、ＳＷ２とＳＷ４がオンにされて、キャパシタＣ０とＣ１とが並列に接続される。出力電圧ＶＤＤは、スイッチのオン抵抗を無視すれば大凡ＶＣＣＰ／２となる。このようにして、２個のキャパシタＣ０とＣ１の結線を切り替えることにより、入力電圧ＶＣＣＰを降圧して出力電圧ＶＤＤを生成する。例えば入力電圧端子ＶＣＣＰに２．８Ｖが印加されると、出力電圧端子ＶＤＤには１．４Ｖが出力される。
図２Ａにおいて、ＭＯＳトランジスタのチャネル幅／チャネル長は、例えばＭＰ１＝３２００／０．４、ＭＮ１＝２８００／０．４、ＭＮ２＝２８００／０．４、ＭＮ３＝１２００／０．４（単位μm）。ＭＮ１、ＭＮ２がＭＮ３よりもサイズが大きい。これは、ゲート・ソース間電圧がＶＣＣＰ−ＶＤＤと小さく、また基板バイアス（−ＶＤＤ）がかかるため、オン抵抗低減のためにチャネル幅を大きくしている。
ＭＯＳトランジスタＭＰ１、ＭＮ１、ＭＮ２は低閾値電圧、ＭＯＳトランジスタＭＮ３は高閾値電圧とされる。ＭＯＳトランジスタＭＰ１、ＭＮ１、ＭＮ２を低閾値電圧とする理由はオン抵抗低減のためである。ＭＯＳトランジスタＭＮ３を高閾値電圧とする理由は動作停止時のリーク電流を低減するためである。動作停止時にはＳＡ＝ハイレベル、ＳＢ＝ローレベル、ＳＣ＝ハイレベルとされる。即ち、ＭＯＳトランジスタＭＰ１とＭＮ２がオン、ＭＯＳトランジスタＭＮ１とＭＮ３がオフにされる。ＭＯＳトランジスタＭＮ３を低閾値電圧とすると、ドレイン・ソース間にはＶＤＤがかかっているから、サブスレッショルドリーク電流が流れる可能性がある。ＭＯＳトランジスタＭＮ１のドレイン・ソース間電圧はＶＣＣＰ−ＶＤＤであるが、基板バイアスがかかっているため、実効閾値電圧が高く、リーク電流は小さい。
スイッチアレイ５＿ｎの中にスイッチング用のＭＯＳトランジスタＭＰ１，ＭＮ１〜ＭＮ３だけでなく、そのゲートを駆動するインバータＩＮＶ１〜ＩＮＶ３も含めるには、前記スイッチ制御回路４とスイッチアレイ５＿１〜５＿ｎを離して配置したから、配線抵抗の影響を軽減するためである。
図３にはシリーズ型降圧回路２の詳細回路が例示される。この降圧回路２は差動アンプＤＦＡＭＰ１により基準電圧ＶＲＥＦと電圧ＶＤＤとを比較し、出力ＭＯＳトランジスタＭＰ１０を制御する。前記出力ＭＯＳトランジスタＭＰ１０はＰチャネル型であり、チャネル幅／チャネル長は、例えば５００／０.４（単位μm）とされる。スイッチアレイのＭＯＳトランジスタＭＰ１よりもサイズが小さい。電源立ち上げ時の電源電流ピークを低減するためである。ＶＣＣＡは入力電圧端子であり、電圧レベルはＶＣＣＰと同じである。ＥＮ２はシリーズ型降圧回路２のイネーブル信号であり、ＥＮ２＝ハイレベルのときイネーブル、ローレベルのときディスエーブルにされる。
図４には前記レベルセンサ３の詳細回路が例示される。差動アンプＤＦＡＭＰ２は電圧ＶＤＤと基準電圧ＶＲＥＦとを比較し、停止信号ＳＴＯＰＢを生成。電圧ＶＤＤが基準電圧ＶＲＥＦよりも低いときＳＴＯＰＢ＝ハイレベル、電圧ＶＤＤが基準電圧ＶＲＥＦよりも高いときＳＴＯＰＢ＝ローレベルにされる。ＥＮ１はスイッチトキャパシタ型降圧回路のイネーブル信号であり、ＥＮ１＝ハイレベルのときイネーブル、ローレベルのときディスエーブルを指示する。ＥＮ１＝ローレベルのときは、ＳＴＯＰＢは電圧ＶＤＤによらずにローレベルになる。
図５には図１のスイッチ制御回路４の詳細論理回路が例示される。クロックＣＬＫから内部クロックＩＣＬＫを生成する回路４１と内部クロックＩＣＬＫからスイッチ制御信号ＳＡ、ＳＢ、ＳＣを生成する回路４２とを有する。ＩＮＶはインバータ、ＮＡＮＤはナンドゲート、ＡＮＤはアンドゲート、ＮＯＲはノアゲート、Ｄ１は遅延回路である。ＣＬＫはクロック入力端子、ＳＴＯＰＢは停止信号、ＦＲＵＮはテスト用フリーラン信号である。
通常動作時はＦＲＵＮ＝ローレベルである。このときＳＴＯＰＢ＝ハイレベルならば、内部ＩＣＬＫはクロックＣＬＫに追随する。ＳＴＯＰＢ＝ローレベルならば、内部クロックＩＣＬＫ＝ローレベルにされる。ただし、内部クロックＩＣＬＫ＝ハイレベルの間に停止信号ＳＴＯＰＢがハイレベルからローレベルに遷移しても、内部クロックＩＣＬＫはすぐにはローレベルにならず、次にクロックＣＬＫがローレベルになったときにローレベルになる。
ＦＲＵＮ＝ハイレベルならば、内部クロックＩＣＬＫは停止信号ＳＴＯＰＢにかかわらずクロックＣＬＫに追随する。遅延回路Ｄ１は、図２において信号ＳＢとＳＣとが同時にローレベルになって貫通電流が流れるのを防ぐために設けられている。
図６には図１の降圧回路の電源立ち上げ時の動作波形が例示される。時刻ｔ０からｔ１にかけて、電源ＶＣＣＰが立ち上がる。シリーズ型降圧回路イネーブル信号ＥＮ２＝ＶＣＣＰであるため、シリーズ型降圧回路２が動作する。これによりＶＤＤが立ち上がる。このときはＥＮ１＝ローレベルであるため、スイッチトキャパシタ型降圧回路６はまだ動作しない。時刻ｔ２からクロックが入力され、時刻ｔ３においてＥＮ１＝ハイレベルになると、スイッチトキャパシタ型降圧回路６が動作を開始する。尚、クロック入力とＥＮ１の順序は逆でもよい。
ＩＣＣＰは電源ＶＣＣＰに流れる電流である。ｔ０からｔ３においてはＶＤＤを立ち上げるために大電流が流れるが、動作しているのはシリーズ型降圧回路２のみなので、波形６０に示すように電流波形はなだらかである。これは、オン抵抗の大きいＭＯＳトランジスタ（図３のＭＰ１０）を通して電流が流れるからである。スイッチトキャパシタ型降圧回路６が動作を開始すると、オン抵抗の小さいスイッチＭＯＳトランジスタがオンするため、電流波形は６１に示すように鋭くなる。このとき、既にＶＤＤは立ち上がった後なので、負荷による放電分のみを供給すればよく、そのピークは小さい。要するに、先にシリーズレギュレータ２を駆動して降圧電圧を負荷に供給した後、スイッチトキャパシタ型降圧回路６を駆動しても、スイッチトキャパシタ型降圧回路６は負荷による放電分のみを補えば良く、キャパシタに対する充電電流ピークは小さくて済む。スイッチトキャパシタ型降圧回路６の動作を開始したとき大きな突入電流を生ぜず、ノイズの発生を抑制若しくは緩和することができる。
尚、電源が立ち上がった後はＥＮ２＝ローレベルとしてシリーズ型降圧回路２の動作を停止させてもよい。また、動作モードに応じてシリーズ型降圧回路２を動作させたり停止させたりしてもよい。たとえば、消費電流が比較的多い動作モードではシリーズ型降圧回路２とスイッチトキャパシタ型降圧回路６の両方を動作させて電流供給能力を増加させ、消費電流が比較的少ない動作モードではスイッチトキャパシタ型降圧回路６のみを動作させて、電力変換効率を良くするようにしてよい。
図７には図１の降圧回路のＬＳＩチップ内配置の例が示される。１０は半導体集積回路のチップ（ＬＳＩチップ）、１１はボンディングパッドである。特に、ＶＣＣＰ１〜ＶＣＣＰ４は入力電圧ＶＣＣＰ用ボンディングパッド、ＶＤＤ１〜ＶＤＤ４は出力電圧ＶＤＤ用ボンディングパッド、ＶＳＳ１〜ＶＳＳ４は接地用ボンディングパッドである。ＣＰ１〜ＣＰ４、ＣＭ１〜ＣＭ４はキャパシタ外付け用ボンディングパッドである。ＬＳＩチップ１０において、１２で示される領域はコア回路部であり、半導体集積回路の主要部が配置されている領域である。１３で示される領域はＩ／Ｏ領域でさり、主として入出力回路が配置されている領域である。
コア回路部１２に配置された回路領域１４には、前記基準電圧発生回路１、シリーズ型降圧回路２、レベルセンサ３、及びスイッチ制御回路４が配置されている。この回路領域１４には動作電源として電源ＶＣＣＡが供給されている。回路領域１４に動作電源ＶＣＣＡを供給する電源パッドは、電源ノイズ防止のため、電圧レベルは同じでも、スイッチアレイ用の電源パッドＶＣＣＰ１〜ＶＣＣＰ４とは分離するのが望ましい。また、コア回路部１２内のデジタル回路とは接地電圧配線も分離するのが望ましい。
１５＿１、１５＿２、１５＿３、１５＿４はＩ／Ｏ領域１３内にあるスイッチアレイ、静電破壊防止のための保護素子が配置されている領域である。
図示は省略するが、スイッチ制御信号ＳＡ、ＳＢ、ＳＣは回路領域１４から回路領域１５＿１、１５＿２、１５＿３、１５＿４まで配線されている。また、電源電圧ＶＤＤはコア回路部１２の動作電源としてＬＳＩチップ１０内にメッシュ状に配線されている。
スイッチアレイが配置される領域１５＿１〜１５＿４は対応するボンディングパッド１１の近傍であるＩ／Ｏ領域に配置されるから、配線による寄生容量寄生抵抗を小さくすることができる。また、基準電圧発生回路１やレベルセンサ３の電源ＶＣＣＡとスイッチアレイの電源ＶＣＣＰとが分離されているので、スイッチの動作による電源ノイズが基準電圧発生回路１やレベルセンサ３に悪影響を与えるのを防止することができる。
図８には図１の降圧回路を搭載した半導体集積回路を配線基板に実装した状態を例示する。２０は配線基板（ボード）、２１は半導体集積回路のパッケージ（ＬＳＩパッケージ）であり、図７のＬＳＩチップが封止されている。２２は半導体集積回路の外部端子、２３＿０はチップコンデンサのようなキャパシタであり、静電容量は例えば１μＦとされ、図２８の容量Ｃ０に相当する。２３＿１〜２３＿４はチップコンデンサのようなキャパシタであり、静電容量はたとえば０.１μＦとされ、図２８のＣ１に相当する。２４はボード上電源ＶＣＣ配線、２５はボード上接地電位ＶＳＳ配線、２６はボード上降圧電圧ＶＤＤ配線である。
スイッチトキャパシタ型降圧回路６は図１の回路構成をＬＳＩチップ上に４セット設けられており、それに対応して４個のキャパシタ２３＿１〜２３＿４が実装されている。平滑用キャパシタ２３＿０は４セットの回路に共通に１個だけ実装されている。共通化することによりコスト、実装面積を低減できる。キャパシタ２３＿１〜２３＿４は、寄生抵抗・寄生インダクタンス低減のため、できるだけ端子の近くに実装することが望ましい。
図９には本発明に係る半導体集積回路がチップ内に備える降圧回路の第２の例が示される。同図に示される降圧回路は、スイッチ制御回路７が図１と相違される。即ち、図１との相違点は、複数個（ここでは４個）のスイッチアレイ５＿１〜５＿４をそれぞれ位相の異なる制御信号Ｓ１〜Ｓ４で駆動する。制御信号Ｓ１は実際には図１０に示すように、Ｓ１Ａ、Ｓ１Ｂ、Ｓ１Ｃの３本の信号から成る。Ｓ２〜Ｓ４も同様である。これにより、電源電流のピークを低減できる。このように複数個のスイッチアレイ５＿１〜５＿４に対する切り換えタイミングをずらして制御するから、スイッチアレイ５＿１〜５＿４における容量接続の切換えのためのスイッチングによる高周波ノイズを低減するのに役立つ。換言すれば、スイッチトキャパシタ型降圧回路のスイッチアレイを複数に分割して夫々位相をずらして駆動することにより、電源電流のピークは小さくなる。
図１０には図９のスイッチ制御回路７の詳細回路が例示される。４１＿１〜４１＿４は図５の４１の回路と同じであり、対応するクロックＣＬＫｉから内部クロックＩＣＬＫｉを生成する（ｉ＝１〜４）。４２＿１〜４２＿４は図５の４２に回路と同じであり、それぞれ対応する内部クロックＩＣＬＫｉからスイッチ制御信号ＳｉＡ、ＳｉＢ、ＳｉＣ（ｉ＝１〜４）を生成する。７１で示される回路は分周回路であり、クロックＣＬＫを分周してクロックＣＬＫ１〜ＣＬＫ４を生成する。ＦＦ１、ＦＦ２はクロック入力（ＣＫ）の立ち上がりエッジで動作を行なうＤフリップフロップである。ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４は、周期がクロックＣＬＫの２倍で、９０度ずつ位相がずれたクロックとされる。これによって形成されるクロックＣＬＫ１〜ＣＬＫ４に波形は図３０に例示される。
図３０において、ＣＬＫ１はＣＬＫの立ち上がりで変化する。ＣＬＫ２はＣＬＫの立下りで変化する。ＣＬＫ３はＣＬＫ１の反転信号とされる。ＣＬＫ４はＣＬＫ２の反転信号とされる。初期状態では信号ＳＴＯＰＢがローレベルであり、ＩＣＬＫ１〜ＩＣＬＫ４は全てローレベルにされる。時刻ｔ１で信号ＳＴＯＰＢがハイレベルになると、クロックＣＬＫ１からクロックＩＣＬＫ１が、クロックＣＬＫ２からクロックＩＣＬＫ２が、クロックＣＬＫ３からクロックＩＣＬＫ３が、クロックＣＬＫ４からクロックＩＣＬＫ４がそれぞれ生成される。時刻ｔ２で信号ＳＴＯＰＢがローレベルになっても、この時点でハイレベルであるクロックＩＣＬＫ１はすぐにはローレベルにならず、次にクロックＣＬＫ１がローレベルになったときにローレベルになる。クロックＩＣＬＫ２も同様である。クロックＩＣＬＫ３とクロックＩＣＬＫ４は時刻ｔ２でローレベルなので、そのままローレベル状態を保持する。
図１１には本発明に係る半導体集積回路がチップ内に備える降圧回路の第３の例が示される。図９との相違点は位相ランダム化回路８を追加した点である。位相ランダム化回路８は、クロックＣＬＫの立ち上がり、立ち下がりのタイミングをランダムにずらしたクロックＲＣＬＫを生成し、これをスイッチ制御回路７の入力とする。これにより、ノイズの高周波成分のスペクトルを分散させることができるという利点を得る。特に携帯電話機などの携帯無線機器に応用した場合、妨害電波のスペクトルが分散されるので有効である。
図１２には位相ランダム化回路８の論理構成が例示される。８０は擬似乱数発生回路、８１はワンショットパルス発生回路、８２＿１〜８２＿４はラッチ回路である。ラッチする信号Ｒ、Ｆは複数ビットであるから、実際には前記ラッチ回路８２＿１〜８２＿４はそれぞれ複数個のラッチから成る。８３＿１〜８３＿４は可変遅延回路である。遅延時間は制御信号Ｒ１、Ｒ２、Ｆ２、Ｒ３、Ｒ４、Ｆ４で決まる。８４はクロック合成回路である。
Ｒ、Ｆは擬似乱数である。実際にはそれぞれ複数ビット（例えば５ビット）から成る。ＦはＲよりも半サイクル早い信号とされる。
Ｐ１はクロックＣＬＫの奇数サイクルの立ち上がりエッジで所定時間だけハイレベルになるワンショットパルスである。Ｐ２はクロックＣＬＫの奇数サイクルの立ち下がりエッジで所定時間だけハイレベルになるワンショットパルスである。Ｐ３はクロックＣＬＫの偶数サイクルの立ち上がりエッジで所定時間だけハイレベルになるワンショットパルスである。Ｐ４はクロックＣＬＫの偶数サイクルの立ち下がりエッジで所定時間だけハイレベルになるワンショットパルスである。Ｐ１Ｄ、Ｐ２Ｄ、Ｐ３Ｄ、Ｐ４ＤはそれぞれＰ１、Ｐ２、Ｐ３、Ｐ４を可変遅延回路で遅延させた信号である。
図１２の構成を有する位相ランダム化回路８は、ワンショットパルス発生回路８１でクロックＣＬＫの立ち上がり／立ち下がりエッジを取り出し、それぞれを可変遅延回路８３＿１〜８３＿４に通すことにより、各サイクルの立ち上がり、立ち下がりエッジの遅延量を独立に制御することができる。要するに、Ｐ１，Ｐ３はクロックＣＬＫの立ち上り同期でパルス変化され、Ｐ２，Ｐ４はクロックＣＬＫの立ち下がり同期でパルス変化され、ラッチ８２＿１〜８２＿４はＰ１〜Ｐ４の対応信号のパルス変化で乱数Ｒ，Ｆをラッチし、可変遅延回路８３＿１〜８３＿４はＰ１〜Ｐ４の対応信号のパルス変化を乱数Ｒ，Ｆに応じて遅延させてＰＤ１〜ＰＤ４として出力し、クロック合成回路８４は、ＰＤ１，ＰＤ３のパルス変化に同期してクロックＲＣＬＫをハイレベルに、ＰＤ２，ＰＤ４のパルス変化に同期してクロックＲＣＬＫをローレベルに変化する。これにより、クロックＲＣＬＫはクロックＣＬＫに対してランダム化される。
図１３には図１２の擬似乱数発生回路８０の論理構成が例示される。ＦＦ１０〜ＦＦ１８はクロック入力（ＣＫ）の立ち上がりエッジで動作するＤフリップフロップである。Ｌ４〜Ｌ８はラッチであり、イネーブル入力（Ｅ）がハイレベルのときスルー、ローレベルのときラッチ動作を行なう。ＥＯＲは排他的論理和（exclusive ＯＲ）ゲートである。ＲＳＴはリセット信号である。リセット信号ＲＳＴをハイレベルにすることにより、ＤフリップフロップＦＦ１０の出力はハイレベル、ＤフリップフロップＦＦ１１〜ＦＦ１８の出力はローレベル、ラッチＬ４〜Ｌ８の出力はローレベルに設定される。ＤフリップフロップＦＦ１１〜ＦＦ１８及びＥＯＲによる論理構成は擬似乱数発生回路の一般的な構成である。ラッチＬ４〜Ｌ８はＤフリップフロップＦＦ１４〜ＦＦ１８よりもクロックＣＬＫの半サイクル先にそれと同じ入力をラッチする。
Ｒ[４]〜Ｒ[８]は擬似乱数出力である。９個のフリップフロップの出力には周期２９−１＝５１１の擬似乱数が生成される。擬似乱数としては９ビットのうちの５ビットＲ[４]〜Ｒ[８]のみを用いる。Ｆ[４]〜Ｆ[８]はそれぞれＲ[４]〜Ｒ[８]よりも半サイクル早い信号とされる。
図１４には図１２のワンショットパルス発生回路８１の論理構成が例示される。ＦＦ２１、ＦＦ２２はクロック入力（ＣＫ）の立ち上がりエッジで動作するＤフリップフロップである。Ｄ２１、Ｄ２２は遅延回路である。Ｐ１、Ｐ２、Ｐ３、Ｐ４は出力信号である。Ｐ１はクロックＣＬＫの奇数サイクルの立ち上がりエッジで、Ｐ２はクロックＣＬＫの奇数サイクルの立ち下がりエッジで、Ｐ３はクロックＣＬＫの偶数サイクルの立ち上がりエッジで、Ｐ４はクロックＣＬＫの偶数サイクルの立ち下がりエッジでそれぞれ所定の時間（Ｄ２１、Ｄ２２の遅延時間）だけハイレベルになる。
図１５には図１２の可変遅延回路８３＿２の論理構成が例示される。他の可変遅延回路８３＿１、８３＿３、８３＿４も同様の構成を備える。Ａは加算回路、Ｄ３＿１〜Ｄ３＿mは単位遅延回路、Ｓ１はセレクタ、Ｒ２，Ｆ２は夫々複数ビットの制御信号である。入力信号Ｐ２をｍ個の単位遅延回路Ｄ３＿１〜Ｄ３＿ｍに通して得られる信号のうち、（Ｒ＋Ｆ）番目のものをセレクタＳ１で選択して、出力Ｐ２Ｄとする。遅延時間はｔｄ（Ｒ＋Ｆ）になる。ｔｄは単位遅延回路の遅延時間を意味する。
セレクタＳ１に供給される前記（Ｒ＋Ｆ）番目の選択信号は加算回路Ａが生成する。Ｐ２、Ｐ４はクロックＲＣＬＫの立ち下がりを規定し、この立ち下がりはＰ１，Ｐ３が規定する立ち上りよりも前のタイミングで出現しないようにするために、Ｐ２Ｄ（Ｐ４Ｄ）はＰ２（Ｐ４）に対し、Ｒ２とその半サイクル前の値であるＦ２との和（実質的に平均）を用いてセレクタＳ１の選択信号とする。Ｐ１、Ｐ３はクロックＲＣＬＫの立ち上がりを規定するのでそのような考慮は必要なく加算回路ＡではＲ１＋Ｒ１（Ｒ３＋Ｒ３）の値を用いてセレクタＳ１の選択信号とする。要するに、８３＿１、８３＿３の可変遅延回路については加算回路Ａを設けなくても、２組の制御信号が同じ信号なので、単なる１ビットシフトで対処することができる。
図１６には図１２のクロック合成回路８４の論理構成が例示される。Ｓ２はセレクタ、ＲＮＤＭは位相ランダム化イネーブル信号である。ＲＮＤＭ＝ハイレベルのときは、出力ＲＣＬＫは、Ｐ１Ｄがハイレベルになるタイミングでハイレベルに、Ｐ２Ｄがハイレベルになるタイミングでローレベルに、Ｐ３Ｄがハイレベルになるタイミングでハイレベルに、Ｐ４Ｄがハイレベルになるタイミングでローレベルになる。ＲＮＤＭ＝ローレベルのときは入力クロックＣＬＫがそのまま出力クロックＲＣＬＫとなる。すなわち位相ランダム化は行われない。
図１７には図１２の位相ランダム化回路８の動作波形が例示される。クロックＣＬＫの立ち上がりエッジ（ｔ１、ｔ３、ｔ５、……）毎に新たな擬似乱数Ｒが生成される（ｒ１、ｒ２、ｒ３、……）。擬似乱数Ｆはそれよりも半サイクル早く、すなわちＣＬＫの立ち下がりエッジで変化する。
ワンショットパルスＰ１はＣＬＫの奇数サイクルの立ち上がりエッジ（ｔ１、ｔ５、……）で、Ｐ２はＣＬＫの奇数サイクルの立ち下がりエッジ（ｔ２、ｔ６、……）で、Ｐ３はＣＬＫの偶数サイクルの立ち上がりエッジ（ｔ３、ｔ７、……）で、Ｐ４はＣＬＫの偶数サイクルの立ち下がりエッジ（ｔ４、ｔ８、……）でそれぞれ所定時間だけハイレベルになる。
ラッチ回路８２＿１の出力Ｒ１は、Ｐ１がハイレベルになると変化する。すなわち、時刻ｔ１でｒ１に、ｔ５でｒ３に、等のようになる。ラッチ回路８２＿２の出力Ｒ２、Ｆ２は、Ｐ２がハイレベルになるとそれぞれ変化する。すなわち、時刻ｔ２でそれぞれｒ１、ｒ２に、ｔ６でそれぞれｒ３、ｒ４に、等のようになる。ラッチ回路８２＿３の出力Ｒ３は、Ｐ３がハイレベルになると変化する。すなわち、時刻ｔ３でｒ２に、ｔ７でｒ４に、等のようになる。ラッチ回路８２＿４の出力Ｒ４、Ｆ４は、Ｐ４がハイレベルになるとそれぞれ変化する。すなわち、時刻ｔ４でそれぞれｒ２、ｒ３に、ｔ８でそれぞれｒ４、ｒ５に、等のようになる。
可変遅延回路８３＿１の出力Ｐ１Ｄは、Ｐ１をｔｄ（２・Ｒ１）だけ遅延させたパルスとなる。可変遅延回路８３＿２の出力Ｐ２Ｄは、Ｐ２をｔｄ（Ｒ２＋Ｆ２）だけ遅延させたパルスとなる。可変遅延回路８３＿３の出力Ｐ３Ｄは、Ｐ３をｔｄ（２・Ｒ３）だけ遅延させたパルスとなる。可変遅延回路８３＿４の出力Ｐ４Ｄは、Ｐ２をｔｄ（Ｒ４＋Ｆ４）だけ遅延させたパルスとなる。
出力ＲＣＬＫは、Ｐ１Ｄがハイレベルになるタイミングでハイレベルに、Ｐ２Ｄがハイレベルになるタイミングでローレベルに、Ｐ３Ｄがハイレベルになるタイミングでハイレベルに、Ｐ４Ｄがハイレベルになるタイミングでローレベルになる。したがって、ＣＬＫの時刻ｔ１における立ち上がりエッジはｔｄ（２・r１）だけ遅らされ、ｔ２における立ち下がりエッジはｔｄ（ｒ１＋ｒ２）だけ遅らされ、ｔ３における立ち上がりエッジはｔｄ（２・ｒ２）だけ遅らされ、ｔ４における立ち下がりエッジはｔｄ（ｔ２＋ｔ３）だけ遅らされる。
位相ランダム化回路８によれば、立ち下がりエッジの遅延時間は、その前後の立ち上がりエッジの遅延時間の平均値になる。したがって、遅延時間の最大値をかなり大きく設定してもＲＣＬＫのハイレベル期間がなくなったりローレベル期間がなくなったりすることはない。理論的には遅延時間の最大値はＣＬＫの周期に等しくすることができる。
図１８には図１２の可変遅延回路８３＿２（８３＿１、８３＿３、８３＿４）の別の例が示される。図１８においてＤ４は遅延回路、９０＿１は単位可変遅延回路である。この回路は２個の単位遅延回路Ｄ５＿１、Ｄ５＿２を有する。制御信号Ｒ２[４]、Ｆ２[４]がともにローレベルのときは、入力信号Ｐ２Ｄ０は単位遅延回路を通らずに出力される。Ｒ２[４]、Ｆ２[４]のうち一方だけがハイレベルのときはＤ５＿１のみを通って、Ｒ２[４]、Ｆ２[４]がともにハイレベルのときはＤ５＿１とＤ５＿２の両方を通って出力される。９０＿２、９０＿３、９０＿４、９０＿５も９０＿１同様の回路構成を持つ単位可変遅延回路である。これにより、夫々５ビットのＲ２とＦ２に各対応２ビット毎の論理値の組み合わせが（ハイレベル，ハイレベル）、（ハイレベル，ローレベル）、（ローレベル，ローレベル）の何れであるかによって３通りの遅延時間から1つの遅延時間が選択され、結果として、３２通りの遅延時間から１つの遅延時間を選択して、Ｐ２に対してＰ２Ｄを生成することができる。尚、単位遅延回路の遅延時間が９０＿２では９０＿１の２倍、９０＿３では４倍、９０＿４では８倍、９０＿５では１６倍に設定されている。
入力Ｐ２から出力Ｐ２Ｄまでの遅延時間は、論理ゲートの遅延時間を無視すれば、ｔｄ{（Ｒ２[４]＋Ｆ２[４]）＋２（Ｒ２[５]＋Ｆ２[５]）＋４（Ｒ２[６]＋Ｆ２[６]）＋８（Ｒ２[７]＋Ｆ２[７]）＋１６（Ｒ２[８]＋Ｆ２[８]）}＋ｔｄ４、と表わされる。ｔｄは単位遅延回路Ｄ５＿１、Ｄ５＿２の遅延時間、ｔｄ４は遅延回路Ｄ４の遅延時間である。
遅延回路Ｄ４の役割は、制御信号Ｒ[４]〜Ｒ[８]、Ｆ[４]〜Ｆ[８]による遅延時間の設定が完了してから入力パルスＰ２を単位可変遅延回路に通すようにするためである。
図１８の回路構成は図１５の回路に比べて加算回路Ａが不要であるから回路規模が小さいという利点がある。
図１９には図１２の可変遅延回路８３＿２（８３＿１、８３＿３、８３＿４）の更に別の例が示される。Ａは加算回路、Ｓ３はセレクタ、９１＿１、９１＿２は可変遅延回路である。単位遅延回路を複数個縦続接続した回路であるが、各単位遅延回路の遅延時間はバイアス電圧Ｖｂｉａｓを変えることにより制御できる。９２はチャージポンプ回路であり、アップ信号ＵＰ、ダウン信号ＤＯＷＮの指示に従って、Ｖｂｉａｓを上昇または下降させる。９３は位相比較回路であり、Ｐ２と、それを可変遅延回路９１＿１、９２＿２に通した信号Ｐ２Ｆとの位相を比較する。Ｐ２ＦがＰ２に対して遅れていれば、信号ＵＰを出力してＶｂｉａｓを上昇させ、可変遅延回路９１＿１、９２＿２の遅延時間を短くする。Ｐ２ＦがＰ２に対して進んでいれば、信号ＤＯＷＮを出力してＶｂｉａｓを下降させ、可変遅延回路９１＿１、９２＿２の遅延時間を長くする。
可変遅延回路９１＿１、９１＿２、チャージポンプ９２、及び位相比較回路９３は、たとえばアナログＤＬＬ（delay−locked loop）回路で用いられているものと同様の回路構成で実現できる。
図１９の回路の動作原理は図１５の回路と同様である。ただし、Ｖｂｉａｓによって遅延時間が制御できる点が異なる。図１９の回路構成による利点は、クロックＣＬＫの周期や電圧、温度が変化しても、またプロセスばらつきがあったとしても、入力Ｐ２から出力Ｐ２Ｄまでの遅延時間の最大値をＣＬＫの周期に等しく設定することができる、ということである。Ｐ２とＰ２Ｆとの位相が等しいとすると、９１＿１、９２＿２の遅延時間の合計はＣＬＫの周期の２倍に等しい。したがってＰ２からＰ２Ｄまでの遅延時間の最大値、すなわち９１＿１の遅延時間はＣＬＫの周期に等しい。
可変遅延回路９１＿２、チャージポンプ９２、及び位相比較回路９３は、クロックＣＬＫの周期を測定するために設けた回路であるから、図１２の４個の可変遅延回路８３＿１〜８３＿４で共用することができる。発生したバイアス電圧Ｖｂｉａｓを可変遅延回路８３＿１〜８３＿４に分配すればよい。
図２０には図１２の擬似乱数発生回路８０の別の例が示される。８５は擬似乱数発生回路であり、図１３と同様の回路で実現される。ただし、Ｆ[４]〜Ｆ[８]出力は不要であり、したがってＬ４〜Ｌ８も不要とされる。Ｍは乗算回路、８６＿１及び８６＿２はラッチ回路である。Ｄ３＿１〜Ｄ３＿mは単位遅延回路であり、図１５のＤ３＿１〜Ｄ３＿mと同じものである。８７は位相比較回路であり、パルスＰ１をＤ３＿１〜Ｄ３＿mで遅延させた各信号とＰ３との位相を比較する。８８はエンコーダであり、位相比較回路の出力をエンコードしてコードＣｏｄｅとして出力。コードＣｏｄｅは実際には複数ビットから成る。
Ｐ１が単位遅延回路をｋ個通った信号とＰ３とが同位相の場合、Ｃｏｄｅ＝ｋとなる。要するに、Ｐ１とＰ３はクロック１周期分ずれているからである。Ｃｏｄｅ＝ｋと擬似乱数ＰＲとを乗算してその上位ビットのみを取ったものがＭｕｌである。Ｍｕｌはｋ以下の値しかとらない擬似乱数となる。これをラッチした信号Ｒ、Ｆを出力とする。
図２０の回路構成によれば、図１９の回路と同様に、クロックＣＬＫの周期や電圧、温度が変化しても、またプロセスばらつきがあったとしても、遅延時間の最大値をＣＬＫの周期に等しく設定することができる。なぜならば、Ｃｏｄｅ＝ｋということはＰ１とＰ３の位相差、すなわちＣＬＫの周期が単位遅延回路ｋ個分に等しいということであり、図１２の可変遅延回路８３＿１〜８３＿４の遅延時間の最大値は単位遅延時間ｋ個分、すなわちＣＬＫの周期となるからである。
図２１には図２０の擬似乱数発生回路８０の動作波形が例示される。回路８５は、クロックＣＬＫの立ち上がりエッジ（ｔ１、ｔ３、ｔ５、……）毎に新たな擬似乱数ＰＲを生成する（ｒ１、ｒ２、ｒ３、……）。一方、エンコーダの出力ＣｏｄｅはパルスＰ３がハイレベルになる毎に変化する（ｃ１、ｃ２、……）。乗算回路の出力Ｍｕｌはｔ１、ｔ３、ｔ５、……で変化する。出力ＦはこれをＣＬＫの立ち下がりエッジ（ｔ２、ｔ４、ｔ６、……）でラッチしたもの、出力ＲはさらにそれをＣＬＫの立ち上がりエッジ（ｔ３、ｔ５、ｔ７、……）でラッチしたものである。
図２０の擬似乱数発生回路８０によれば、クロックＣＬＫの周期や電圧、温度の変化に対する応答が早いという利点がある。クロックＣＬＫの周期を示す信号Ｃｏｄｅは２サイクルごとに更新されるからである。
図２２には図１１の位相ランダム化回路８の別の例が示される。この例では、クロック入力がなく、内部で自励発振によってクロックを作り出していることである。すなわち、m個の単位遅延回路Ｄ３＿１〜Ｄ３＿mとナンドゲートＮＡＮＤとで構成されたリングオシレータによってクロックを発生している。ｍ個の出力のうちの１つをセレクタＳ１でランダムに選択することにより、クロックの位相をランダム化している。ＥＮはイネーブル信号であり、これをハイレベルにすることにより自励発振する。
図２３Ａ及び図２３Ｂには本発明に係る降圧回路をオンチップした半導体集積回路をキャパシタと共に同一パッケージに封止した例を示す。図７、図８と同一、または相当する回路部分には同一参照符号を付してある。図２３ＡはＬＳＩチップ１０とキャパシタ２３とを隣接させて配置し、その間をボンディングワイヤ１０３で接続している。図２３ＢはＬＳＩチップ１０上に設けたパッド１０５の上に半田ボール１０６を介してキャパシタ２３を載せている。２３は図８のキャパシタ２３＿０〜２３＿４を総称する。１００は多層配線基板等の配線基板、１０１はモールド樹脂である。同図に示される封止構造を採用することにより、キャパシタをボード２０上に実装することを要せず、ボード２０上の実装面積を低減できる。パッケージに封止するキャパシタ２３はキャパシタ２３＿０〜２３＿４の全てであることを要しない。例えば２３＿１〜２３＿４だけであってもよい。
図２４Ａ、図２４Ｂにはリード端子の上にキャパシタを搭載した例を示す。図２４Ａは縦断面図、図２４Ｂは平面図を表す。ここでは降圧回路は２個のスイッチアレイ５＿１，５＿２を有しているものとする。２３＿１、２３＿２は図７に示されるようなパッドＣＰｉ，ＣＭｉに接続されるキャパシタである。１０７は絶縁テープ、１１０はリードである。斯く構成によってもボード２０上の実装面積を低減することができる。図２４Ａ、図２４Ｂの構成を採用する場合にはキャパシタを外付けするためのボンディングパッドＣＰｉ，ＣＭｉは隣接していることが望ましい。隣接させることにより、実装が容易になるだけでなく、寄生インダクタンスも低減できる。
前記スイッチトキャパシタ型降圧回路のキャパシタはＬＳＩチップ１０に対して外付けキャパシタ２３（２３＿１，２３＿２）であることに限定されない。特に図示はしないが、ＬＳＩチップ１０のオンチップキャパシタであってもよい。オンチップキャパシタはＭＯＳトランジスタのゲート電極を一方の容量電極とし、コモンソース・ドレインを他方の容量電極とするＭＯＳ容量、或いはポリシリコン等を電極とした容量で構成することも可能である。
図２５には本発明による降圧回路を有する半導体集積回路を用いた携帯電話機の論理構成が例示される。アプリケーションプロセッサ２５０およびベースバンド部２４０に降圧回路２４１，２５１を搭載している。２００はアンテナ、２１０は送受信切替え回路、２２０は送信用増幅器（high power amplifier）、２３０は高周波部、２４０はベースバンド部、２５０はアプリケーションプロセッサである。２４１はベースバンド部２４０に内蔵された降圧回路、２５１はアプリケーションプロセッサ２５０に内蔵された降圧回路である。２６０は液晶表示部、２７０はリチウム電池、２８０は電源ＩＣである。電源ＩＣ２８０は例えばシリーズ型降圧回路で構成されている。２９０はＤＣ／ＤＣコンバータ、３００はクロック発生器、３１０及び３２０はメモリ、例えばフラッシュメモリとＳＲＡＭである。
クロック発生器３００で発生したシステムクロックＳＣＬＫは、ＲＦ部２３０、ベースバンド部２４０、およびアプリケーションプロセッサ２５０にシステムクロックとして供給される。アプリケーションプロセッサ２５０に搭載された降圧回路２５１は、これを用いてスイッチトキャパシタ型降圧回路を動作させる。すなわち、降圧回路２５１はベースバンドやアプリケーションプロセッサと同一の周波数で動作する。これにより、降圧回路２５１の動作により発生するノイズはベースバンドやアプリケーションプロセッサが発生するノイズと同一の周波数となるので、特に図１１のようなクロックの位相ランダム化を行わなくてもよい。
アプリケーションプロセッサが停止しているときはクロックＳＣＬＫの供給も停止される。これによりスイッチトキャパシタ型降圧回路は動作しなくなるが、並列に接続されているシリーズ型降圧回路により出力電圧は保持される。ベースバンド部に搭載された降圧回路２４１についても同様である。
電池２７０から降圧回路２５１の出力までの電力変換効率と電池寿命についての計算例を説明する。先ず、以下の仮定をする。リチウム電池２７０の出力＝３．７Ｖ、リチウム電池の容量＝６００mＡh、電源ＩＣ２８０の出力＝２．８Ｖ、降圧回路２５１の出力＝１．０Ｖ、アプリケーションプロセッサの消費電流＝２００mＡ、その他のＬＳＩは待機状態（消費電流〜０）。
本発明を用いずにシリーズ型降圧回路のみを用いた場合は、電力変換効率＝１．０／３．７＝２７%、電池の出力電流＝２００mＡ、電池寿命＝３時間となる。
本発明を用いた場合（スイッチトキャパシタ型回路の効率を９０%と仮定）、電力変換効率＝１．０／３．７×２×９０%＝４９%、電池の出力電流＝２００／２／９０%＝１１１mＡ、電池寿命＝５．４時間となる。本発明を用いることにより、電池の寿命を１.８倍に延ばすことができる。
図２Ａの例は降圧比が大凡２：１であった。それ以外の例として、図２６は降圧比が３：１、図２７は降圧比が３：２の場合のスイッチアレイの回路図を示す。ＣＰ１１、ＣＭ１１、ＣＰ１２、ＣＭ１２はキャパシタ（スイッチング容量）を外付けするための端子である。制御信号ＳＡ，ＳＣ，ＳＢの動作波形は図２Ｂと同じである。特に図示はしないが、図２６において降圧比を１／３にするとき２個のスイッチング容量と１個の平滑容量を直列に接続して充電し、その後３個の容量を並列に接続すればよい。図２７において降圧費を２／３とする場合、図３３に例示されるように最初、スイッチング容量Ｃ１とＣ２を並列接続し、これを平滑容量Ｃ０に直列接続して充電し、その後、スイッチング容量Ｃ１とＣ２を直列接続し、これに平滑容量Ｃ０を並列接続すればよい。
図２９には図２５のアプリケーションプロセッサ２５０の詳細が例示される。２５１は本発明による降圧回路である。２５２はアプリケーションプロセッサ２５０のコア回路であり、降圧電源ＶＤＤを動作電源として動作する。２５３は入出力回路であり、入出力回路用の電源ＶＣＣＱを動作電源として動作する。入出力回路用の電源ＶＣＣＱは、電圧レベルはＶＣＣＰ、ＶＣＣＡと同じであるが、出力回路で発生する電源ノイズが他の回路部分に伝播するのを防止するため、他とは電源を分離している。入出力回路２５３はシステムクロックＳＣＬＫの入力回路を含む。入力したシステムクロックＳＣＬＫに同期してコア回路２５２用のクロックＣＣＬＫ（電圧レベルはＶＤＤ）、および降圧回路２５１用のクロックＣＬＫ（電圧レベルはＶＣＣＱ）を出力する。入出力回路２５３は勿論他の信号用の入力回路及び出力回路も備えているがここでは記載を省略する。２５４は電源電圧の投入を検出する電源オン検出回路である。これは、電源ＶＣＣＡの立ち上がりを検出し、コア回路２５２のリセット信号ＲＳＴ、および降圧回路２５１のイネーブル信号ＥＮ２を生成する。イネーブル信号ＥＮ２は遅延回路で遅延させることによりイネーブル信号ＥＮ１が生成される。
半導体集積回路のバーンイン時に出力電圧ＶＤＤを通常よりも高くする手法について示す。これを実現するためには、基準電圧ＶＲＥＦがバーンイン時に高くなるようにすればよい。実現手法は図３１Ａと図３１Ｂの２通りがある。各図においてＮは通常動作時の動作点（ＶＣＣ＝ＶＣＣ１、ＶＲＥＦ＝ＶＲＥＦ１）であり、Ｂはバーンイン時の動作点（ＶＣＣ＝ＶＣＣ２、ＶＲＥＦ＝ＶＲＥＦ２）である。動作点Ｎ、ＢがいずれもＶＲＥＦ＝ＶＣＣ／２の直線（図中の一点鎖線）よりも下にあればよい。
第１の実現方法は、通常動作時はＶＲＥＦをＶＣＣに対して安定化し、ＶＣＣが通常よりも高くなるとＶＲＥＦも追随して高くなるようにする。これは特許第２６８５４６９号に記載の技術を適用して実現できる。第２の実現方法は通常動作モードとバーンインモードとでＶＲＥＦのレベルを切り換えればよい。
図３２には図３１Ｂの手法を実現するための基準電圧発生回路１が例示される。３０はバンドギャップ回路であり、温度や電源電圧に依存しない安定な電圧ＶＢＧＲを発生する。３１は電圧レベル変換回路であり、差動増幅器３２、ＰチャネルＭＯＳトランジスタＭＰ３０、抵抗Ｒ１、Ｒ２、Ｒ３、および切り替えスイッチ３３から成り、電圧ＶＢＧＲをもとに基準電圧ＶＲＥＦを発生する。モード切替信号Ｍｏｄｅにより、基準電圧ＶＲＥＦを取り出すタップ位置を変える。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、ＬＳＩ上に複数のスイッチトキャパシタ型回路が搭載されている場合、動作モードによってそのうちの一部のみを動作させるようにしてもよい。動作モードに応じて更に消費電流を低減することができる。或いは動作モードに応じて消費電流を最適化することができる。
システムで用いる複数個のＬＳＩのうちの１個に降圧回路を搭載し、そこで発生した電圧を他のＬＳＩに供給することも可能である。特に、１個のパッケージ内に複数個のＬＳＩチップを封止したマルチチップモジュール（ＭＣＭ）に適用すると効果大である。
本発明は単回路モジュールと共に集積される形式の半導体集積回路だけでなく、単独の電圧変換ＩＣのような半導体装置にも適用することができる。
本発明に係る半導体集積回路がチップ内に備える降圧回路を例示するブロック図である。 降圧回路に含まれるスイッチアレイの回路図である。 図２Ａにスイッチアレイに対するスイッチ制御タイミングを示すタイミングチャートである。 シリーズ型降圧回路の詳細を例示する回路図である。 レベルセンサの詳細を例示する回路図である。 スイッチ制御回路の詳細を例示する論理回路図である。 降圧回路の電源立ち上げ時の動作波形を例示するタイミングチャートである。 降圧回路のＬＳＩチップ内配置を例示するレイアウト図である。 降圧回路を搭載した半導体集積回路を配線基板に実装した状態を例示する平面図である。 本発明に係る半導体集積回路がチップ内に備える降圧回路の第２の例を示すブロック図である。 図９のスイッチ制御回路の詳細を例示する論理回路図である。 本発明に係る半導体集積回路がチップ内に備える降圧回路の第３の例を示すブロック図である。 位相ランダム化回路の論理構成を例示する論理回路図である。 図１２の擬似乱数発生回路の論理構成を例示する論理回路図である。 図１２のワンショットパルス発生回路の論理構成を例示する論理回路図である。 図１２の可変遅延回路の論理構成を例示する論理回路図である。 図１２のクロック合成回路の論理構成を例示する論理回路図である。 図１２の位相ランダム化回路の動作波形を例示するタイミングチャートである。 図１２の可変遅延回路の別の例を示す論理回路図である。 図１２の可変遅延回路の更に別の例を示す論理回路図である。 図１２の擬似乱数発生回路の別の例を示す論理回路図である。 図２０の擬似乱数発生回路の動作波形を例示するタイミングチャートである。 図１１の位相ランダム化回路の別の例を示す論理回路図である。 本発明に係る降圧回路をオンチップした半導体集積回路をキャパシタと共に同一パッケージに封止した第１の例を示す縦断面図である。 本発明に係る降圧回路をオンチップした半導体集積回路をキャパシタと共に同一パッケージに封止した第２の例を示す縦断面図である。 本発明に係る降圧回路をオンチップした半導体集積回路と共にリード端子の上にキャパシタを搭載して樹脂封止した例を示す縦断面図である。 図２４Ａの平面図である。 本発明による降圧回路を有する半導体集積回路を用いた携帯電話機の論理構成を例示するブロック図である。 降圧比を３：１とする時のスイッチアレイの構成を示す回路図である。 降圧比が３：２とする時のスイッチアレイの構成を示す回路図である。 図２Ａのスイッチ回路を等価的に示した説明図である。 図２５のアプリケーションプロセッサ２５０の詳細を例示するブロック図である。 図１０のスイッチ制御回路の動作波形を例示するタイミングチャートである。 電源電圧が通常よりも高くなると基準電圧も追随して高くなるようにして基準電圧をバーンイン時の高電圧に対応させるときの方式説明図である。 通常動作モードとバーンインモードとで基準電圧のレベルを切り換えるようにして基準電圧をバーンイン時の高電圧に対応させるときの方式説明図である。 図３１Ｂの手法を実現するための基準電圧発生回路を例示する回路図である。 図２７において降圧比２／３とする場合の容量接続形態を示す等価回路図である。
符号の説明
１ 基準電圧発生回路
２ シリーズ型降圧回路
３ レベルセンサ
４ スイッチ制御回路
５＿１〜５＿ｎ スイッチアレイ
６ スイッチトキャパシタ型降圧回路
８ 位相ランダム化回路
ＶＣＣＰ入力電圧
ＶＤＤ 降圧電圧
ＶＳＳ 接地電圧
ＣＰ，ＣＭ キャパシタ接続用外部端子
ＥＮ１ スイッチトキャパシタ型降圧回路イネーブル信号
ＥＮ２ シリーズ型降圧回路イネーブル信号
ＣＬＫ クロック
ＳＴＯＰＢ 停止信号
１０ ＬＳＩチップ
１１ ボンディングパッド
ＶＣＣＰ１〜ＶＣＣＰ４ 入力電圧ＶＣＣＰ用ボンディングパッド
ＶＤＤ１〜ＶＤＤ４ 降圧電圧用ボンディングパッド
ＶＳＳ１〜ＶＳＳ４ 接地電圧用ボンディングパッド
１２ コア回路部
１３ Ｉ／Ｏ領域
１４基準電圧発生回路、シリーズ型降圧回路、レベルセンサ及びスイッチ制御回路の配置領域。
２０ ボード
２１ ＬＳＩパッケージ
２２ ＬＳＩの端子
２３＿０〜２３＿４ キャパシタ
２４ ボード上ＶＣＣ配線
２５ ボード上接地配線
２６ ボード上ＶＤＤ配線
１００ 基板
１０１ モールド樹脂
１０２，１０３ ボンディングワイヤ
１０４ 端子
１０５ パッド
１０６ 半田ボール
１１０ リード
２００ アンテナ
２１０ 送受信切替え回路
２２０ 送信用増幅器
２３０ 高周波部
２４０ ベースバンド部
２５０ アプリケーションプロセッサ
２４１、２５１ 降圧回路
２５２プロセッサのコア回路部
２５３ 入出力回路
２５４ 電源オン検出回路
２６０ 液晶表示部
２７０ リチウム電池
３００ クロック発生器
３１０，３２０ メモリ

Claims (20)

  1. 外部電源電圧を降圧して降圧電圧を生成する降圧部を有し、前記降圧部は、スイッチトキャパシタ型降圧回路とシリーズレギュレータ型降圧回路とを有し、夫々の降圧回路の降圧電圧出力端子が共通接続されることを特徴とする半導体回路デバイス。
  2. 外部電源電圧の投入時、先に前記シリーズレギュレータ型降圧回路の降圧動作を開始し、その後にスイッチトキャパシタ型降圧回路の降圧動作を開始する起動制御回路を有することを特徴とする請求項１記載の半導体回路デバイス。
  3. 前記起動制御回路は、スイッチトキャパシタ型降圧回路の降圧動作を開始した後に、シリーズレギュレータ型降圧回路の降圧動作を停止することを特徴とする請求項２記載の半導体回路デバイス。
  4. スイッチトキャパシタ型降圧回路は、充放電サイクルにおいてキャパシタの接続状態を切り換えるタイミングをランダム化することを特徴とする請求項１記載の半導体回路デバイス。
  5. スイッチトキャパシタ型降圧回路は、前記切換えタイミングをランダム化するのに乱数発生回路を有し、発生される乱数を用いてキャパシタの接続状態を切り換えるタイミングを選択することを特徴とする請求項４記載の半導体回路デバイス。
  6. スイッチトキャパシタ型降圧回路のキャパシタは外付けキャパシタであることを特徴とする請求項１記載の半導体回路デバイス。
  7. スイッチトキャパシタ型降圧回路のキャパシタはオンチップキャパシタであることを特徴とする請求項１記載の半導体回路デバイス。
  8. 降圧電圧を半導体集積回路の外部に供給する外部電源供給端子を有することを特徴とする請求項１記載の半導体回路デバイス。
  9. 前記スイッチトキャパシタ型降圧回路は、降圧電圧をエージング用に可変制御可能であることを特徴とする請求項１記載の半導体回路デバイス。
  10. 半導体チップに形成され外部電源電圧を降圧して降圧電圧を生成する降圧部を有し、前記降圧部はスイッチトキャパシタ型降圧回路を有し、スイッチトキャパシタ型降圧回路を構成するスイッチアレイを複数個に分割して離間配置し、夫々のスイッチアレイには、固有のスイッチング容量が個別接続され、平滑容量が共通接続されることを特徴とする半導体回路デバイス。
  11. 前記スイッチング容量と平滑容量は半導体チップに外付けされることを特徴とする請求項１０記載の半導体回路デバイス。
  12. 前記スイッチング容量と平滑容量は半導体チップにオンチップされることを特徴とする請求項１０記載の半導体回路デバイス。
  13. 充放電サイクルにおいて前記スイッチアレイによる平滑容量とスイッチング容量の接続切り換えタイミングを制御する降圧制御回路を有し、前記降圧制御回路は複数個のスイッチアレイに対する切り換えタイミングをずらして制御することを特徴とする請求項１０記載の半導体回路デバイス。
  14. 前記降圧制御回路は、スイッチアレイ毎に位相をずらしたクロック信号を生成し、生成された夫々のクロック信号に基づいて前記接続切り換えタイミングをスイッチアレイ毎にランダム化することを特徴とする請求項１３記載の半導体回路デバイス。
  15. 前記降圧制御回路は、前記切換えタイミングをランダム化するのに乱数発生回路を有し、発生される乱数を用いて前記接続切り換えタイミングを選択することを特徴とする請求項１４記載の半導体回路デバイス。
  16. 前記スイッチアレイは前記半導体チップの外部接続電極形成領域の近傍に配置されることを特徴とする請求項１０記載の半導体回路デバイス。
  17. 複数個の前記スイッチアレイのスイッチング動作を制御する降圧制御回路は複数個の前記スイッチアレイに共通化されて、前記スイッチアレイから離間配置されることを特徴とする請求項１６記載の半導体回路デバイス。
  18. 前記降圧制御回路と共にシリーズレギュレータ型降圧回路を有し、前記スイッチトキャパシタ型降圧回路とシリーズレギュレータ型降圧回路との降圧電圧出力端子が共通接続されることを特徴とする請求項１３又は１７記載の半導体回路デバイス。
  19. 外部電源電圧の投入時、先に前記シリーズレギュレータ型降圧回路の降圧動作を開始し、その後にスイッチトキャパシタ型降圧回路の降圧動作を開始する起動制御回路を有することを特徴とする請求項１８記載の半導体回路デバイス。
  20. 請求項１乃至１９の何れか１項記載の半導体回路デバイスを搭載し、バッテリ駆動されることを特徴とするデータ処理システム。
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