JP2004014879A - 半導体集積回路 - Google Patents
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Abstract
【課題】パッド端子を減らすこと、速度性能を劣化させないこと。
【解決手段】スイッチトキャパシタ型の電源変換回路10を半導体集積回路チップ20内の各回路ブロック21〜23毎に分散して配置し、該電源変換回路10を構成するキャパシタを前記チップ上に形成した。
【選択図】 図2
【解決手段】スイッチトキャパシタ型の電源変換回路10を半導体集積回路チップ20内の各回路ブロック21〜23毎に分散して配置し、該電源変換回路10を構成するキャパシタを前記チップ上に形成した。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
本発明は、スイッチトキャパシタ型(以下、SC型と呼ぶ)の電源変換回路を有する極低電力用の半導体集積回路に関するものである。
【0002】
【従来の技術】
半導体集積回路内に装備され電源電圧を変換する電源変換回路として、図6に示すようなLCフィルタを用いたバック型電源変換回路(DC−DCコンバータ)が知られている(参考:培風館、飯塚訳、アナログ・ディジタル混載システムLSI、pp.331)。
【0003】
図6において、Q51、Q52は半導体集積回路チップ50内に形成されたCMOS構成のMOSトランジスタであり、外部電源電圧VDD(EXT)が供給され、同チップ50内に形成された制御回路51によって交互にオン/オフ制御される。これによってトランジスタQ51,Q52の共通接続点に発生した矩形波は、チップ50の外に接続されたインダクタとキャパシタからなるLCフィルタ52により高周波成分が除去されて直流成分となり、再度チップ50内のLSI53に内部電源電圧VDD(INT)として供給される。
【0004】
図7は半導体集積回路チップ60内部のメモリ回路ブロック61、ロジック回路ブロック62、シリーズレギュレータ64に接続されるアナログ/RF回路ブロック63の各回路ブロックが互いに異なった電源で動作している場合の構成を示した図である。65は外部電源電圧VDD(EXT)用のパッド端子である。50A,50Bは図6に示したバック型電源変換回路(LCフィルタを除く構成)を示し、各々パッド端子66を介してチップ60外のLCフィルタ52A,52Bに接続され、これにより内部電源電圧VDD(INT1),VDD(INT2)が生成される。内部電源電圧VDD(INT1)は、メモリ回路ブロック61とロジック回路ブロック62とバック型電源変換回路50Bに供給され、内部電源電圧VDD(INT2)はアナログ/RF回路ブロック63用のシリーズレギュレータ64に供給されている。
【0005】
【発明が解決しようとする課題】
ところが、従来のバック型電源変換回路は、図6に示したように、LCフィルタ52を用いて内部電源電圧VDD(INT)を発生させるとき、インダクタとしてμHオーダのものが必要となるため、チップに外付けで接続しなければならず、占有面積やパッド端子が増えてしまう問題があった。
【0006】
また、図7に示したように、バック型電源変換回路の数が増える毎にパッド端子の数が2倍に比例して増大し、さらにバック型電源変換回路を集中して配置すると、内部電源配線の電圧降下により電位が低下し、動作の遅延時間に影響を及ぼす問題があった。
【0007】
図8は内部CMOSロジック回路の動作の遅延時間の電源電圧依存性を示した図であり、特に電源電圧が1V以下では、遅延時間の電源電圧依存性が大きくなり、内部電源線の電圧降下は遅延を増大させる深刻な問題を引き起こす。
【0008】
本発明は以上のような点に鑑みてなされたもので、その目的は、外部素子接続用のパッド端子が少なくでき、且つ内部電源線による電圧降下を小さくでき遅延を大幅に抑えた電源変換回路を有する半導体集積回路を提供することである。
【0009】
【課題を解決するための手段】
請求項1にかかる発明は、スイッチトキャパシタ型の電源変換回路が複数の回路ブロックの各々の近傍に分散して配置され、且つ前記各電源変換回路は当該電源変換回路を構成する少なくとも1つのキャパシタがチップ上に形成されていることを特徴とする半導体集積回路とした。
【0010】
請求項2にかかる発明は、請求項1にかかる発明において、前記キャパシタは、MOSトランジスタのゲートを一方の電極としドレインとソースを共通接続した端子を他方の電極としたキャパシタであることを特徴とする半導体集積回路とした。
【0011】
請求項3にかかる発明は、請求項1にかかる発明において、前記各回路ブロックは、電源電圧が1Vより低く、消費電力が10mWより小さいの極低電圧、低電力の回路ブロックであることを特徴とする半導体集積回路とした。
【0012】
【発明の実施の形態】
[第1の実施の形態]
図1は第1の実施形態のSC型電源変換回路10を示す図である。11は位相が180度異なった2相のクロックφ1,φ2を発生する制御回路、Q11はクロックφ1でオン/オフが制御されるPMOSトランジスタ、Q12,Q13はクロックφ1でオン/オフが制御されるNMOSトランジスタ、Q14はクロックφ2でオン/オフが制御されるNMOSトランジスタ、C11,C12はキャパシタ、12は負荷としてのLSIである。
【0013】
この回路では、クロックφ1が「L」レベルのときクロックφ2が「H」レベルであるので、このとき、トランジスタQ11,Q14がオンし、トランジスタQ12,Q13がオフして、キャパシタC11,C12が外部電源電圧VDD(EXT)と接地間に直列接続される。次に、クロックφ1が「H」レベル、クロックφ2が「L」レベルになると、トランジスタQ11,Q14がオフし、トランジスタQ12,Q13がオンして、キャパシタC11,C12が並列接続される。以上のキャパシタC11,C12の直並列切替接続が、クロックφ1,φ2によって繰り返される。これによって、キャパシタC12には外部電源電圧VDD(EXT)の1/2の電圧が生成し、内部電源電圧VDD(INT)として供給される。
【0014】
キャパシタC11,C12としては、図2の(a)、(b)に示すように、MOSトランジスタQ15のゲートを一方の電極とし、ドレインとソースを共通接続した端子を他方の電極とした構成のMOSキャパシタを採用することで、オンチップ化が可能である。この場合、チャネル長の短い微細のMOSトランジスタを使用すれば、ゲート酸化膜も薄くなるので、キャパシタ面積を削減できる。
【0015】
このようにSC型電源変換回路10では、インダクタを必要とせず、またキャパシタをオンチップ化できるので、素子接続用のバッド端子を必要としない。
【0016】
なお、SC型電源変換回路10として、2個のキャパシタを並列接続してそれぞれに充電し、それを直列接続するよう切り替え、これを繰り返すスイッチングを行う別の構成にすることで、内部電源電圧VDD(INT)として外部電源電圧VDD(EXT)の2倍の電圧を供給することも可能である。
【0017】
[第2の実施形態]
図3は第2の実施形態の半導体集積回路チップ20を示す図であり、メモリ回路ブロック21、ロジック回路ブロック22、シリーズレギュレータ24に接続されるアナログ/RF回路ブロック23の各々の電源回路として、図1で説明したのと同様の構成のSC型電源変換回路10A,10B,10Cを、それら各回路ブロックの近傍に分散して配置したものである。25は外部電源電圧VDD(EXT)用のパッド端子である。
【0018】
このようにSC型電源変換回路10を回路ブロック毎に当該回路ブロックの近傍に分散配置すると、当該回路ブロックとの間の内部電源線が短くなるので、その電圧降下による電位低下の影響を小さくでき、各回路ブロックの動作の遅延時間を小さくでき、その変動を抑えることができる。
【0019】
[第3の実施形態]
図4は第3の実施形態の半導体集積回路チップ30を示す図であり、メモリ回路ブロック31、ロジック回路ブロック32、シリーズレギュレータ34に接続されるアナログ/RF回路ブロック33の各々電源回路として、図1で説明したと同様のSC型電源変換回路10D,10E,10Fを分散して配置したものであるが、それらSC型電源変換回路10D,10E,10Fの出力側のキャパシタC12a,C12b,C12c(図1のキャパシタC12に対応)をパッド端子36を介して外付けとしたものである。35は外部電源電圧VDD(EXT)用のパッド端子である。
【0020】
この実施形態では、パッド端子36が各回路ブロック毎に必要となるが、従来のバック型電源変換回路が回路ブロック毎に2個のパッド端子が必要になるのと比べると、パッド端子を半減できる。
【0021】
[実験例]
図5はSC型電源変換回路と従来のバック型電源変換回路の出力電力に対する電力変換効率を示した図である。出力電力が1mW〜10mWにおいて、SC型電源変換回路は高い電力変換効率をもつため、10mWより小さい超低電力LSIに好適であることが分かる。
【0022】
【発明の効果】
以上から本発明の半導体集積回路によれば、外部へのパッド端子を無くし又は少なくしながらも、各回路ブロックに対して1つの外部電源により1以上のSC型電源変換回路で個別に内部電源を供給することができ、またSC型電源変換回路を各回路ブロック毎に分散配置するので、内部電源線の電位降下を従来のバック型電源変換回路に比べて小さくでき、遅延を大幅に抑えることが可能となり、速度性能を劣化させることがない。
【図面の簡単な説明】
【図1】第1の実施形態のSC型電源変換回路の回路図である。
【図2】(a),(b)はMOSトランジスタで構成したMOSキャパシタの回路図である。
【図3】第2の実施形態の半導体集積回路チップのブロック図である。
【図4】第3の実施形態の半導体集積回路チップのブロック図である。
【図5】SC型電源変換回路とバック型電源変換回路の出力電力に対する電力変換効率の特性図である。
【図6】従来のバック型電源変換回路の回路図である。
【図7】従来のバック型電源変換回路を有する半導体集積回路チップのブロック図である。
【図8】図7の半導体集積回路の電源電圧に対する遅延時間の特性図である。
【符号の説明】
10,10A〜10F:SC型電源変換回路
20,30:半導体集積回路チップ
50,50A〜50C:バック型電源変換回路、52,52A,52B:LCフィルタ
60:半導体集積回路チップ
【発明の属する技術分野】
本発明は、スイッチトキャパシタ型(以下、SC型と呼ぶ)の電源変換回路を有する極低電力用の半導体集積回路に関するものである。
【0002】
【従来の技術】
半導体集積回路内に装備され電源電圧を変換する電源変換回路として、図6に示すようなLCフィルタを用いたバック型電源変換回路(DC−DCコンバータ)が知られている(参考:培風館、飯塚訳、アナログ・ディジタル混載システムLSI、pp.331)。
【0003】
図6において、Q51、Q52は半導体集積回路チップ50内に形成されたCMOS構成のMOSトランジスタであり、外部電源電圧VDD(EXT)が供給され、同チップ50内に形成された制御回路51によって交互にオン/オフ制御される。これによってトランジスタQ51,Q52の共通接続点に発生した矩形波は、チップ50の外に接続されたインダクタとキャパシタからなるLCフィルタ52により高周波成分が除去されて直流成分となり、再度チップ50内のLSI53に内部電源電圧VDD(INT)として供給される。
【0004】
図7は半導体集積回路チップ60内部のメモリ回路ブロック61、ロジック回路ブロック62、シリーズレギュレータ64に接続されるアナログ/RF回路ブロック63の各回路ブロックが互いに異なった電源で動作している場合の構成を示した図である。65は外部電源電圧VDD(EXT)用のパッド端子である。50A,50Bは図6に示したバック型電源変換回路(LCフィルタを除く構成)を示し、各々パッド端子66を介してチップ60外のLCフィルタ52A,52Bに接続され、これにより内部電源電圧VDD(INT1),VDD(INT2)が生成される。内部電源電圧VDD(INT1)は、メモリ回路ブロック61とロジック回路ブロック62とバック型電源変換回路50Bに供給され、内部電源電圧VDD(INT2)はアナログ/RF回路ブロック63用のシリーズレギュレータ64に供給されている。
【0005】
【発明が解決しようとする課題】
ところが、従来のバック型電源変換回路は、図6に示したように、LCフィルタ52を用いて内部電源電圧VDD(INT)を発生させるとき、インダクタとしてμHオーダのものが必要となるため、チップに外付けで接続しなければならず、占有面積やパッド端子が増えてしまう問題があった。
【0006】
また、図7に示したように、バック型電源変換回路の数が増える毎にパッド端子の数が2倍に比例して増大し、さらにバック型電源変換回路を集中して配置すると、内部電源配線の電圧降下により電位が低下し、動作の遅延時間に影響を及ぼす問題があった。
【0007】
図8は内部CMOSロジック回路の動作の遅延時間の電源電圧依存性を示した図であり、特に電源電圧が1V以下では、遅延時間の電源電圧依存性が大きくなり、内部電源線の電圧降下は遅延を増大させる深刻な問題を引き起こす。
【0008】
本発明は以上のような点に鑑みてなされたもので、その目的は、外部素子接続用のパッド端子が少なくでき、且つ内部電源線による電圧降下を小さくでき遅延を大幅に抑えた電源変換回路を有する半導体集積回路を提供することである。
【0009】
【課題を解決するための手段】
請求項1にかかる発明は、スイッチトキャパシタ型の電源変換回路が複数の回路ブロックの各々の近傍に分散して配置され、且つ前記各電源変換回路は当該電源変換回路を構成する少なくとも1つのキャパシタがチップ上に形成されていることを特徴とする半導体集積回路とした。
【0010】
請求項2にかかる発明は、請求項1にかかる発明において、前記キャパシタは、MOSトランジスタのゲートを一方の電極としドレインとソースを共通接続した端子を他方の電極としたキャパシタであることを特徴とする半導体集積回路とした。
【0011】
請求項3にかかる発明は、請求項1にかかる発明において、前記各回路ブロックは、電源電圧が1Vより低く、消費電力が10mWより小さいの極低電圧、低電力の回路ブロックであることを特徴とする半導体集積回路とした。
【0012】
【発明の実施の形態】
[第1の実施の形態]
図1は第1の実施形態のSC型電源変換回路10を示す図である。11は位相が180度異なった2相のクロックφ1,φ2を発生する制御回路、Q11はクロックφ1でオン/オフが制御されるPMOSトランジスタ、Q12,Q13はクロックφ1でオン/オフが制御されるNMOSトランジスタ、Q14はクロックφ2でオン/オフが制御されるNMOSトランジスタ、C11,C12はキャパシタ、12は負荷としてのLSIである。
【0013】
この回路では、クロックφ1が「L」レベルのときクロックφ2が「H」レベルであるので、このとき、トランジスタQ11,Q14がオンし、トランジスタQ12,Q13がオフして、キャパシタC11,C12が外部電源電圧VDD(EXT)と接地間に直列接続される。次に、クロックφ1が「H」レベル、クロックφ2が「L」レベルになると、トランジスタQ11,Q14がオフし、トランジスタQ12,Q13がオンして、キャパシタC11,C12が並列接続される。以上のキャパシタC11,C12の直並列切替接続が、クロックφ1,φ2によって繰り返される。これによって、キャパシタC12には外部電源電圧VDD(EXT)の1/2の電圧が生成し、内部電源電圧VDD(INT)として供給される。
【0014】
キャパシタC11,C12としては、図2の(a)、(b)に示すように、MOSトランジスタQ15のゲートを一方の電極とし、ドレインとソースを共通接続した端子を他方の電極とした構成のMOSキャパシタを採用することで、オンチップ化が可能である。この場合、チャネル長の短い微細のMOSトランジスタを使用すれば、ゲート酸化膜も薄くなるので、キャパシタ面積を削減できる。
【0015】
このようにSC型電源変換回路10では、インダクタを必要とせず、またキャパシタをオンチップ化できるので、素子接続用のバッド端子を必要としない。
【0016】
なお、SC型電源変換回路10として、2個のキャパシタを並列接続してそれぞれに充電し、それを直列接続するよう切り替え、これを繰り返すスイッチングを行う別の構成にすることで、内部電源電圧VDD(INT)として外部電源電圧VDD(EXT)の2倍の電圧を供給することも可能である。
【0017】
[第2の実施形態]
図3は第2の実施形態の半導体集積回路チップ20を示す図であり、メモリ回路ブロック21、ロジック回路ブロック22、シリーズレギュレータ24に接続されるアナログ/RF回路ブロック23の各々の電源回路として、図1で説明したのと同様の構成のSC型電源変換回路10A,10B,10Cを、それら各回路ブロックの近傍に分散して配置したものである。25は外部電源電圧VDD(EXT)用のパッド端子である。
【0018】
このようにSC型電源変換回路10を回路ブロック毎に当該回路ブロックの近傍に分散配置すると、当該回路ブロックとの間の内部電源線が短くなるので、その電圧降下による電位低下の影響を小さくでき、各回路ブロックの動作の遅延時間を小さくでき、その変動を抑えることができる。
【0019】
[第3の実施形態]
図4は第3の実施形態の半導体集積回路チップ30を示す図であり、メモリ回路ブロック31、ロジック回路ブロック32、シリーズレギュレータ34に接続されるアナログ/RF回路ブロック33の各々電源回路として、図1で説明したと同様のSC型電源変換回路10D,10E,10Fを分散して配置したものであるが、それらSC型電源変換回路10D,10E,10Fの出力側のキャパシタC12a,C12b,C12c(図1のキャパシタC12に対応)をパッド端子36を介して外付けとしたものである。35は外部電源電圧VDD(EXT)用のパッド端子である。
【0020】
この実施形態では、パッド端子36が各回路ブロック毎に必要となるが、従来のバック型電源変換回路が回路ブロック毎に2個のパッド端子が必要になるのと比べると、パッド端子を半減できる。
【0021】
[実験例]
図5はSC型電源変換回路と従来のバック型電源変換回路の出力電力に対する電力変換効率を示した図である。出力電力が1mW〜10mWにおいて、SC型電源変換回路は高い電力変換効率をもつため、10mWより小さい超低電力LSIに好適であることが分かる。
【0022】
【発明の効果】
以上から本発明の半導体集積回路によれば、外部へのパッド端子を無くし又は少なくしながらも、各回路ブロックに対して1つの外部電源により1以上のSC型電源変換回路で個別に内部電源を供給することができ、またSC型電源変換回路を各回路ブロック毎に分散配置するので、内部電源線の電位降下を従来のバック型電源変換回路に比べて小さくでき、遅延を大幅に抑えることが可能となり、速度性能を劣化させることがない。
【図面の簡単な説明】
【図1】第1の実施形態のSC型電源変換回路の回路図である。
【図2】(a),(b)はMOSトランジスタで構成したMOSキャパシタの回路図である。
【図3】第2の実施形態の半導体集積回路チップのブロック図である。
【図4】第3の実施形態の半導体集積回路チップのブロック図である。
【図5】SC型電源変換回路とバック型電源変換回路の出力電力に対する電力変換効率の特性図である。
【図6】従来のバック型電源変換回路の回路図である。
【図7】従来のバック型電源変換回路を有する半導体集積回路チップのブロック図である。
【図8】図7の半導体集積回路の電源電圧に対する遅延時間の特性図である。
【符号の説明】
10,10A〜10F:SC型電源変換回路
20,30:半導体集積回路チップ
50,50A〜50C:バック型電源変換回路、52,52A,52B:LCフィルタ
60:半導体集積回路チップ
Claims (3)
- スイッチトキャパシタ型の電源変換回路が複数の回路ブロックの各々の近傍に分散して配置され、且つ前記各電源変換回路は当該電源変換回路を構成する少なくとも1つのキャパシタがチップ上に形成されていることを特徴とする半導体集積回路。
- 前記キャパシタは、MOSトランジスタのゲートを一方の電極としドレインとソースを共通接続した端子を他方の電極としたキャパシタであることを特徴とする請求項1に記載の半導体集積回路。
- 前記各回路ブロックは、電源電圧が1Vより低く、消費電力が10mWより小さい極低電圧、低電力の回路ブロックであることを特徴とする請求項1に記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002167671A JP2004014879A (ja) | 2002-06-07 | 2002-06-07 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002167671A JP2004014879A (ja) | 2002-06-07 | 2002-06-07 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
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JP2004014879A true JP2004014879A (ja) | 2004-01-15 |
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ID=30434851
Family Applications (1)
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JP2002167671A Pending JP2004014879A (ja) | 2002-06-07 | 2002-06-07 | 半導体集積回路 |
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JP (1) | JP2004014879A (ja) |
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2002
- 2002-06-07 JP JP2002167671A patent/JP2004014879A/ja active Pending
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