CN109121453B

CN109121453B - 负电荷泵和具有这样的负电荷泵的音频asic

Info

Publication number: CN109121453B
Application number: CN201780020410.4A
Authority: CN
Inventors: L.邹; G.罗卡
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2016-04-01
Filing date: 2017-03-30
Publication date: 2020-09-25
Anticipated expiration: 2037-03-30
Also published as: US10630173B2; EP3437181B1; JP2019510459A; WO2017167880A1; DE102016106015A1; US20190044438A1; CN109121453A; EP3437181A1

Abstract

提供不需要负供应电位的负电荷泵。可以利用标准CMOS工艺制造本发明的负电荷泵。所述电荷泵包括第一反相器、第二反相器、电荷存储器和耦合元件。

Description

负电荷泵和具有这样的负电荷泵的音频ASIC

技术领域

本发明涉及负电荷泵，即提供低于参考电位的电位的电荷泵，以及包括这样的负电荷泵的音频ASIC（ASIC=专用集成电路）。

背景技术

电荷泵可以用在电子电路中，其中电路元件可以连续地或暂时地需要供应电压大于提供给电路的通常电压。特别是当现代电路通过降低大多数电路元件的供应电压而变得更加节能时，这样的电荷泵就变得更加重要。作为示例，在MEMS芯片中具有MEMS电容和ASIC芯片中具有电信号评估电路的MEMS麦克风的领域中，1.2V或更低的供应电压变得流行。然而，用于信号放大器的这样的供应电压是关键的并且可能导致失真问题，尤其是当需要大的放大器增益时。

从美国专利8,830,776已知负电荷泵。

负电荷泵已用于许多ASIC中。然而，许多负电荷泵需要低于其自身电源的参考电位的电位。这样的电荷泵从美国专利7,145,318中已知。

另一种电荷泵可从文章“用于移动应用的40nm完全集成的82MW立体声耳机模块”，IEEE Journal of Solid-State Circuits，Vol.49，No.8，2014中已知。然而，该电荷泵需要大容量保持电容器来存储电荷以维持负输出电位，这使得ASIC芯片中的单片集成困难。

发明内容

因此，需要一种负电荷泵，其可以重新放置电路中的先前使用的负电荷泵，以避免重新设计已知电路的需要。此外，电荷泵应具有可控输出电位，其可由调节器（regulator）控制以稳定输出。此外，电荷泵应仅需要正供应电压，而同时提供负输出电压。此外，所述电荷泵的所有电路元件，包括稳定输出的调节器的元件，应该是可用标准CMOS技术实现的，使泵充分集成而不需要特殊的高压晶体管或外部电容器。此外，泵应该具有良好的性能和低功耗，尤其是在暂时不使用时。特别是，输出电位的质量应与高质量音频系统兼容。

此外，负电荷泵应该可以以低生产成本来生产。

在独立权利要求1中限定了这样的负电荷泵。从属权利要求限定了优选实施例。

负电荷泵包括供应端子、GND（接地）端子、输出端子和第一时钟端子。此外，电荷泵包括第一反相器、第二反相器和第一电荷存储器。第一反相器连接在供应端子、第一时钟端子和第一电荷存储器之间。第二反相器连接在第一电荷存储器、GND端子和输出端子之间。第二反相器耦合到第一时钟端子。第一电荷存储器连接在第一反相器和第二反相器之间。在操作期间并且相对于GND电位的电位，供应端子的电位是正的。输出端子的电位相对于GND端子的电位为负。

这样的泵不需要低于GND电位的电位，但产生低于GND电位的电位。

因此，这样的负电荷泵可以使用在电路中，以与GND电位和供应端子的正电位之间的电压组合。该增加的电压可用于驱动音频放大器，因此其不限于电路的通常供应电压。因此，可以减小音频信号的失真，并且在放大器的输出处提供的音频信号的幅度可以大于电路的供应电压，而不需要提供低于GND电位的附加电位。

电荷泵的反相器可以基于半导体开关，并提供相对于时钟信号的相应相位相移180°的输出信号。第一电荷存储器可以在时钟周期的第一半由第一反相器充电，并且由时钟周期的相应另一半再充电。由于电荷泵是提供负输出电位的负电荷泵，因此，电荷泵可以在其输出端子处提供电子。在时钟周期的第一半期间，第一反相器将第一电荷存储器（其可以是电容器）电连接到供应端子，所述供应端子提供正电位。然后，可以经由第一反相器从连接到供应端子的第一电荷存储器的电极移除电子。在大致同时，第二反相器可以将第一电荷存储器的第二电极连接到GND端子。因此，第一电荷存储器的电极可以用从GND端子导出的电子充电。在时钟周期的第二半中，第二反相器可以将第一电荷存储器的第二电极电连接到输出端子。因此，在输出端子提供负电荷。第一时钟端子可以接收触发第一反相器的第一时钟信号。第一时钟端子耦合到第二反相器，例如利用第一耦合元件耦合到第二反相器。可以选择第一时钟端子和第二反相器之间的耦合，使得第一反相器和第二反相器之间的相移大约为180°。因此，用于第二反相器的时钟信号是从第一时钟端子的时钟信号导出的。

可能的是，第二电荷存储器连接在第一时钟端子和第二转换器之间，以建立第一时钟端子和第二反相器之间的耦合。

可能的是，电荷泵还包括第二时钟端子、第三反相器、第四反相器以及第三电荷存储器。第三反相器连接在供应端子、第二时钟端子和第三电荷存储器之间。第四反相器连接在第三电荷存储器、GND端子和输出端子之间。第四反相器耦合到第二时钟端子。第三电荷存储器连接在第一反相器和第二反相器之间。

因此，第一时钟端子可以接收第一时钟信号，并且第二时钟端子可以接收第二时钟信号。供应给第一时钟端子和第二时钟端子的时钟信号可以具有相同的频率。而且，供应给第二反相器和第四反相器的时钟信号可以具有相同的频率。第一时钟信号和第二时钟信号之间的相移可以是大约180°。

可能的是，所述负电荷泵还包括连接在第二时钟端子和第二反相器之间的第四电荷存储器。电荷存储器可以是电容器。第四电荷存储器可以将第二时钟端子耦合到第四反相器。

第一电荷存储器和第二反相器可以在时钟周期的大体上180°向输出端子提供负电荷。第三电荷存储器和第四反相器可以在时钟周期的相应另一半中向输出端子提供负电荷。因此，在时钟周期的大体上360°期间，输出端子被提供有负电荷。不需要具有大电容和大体积的保持电容器。因此，不需要芯片外的器件，并且负电荷泵的所有元件（包括调节器的元件）可以完全得以集成。

可能的是，负电荷泵还包括第一耦合开关和第二耦合开关。每个耦合开关连接在GND端子、第二反相器和第四反相器之间。

两个交叉耦合开关可用于最大化其中从第一电荷存储器和第三电荷存储器中选出的两个电荷存储器中的一个被连接到输出端的时间。然后，两个电荷存储器中的一个以实际上2*180°=360°连接到输出端子。第二反相器和第四反相器可以包括基于半导体的开关，并且两个交叉耦合开关在使得反相器的相应开关在相应的电荷存储器和输出端子之间导通的相应的时段内将反相器的开关的控制电极连接到地电位。

可能的是，负电荷泵还包括调节电路。该调节电路连接在供应端子、第一反相器、GND端子和输出端子之间。如果第三反相器和第四反相器存在于负电荷泵中，则调节电路也连接在第三反相器和第四反相器之间。调节电路不需要低于地电位的电位，并且稳定输出电位。

可能的是，调节电路具有分压器、误差放大器和晶体管。调节电路的分压器连接在供应端子和输出端子之间。调节电路的晶体管连接在第一反相器和GND端子之间。调节电路的误差放大器连接在供应端子、分压器、GND端子和晶体管之间。调节电路的晶体管连接在第一反相器、误差放大器和GND端子之间。

可能的是，误差放大器具有第一输入端子、第二输入端子和输出端子。另外，误差放大器可以具有连接到供应端子和偏置端子的第一晶体管。此外，误差放大器可以具有连接到第一输入端子的第一输入晶体管。此外，误差放大器可以具有连接到第二输入端子和第一输入晶体管的第二输入晶体管。此外，误差放大器可以具有连接到第一输入晶体管和GND端子的第一接地晶体管。此外，误差放大器可以具有连接到第二输入晶体管、第一接地晶体管和GND端子的第二接地晶体管。

误差放大器的第一输入晶体管可以连接到调节电路的分压器。误差放大器的第二输入晶体管可以连接到GND端子。

电荷泵的晶体管，特别是误差放大器的晶体管可以是具有源极、漏极和栅极的FET（FET=场效应晶体管）。第一输入晶体管和第二输入晶体管以及连接到供应端子的第一晶体管可以是PMOS-FET（PMOS=P沟道金属氧化物FET）。第一接地晶体管和第二接地晶体管可以是NMOS-FET（NMOS=N沟道金属氧化物FET）。

特别地，放大器的第一晶体管的源极可以连接到供应端子。误差放大器的第一晶体管的栅极可以连接到偏置端子。误差放大器的第一晶体管的漏极可以连接到第一输入晶体管和第二输入晶体管的源极连接。第一和第二输入晶体管的漏极可以分别连接到第一和第二接地晶体管的漏极。第一和第二接地晶体管的源极连接可以连接到GND端子。第一输入晶体管的栅极可以连接到分压器。第二输入晶体管的栅极可以连接到接地端子。两个接地晶体管的两个栅极连接可以彼此连接并且连接到第一输入晶体管的漏极。

可能的是，误差放大器还包括六个附加晶体管。附加晶体管中的三个附加晶体管和第一接地晶体管在第一级联中级联，附加晶体管中的其他三个附加晶体管和第二接地晶体管在第二级联中级联。

可能的是，分压器包括在供应端子和输出端子之间串联电连接的两个电阻元件。

可能的是，负电荷泵还包括连接到第一时钟端子的时钟发生器。

时钟发生器可包括环形振荡器。

环形振荡器可以包括奇数个反相器，所述反相器串联电连接并且在2* i + 1（i：自然数）个反相器和第一反相器的输入之间具有反馈线。此外，振荡器可以具有电连接到环形振荡器的输出的附加转换器。然后，时钟发生器提供具有相对于时钟发生器的普通输出的输出信号具有180°相位差的附加反相器的输出的两个输出信号。这两个输出信号可以用作提供给第一时钟端子的第一时钟信号和提供给第二时钟端子的相应第二时钟信号。

电荷存储器可以是电容器，其可以集成在ASIC芯片中并利用标准CMOS工艺制造。

第一电荷存储器和第三电荷存储器的电容可以在从10pF至100pF的范围内。第二电荷存储器和第四电荷存储器的电容可以在1pF至10pF的范围内。

可能的是，每个反相器包括两个晶体管、时钟信号输入和信号输出。两个晶体管可以是MOS-FET。两个晶体管中的第一晶体管可以是PMOS-FET。相应的第二晶体管可以是NMOS-FET。两个晶体管的漏极相连。两个晶体管的栅极可以连接到相应反相器的时钟信号输入。第一反相器和第三反相器的漏极可以建立相应反相器的信号输出。第二反相器和第四反相器的一个源极可以连接到GND端子。相应的其它源极可以连接到负电荷泵的输出端子。

可能的是，每个电路元件直接嵌入CMOS芯片中。

可能的是，负电荷泵是音频ASIC的一部分。音频ASIC包括电荷泵和音频放大器。放大器的供应电压是负电荷泵的供应电压和由负电荷泵所提供的电压的绝对值之和。

因此，可以在不增加失真的情况下增加放大器的增益。

电荷泵的输出电压的调节可以容易地获得到由分压器的电阻元件的两个电阻值的比率确定的值。如果连接到供应端子的电阻元件具有电阻R1并且如果连接到输出端子的电阻元件的电阻具有电阻R2，则GND端子和输出端子之间的电压是：

VNEG = -R2/R1* VDD（其中VDD是供应电压）

时钟信号的频率可以超过1MHz。可以容易地制造相符的时钟发生器并将其集成在具有相应电路元件的相符芯片中。四个电容器的尺寸也可以适用于集成在ASIC中。

连接到误差放大器（例如在供应电压、误差放大器和输出端子之间）的晶体管可以是NMOS晶体管，其中源极连接到地，栅极连接到误差放大器，并且漏极连接到供应端子。然后，获得调节电路的负反馈电路，其迫使误差放大器的两个输入具有相同的电位，即GND电位。

附图说明

负电荷泵的一般概念、电路部分的优选细节和优选实施例在示意性附图中示出。

图1示出了电荷泵的整体部分的等效电路图。

图2示出了经由电荷存储器耦合反相器1和2的选项。

图3示出了四个反相器的使用。

图4示出了四个反相器和四个电荷存储器的使用。

图5示出了交叉耦合开关的可能布置。

图6示出了调节电路相对于其他电路元件的布置。

图7示出了调节电路的进一步细节。

图8示出了误差放大器的可能实现。

图9示出了误差放大器的可能扩展。

图10示出了时钟发生器相对于其他电路元件的布置。

图11示出了时钟发生器的可能实现。

图12示出了反相器的可能实现。

图13示出了负电荷泵的优选实施例的等效电路图。

图14示出了包括负电荷泵的音频ASIC的等效电路图的示意图。

具体实施方式

图1示出了图示负电荷泵NCP的基本原理的电路元件。电荷泵NCP具有供应端子和GND端子。在操作期间，电源端子被提供有相对于地的正供应电压VDD。在其输出端口，电荷泵提供相对于地的负电压VNEG。负电荷泵具有第一反相器INV1和第二反相器INV2。此外，电荷泵NCP具有第一时钟端子CT1和第一电荷存储器CS1。第一反相器INV1电连接在供应端子VDD、第一时钟端子CT1和第一电荷存储器CS1之间。第二反相器电连接在GND端子、第一电荷存储器CS1和提供VNEG的输出端口之间。此外，第一时钟端子CT1和第二反相器INV2耦合。耦合可以通过第一耦合元件CE1实现。第一时钟端子CT1被提供用于接收第一时钟信号。时钟信号可以是方波，其具有在0和供应电压VDD之间切换的电压。第一反相器INV1具有输出端，第一时钟信号在该输出端被反相。反相信号可以具有在小于供应电压VDD的正电压VPOS和供应电压VDD之间切换的电压。第二反相器INV2被提供以接收从第一时钟信号导出的时钟信号。该导出的时钟信号在-VDD和0之间切换。由第二反相器INV2接收的信号的反相信号在VNEG和0之间切换。第二反相器INV2的该反相信号是用于由负电荷泵NCP提供的负电压VNEG的基础。在第一时钟信号的第一个半周期期间，负电荷从第一电荷存储器CS1移除到连接到供应端子的供应轨。在相应的另一半周期期间并且当第二反相器INV2将第一电荷存储器CS1电连接到输出端口时，负电荷从电荷存储器移动到输出端口。由第二反相器INV2接收的时钟信号的频率等于第一时钟信号的频率。选择第一时钟端子CT1处的第一时钟信号和第二反相器INV2接收的时钟信号之间的相位差，使得负电荷经由第一电荷存储器CS1的相应电极从GND端子迭代地传送到输出端子OUT。

图2示出了负电荷泵NCP的基本电路元件的等效电路图，其中第一耦合元件CE1是电荷存储器CS2。通过对该第二电荷存储器CS2迭代地充电和放电，获得用于具有-VDD和0之间的电压的第二反相器INV2的时钟信号。选择第二电荷存储器CS2的容量，使得第一时钟信号和提供给第二反相器INV2的时钟信号之间的相位差是最佳的，优选地相对于第一时钟信号移位180°。

图3示出了负电荷泵NCP的可能的附加电路元件。该泵具有第三反相器INV3和第四反相器INV4。第三反相器INV3电连接在输入端子VDD、第三电荷存储器CS3和第二耦合元件CE2之间。第四反相器电连接在GND端子、第二耦合元件CE2、第三电荷存储器CS3和输出端子之间。第二耦合元件CE2建立第三反相器INV3和第四反相器INV4之间的耦合。第三反相器INV3具有输入端口CT2以接收第二时钟信号。通过第二耦合元件CE2，第二时钟信号被相移并作为时钟信号提供给第四反相器INV4。第四反相器INV4周期性地将第三电荷存储器CS3电连接到输出端口。优选的是，第二反相器INV2和第四反相器INV4分别将输出端口迭代地连接到第一电荷存储器CS1和第三电荷存储器CS3。优选地，输出端口在任何时间仅连接到两个电荷存储器中的一个。因此，优选的是，第一反相器INV1、第一电荷存储器CS1、第一耦合元件CE1和第二反相器INV2建立负电荷泵NCP的第一部分，而第三反相器INV3、第二耦合元件CE2、第三电荷存储器CS3和第四反相器INV4建立负电荷泵NCP的第二部分。这两个部分都基于相同的工作原理。第一和第二时钟信号具有相同的频率，并且相移优选为180°。因此，优选地，在操作期间在任何时间点，通过第一电荷存储器CS1或第三电荷存储器CS3向输出端子提供负电荷。

图4示出了电荷存储器CS2、CS4用于第一和第二耦合元件CE1、CE2的使用。

第一、第二、第三和第四电荷存储器可以实现为电容器，其中一个电极连接到第一或第三反相器，并且另一个电极分别连接到第二和第四反相器。

图5示出了使用交叉耦合开关SW1、SW2以最大化输出端口连接到从第一电荷存储器和第三电荷存储器中选择的两个电荷存储器之一的时间。两个交叉耦合开关被实现为场效应晶体管。每个晶体管的源极连接到GND端子。左开关SW1的漏极连接到第二反相器INV2，并且第二开关SW2的漏极连接到第四反相器。第一开关SW1的栅极连接到第四反相器INV4，并且第二开关SW2的栅极连接到建立交叉连接的第二反相器INV2。在这两个交叉耦合晶体管的帮助下，改进了分别由第二反相器INV2和第四反相器INV4以及经由两个耦合元件接收的时钟信号的电平移位（level shifting）。因此，在一个半时钟周期中，第二反相器INV2将第一电荷存储器电连接到输出端子。在时钟周期的相应另一半中，第四反相器INV4将第三电荷存储器电连接到输出端子。

通常，需要来自负电荷泵的调整的输出电压。图6示出了具有调节电路RC的负电荷泵NCP的等效电路图的基本电路元件。调节电路RC连接到供应端子VDD，连接到第一和第三反相器INV1、INV3，连接到GND端子和输出端子。在朝向调节电路RC的第一反相器和第三反相器INV1、INV3的端子处，两个反相器提供0和供应电压VDD之间的正电压VPOS。

调节电路RC适于控制在输出端口处提供的输出电压VNEG。

图7示出了调节电路RC的进一步细节。调节电路包括分压器VD、误差放大器EA和晶体管TR，晶体管TR可以是NMOS-FET。经由分压器VT，电压VNEG稳定在优选值。因此，误差放大器EA监视正确的实际电压。如果实现校正输出端口处提供的电压的需要，则利用晶体管TR重新调整负电荷泵中的电压设置。

图8示出了误差放大器EA的可能实现。误差放大器EA具有到供应端子VDD和GND端子的连接。此外，误差放大器具有第一输入端子（+）和第二输入端子（-）。此外，误差放大器EA具有输出端子OUT。图8中所示的误差放大器EA具有五个晶体管，所述晶体管可以是MOS-FET。第一晶体管T1使栅极连接到偏置端子。其源极连接到供应端子VDD。其漏极连接到第一输入晶体管T10和第二输入晶体管T11的源极连接。第一输入晶体管T10的栅极连接到误差放大器的第一输入端子。第二输入晶体管T11的栅极连接到误差放大器的第二输入端子。误差放大器EA具有第一接地晶体管T8和第二接地晶体管T9。第一接地晶体管T8的漏极连接到第一输入晶体管T10的漏极。第二接地晶体管T9的漏极连接到第二输入晶体管T11的漏极。第一和第二接地晶体管T8、T9的源极连接连接到GND端子。第一输入晶体管T10和第一接地晶体管T8的漏极连接连接到第一和第二接地晶体管的栅极连接。第二输入晶体管T11和第二接地晶体管T9的漏极连接连接到误差放大器EA的输出端子OUT。

误差放大器EA的第一输入端子（+）可以连接到调节电路RC的分压器VD。第二输入（-）可以连接到GND端子。误差放大器EA建立用于监视第一和第二输入端子之间的电压差的运算放大器。

晶体管T1、T10、T11可以是PMOS-FET。晶体管T8，T9可以是NMOS-FET。

图9示出了具有另外的晶体管的误差放大器EA的另一个可能实现。三个另外的晶体管和第一接地晶体管T8建立第一级联。另外三个晶体管和第二接地晶体管建立第二级联。在第二接地晶体管T9和输出端口OUT之间添加第二级联的晶体管之一。

六个附加的晶体管中的四个可以是PMOS-FET。两个晶体管可以是NMOS-FET。

两个级联的第一晶体管的源极连接连接到供应端子。它们的漏极连接连接到相应级联中的相应下一个晶体管的源极连接。它们的漏极连接连接到相应级联中的相应第三晶体管的漏极连接。它们的源极连接连接到相应的接地晶体管T8、T9的源极连接。级联的前两个晶体管的栅极连接电连接到未连接到输出端口的级联的第二晶体管的漏极连接。

图10示出了时钟发生器CEG相对于其他电路元件的布置。时钟发生器CEG提供时钟信号，并连接到第一时钟端子CT1。时钟信号可以具有1MHz或更高的频率。时钟发生器CEG还可以提供相对于第一时钟信号具有180°相移的第二时钟信号。第二时钟信号被提供给第二时钟端子，如果存在的话。

图11示出了时钟发生器CG的可能实现。该时钟发生器可以包括环形振荡器RO，其包括串联电连接的奇数个的三个或更多个反相器INV。可以通过将相应反相器的输出与第一反相器的输入连接的信号线来获得反馈。图11中所示的时钟发生器具有连接到环形振荡器的输出的附加的第四反相器，其使环形振荡器的输出反相并提供相对于经由利用信号线的反馈回路产生的时钟信号具有180°的相位差的第二时钟信号SL。

图12示出了反相器INV的可能实现。负电荷泵的反相器INV可以包括两个MOS-FET，特别地是PMOS-FET和NMOS-FET。PMOS-FET的漏极连接到NMOS-FET的漏极。两个晶体管的栅极连接被连接并且可以在时钟端子CT处接收时钟信号。在它们的漏极连接处，提供在时钟端子CT处接收的信号的反相信号。特别是，当在时钟端子CT处接收的时钟信号处于高电位时，则下部晶体管、NMOS-FET在其漏极和源极连接之间导通。如果接收的时钟信号处于其低电位状态，则上部晶体管、PMOS-FET被激活，晶体管在源极和漏极之间导通。因此，当反相器INV用作第一反相器INV1时，如图10中的电路所示，则当第一时钟信号处于时钟周期的其第二半部分时，第一电荷存储器电连接到供应端子VDD。

图13示出了负电荷泵NCP的一种可能的实现，其包括反相器、分压器VD和调节电路RC的晶体管的可能的实现。

电荷泵NCP具有两个输入时钟信号，如clk1和clk2。信号clk1和clk2相对于彼此不重叠且相位相反。另两个时钟clk3和clk4分别从 clk1 和clk2上电平移位。存在两个主要的飞跨电容器（flying capacitor）C1和C4，它们负责存储和传输能量以生成Vneg。还存在两个相对小的飞跨电容器C3和C4，它们用于生成clk3和clk4。存在四个由晶体管PMOS M1和NMOS M3、PMOS M2和NMOS M4、PMOS M7和NMOS M9、PMOS M8和NMOS M10构成的反相器INV1-4。还存在两个交叉耦合的PMOS晶体管M5和M6。该泵中的四个反相器INV1-4完全开/关。每个开关的开电阻最小化，这导致电荷泵的高能效。在泵中的每个开关晶体管的开电阻是效率劣化源的一部分。

对于第一反相器INV1，M1的源极连接到VDD，并且漏极连接到M3的漏极并且连接到C1，M3的源极连接到Vpos。第一反相器的输入是 clkl，它是从VDD到GND的时钟电压脉冲。第一反相器INV1的输出是clk1的反相脉冲，但是是从Vpos到VDD。

对于第三反相器INV3，M2的源极连接到VDD，并且漏极连接到M4的漏极并且连接到C4，M4的源极连接到Vpos。第三反相器INV3的输入是clk2，它是从GND到VDD的时钟电压脉冲。第三反相器INV3的输出是clk2的反相脉冲，但是是从VDD到Vpos。

对于第二反相器INV2，M7的源极连接到GND，并且漏极连接到M9的漏极并且连接到C1，M9的源极连接到Vneg。第二反相器INV2的输入是clk3，它是从GND到-VDD的时钟电压脉冲。第二反相器INV2的输出是CLK3的反相电压脉冲，但是是从Vneg到GND。

对于第四反相器INV4，M8的源极连接到GND，并且漏极连接到M10的漏极并连接到C4，M10的源极连接到Vneg。第四反相器INV4的输入是clk4，它是从-VDD到GND的时钟电压脉冲。反相器的输出是clk4的反向电压脉冲，但是是从GND到Vneg。

PMOS M5源极连接到GND，并且漏极连接到clk3和M6的栅极。

PMOS M6源极连接到GND，并且漏极连接到clk4和M5的栅极。

由于M5和M6的交叉耦合放置，clk3的节点不能等于clk4，clk3或clk4在时钟周期的一半时接地。通过VDD产生的C2的电荷导致具有一个VDD下降的clk1到clk3的电平移位，然后clk3是从GND到-VDD的电压脉冲。通过VDD产生的C3的电荷导致具有一个VDD下降的clk2到clk4的电平移位，然后clk4是从-VDD到GND的电压脉冲。

当clk4等于-VDD时，clk4可以完全开启M8并完全关闭M10。在此时段，C4由VDD充电。在其中clk4等于GND的之后的半时钟时段内，clk4可以完全开启M10并完全关闭M8。现在，C4被放电以生成Vneg。

当clk3等于GND时，clk3可以完全开启M9并完全关闭M7。在此时段，Cl被放电以生成Vneg。在其中clk3等于-VDD的之后的半时钟时段内，clk3可以完全开启M7并完全关闭M9。现在，Cl由VDD充电。

结果，Vneg在整个时钟周期内产生，因此在任一半个时钟周期内不需要添加大的保持电容来维持Vneg，而在基于标准开关电容器的负电荷泵中保持电容器是必须。Vneg处的负载电流驱动能力取决于两个主飞跨电容器C1和C4的电容，以及clk1和clk2的时钟频率。考虑到可以容易地在ASIC中可用的1MHz以上的快速时钟，C1和C4的大小适用于集成在ASIC上集成。

调节器部分包括电阻器R1和R2（其中R1≥R2）、误差放大器EA和NMOS晶体管M11。M11的源极连接到GND，并且漏极连接到Vpos。放大器输出耦合到M11栅极。

负反馈迫使误差放大器EA的两个输入处于相同的电位，并根据下面的等式调节两个节点电压Vneg和Vpos：

Vneg = -（R2/R1）*VDD

Vpos = Vneg + VDD

该负电荷泵使用单级泵，使得Vneg + VDD不能为负电压。这意味着 Vpos是正的。NMOS M11漏极处于正电压，并且其源极连接到GND，而M11的栅极控制电压也是正的。因此，误差放大器EA可以被供应有正常供应轨，因为VDD和GND将适当的栅极控制电压输出到M11。当反馈操作时，调节节点Vpos和Vneg。Vneg可以按比率R1/R2来设定。

图14示出了在音频ASIC AA中的负电荷泵NCP的可能的使用。时钟发生器CG产生触发电荷泵NCP的反相器的第一和/或第二时钟信号。电荷泵提供有效输出电压VNEG，它可在几乎360°的时钟周期内可用而不需要大并且笨重的电容器。此外，可以通过负电压Vneg增加可用供应电压，以增加音频信号放大器AMP的输出摆幅。因此减小高放大器增益的失真，并且没有附加的负电位需要被提供用于负电荷泵NCP的适当运作。

附图标记的列表

AA：音频ASIC

AMP：放大器

CE1：第一耦合元件

CE2：第二耦合元件

CG：时钟发生器

CS1：第一电荷存储器

CS2：第二电荷存储器

CS3：第三电荷存储器

CS4：第四电荷存储器

CT：时钟端子

CT1：第一时钟端子

CT2：第二时钟端子

EA：误差放大器

GND：接地端子

INV：反相器

INV1：第一反相器

INV2：第二反相器

INV3：第三反相器

INV4：第四反相器

NCP：负电荷泵

OUT：电荷泵的输出端子

R1：分压器的第一电阻元件

R2：分压器的第二电阻元件

RC：调节电路

RO：环形振荡器

SL：信号线

SW1：第一交叉耦合开关

SW2：第二交叉耦合开关

T1-T11：误差放大器的晶体管

TR：调节电路的晶体管

VCNT：误差放大器的控制端口

VD：分压器

VDD：供应端口处提供的供应电压

Vneg：电荷泵的负输出电压

Vpos：由第一反相器提供的正电压

Claims

1.负电荷泵（NCP），包括：

- 供应端子（VDD）、GND端子（GND）、输出端子（OUT）以及第一时钟端子（CT1）；

- 第一反相器（INV1）、第二反相器（INV2）以及第一电荷存储器（CS1）；

- 调节电路（RC），其连接在供应端子（VDD）、第一反相器（INV1）、GND端子（GND）和输出端子（OUT）之间，

其中：

- 所述第一反相器（INV1）连接在所述供应端子（VDD）、第一时钟端子（CT1）以及第一电荷存储器（CS1）之间；

- 所述第二反相器（INV2）连接在第一电荷存储器（CS1）、GND端子（GND）和输出端子（OUT）之间；并且耦合到第一时钟端子（CT1）；

- 所述第一电荷存储器（CS1）连接在第一反相器（INV1）和第二反相器（INV2）之间；

- 在操作期间并且相对于GND端子（GND）的电位，供应端子（VDD）的电位为正，而输出端子（OUT）的电位为负，

- 所述调节电路（RC）具有分压器（VD）、误差放大器（EA）和晶体管（TR）；

- 所述分压器（VD）连接在供应端子（VDD）和输出端子（OUT）之间；

- 所述误差放大器（EA）连接在供应端子（VDD）、分压器（VD）、GND端子（GND）和晶体管（TR）之间；

- 所述晶体管（TR）连接在第一反相器（INV1）、误差放大器（EA）和GND端子（GND）之间。

2.根据权利要求1所述的负电荷泵，还包括第二电荷存储器（CS2），其连接在第一时钟端子（CT1）和第二反相器（INV2）之间。

3.根据权利要求1或2所述的负电荷泵，还包括：

- 第二时钟端子（CT2）；

- 第三反相器（INV3）、第四反相器（INV4）以及第三电荷存储器（CS3）；

其中：

- 所述第三反相器（INV3）连接在供应端子（VDD）、第二时钟端子（CT2）以及第三电荷存储器（CS3）之间；

- 所述第四反相器（INV4）连接在第三电荷存储器（CS3）、GND端子（GND）和输出端子（OUT）之间；并且耦合到第二时钟端子（CT2）；

- 所述第三电荷存储器（CS3）连接在第三反相器（INV3）和第四反相器（INV4）之间。

4.根据权利要求3所述的负电荷泵，还包括第四电荷存储器（CS4），其连接在第二时钟端子（CT2）和第四反相器（INV4）之间。

5.根据权利要求3所述的负电荷泵，还包括第一（SW1）和第二（SW2）交叉耦合开关，每一个连接在GND端子（GND）、第二反相器（INV2）和第四反相器（INV4）之间。

6.根据权利要求1所述的负电荷泵，其中所述误差放大器（EA）具有：

- 第一输入端子（+）、第二输入端子（-）和输出端子（OUT），

- 第一晶体管（T1），其连接到供应端子（VDD）和偏置端子，

- 第一输入晶体管（T10），其连接到第一输入端子（+），

- 第二输入晶体管（T11），其连接到第二输入端子（-）和到第一输入晶体管（T10），

- 第一接地晶体管（T8），其连接到第一输入晶体管（T10）和GND端子（GND），

- 第二接地晶体管（T9），其连接到第二输入晶体管（T11）、第一接地晶体管（T8）和GND端子（GND）。

7.根据权利要求6所述的负电荷泵，所述误差放大器还包括六个附加晶体管，其中：

所述附加晶体管中的三个附加晶体管和第一接地晶体管（T8）在第一级联中级联，并且所述附加晶体管中的其他三个附加晶体管和第二接地晶体管（T9）在第二级联中级联。

8.根据权利要求7所述的负电荷泵，所述误差放大器（EA）还包括所述级联的第一晶体管的栅极和偏置端子之间的互连。

9.根据权利要求1、2、4-8之一所述的负电荷泵，还包括时钟发生器（CG），其连接到第一时钟端子（CT1）。

10.根据权利要求9所述的负电荷泵，其中所述时钟发生器（CG）包括环形振荡器（RO）。

11.根据权利要求1、2、4-8之一所述的负电荷泵，其中：

- 电荷存储器（CS1 ... CS4）是电容器，

- 每个反相器（INV1 ... INV4）包括两个晶体管、时钟信号输入（CT）和信号输出。

12.根据权利要求1、2、4-8之一所述的负电荷泵，其中每个反相器（INV1 ... INV4）包括PMOS FET和NMOS FET。

13.根据权利要求1、2、4-8之一所述的负电荷泵，其中每个电路元件直接嵌入CMOS芯片中。

14.音频ASIC，其包括权利要求1-13之一所述的负电荷泵（NCP）和音频放大器（AMP），其中所述放大器（AMP）的供应电压是负电荷泵（NCP）的供应电压VDD和负电荷泵所提供的电压Vneg的绝对值之和。