DE102016106015A1

DE102016106015A1 - Negative Ladungspumpe und Audio-ASIC mit einer negativen Ladungspumpe

Info

Publication number: DE102016106015A1
Application number: DE102016106015.1A
Authority: DE
Inventors: Gino Rocca; Lei Zou
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2016-04-01
Filing date: 2016-04-01
Publication date: 2017-10-05
Also published as: CN109121453B; EP3437181B1; WO2017167880A1; CN109121453A; EP3437181A1; US10630173B2; US20190044438A1; JP2019510459A

Abstract

Es wird eine negative Ladungspumpe bereitgestellt, die kein negatives Versorgungspotential benötigt. Die negative Ladungspumpe kann unter Verwendung von Standard-CMOS-Verfahren hergestellt werden. Die Ladungspumpe umfasst einen ersten Invertierer, einen zweiten Invertierer, einen Ladespeicher und ein Kopplungselement.

Description

Die vorliegende Erfindung betrifft negative Ladungspumpen (engl.: negative charge pumps), d. h. Ladungspumpen, die ein elektrisches Potential unterhalb von einem Referenzpotential bereitstellen, und Audio-ASIC (ASIC = Application-Specific Integrated Circuit = anwendungsspezifische integrierte Schaltung), die eine derartige negative Ladungspumpe umfasst.
Ladungspumpen können in elektrischen Schaltungen verwendet werden, in denen ein Schaltungselement kontinuierlich oder temporär eine Versorgungsspannung benötigt, die größer als eine übliche Spannung ist, die für die Versorgung der Schaltung bereitgestellt ist. Insbesondere wenn moderne Schaltungen leistungseffizienter werden, indem die Versorgungsspannung für die Mehrheit der Schaltungselemente verringert wird, werden solche Ladungspumpen wichtiger. Als Beispiel werden im Bereich von MEMS-Mikrofonen mit einer MEMS-Kapazität in einem MEMS-Chip und mit einer elektrischen Signalevaluierungsschaltung in einem ASIC-Chip Versorgungsspannungen von 1,2 V oder weniger beliebt. Eine derartige Versorgungsspannung für einen Signalverstärker ist jedoch kritisch und kann zu Verzerrungsproblemen führen, insbesondere wenn ein großer Verstärkungsfaktor erforderlich ist.
Negative Ladungspumpen sind aus dem US-Patent 8,830,776 bekannt.
Negative Ladungspumpen werden in vielen ASICs verwendet. Viele negative Ladungspumpen benötigen jedoch ein elektrisches Potential unterhalb von einem Referenzpotential für ihre eigene Leistungsversorgung. Eine derartige Ladungspumpe ist aus dem US-Patent 7,145,318 bekannt.
Eine andere Ladungspumpe ist aus dem Artikel „A 40 nm fully integrated 82 MW stereo headphone module for mobile applications", IEEE Journal of Solid-State Circuits, Bd. 49, Nr. 8 (2014) bekannt. Diese Ladungspumpe benötigt jedoch einen Kondensator, der ein großes Volumen fasst, um Ladung zu speichern, um ein negatives Ausgangspotential zu erhalten, was eine monolithische Integration in einen ASIC-Chip schwierig macht.
Daher wird eine negative Ladungspumpe benötigt, die zuvor verwendete negative Ladungspumpen in elektrischen Schaltungen ersetzen kann, um ein Neukonzipieren der bekannten Schaltungen zu vermeiden. Außerdem soll die Ladungspumpe ein steuerbares Ausgangspotential aufweisen, das durch eine Regelvorrichtung gesteuert werden kann, um den Ausgang zu stabilisieren. Außerdem soll die Ladungspumpe nur eine positive Versorgungsspannung benötigen, während eine negative Ausgangsspannung bereitgestellt wird. Außerdem sollen alle Schaltungselemente der Ladungspumpe, einschließlich der Elemente einer Regelvorrichtung zur Stabilisierung des Ausgangs, mit Standard-CMOS-Technologie realisierbar sein, wobei die Pumpe ohne Bedarf an speziellen Hochspannungstransistoren oder externen Kondensatoren vollständig integrierbar gemacht wird. Außerdem soll die Pumpe eine gute Leistung und einen niedrigen Stromverbrauch aufweisen, insbesondere wenn sie vorübergehend nicht in Verwendung ist. Insbesondere soll die Qualität des Ausgangspotentials mit hochqualitativen Audiosystemen kompatibel sein.
Außerdem soll die negative Ladungspumpe mit kostengünstig herstellbar sein.
Eine derartige negative Ladungspumpe wird im unabhängigen Anspruch 1 angegeben. Die abhängigen Ansprüche geben bevorzugte Ausführungsformen an.
Die negative Ladungspumpe umfasst einen Versorgungsanschluss, einen GND-(Masse-)Anschluss, einen Ausgangsanschluss und einen ersten Taktanschluss. Außerdem umfasst die Ladungspumpe einen ersten Invertierer, einen zweiten Invertierer und einen ersten Ladespeicher. Der erste Invertierer ist zwischen den Versorgungsanschluss, den ersten Taktanschluss und den ersten Ladespeicher geschaltet. Der zweite Invertierer ist zwischen den ersten Ladespeicher, den GND-Anschluss und den Ausgangsanschluss geschaltet. Der zweite Invertierer ist mit dem ersten Taktanschluss gekoppelt. Der erste Ladespeicher ist zwischen den ersten Invertierer und den zweiten Invertierer geschaltet. Während des Betriebs und in Bezug auf das elektrische Potential des GND-Potentials ist das elektrische Potential des Versorgungsanschlusses positiv. Das elektrische Potential des Ausgangsanschlusses ist negativ relativ zu dem elektrischen Potential des GND-Anschlusses.
Eine derartige Pumpe benötigt kein Potential unterhalb vom GND-Potential, aber erzeugt ein elektrisches Potential unterhalb vom GND-Potential.
Eine derartige negative Ladungspumpe kann daher in einer elektrischen Schaltung verwendet werden, um mit der Spannung zwischen dem GND-Potential und dem positiven elektrischen Potential des Versorgungsanschlusses kombiniert zu werden. Diese erhöhte Spannung kann verwendet werden, um einen Audioverstärker zu betreiben, der daher nicht auf die übliche Versorgungsspannung der elektrischen Schaltung beschränkt ist. Verzerrungen eines Audiosignals können daher verringert werden, und die Amplitude eines Audiosignals, das an einem Ausgang des Verstärkers bereitgestellt ist, kann größer als die Versorgungsspannung der elektrischen Schaltung ohne Bedarf an Bereitstellung eines zusätzlichen elektrischen Potentials unterhalb vom GND-Potential sein.
Die Invertierer der Ladungspumpe können auf Halbleiterschaltern basieren und ein Ausgangssignal bereitstellen, das um 180° relativ zur jeweiligen Phase des Taktsignals phasenverschoben ist. Der erste Ladespeicher kann durch den ersten Invertierer in einer ersten Hälfte eines Taktzyklus geladen und durch die jeweilige andere Hälfte des Taktzyklus wiederaufgeladen werden. Da die Ladungspumpe eine negative Ladungspumpe ist, die ein negatives Ausgangspotential bereitstellt, kann die Ladungspumpe Elektronen an ihrem Ausgangsanschluss bereitstellen. Während der ersten Hälfte des Taktzyklus verbindet der erste Invertierer den ersten Ladespeicher, der ein Kondensator sein kann, elektrisch mit dem Versorgungsanschluss, der ein positives Potential bereitstellt. Dann können Elektronen von der Elektrode des ersten Ladespeichers, der mit dem Versorgungsanschluss über den ersten Invertierer verbunden ist, entfernt werden. Vorwiegend zur gleichen Zeit kann der zweite Invertierer die zweite Elektrode des ersten Ladespeichers mit dem GND-Anschluss verbinden. So kann die Elektrode des ersten Ladespeichers mit Elektronen, die von dem GND-Anschluss abgeleitet sind, geladen werden. In der zweiten Hälfte des Taktzyklus kann der zweite Invertierer die zweite Elektrode des ersten Ladespeichers elektrisch mit dem Ausgangsanschluss verbinden. So wird negative Ladung an dem Ausgangsanschluss bereitgestellt. Der erste Taktanschluss kann ein erstes Taktsignal, das den ersten Invertierer auslöst, empfangen. Der erste Taktanschluss ist mit dem zweiten Invertierer gekoppelt, z. B. mit einem ersten Kopplungselement. Die Kopplung zwischen dem ersten Taktanschluss und dem zweiten Invertierer kann so ausgewählt werden, dass die Phasenverschiebung zwischen dem ersten Invertierer und dem zweiten Invertierer ungefähr 180° beträgt. So wird ein Taktsignal für den zweiten Invertierer von dem Taktsignal des ersten Taktanschlusses abgeleitet.
Es ist möglich, dass ein zweiter Ladespeicher zwischen den ersten Taktanschluss und den zweiten Wandler geschaltet ist, um die Kopplung zwischen dem ersten Taktanschluss und dem zweiten Invertierer herzustellen.
Es ist möglich, dass die Ladungspumpe ferner einen zweiten Taktanschluss, einen dritten Invertierer, einen vierten Invertierer und einen dritten Ladespeicher umfasst. Der dritte Invertierer ist zwischen den Versorgungsanschluss, den zweiten Taktanschluss und den dritten Ladespeicher geschaltet. Der vierte Invertierer ist zwischen den dritten Ladespeicher, den GND-Anschluss und den Ausgangsanschluss geschaltet. Der vierte Invertierer ist mit dem zweiten Taktanschluss gekoppelt. Der dritte Ladespeicher ist zwischen den ersten Invertierer und den zweiten Invertierer geschaltet.
So kann der erste Taktanschluss ein erstes Taktsignal empfangen, und der zweite Taktanschluss kann ein zweites Taktsignal empfangen. Die Taktsignale, die an den ersten Taktanschluss und an den zweiten Taktanschluss geliefert werden, können die gleiche Frequenz aufweisen. Außerdem können Taktsignale, die an den zweiten Invertierer und an den vierten Invertierer geliefert werden, die gleiche Frequenz aufweisen. Die Phasenverschiebung zwischen dem ersten Taktsignal und dem zweiten Taktsignal kann ungefähr 180° betragen.
Es ist möglich, dass die negative Ladungspumpe außerdem einen vierten Ladespeicher umfasst, der zwischen den zweiten Taktanschluss und den zweiten Invertierer geschaltet ist. Die Ladespeicher können Kondensatoren sein. Der vierte Ladespeicher kann den zweiten Taktanschluss mit dem vierten Invertierer koppeln.
Der erste Ladespeicher und der zweite Invertierer können negative elektrische Ladung für den Ausgangsanschluss bei vorwiegend 180° eines Taktzyklus bereitstellen. Der dritte Ladespeicher und der vierte Invertierer können negative elektrische Ladung für den Ausgangsanschluss in der jeweiligen anderen Hälfte des Taktzyklus bereitstellen. Der Ausgangsanschluss ist daher mit negativer elektrischer Ladung während vorwiegend 360° des Taktzyklus bereitgestellt. Es wird kein Haltekondensator mit großer Kapazität und großem Volumen benötigt. Daher ist keine Off-Chip-Vorrichtung nötig, und alle Elemente der negativen Ladungspumpe, einschließlich der Elemente einer Regelvorrichtung, können vollständig integriert werden.
Es ist möglich, dass die negative Ladungspumpe außerdem einen ersten Kopplungsschalter und einen zweiten Kopplungsschalter umfasst. Jeder Kopplungsschalter ist zwischen den GND-Anschluss, den zweiten Invertierer und den vierten Invertierer geschaltet.
Die zwei Querkopplungsschalter können verwendet werden, um die Zeit zu maximieren, in der einer der zwei Ladespeicher, die aus dem ersten Ladespeicher und dem dritten Ladespeicher ausgewählt sind, mit dem Ausgangsanschluss verbunden ist. Dann wird einer der zwei Ladespeicher mit dem Ausgangsanschluss bei praktisch 2·180° = 360° verbunden. Der zweite Invertierer und der vierte Invertierer umfassen halbleiterbasierte Schalter, und die zwei Querkopplungsschalter verbinden die Steuerelektroden der Schalter der Invertierer mit dem Massepotential in der jeweilige Periode, wobei ein jeweiliger Schalter der Invertierer zwischen dem jeweiligen Ladespeicher und dem Ausgangsanschluss leitfähig gemacht wird.
Es ist möglich, dass die negative Ladungspumpe außerdem eine Regelschaltung umfasst. Die Regelschaltung ist zwischen den Versorgungsanschluss, den ersten Invertierer, den GND-Anschluss und den Ausgangsanschluss geschaltet. Wenn der dritte Invertierer und der vierte Invertierer in der negativen Ladungspumpe vorliegen, dann ist die Regelschaltung auch zwischen den dritten Invertierer und den vierten Invertierer geschaltet. Die Regelschaltung benötigt kein elektrisches Potential unterhalb vom Massepotential und stabilisierte das Ausgangspotential.
Es ist möglich, dass die Regelschaltung einen Spannungsteiler, einen Fehlerverstärker und einen Transistor aufweist. Der Spannungsteiler der Regelschaltung ist zwischen den Versorgungsanschluss und den Ausgangsanschluss geschaltet. Der Transistor der Regelschaltung ist zwischen den ersten Invertierer und den GND-Anschluss geschaltet. Der Fehlerverstärker der Regelschaltung ist zwischen den Versorgungsanschluss, den Spannungsteiler, den GND-Anschluss und den Transistor geschaltet. Der Transistor der Regelschaltung ist zwischen den ersten Invertierer, den Fehlerverstärker und den GND-Anschluss geschaltet.
Es ist möglich, dass der Fehlerverstärker einen ersten Eingangsanschluss, einen zweiten Eingangsanschluss und einen Ausgangsanschluss aufweist. Außerdem kann der Fehlerverstärker einen ersten Transistor aufweisen, der mit dem Versorgungsanschluss und mit einem Vorspannungsanschluss verbunden ist. Außerdem kann der Fehlerverstärker einen ersten Eingangstransistor aufweisen, der mit dem ersten Eingangsanschluss verbunden ist. Außerdem kann der Fehlerverstärker einen zweiten Eingangstransistor aufweisen, der mit dem zweiten Eingangsanschluss und mit dem ersten Eingangstransistor verbunden ist. Außerdem kann der Fehlerverstärker einen ersten mit Masse verbundenen Transistor aufweisen, der mit dem ersten Eingangstransistor und mit dem GND-Anschluss verbunden ist. Außerdem kann der Fehlerverstärker einen zweiten mit Masse verbundenen Transistor aufweisen, der mit dem zweiten Eingangstransistor, dem ersten mit Masse verbundenen Transistor und dem GND-Anschluss verbunden ist.
Der erste Eingangstransistor des Fehlerverstärkers kann mit dem Spannungsteiler der Regelschaltung verbunden sein. Der zweite Eingangstransistor des Fehlerverstärkers kann mit dem GND-Anschluss verbunden sein.
Die Transistoren der Ladungspumpe und insbesondere die Transistoren des Fehlerverstärkers können FETs (FET = Feldeffekttransistor) mit einer Source, einem Drain und einem Gate sein. Der erste Eingangstransistor und der zweite Eingangstransistor und der erste Transistor, der mit dem Versorgungsanschluss verbunden ist, können PMOS-FETs (PMOS = P-Kanal-Metall-Oxid-FETs) sein. Der erste mit Masse verbundene Transistor und der zweite mit Masse verbundene Transistor können NMOS-FETs (NMOS = N-Kanal-Metall-Oxid-FETs) sein.
Insbesondere kann die Source des ersten Transistors des Verstärkers mit dem Versorgungsanschluss verbunden sein. Das Gate des ersten Transistors des Fehlerverstärkers kann mit dem Vorspannungsanschluss verbunden sein. Der Drain des ersten Transistors des Fehlerverstärkers kann mit den Source-Verbindungen des ersten Eingangstransistors und des zweiten Eingangstransistors verbunden sein. Die Drains des ersten und des zweiten Eingangstransistors können mit den Drains des ersten bzw. zweiten mit Masse verbundenen Transistors verbunden sein. Die Source-Verbindungen des ersten und zweiten mit Masse verbundenen Transistors können mit dem GND-Anschluss verbunden sein. Das Gate des ersten Eingangstransistors kann mit dem Spannungsteiler verbunden sein. Das Gate des zweiten Eingangstransistors kann mit dem Masseanschluss verbunden sein. Die zwei Gate-Verbindungen der zwei mit Masse verbundenen Transistoren können miteinander und mit dem Drain des ersten Eingangstransistors verbunden sein.
Es ist möglich, dass der Fehlerverstärker außerdem sechs zusätzliche Transistoren umfasst. Drei der zusätzlichen Transistoren und der erste mit Masse verbundene Transistor werden in eine erste Kaskade kaskadiert, und die anderen drei der zusätzlichen Transistoren und der zweite mit Masse verbundene Transistor werden in eine zweite Kaskade kaskadiert.
Es ist möglich, dass der Spannungsteiler zwei Widerstandselemente umfasst, die zwischen den Versorgungsanschluss und den Ausgangsanschluss elektrisch in Reihe geschaltet sind.
Es ist möglich, dass die negative Ladungspumpe außerdem einen Taktgenerator umfasst, der mit dem ersten Taktanschluss verbunden ist.
Der Taktgenerator kann einen Ringoszillator umfassen.
Der Ringoszillator kann eine ungerade Zahl an Invertierern umfasst, die elektrisch in Reihe verbunden sind und eine Rückkopplungsleitung zwischen den 2·i + 1– (i: natürliche Zahl) Invertierern und dem Eingang des ersten Invertierers aufweisen. Außerdem kann der Oszillator einen zusätzlichen Wandler umfassen, der elektrisch mit dem Ausgang des Ringoszillators verbunden ist. Dann stellt der Taktgenerator zwei Ausgangssignale mit dem Ausgang des zusätzlichen Invertierers mit einer Phasendifferenz von 180° relativ zum Ausgangssignal des normalen Ausgangs des Taktgenerators bereit. Diese zwei Ausgangssignale können als das erste Taktsignal, das für den ersten Taktanschluss bereitgestellt ist, und das jeweilige zweite Taktsignal, das für den zweiten Taktanschluss bereitgestellt ist, verwendet werden.
Die Ladespeicher können Kondensatoren sein, die in ASIC-Chips integriert und unter Verwendung von Standard-CMOS-Verfahren hergestellt sein können.
Die Kapazitäten des ersten und des dritten Ladespeichers können im Bereich von 10 pF bis 100 pF liegen. Die Kapazitäten des zweiten und des vierten Ladespeichers können im Bereich von 1 pF bis 10 pF liegen.
Es ist möglich, dass jeder Invertierer zwei Transistoren, einen Taktsignaleingang und einen Signalausgang umfasst. Die zwei Transistoren können MOS-FETs sein. Der erste der zwei Transistoren kann ein PMOS-FET sein. Der jeweilige zweite Transistor kann ein NMOS-FET sein. Die Drains der zwei Transistoren sind verbunden. Die Gates der zwei Transistoren können mit dem Taktsignaleingang des jeweiligen Invertierers verbunden sein. Die Drains des ersten und des dritten Invertierers können den Signalausgang des jeweiligen Invertierers bilden. Eine Source des zweiten und des vierten Invertierers kann mit dem GND-Anschluss verbunden sein. Die jeweilige andere Source kann mit dem Ausgangsanschluss der negativen Ladungspumpe verbunden sein.
Es ist möglich, dass jedes Schaltungselement direkt in einen CMOS-Chip eingebettet ist.
Es ist möglich, dass die negative Ladungspumpe Teil einer Audio-ASIC ist. Die Audio-ASIC umfasst die Ladungspumpe und einen Audioverstärker. Die Versorgungsspannung des Verstärkers ist die Summe der absoluten Werte der Versorgungsspannung der negativen Ladungspumpe und der Spannung, die von der negativen Ladungspumpe bereitgestellt wird.
Daher kann der Verstärkungsfaktor erhöht werden, ohne Verzerrung hinzuzufügen.
Die Regelung der Ausgangsspannung der Ladungspumpe auf einen Wert, der durch das Verhältnis der zwei Widerstandswerte der Widerstandselemente des Spannungsteilers bestimmt wird, kann leicht erreicht werden. Wenn das Widerstandselement, das mit dem Versorgungsanschluss verbunden ist, einen Widerstand R1 aufweist und wenn der Widerstand des Widerstandselements, das mit dem Ausgangsanschluss verbunden ist, einen Widerstands R2 aufweist, beträgt die Spannung, die zwischen dem GND-Anschluss und dem Ausgangsanschluss bereitgestellt ist: VNEG = –R2/R1·VDD (wobei VDD die Versorgungsspannung ist)
Die Frequenz der Taktsignale kann über 1 MHz liegen. Ein entsprechender Taktgenerator kann leicht hergestellt und in den entsprechenden Chip integriert werden, der die jeweiligen anderen Schaltungselemente aufweist. Die Größe der vier Kondensatoren ist so umsetzbar, dass sie ebenfalls in die ASIC integriert werden.
Der Transistor, der mit dem Fehlerverstärker verbunden ist, z. B. zwischen der Versorgungsspannung, dem Fehlerverstärker und dem Ausgangsanschluss, kann ein NMOS-Transistor sein, wobei die Source mit Masse verbunden ist, das Gate mit dem Fehlerverstärker verbunden ist und der Drain mit dem Versorgungsanschluss verbunden ist. Dann wird eine negative Rückkopplungsschaltung der Regelschaltung erhalten, die die zwei Eingänge des Fehlerverstärkers dazu bringt, das gleiche Potential, d. h. GND-Potential, aufzuweisen.
Das allgemeine Konzept der negativen Ladungspumpe, bevorzugte Details der Segmente der Schaltungen und bevorzugte Ausführungsformen sind in den beiliegenden schematischen Figuren gezeigt.
1 zeigt ein äquivalentes Schaltungsdiagramm von integralen Segmenten der Ladungspumpe.
2 zeigt die Möglichkeit der Kopplung der Invertierer 1 und 2 über einen Ladespeicher.
3 zeigt die Verwendung von vier Invertierern.
4 zeigt die Verwendung von vier Invertierern und vier Ladespeichern.
5 zeigt eine mögliche Anordnung von Querkopplungsschaltern.
6 zeigt die Anordnung der Regelschaltung relativ zu den anderen Schaltungselementen.
7 zeigt weitere Details der Regelschaltung.
8 zeigt eine mögliche Umsetzung des Fehlerverstärkers.
9 zeigt eine mögliche Erweiterung des Fehlerverstärkers.
10 zeigt die Anordnung des Taktgenerators relativ zu anderen Schaltungselementen.
11 zeigt eine mögliche Umsetzung des Taktgenerators.
12 zeigt eine mögliche Umsetzung eines Invertierers.
13 zeigt das äquivalente Schaltungsdiagramm einer bevorzugten Ausführungsform der negativen Ladungspumpe.
14 zeigt schematische Darstellungen eines äquivalenten Schaltungsdiagramms einer Audio-ASIC einschließlich der negativen Ladungspumpe.
1 zeigt Schaltungselemente, die das Grundprinzip der negativen Ladungspumpe NCP veranschaulichen. Die Ladungspumpe NCP weist einen Versorgungsanschluss und einen GND-Anschluss auf. Während des Betriebs ist der Versorgungsanschluss mit einer positiven Versorgungsspannung VDD in Bezug auf Masse bereitgestellt. Bei ihrem Ausgangsanschluss stellt die Ladungspumpe die negative Spannung VNEG in Bezug auf Masse bereit. Die negative Ladungspumpe weist einen ersten Invertierer INV1 und einen zweiten Invertierer INV2 auf. Außerdem weist die Ladungspumpe NCP einen ersten Taktanschluss CT1 und einen ersten Ladespeicher CS1 auf. Der erste Invertierer INV1 ist elektrisch zwischen den Versorgungsanschluss VDD, den ersten Taktanschluss CT1 und den ersten Ladespeicher CS1 geschaltet. Der zweite Invertierer ist elektrisch zwischen den GND-Anschluss, den ersten Ladespeicher CS1 und den Ausgangsanschluss, der VNEG bereitstellt, geschaltet. Außerdem sind der erste Taktanschluss CT1 und der zweite Invertierer INV2 gekoppelt. Die Kopplung kann durch ein erstes Kopplungselement CE1 ausgeführt sein. Der erste Taktanschluss CT1 ist zum Empfangen eines ersten Taktsignals bereitgestellt. Das Taktsignal kann eine Rechteckwelle mit einer Spannung, die zwischen 0 und der Versorgungsspannung VDD schaltet, sein. Der erste Invertierer INV1 weist einen Ausgangsanschluss auf, an dem das erste Taktsignal invertiert wird. Das invertierte Signal kann eine Spannung aufweisen, die zwischen einer positiven Spannung VPOS, die kleiner als die Versorgungsspannung VDD ist, und der Versorgungsspannung VDD schaltet. Der zweite Invertierer INV2 ist bereitgestellt, um ein Taktsignal zu empfangen, das von dem ersten Taktsignal abgeleitet ist. Dieses abgeleitete Taktsignal schaltet zwischen –VDD und 0. Das invertierte Signal des Signals, das durch den zweiten Invertierer INV2 empfangen wird, schaltet zwischen VNEG und 0. Dieses invertierte Signal des zweiten Invertierers INV2 ist die Basis für die negative Spannung VNEG, die durch die negative Ladungspumpe NCP bereitgestellt ist. Während eines ersten Halbzyklus des ersten Taktsignals wird negative Ladung von dem ersten Ladespeicher CS1 zur Versorgungsschiene, die mit dem Versorgungsanschluss verbunden ist, entfernt. Während der jeweiligen anderen Hälfte und während der zweite Invertierer INV2 den ersten Ladespeicher CS1 elektrisch mit dem Ausgangsanschluss verbindet, wird negative elektrische Ladung von dem Ladespeicher zu dem Ausgangsanschluss verschoben. Die Frequenz des Taktsignals, das durch den zweiten Invertierer INV2 empfangen wird, gleicht der Frequenz des ersten Taktsignals. Die Phasendifferenz zwischen dem ersten Taktsignal an dem ersten Taktanschluss CT1 und dem Taktsignal, das durch den zweiten Invertierer INV2 empfangen wird, ist so ausgewählt, dass negative elektrische Ladung von dem GND-Anschluss über die jeweilige Elektrode des ersten Ladespeichers CS1 iterativ zum Ausgangsanschluss OUT gebracht wird.
2 zeigt ein äquivalentes Schaltungsdiagramm der grundlegenden Schaltungselemente der negativen Ladungspumpe NCP, wobei das erste Kopplungselement CE1 ein Ladespeicher CS2 ist. Durch iteratives Laden und Entladen dieses zweiten Ladespeichers CS2 wird das Taktsignal für den zweiten Invertierer INV2, das eine Spannung zwischen –VDD und 0 aufweist, erhalten. Die Kapazität des zweiten Ladespeichers CS2 ist so ausgewählt, dass die Phasendifferenz zwischen dem ersten Taktsignal und dem Taktsignal, das für den zweiten Invertierer INV2 bereitgestellt ist, optimal ist und vorzugsweise um 180° in Bezug auf das erste Taktsignal verschoben ist.
3 zeigt mögliche zusätzliche Schaltungselemente der negativen Ladungspumpe NCP. Die Pumpe weist einen dritten Invertierer INV3 und einen vierten Invertierer INV4 auf. Der dritte Invertierer INV3 ist elektrisch zwischen den Eingangsanschluss VDD, einen dritten Ladespeicher CS3 und ein zweites Kopplungselement CE2 geschaltet. Der vierte Invertierer ist elektrisch zwischen den GND-Anschluss, das zweite Kopplungselement CE2, den dritten Ladespeicher CS3 und den Ausgangsanschluss geschaltet. Das zweite Kopplungselement CE2 stellt die Kopplung zwischen dem dritten Invertierer INV3 und dem vierten Invertierer INV4 her. Der dritte Invertierer INV3 weist einen Eingangsanschluss CT2 auf, um ein zweites Taktsignal zu empfangen. über das zweite Kopplungselement CE2 wird das zweite Taktsignal phasenverschoben und als ein Taktsignal für den vierten Invertierer iNV4 bereitgestellt. Der vierte Invertierer INV4 verbindet periodisch elektrisch den dritten Ladespeicher CS3 mit dem Ausgangsanschluss. Es wird bevorzugt, dass der zweite Invertierer INV2 und der vierte Invertierer INV4 den Ausgangsanschluss iterativ mit dem ersten Ladespeicher CS1 bzw. mit dem dritten Ladespeicher CS3 verbinden. Vorzugsweise ist der Ausgangsanschluss nur mit einem der zwei Ladespeicher nur zu einer beliebigen Zeit verbunden. Daher wird bevorzugt, dass der erste Invertierer INV1, der erste Ladespeicher CS1, das erste Kopplungselement CE1 und der zweite Invertierer INV2 ein erstes Segment der negativen Ladungspumpe NCP bilden, während der dritte Invertierer INV3, das zweite Kopplungselement CE2, der dritte Ladespeicher CS3 und der vierte Invertierer INV4 ein zweites Segment der negativen Ladungspumpe NCP bilden. Beide Segmente basieren auf dem gleichen Arbeitsprinzip. Das erste und das zweite Taktsignal weisen die gleiche Frequenz und eine Phasenverschiebung von vorzugsweise 180° auf. So wird vorzugsweise zu jedem beliebigen Zeitpunkt während des Betriebs dem Ausgangsanschluss negative elektrische Ladung durch entweder den ersten Ladespeicher CS1 oder den dritten Ladespeicher CS3 bereitgestellt.
4 zeigt die Verwendung von Ladespeichern CS2, CS4 für das erste und zweite Kopplungselement CE1, CE2.
Der erste, zweite, dritte und vierte Ladespeicher kann als Kondensator ausgeführt sein, wobei eine Elektrode mit dem ersten oder dritten Invertierer und die andere Elektrode mit dem zweiten bzw. vierten Invertierer verbunden ist.
5 zeigt die Verwendung von Querkopplungsschaltern SW1, SW2, um die Zeit zu maximieren, in der der Ausgangsanschluss mit einem der zwei Ladespeicher, die von dem ersten Ladespeicher und dem dritten Ladespeicher ausgewählt sind, verbunden ist. Die zwei Querkopplungsschalter sind als Feldeffekttransistoren ausgeführt. Die Source jedes Transistors ist mit dem GND-Anschluss verbunden. Der Drain des linken Schalters SW1 ist mit dem zweiten Invertierer INV2 verbunden, und der Drain des zweiten Schalters SW2 ist mit dem vierten Invertierer verbunden. Das Gate des ersten Schalters SW1 ist mit dem vierten Invertierer INV4 verbunden, und das Gate des zweiten Schalters SW2 ist mit dem zweiten Invertierer INV2 verbunden, wobei die Querverbindung hergestellt wird. Mithilfe dieser zwei Querkopplungstransistoren wird die Pegelverschiebung der Taktsignale, die vom zweiten Invertierer INV2 bzw. vierten Invertierer INV4 und über die zwei Kopplungselemente empfangen werden, verbessert. So verbindet in einem halben Taktzyklus der zweite Invertierer INV2 den ersten Ladespeicher elektrisch mit dem Ausgangsanschluss. In der jeweiligen anderen Hälfte des Taktzyklus verbindet der vierte Invertierer INV4 den dritten Ladespeicher elektrisch mit dem Ausgangsanschluss.
Oftmals werden geregelte Ausgangsspannungen von negativen Ladungspumpen benötigt. 6 zeigt grundlegende Schaltungselemente eines äquivalenten Schaltungsdiagramms der negativen Ladungspumpe NCP, die eine Regelschaltung RC aufweist. Die Regelschaltung RC ist mit dem Versorgungsanschluss VDD, dem ersten und dritten Invertierer INV1, INV3, dem GND-Anschluss und dem Ausgangsanschluss verbunden. Am Anschluss des ersten Invertierers und des dritten Invertierers INV1, INV3 hin zur Regelschaltung RC stellen die zwei Invertierer eine positive Spannung VPOS zwischen 0 und der Versorgungsspannung VDD bereit.
Die Regelschaltung RC ist geeignet, um die Ausgangsspannung VNEG, die an dem Ausgangsanschluss bereitgestellt ist, zu steuern.
7 zeigt weitere Details der Regelschaltung RC. Die Regelschaltung umfasst einen Spannungsteiler VD, einen Fehlerverstärker EA und einen Transistor TR, der ein NMOS-FET sein kann. über den Spannungsteiler VT wird die Spannung VNEG auf einem bevorzugten Wert stabilisiert. Daher überwacht der Fehlerverstärker EA die korrekte tatsächliche Spannung. Wenn der Bedarf, die an dem Ausgangsanschluss bereitgestellte Spannung zu korrigieren, ausgeführt wird, werden die Spannungseinstellungen in der negativen Ladungspumpe unter Verwendung des Transistors TR nachgeregelt.
8 zeigt eine mögliche Umsetzung des Fehlerverstärkers EA. Der Fehlerverstärker EA weist eine Verbindung mit dem Versorgungsanschluss VDD und dem GND-Anschluss auf. Außerdem weist der Fehlerverstärker einen ersten Eingangsanschluss (+) und einen zweiten Eingangsanschluss (–) auf. Außerdem weist der Fehlerverstärker EA einen Ausgangsanschluss OUT auf. Der in 8 gezeigte Fehlerverstärker EA weist fünf Transistoren auf, die MOS-FETs sein können. Ein erster Transistor T1 weist ein Gate auf, das mit einem Vorspannungsanschluss verbunden ist. Seine Source ist mit dem Versorgungsanschluss VDD verbunden. Sein Drain ist mit den Source-Verbindungen eines ersten Eingangstransistors T10 und eines zweiten Eingangstransistors T11 verbunden. Das Gate des ersten Eingangstransistors T10 ist mit dem ersten Eingangsanschluss des Fehlerverstärkers verbunden. Das Gate des zweiten Eingangstransistors T11 ist mit dem zweiten Eingangsanschluss des Fehlerverstärkers verbunden. Der Fehlerverstärker EA weist einen ersten mit Masse verbundenen Transistor T8 und einen zweiten mit Masse verbundenen Transistor T9 auf. Der Drain des ersten mit Masse verbundenen Transistors T8 ist mit dem Drain des ersten Eingangstransistors T10 verbunden. Der Drain des zweiten mit Masse verbundenen Transistors T9 ist mit dem Drain des zweiten Eingangstransistors T11 verbunden. Die Source-Verbindungen des ersten und zweiten mit Masse verbundenen Transistors T8, T9 sind mit dem GND-Anschluss verbunden. Die Drain-Verbindungen des ersten Eingangstransistors T10 und des ersten mit Masse verbundenen Transistors T8 sind mit den Gate-Verbindungen des ersten und des zweiten mit Masse verbundenen Transistors verbunden. Die Drain-Verbindungen des zweiten Eingangstransistors T11 und des zweiten mit Masse verbundenen Transistors T9 sind mit dem Ausgangsanschluss OUT des Fehlerverstärkers EA verbunden.
Der erste Eingangsanschluss (+) des Fehlerverstärkers EA kann mit dem Spannungsteiler VD der Regelschaltung RC verbunden sein. Der zweite Eingangsanschluss (–) kann mit dem GND-Anschluss verbunden sein. Der Fehlerverstärker EA bildet einen Betriebsverstärker zum Beobachten von Spannungsdifferenzen zwischen dem ersten und dem zweiten Eingangsanschluss.
Die Transistoren T1, T10, T11 können PMOS-FETs sein. Die Transistoren T8, T9 können NMOS-FETs sein.
9 zeigt eine andere mögliche Ausführungsform des Fehlerverstärkers EA, die weitere Transistoren aufweist. Drei weitere Transistoren und der erste mit Masse verbundene Transistor T8 bilden eine erste Kaskade. Drei weitere Transistoren und der zweite mit Masse verbundene Transistor T9 bilden eine zweite Kaskade. Einer der Transistoren der zweiten Kaskade wird zwischen dem zweiten mit Masse verbundenen Transistor T9 und dem Ausgangsanschluss OUT hinzugefügt.
Vier der sechs zusätzlichen Transistoren können PMOS-FETs sein. Zwei Transistoren können NMOS-FETs sein.
Die Source-Verbindungen der ersten Transistoren der zwei Kaskaden sind mit dem Versorgungsanschluss verbunden. Ihre Drain-Verbindungen sind mit den Source-Verbindungen der jeweiligen nächsten Transistoren in der jeweiligen Kaskade verbunden. Ihre Drain-Verbindungen sind mit den Drain-Verbindungen der jeweiligen dritten Transistoren in der jeweiligen Kaskade verbunden. Ihre Source-Verbindungen sind mit den Source-Verbindungen der jeweiligen mit Masse verbundenen Transistoren T8, T9 verbunden. Die Gate-Verbindungen der ersten zwei Transistoren der Kaskaden sind elektrisch mit der Drain-Verbindung des zweiten Transistors der Kaskade verbunden, die nicht mit dem Ausgangsanschluss verbunden ist.
10 zeigt die Anordnung eines Taktgenerators CEG relativ zu anderen Schaltungselementen. Der Taktgenerator CEG stellt ein Taktsignal bereit und ist mit dem ersten Taktanschluss CT1 verbunden. Das Taktsignal kann eine Frequenz von 1 MHz oder mehr aufweisen. Der Taktgenerator CEG kann auch ein zweites Taktsignal bereitstellen, das eine Phasenverschiebung von 180° relativ zu dem ersten Taktsignal aufweist. Das zweite Taktsignal kann für den zweiten Taktanschluss bereitgestellt sein, wenn er vorhanden ist.
11 zeigt eine mögliche Umsetzung des Taktgenerators CG. Der Taktgenerator kann einen Ringoszillator RO umfassen, der eine ungerade Zahl von drei oder mehr Invertierern INV umfasst, die elektrisch in Reihe verbunden sind. Eine Rückkopplung kann durch eine Signalleitung erhalten werden, die den Ausgang des jeweiligen Invertierers mit dem Eingang des ersten Invertierers verbindet. Der in 11 gezeigte Taktgenerator weist einen zusätzlichen, vierten Invertierer auf, der mit dem Ausgang des Ringoszillators verbunden ist, der den Ausgang des Ringoszillators invertiert und ein zweites Taktsignal mit einer Phasendifferenz von 180° relativ zum Taktsignal, das über die Rückkopplungsschleife unter Verwendung der Signalleitung SL erzeugt wurde, bereitstellt.
12 zeigt eine mögliche Umsetzung eines Invertierers INV. Ein Invertierer INV einer negativen Ladungspumpe kann zwei MOS-FETs umfasst, insbesondere einen PMOS-FET und einen NMOS-FET. Der Drain des PMOS-FET ist mit dem Drain des NMOS-FET verbunden. Die Gate-Verbindungen der zwei Transistoren sind verbunden und können ein Taktsignal an dem Taktanschluss CT empfangen. An ihrer Drain-Verbindung ist ein invertiertes Signal des an dem Taktanschluss CT empfangenen Signals bereitgestellt. Insbesondere wenn das Taktsignal, das an dem Taktanschluss CT empfangen wird, ein hohes Potential aufweist, leitet der niedrigere Transistor, der NMOS-FET, zwischen seiner Drain- und Source-Verbindung. Wenn das empfangene Taktsignal ein niedriges Potential aufweist, wird der obere Transistor, der PMOS-FET, aktiviert, und der Transistor leitet zwischen der Source und dem Drain. Wenn der Invertierer INV als der erste Invertierer INV1 wie in der Schaltung in 10 gezeigt verwendet wird, wird daher der erste Ladespeicher elektrisch mit dem Versorgungsanschluss VDD verbunden, wenn das erste Taktsignal sich in der zweiten Hälfte des Taktzyklus befindet.
13 zeigt eine mögliche Umsetzung der negativen Ladungspumpe NCP, einschließlich möglicher Umsetzungen der Invertierer, des Spannungsteilers VD und des Transistors der Regelschaltung RC.
Die Ladungspumpe NCP weist zwei Eingangstaktsignale als clk1 und clk2 auf. Die Signale clk1 und clk2 überlappen sich nicht und sind relativ zueinander entgegengesetzte Phasen. Die anderen zwei Takte clk3 und clk4 werden von clk1 bzw. clk2 pegelverschoben. Es gibt zwei fliegende Hauptkondensatoren C1 und C4, die dafür verantwortlich sind, Energie zu speichern und zu übertragen, um Vneg zu erzeugen. Es gibt auch zwei ziemlich kleine fliegenden Kondensatoren C3 und C4, die verwendet werden, um clk3 und clk4 zu erzeugen. Es gibt vier Invertierer INV1–4, die durch die Transistoren PMOS M1 und NMOS M3, PMOS M2 und NMOS M4, PMOS M7 und NMOS M9, PMOS M8 und NMOS M10 gebildet sind. Es gibt auch zwei quergekoppelte PMOS-Transistoren M5 und M6. Die vier Invertierer INV1–4 in der Pumpe können sich vollständig ein-/ausschalten. Der Widerstand im geöffneten Zustand jedes Schalters wird minimiert, was zu einer hohen Energieeffizienz der Pumpe führt. Der Widerstand im geöffneten Zustand jedes Schaltertransistors in der Pumpe ist ein Teil der Effizienzdegradations-Source.
Für den ersten Invertierer INV1 ist die Source von M1 mit VDD verbunden, und der Drain ist mit dem Drain von M3 verbunden, und mit C1 verbunden, die Source von M3 ist mit Vpos verbunden. Der Eingang des ersten Invertierers ist clk1, was ein Taktspannungsimpuls von VDD zu GND ist. Der Ausgang des ersten Invertierers INV1 ist ein invertierter Impuls von clk1, aber von Vpos zu VDD.
Für den dritten Invertierer INV3 ist die Source von M2 mit VDD verbunden, und der Drain ist mit dem Drain von M4 verbunden, und mit C4 verbunden, die Source von M4 ist mit Vpos verbunden. Der Eingang des dritten Invertierers INV3 ist clk2, was ein Taktspannungsimpuls von GND zu VDD ist. Der Ausgang des dritten Invertierers INV3 ist ein invertierter Impuls von clk2, aber von VDD zu Vpos.
Für den zweiten Invertierer INV2 ist die Source von M7 mit GND verbunden, und der Drain ist mit dem Drain von M9 verbunden, und mit C1 verbunden, die Source von M9 ist mit Vneg verbunden. Der Eingang des zweiten Invertierers INV2 ist clk3, was ein Taktspannungsimpuls von GND zu –VDD ist. Der Ausgang des zweiten Invertierers INV2 ist ein invertierter Spannungsimpuls von clk3, aber von Vneg zu GND.
Für den vierten Invertierer INV4 ist die Source von M8 mit GND verbunden, und der Drain ist mit dem Drain von M10 verbunden, und mit C4 verbunden, die Source von M10 ist mit Vneg verbunden. Der Eingang des vierten Invertierers INV4 ist clk4, was ein Taktspannungsimpuls von –VDD zu GND ist. Der Ausgang des Invertierers ist ein invertierter Spannungsimpuls von clk4, aber von GND zu Vneg.
PMOS-M5-Source ist mit GND verbunden, und Drain ist mit clk3 und dem Gate von M6 verbunden.
PMOS-M6-Source ist mit GND verbunden, und Drain ist mit clk4 und dem Gate von M5 verbunden.
Aufgrund der quergekoppelten Platzierung von M5 und M6 kann der Knoten von clk3 nicht gleich clk4 sein; entweder clk3 oder clk4 ist bei der Hälfte des Taktzyklus mit Masse verbunden. Die Ladung von C2 durch VDD führt zu der Pegelverschiebung von clk1 zu clk3 mit einem VDD-Abfall, und anschließend ist clk3 ein Spannungsimpuls von GND zu –VDD. Die Ladung von C3 durch VDD führt zu der Pegelverschiebung von clk2 zu clk4 mit einem VDD-Abfall, und anschließend ist clk4 ein Spannungsimpuls von –VDD zu GND.
Wenn clk4 gleich –VDD ist, kann clk4 M8 vollständig einschalten und M10 vollständig abschalten. In dieser Periode wird C4 durch VDD geladen. In der folgenden halben Taktperiode, in der clk4 gleich GND ist, kann clk4 M10 vollständig einschalten und M8 vollständig abschalten. Nun wird C4 entladen, um Vneg zu erzeugen.
Wenn clk3 gleich GND ist, kann clk3 M9 vollständig einschalten und M7 vollständig abschalten. In dieser Periode wird C1 entladen, um Vneg zu erzeugen. In der folgenden halben Taktperiode, in der clk3 gleich –VDD ist, kann clk3 M7 vollständig einschalten und M9 vollständig abschalten. Nun wird C1 durch VDD geladen.
Folglich wird Vneg im gesamten Taktzyklus erzeugt, sodass kein Bedarf besteht, einen großen Haltekondensator hinzuzufügen, um Vneg über jeden halben Taktzyklus zu erhalten, während ein Haltekondensator in Standard-Schaltkondensator-basierten negativen Ladungspumpen ein Muss ist. Die Arbeitsstromantriebskapazität bei Vneg hängt von der Kapazität der zwei fliegenden Hauptkondensatoren C1 und C4 und der Taktfrequenz von clk1 und clk2 ab. In Anbetracht eines schnellen Taktes über 1 MHz, der in einem ASIC leicht verfügbar gemacht werden kann, ist die Größe von C1 und C4 machbar, um auf dem ASIC integriert zu werden.
Der Regelteil umfasst Widerstände R1 und R2, wobei R1 ≥ R2 ist, einen Fehlerverstärker EA und einen NMOS-Transistor M11. Die Source von M11 ist mit GND verbunden, und der Drain ist mit Vpos verbunden. Der Verstärkerausgang ist mit dem M11-Gate gekoppelt.
Die negative Rückkopplung zwingt die zwei Eingänge des Fehlerverstärkers EA, das gleiche Potential zu haben, und regelt die zwei Knotenspannungen von Vneg und Vpos gemäß den folgenden Gleichungen: Vneg = –(R2/R1)·VDD Vpos = Vneg + VDD
Diese negative Ladungspumpe verwendet eine einstufige Pumpe, sodass Vneg + VDD keine negative Spannung sein kann. Das bedeutet, dass Vpos positiv ist. NMOS-M11-Drain hat eine positive Spannung, und ihre Source ist mit GND verbunden, während die Gate-Steuerspannung von M11 ebenfalls positiv ist. Daher kann der Fehlerverstärker EA mit normalen Versorgungsschienen bereitgestellt sein, wenn VDD und GND die richtige Gate-Steuerspannung an M11 ausgeben. Wenn die Rückkopplung arbeitet, werden die Knoten Vpos und Vneg geregelt. Vneg kann durch das Verhältnis R1/R2 festgelegt werden.
14 zeigt eine mögliche Verwendung der negativen Ladungspumpe NCP in einem Audio-ASIC AA. Der Taktgenerator CG erzeugt ein erstes und/oder ein zweites Taktsignal, das die Invertierer der Ladungspumpe NCP auslöst. Die Ladungspumpe stellt eine aktive Ausgangsspannung Vneg bereit, die über praktisch 360° des Taktzyklus verfügbar ist, ohne große und voluminöse Kondensatoren zu benötigen. Außerdem kann die verfügbare Versorgungsspannung durch die negative Spannung Vneg erhöht werden, um die Ausgangsschwingung eines Audiosignalverstärkers AMP zu erhöhen. So werden Verzerrungen bei einem hohen Verstärkungsfaktor verringert, und es muss kein zusätzliches negatives elektrisches Potential für ein richtiges Funktionieren einer negativen Ladungspumpe NCP bereitgestellt werden.
Liste an Referenzzeichen

AA:: Audio-ASIC
AMP:: Verstärker
CE1:: erstes Kopplungselement
CE2:: zweites Kopplungselement
CG:: Taktgenerator
CS1:: erster Ladespeicher
CS2:: zweiter Ladespeicher
CS3:: dritter Ladespeicher
CS4:: vierter Ladespeicher
CT:: Taktanschluss
CT1:: erster Taktanschluss
CT2:: zweiter Taktanschluss
EA:: Fehlerverstärker
GND:: Masseanschluss
INV:: Invertierer
INV1:: erster Invertierer
INV2:: zweiter Invertierer
INV3:: dritter Invertierer
INV4:: vierter Invertierer
NCP:: negative Ladungspumpe
OUT:: Ausgangsanschluss der Ladungspumpe
R1:: erstes Widerstandselement des Spannungsteilers
R2:: zweites Widerstandselement des Spannungsteilers
RC:: Regelschaltung
RO:: Ringoszillator
SL:: Signalleitung
SW1:: erster Querkopplungsschalter
SW2:: zweiter Querkopplungsschalter
T1–T11:: Transistoren des Fehlerverstärkers
TR:: Transistor der Regelschaltung
VCNT:: Steueranschluss des Fehlerverstärkers
VD:: Spannungsteiler
VDD:: Versorgungsspannung, die an dem Versorgungsanschluss bereitgestellt ist
Vneg:: negative Ausgangsspannung der Ladungspumpe
Vpos:: durch den ersten Invertierer bereitgestellte positive Spannung

ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 8830776 [0003]
US 7145318 [0004]

Zitierte Nicht-Patentliteratur

„A 40 nm fully integrated 82 MW stereo headphone module for mobile applications”, IEEE Journal of Solid-State Circuits, Bd. 49, Nr. 8 (2014) [0005]

Claims

Negative Ladungspumpe (NCP), umfassend einen Versorgungsanschluss (VDD), einen GND-Anschluss (GND), einen Ausgangsanschluss (OUT, Vneg) und einen ersten Taktanschluss (CT1); einen ersten Invertierer (INV1), einen zweiten Invertierer (INV2) und einen ersten Ladespeicher (CS1); wobei der erste Invertierer (INV1) zwischen dem Versorgungsanschluss (VDD), dem ersten Taktanschluss (CT1) und dem ersten Ladespeicher (CS1) verschaltet ist; der zweite Invertierer (INV2) zwischen dem ersten Ladespeicher (CS1), dem GND-Anschluss (GND) und dem Ausgangsanschluss (OUT) verschaltet ist; und mit dem ersten Taktanschluss (CT1) gekoppelt ist; der erste Ladespeicher (CS1) zwischen dem ersten Invertierer (INV1) und dem zweiten Invertierer (INV2) verschaltet ist; während des Betriebs und in Bezug auf das elektrische Potential des GND-Anschlusses (GND) das elektrische Potential des Versorgungsanschlusses (VDD) positiv ist, während das elektrische Potential des Ausgangsanschlusses (OUT) negativ ist.
Negative Ladungspumpe nach dem vorhergehenden Anspruch, ferner umfassend einen zweiten Ladespeicher (CS2), der zwischen den ersten Taktanschluss (CT1) und den zweiten Invertierer (INV2) geschaltet ist.
Negative Ladungspumpe nach einem der vorhergehenden Ansprüche, ferner umfassend: einen zweiten Taktanschluss (CT2); einen dritten Invertierer (INV3), einen vierten Invertierer (INV4) und einen dritten Ladespeicher (CS3); wobei der dritte Invertierer (INV3) zwischen den Versorgungsanschluss (VDD), den zweiten Taktanschluss (CT2) und den dritten Ladespeicher (CS3) geschaltet ist; der vierte Invertierer (INV4) zwischen den dritten Ladespeicher (CS3), den GND-Anschluss (GND) und den Ausgangsanschluss (OUT) geschaltet ist; und mit dem zweiten Taktanschluss (CT2) gekoppelt ist; der dritte Ladespeicher (CS3) zwischen den ersten Invertierer (INV1) und den zweiten Invertierer (INV2) geschaltet ist.
Negative Ladungspumpe nach dem vorhergehenden Anspruch, ferner umfassend einen vierten Ladespeicher (CS4), der zwischen den zweiten Taktanschluss (CT2) und den zweiten Invertierer (INV2) geschaltet ist.
Negative Ladungspumpe nach einem der zwei vorhergehenden Ansprüche, ferner umfassend einen ersten (SW1) und einen zweiten (SW2) Querkopplungsschalter, die jeweils zwischen den GND-Anschluss (GND), den zweiten Invertierer (INV2) und den vierten Invertierer (INV4) geschaltet sind.
Negative Ladungspumpe nach einem der vorhergehenden Ansprüche, ferner umfassend eine Regelschaltung (RC), die zwischen den Versorgungsanschluss (VDD), den ersten Invertierer (INV1), den GND-Anschluss (GND) und den Ausgangsanschluss (OUT) geschaltet ist.
Negative Ladungspumpe nach dem vorhergehenden Anspruch, wobei die Regelschaltung (RC) einen Spannungsteiler (VD), einen Fehlerverstärker (EA) und einen Transistor (TR) aufweist; der Spannungsteiler (VD) zwischen den Versorgungsanschluss (VDD) und den Ausgangsanschluss (OUT) geschaltet ist; der Transistor (TR) zwischen den ersten Invertierer (INV1) und den GND-Anschluss (GND) geschaltet ist; der Fehlerverstärker (EA) zwischen den Versorgungsanschluss (VDD), den Spannungsteiler (VD), den GND-Anschluss (GND) und den Transistor (TR) geschaltet ist; der Transistor (TR) zwischen den ersten Invertierer (INV1), den Fehlerverstärker (EA) und den GND-Anschluss (GND) geschaltet ist.
Negative Ladungspumpe nach dem vorhergehenden Anspruch, wobei der Fehlerverstärker (EA): einen ersten Eingangsanschluss (+), einen zweiten Eingangsanschluss (–) und einen Ausgangsanschluss (OUT), einen ersten Transistor (T1), der mit dem Versorgungsanschluss (VDD) und mit einem Vorspannungsanschluss verbunden ist, einen ersten Eingangstransistor (T10), der mit dem ersten Eingangsanschluss (+) verbunden ist, einen zweiten Eingangstransistor (T11), der mit dem zweiten Eingangsanschluss (–) und mit dem ersten Eingangstransistor (T10) verbunden ist, einen ersten mit Masse verbundenen Transistor (T8), der mit dem ersten Eingangstransistor (T10) und dem GND-Anschluss (GND) verbunden ist, einen zweiten mit Masse verbundenen Transistor (T9), der mit dem zweiten Eingangstransistor (T11), dem ersten mit Masse verbundenen Transistor (T8) und dem GND-Anschluss (GND) verbunden ist, aufweist.
Negative Ladungspumpe nach dem vorhergehenden Anspruch, wobei der Fehlerverstärker ferner sechs zusätzliche Transistoren umfasst, wobei drei der zusätzlichen Transistoren und der erste mit Masse verbundene Transistor (T8) in eine erste Kaskade kaskadiert werden und die anderen drei der zusätzlichen Transistoren und der zweite mit Masse verbundene Transistor (T9) in eine zweite Kaskade kaskadiert werden.
Negative Ladungspumpe nach dem vorhergehenden Anspruch, wobei der Fehlerverstärker (EA) ferner Zwischenverbindungen zwischen dem Vorspannungsanschluss und den Gates der ersten Transistoren der Kaskaden umfasst.
Negative Ladungspumpe nach einem der vorhergehenden Ansprüche, ferner umfassend einen Taktgenerator (CG), der mit dem ersten Taktanschluss (CT1) verbunden ist.
Negative Ladungspumpe nach dem vorhergehenden Anspruch, wobei der Taktgenerator (CG) einen Ringoszillator (RO) umfasst.
Negative Ladungspumpe nach einem der vorhergehenden Ansprüche, wobei die Ladespeicher (CS1 ... CS4) Kondensatoren sind, jeder Invertierer (INV1 ... INV4) zwei Transistoren, einen Taktsignaleingang (CT) und einen Signalausgang umfasst.
Negative Ladungspumpe nach einem der vorhergehenden Ansprüche, wobei jeder Invertierer (INV1 ... INV4) einen PMOS-FET und einen NMOS-FET umfasst.
Negative Ladungspumpe nach einem der vorhergehenden Ansprüche, wobei jedes Schaltungselement direkt in einen CMOS-Chip eingebettet ist.
Audio-ASIC, umfassend eine negative Ladungspumpe (NCP) nach einem der vorhergehenden Ansprüche und einen Audioverstärker (AMP), wobei die Versorgungsspannung des Verstärkers (AMP) die Summe der absoluten Werte der Versorgungsspannung VDD der negativen Ladungspumpe (NCP) und der durch die negative Ladungspumpe bereitgestellten Spannung Vneg ist.