JPH08287687A - 半導体メモリ用オンチップ電圧倍増器回路 - Google Patents

Abstract

(57)【要約】 【課題】 供給電圧よりも高い電圧をオンチップで提供
できるようにする。 【解決手段】 Ｎ個の直列に配置されたステージを含
み、各ステージには上下の側端子を有するスイッチＴｊ
が含まれ、前記上端子へはコンデンサＣｉの下端子がつ
ながれており、前記コンデンサも上下の端子を有してお
り；各スイッチＴｊと各コンデンサＣｉとの間の中間ノ
ードがそれぞれ対応するスイッチＳｉを介してアース電
圧Ｖｓｓへつながれ、各コンデンサＣｉの上端子がスイ
ッチＤｉを介して供給電圧Ｖｄｄへつながれており；第
１ステージのスイッチＴ１の下側端子が供給電圧Ｖｄｄ
へ直接つながれ、最終ステージのコンデンサＣＮの上側
端子が付加的なスイッチＴ（Ｎ＋１）を介して出力端子
へつながれている。ここでｉおよびｊは１からＮまでの
値を取る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般に半導体メモリ
に関するものであって、更に詳細にはＣＭＯＳ技術を用
いて作製された集積回路が、回路の内部において特別に
もっと高い電圧が必要とされるあらゆる状況において、
従来の３．３ボルトまたは５．０ボルトの供給電圧で動
作できるようにする電圧逓倍器の新規な構成に関する。

【０００２】

【発明の解決しようとする課題】例えば、上に述べた従
来の５．０または３．３ボルトの供給電圧に加えて、特
別な場合には、もっと高い１２ボルトあるいは１８ボル
トもの電圧が用いられてメモリセルに対するプログラミ
ングや消去の作用が行われることはよく知られている。
従って、そのようなメモリに付加的な供給電源が必要と
されることは明かであるが、このことには問題が多い。
それはまず第一に、１つの電源だけでなく２つの供給電
源を提供する必要があるというのは欠点であるという事
実による。従って、問題は供給電圧よりも高い電圧をオ
ンチップで提供できるようにすることである。

【０００３】

【従来の技術】この要求は現状の技術においては、”チ
ャージポンプ”と呼ばれる特別な方式、あるいは、コン
デンサを並列に充電しておいて、次にスイッチで直列に
つなぎ変えて、そこに蓄えられていたエネルギを電圧を
上昇させるために用いるという、”ブートストラップ”
パターンに配置されたコンデンサ手段を用いて満たされ
てきた。

【０００４】この方式の主要な欠点は、負荷が増大した
時に、この状況が理想的な電流発生源とはほど遠いとい
う事実の当然の結果として、電圧の崩壊が発生するとい
うことである。

【０００５】

【課題を解決するための手段】本発明の方式を採用する
ことによって、電圧逓倍効率および負荷電流駆動能力は
従来技術の方式、特にチャージポンプと比較して顕著に
改善される。逓倍効率は電力効率と密接に関連している
ので、この技術は低電力応用としても適している。

【０００６】本発明のこれ以外の特徴や利点は、本発明
の特性および構成の詳細とともに、以下の図面を参照し
た詳細な説明から明かであろう。図面においては例とし
て好適実施例が示されているが、それらに限定されるわ
けではない。

【０００７】ほとんどの電圧逓倍器回路というのは図１
のような回路に基づいたものになっている。この回路は
２つの位相信号ＰＨおよびＰＨ＿によって駆動される、
２組の並列接続されたコンデンサ群を含んでおり、それ
らは直列になったダイオード鎖へつながれ、またそれら
ダイオードが間に挟まれる配置となっており、最後のダ
イオードから出力電流Ｉｏｕｔが所望の電圧レベルで取
り出されるようになっている。標準的なＣＭＯＳ技術で
はダイオードが作れないので、この回路を実際に組み上
げるためにはダイオードとして機能するように接続され
たＭＯＳトランジスタが用いられる。チップと直接組み
合わされた（オンチップの）この高電圧発生器は、１９
７６年にジョン・ディックソン（Ｊｏｈｎ Ｄｉｃｋｓ
ｏｎ）によって提案されたもので、これは基本的にはコ
ッククロフト・ワルトン（Ｃｏｃｋｒｏｆｔ−ｗａｌｔ
ｏｎ）の電圧逓倍器から派生したものである。図１に示
した回路では、電荷パケットがダイオード鎖に沿って汲
み上げられ、結合コンデンサは、振幅Ｖｄｄで互いに逆
位相関係にある２つのクロック信号ＰＨおよびＰＨ＿の
作用の下で次々と充・放電される。

【０００８】ダイオードが理想的なものであり、コンデ
ンサＣｉ（ｉ＝１．．．Ｎ）が同じ値を持ち、この回路
が一定の平均の負荷電流Ｉｏｕｔで所望の出力電圧Ｖｏ
ｕｔに落ちつくものと仮定して、次の式が成り立つ。

【０００９】

【数１】 電力効率＝Ｖｏｕｔ／［Ｖｄｄ＊（Ｎ＋１）］・・・・・ （１）

【００１０】

【数２】 Ｎ＝｛（ＶＮｍａｘ−２＊Ｖｄｄ）／［Ｖｄｄ−（ＶＮｍａｘ−Ｖｏｕｔ） ］｝＋１・・・・・ （２） ここで、ＶＮｍａｘはコンデンサＣｎが出力へ放電する
前の、ノードＶＮにおける最大電圧である。

【００１１】式（１）は逓倍効率と、出力電力の全供給
電力に対する比率である電力効率とが同じ概念を表すこ
とを意味している。通常、ダイオードはダイオードとし
て働くように接続されたＮチャンネルＭＯＳトランジス
タで置換される。基板バイアスとデバイスをターンオフ
することとに関する困難さのために、Ｐチャンネルトラ
ンジスタは使用されない。Ｎチャンネルトランジスタは
高電圧レベルを効率よくスイッチングする能力に乏しい
ために、逓倍効率および負荷電流駆動能力は両方共、ダ
イオードを用いる場合と比較して顕著に低下する。例え
ば、５ボルトの供給電力から１８ボルトの電圧を発生さ
せる典型的なＭＯＳトランジスタチャージポンプ構成
は、ダイオードを用いて構成した等価な構成に必要なス
テージ数のほとんど２倍のステージ数を必要とする。

【００１２】

【発明の実施の形態】上述の欠陥を克服するために、本
発明の第１の態様では電圧逓倍器回路を実現するための
新規な技術が示唆されており、その模式的な電気回路図
がそれの関連する時間ダイヤグラムとともに図２に示さ
れている。

【００１３】図２から分かるように、複数個の直列に配
置されたコンデンサＣｉ（ｉ＝１．．．Ｎ）が１組のス
イッチＴｊ（ｊ＝２．．．Ｎ）によって分断されてお
り、それらの端ノードおよび中間ノードがスイッチＴ１
およびＤｉ（ｉ＝１．．．Ｎ）の組によって供給電圧Ｖ
ｄｄへつながれており、更にアースへは１組のスイッチ
Ｓｉ（１＝１．．．Ｎ）によってつながれている。出力
電流は最後のコンデンサＣＮから、更に別のスイッチＴ
（Ｎ＋１）によって取り出される。

【００１４】この回路はスイッチＤｉ、Ｓｉ、およびＴ
ｊ（ｉ＝１．．．Ｎ；ｊ＝１．．．Ｎ＋１）をターンオ
ン／オフするクロック信号ＰＨを用いることによって動
作している。各コンデンサＣｉは、スイッチＤｉおよび
ＳｉがオンでスイッチＴｊがオフの時に、供給電力Ｖｄ
ｄによってＶｄｄへ直接的に充電される。次のクロック
信号フェーズでスイッチＤｉおよびＳｉはターンオフ
し、スイッチＴｊはターンオンする。このようなスイッ
チング状態では、コンデンサＣｉは直列につながれるこ
とになって、直接的に出力へ放電される。

【００１５】所望の出力電圧Ｖｏｕｔを妥当な値ΔＶだ
け超えるために、最小Ｎ個のコンデンサが使用される必
要がある。コンデンサＣｉが同じ容量値Ｃを有し、Ｆが
ＰＨクロック信号の周波数であり、この回路が一定の平
均負荷電流Ｉｏｕｔで以て所望の出力電圧Ｖｏｕｔに落
ちつくと仮定した場合、次の式が成り立つ。

【００１６】

【数３】 ΔＶ＝Ｖｄｄ＊（Ｎ＋１）−Ｖｏｕｔ・・・・・ （３）

【００１７】

【数４】 Ｉｏｕｔ＝ΔＶ＊Ｃ＊Ｆ／Ｎ・・・・・ （４）

【００１８】電力効率に関しては式（１）がここでも有
効である。実際の構成においてもＮの値は理論的な最小
値に等しいかあるいはほぼ等しいので、この新しい電圧
逓倍器は電池から電源を供給しているような低電力の用
途に適している。

【００１９】スイッチＴｊ（ｊ＝１．．．Ｎ）両端の電
圧は０ボルトからＶｄｄまで変化し、符号が変わること
はないので、これらのスイッチをＰチャンネルＭＯＳト
ランジスタで組むことができる。スイッチＤｉおよびス
イッチＴ（Ｎ＋１）に対しては異なるバイアス状態が存
在するので、スイッチＤｉ、Ｓｉ、およびＴ（Ｎ＋１）
の機能を実現するためにはＮチャンネルＭＯＳトランジ
スタが用いられる。

【００２０】

【実施例】図２の模式的な方式を実際に構成した最初の
例が図３に示されている。ソースがＶｓｓ電位へつなが
れていないＮチャンネルＭＯＳトランジスタのゲートを
正しく駆動するためにブートストラップ技術が用いられ
ている。

【００２１】図２のスイッチＤｉを実装するために用い
られたトランジスタＮＣ＿Ｄｉ（ｉ＝１．．．Ｎ）（Ｎ
チャンネルＭＯＳトランジスタ）は、コンデンサＣｂと
ダイオード接続されたトランジスタＮＣ＿Ｂとで構成さ
れる電圧ダブラ（ｄｏｕｂｌｅｒ）によってスイッチン
グされる。図から分かるように、コンデンサＣｂはクロ
ック信号源ＰＨとすべてのトランジスタＮＣ＿Ｄｉのゲ
ートとの間に挿入されており、他方、ダイオードトラン
ジスタＮＣ＿Ｂは前記コンデンサＣｂと供給電圧Ｖｄｄ
との間に挿入されている。

【００２２】図から分かるように、この回路は、すべて
の部品がアナログ的に接続された複数のステージに割け
て考えることができる。第１のステージ（図２のＣ１、
Ｔ１、Ｓ１、Ｄ１および図３のＣ１、ＰＣ＿Ｔ１、ＰＣ
＿Ｓ１、ＮＣ＿Ｄ１）を考えると、トランジスタＰＣ＿
Ｔ１が電圧ＶｄｄとノードＶ１０との間に挿入されてコ
ンデンサＣ１の下側端子へつながれており、それのゲー
ト端子がトランジスタＮＣ＿Ｓ１のゲート端子へつなが
れていることが分かる。この後者のトランジスタはそれ
のソース端子とドレイン端子とを電圧Ｖｓｓと前記ノー
ドＶ１０との間に挿入されている。トランジスタＮＣ＿
Ｄ１はコンデンサＣ１の上側端子と電圧Ｖｄｄとの間に
挿入されて、それのゲート端子をコンデンサＣｂを介し
て位相信号ＰＨによって駆動されている。

【００２３】図２の出力トランジスタＴ（Ｎ＋１）に関
する限り、図３を参照すると、最終ステージのコンデン
サＣＮの上側端子と出力との間に挿入された、ＮＣ＿Ｔ
（Ｎ＋１）と名付けられるＮＭＯＳトランジスタによっ
て実現されており、それのゲート端子は補助ステージの
コンデンサＣａの上側端子によって駆動されていること
が分かる。

【００２４】実際には、図２のスイッチＴ（Ｎ＋１）を
実現するために採用されたトランジスタＮＣ＿Ｔ（Ｎ＋
１）を効率的にスイッチングすることをねらって、これ
までのステージと同様にアナログ的に接続されたＮＭＯ
ＳトランジスタＮＣ＿ＤＡ、コンデンサＣａ、ＰＭＯＳ
トランジスタＰＣ＿ＴＡ、およびトランジスタＮＣ＿Ｓ
Ａを含む小さなステージがこの回路の上部に付加されて
いる。トランジスタＮＣ＿ＤＡ、ＰＣ＿ＴＡ、およびＮ
Ｃ＿ＳＡの寸法は、Ｃａの容量値と同様に他のＮステー
ジの対応する部品のそれらと比べてより小さいものとな
っている。

【００２５】この回路はコンデンサＣｉ（ｉ＝１．．．
Ｎ）をＶｄｄまで完全に充電し、出力へ直接的に放電さ
せることを許容するものであるから、同等な構成の標準
的なチャージポンプと比べて負荷電流駆動能力が改善さ
れている。更に、図１の回路とは対照的に、各コンデン
サ（出力コンデンサＣｏｕｔを除く）両端の最大電圧は
供給電圧に等しいだけであることに注目されたい。

【００２６】より高い効率を達成するために、図３の回
路に対していくつかの電気工学的な改善を施すことがで
きる。結果として、４ステージ式の電圧逓倍器回路の最
終的な方式を図４に示してある。トランジスタＮＣ＿Ｓ
Ａ、ＮＣ＿Ｓ４、ＮＣ＿Ｓ３、およびＮＣ＿Ｓ２のゲー
ト酸化物両端に掛かる電圧ストレスを減らし、それらの
トランジスタの寸法を小さくするように、いくつかの接
続を見直し、再構成した。他方で、高電圧ノードに対す
る寄生容量の効果を減らすために、トランジスタの寸法
はできる限り小さく保つ必要がある。

【００２７】トランジスタＮＣ＿ＤＡはコンデンサＣａ
を充電する経路を提供すると同時に、充電フェーズの最
初でトランジスタＮＣ＿Ｔ５を迅速かつ確実にターンオ
フさせることを可能にする。この回路の前面区分で、こ
れもソースおよびドレイン端子をコンデンサＣｂと電圧
Ｖｄｄとの間に挿入されているが、それのゲートを第１
ステージのコンデンサＣ１の上側端子の電圧によって駆
動されている別のＮＭＯＳトランジスタＮＣ＿Ｂ１が、
図３のトランジスタＮＣ＿Ｂ（図４ではＮＣ＿ＢＯと名
付けられている）と並列に付加されて、コンデンサＣｂ
を完全に充電し、それによってダイオードトランジスタ
ＮＣ＿ＢＯ両端に発生するしきい値電圧降下のオフセッ
トを与えるようになっている。

【００２８】この回路の上部区分にあるＰチャンネルト
ランジスタのゲート酸化物両端に掛かる電圧ストレス
は、それらのゲートをＶｄｄまたは下側高電圧ノードへ
直接つなぐことによって容易に減らすことができる。例
えば、トランジスタＰＣ＿ＴＡのゲート端子を電圧Ｖｄ
ｄまたはノードＶ１０＿５あるいはノードＶ１５＿５へ
つなぐことができる。ノードＶ２０＿５を用いること
は、トランジスタＰＣ＿ＴＡをターンオンする５ボルト
よりも低い電圧が発生する可能性があるので避けるべき
である。

【００２９】このような接続変更はこの回路の電気的な
機能には影響しない。しかし、ＣＭＯＳ集積回路プロセ
ス限界を越えない限り、Ｐチャンネルトランジスタのゲ
ート端子は、図４に示されたように、それらのトランジ
スタの寸法を減らし、同時に放電フェーズにおいてそれ
らを深い伝導状態へ駆動するために、ノードＶＤＰＣ
（Ｐチャンネルトランジスタの駆動）へつなぐべきであ
る。もし接続変更が必要であれば、Ｐチャンネルトラン
ジスタのゲート端子は電圧Ｖｄｄへつなぐのが好まし
い。

【００３０】この電圧逓倍器回路の中で、最も高い電圧
は出力電圧Ｖｏｕｔに直接関わっている。出力電圧が必
要とされる出力電圧を超えることは許容されるべきでな
い。例えば、もし出力電流Ｉｏｕｔが小さいか零であっ
て、更に／あるいは供給電圧がたまたま正常範囲を超え
て増大したとすると、この回路の上部区分の電圧、すな
わちそれの最終ステージの電圧はプロセス限界を超えて
当業者には容易に理解できる状態を引き起こすことにな
ろう。

【００３１】これまで提示してきた本発明の教えるとこ
ろに基づいて実際の高電圧発生器を構成する方式につい
て、ここで図５に示す。図５を参照すると、電圧逓倍器
回路の負荷との間に出力電圧Ｖｏｕｔのリミッタが挿入
されて、この電圧逓倍器回路中の危険な、また不要な過
大電圧を防止するようになっていることが分かる。更
に、Ｖｏｕｔをできる限り安定なものとするために、電
圧逓倍器回路の回りに電圧分割器回路と、電圧逓倍器回
路の入力へクロック信号を供給する電圧制御発振器（Ｖ
ＣＯ）とで構成される帰還ループが実現されている。

【００３２】式（３）および（４）に従えば、出力電流
Ｉｏｕｔの変動によって生ずる出力電圧Ｖｏｕｔの変動
はクロック周波数Ｆを適切に調整することによって最小
化することができよう。出力電流Ｉｏｕｔと周波数Ｆと
はＩｏｕｔ＝Ｋ＊Ｆという簡単な関係で結びついてい
る。ここでＫは定数で次で与えられる。

【数５】 ｛［Ｖｄｄ＊（Ｎ＋１）−Ｖｏｕｔｄ］＊Ｃ｝／Ｎ ここでＶｏｕｔｄは所望の出力電圧である。

【００３３】もし図４の回路を１つの”モジュール”と
考えれば、出力におけるリップル電圧を減らし、同時に
負荷電流駆動能力を増大させるためには、出力へ並列に
つながれた２個以上のモジュールを用いて電圧逓倍器回
路を構成すべきである。この時、それらのモジュールは
重なり合わないクロック信号を使用するものとする。

【００３４】（例）ここで、テキサスインスツルメンツ
社製の４Ｍｂ ＤＲＡＭメモリを使用した場合を想定し
たＳＰＩＣＥシミュレーションの２つの例について説明
する。このＳＰＩＣＥシミュレーションはＶｓｓ＝０ボ
ルト、Ｖｂｂ＝−３ボルト、およびＶｐｐ＝５ボルトを
用いて行われた。

【００３５】（例１） データ： Ｖｄｄ＝５ボルト Ｆ＝１０ＭＨｚ 要求： Ｖｏｕｔ＝１２ボルト Ｉｏｕｔ＝１ｍＡ

【００３６】式（３）を用いると、Ｎを２とした場合、
ΔＶは３ボルトとなる。リップル効果を減らすために２
つのモジュールを使用する。式（４）から、コンデンサ
Ｃの容量は（１００／３）ｐＦとなるべきであるが、ト
ランジスタの容量ならびに充・放電の理想的ではない条
件を考慮に入れて、Ｃの値は１４％増やして３８．０ｐ
Ｆにセットした。この結果の電圧逓倍器回路の設計図が
図６に示されている。ＳＰＩＣＥシミュレーションの結
果は図７に示されている。動作点周りの広い範囲で、出
力インピーダンスは事実上一定であって２９００オーム
よりも小さい。

【００３７】（例２） データ： Ｖｄｄ＝５ボルト Ｆ＝１０ＭＨｚ 要求： Ｖｏｕｔ＝１８ボルト Ｉｏｕｔ＝１００μＡ

【００３８】式（３）を用いると、Ｎを４とした場合、
ΔＶは７ボルトとなる。Ｎ＝３も可能であるが、ΔＶに
対する許容度が小さすぎるので推賞はしない。例えば、
電圧Ｖｄｄが１０％減少したとすると、許容度ΔＶは零
になってしまう。更にこの場合、リップル効果を減らす
ために２つのモジュールが使用されている。式（４）か
ら、コンデンサＣの容量は２．８６ｐＦであるべきであ
るが、トランジスタの容量ならびに理想的ではない充・
放電条件を考慮に入れて、Ｃの値を２６％増やして３．
６ｐＦに設定した。この修正係数はＮにほぼ比例する。
結果の電圧逓倍器回路の設計図が図８に示されている。
ＳＰＩＣＥシミュレーションの結果は図９に示されてい
る。動作点周りの広い範囲で、出力インピーダンスは事
実上一定であって５９キロオームよりも小さい。

【００３９】（寄生容量）ポリ−ポリ構造のコンデンサ
を使用することを仮定した場合、重要なことは各電極板
に付随する寄生容量である。最大の寄生容量は底板と下
層との間の容量である。下層はＮ形ウエル拡散層でそれ
の端子は電気的に絶縁されていると仮定している。寄生
容量値を見積もるために、次のようなプロセスデータ
（２５６ＫｂフラッシュＥＥＰＲＯＭ５ボルト単一）を
用いた：板間隔＝０．０３ミクロン、底板から下層まで
の酸化物厚さ＝１ミクロン。上板に付随する寄生容量を
無視し、端子が浮遊状態にあるＮ形ウエル拡散領域の効
果を考慮すると、底板から電圧Ｖｄｄへの寄生容量が各
コンデンサに付加され、コンデンサ自身の容量値の２．
５％が追加される。

【００４０】ＳＰＩＣＥシミュレーションの結果を要約
すると次のようになる。 （例１） Ｖｏｕｔ＝１２ボルト Ｉｏｕｔ＝１ｍＡ

【００４１】次の行が第１の例のＳＰＩＣＥデックに追
加された。 ＣＬ０ Ｌ５＿０ ＶＳＳ ９５０ＦＦ ＰＣ ＣＬ１ Ｌ１０＿０ ＶＳＳ ９５０ＦＦ ＰＣ ＣＬ３ Ｌ１５＿０ ＶＳＳ ２５ＦＦ ＰＣ ＣＲ０ Ｒ５＿０ ＶＳＳ ９５０ＦＦ ＰＣ ＣＲ１ Ｒ１０＿０ ＶＳＳ ９５０ＦＦ ＰＣ ＣＲ３ Ｒ１５＿０ ＶＳＳ ２５ＦＦ ＰＣ

【００４２】（ＳＰＩＣＥシミュレーションの結果） （出力電圧表）

【表１】 Ｉ（負荷） 0.0mA 0.5mA 1.0mA 1.5mA 寄生容量を無視したＶｏｕｔ値 14.8V 13.5V 12.1V 10.6V 寄生容量を含めたＶｏｕｔ値 14.6V 13.3V 11.9V 10.5V 出力電圧変動 -0.2V -0.2V -0.2V -0.1V

【００４３】（例２） Ｖｏｕｔ＝１８ボルト Ｉｏｕｔ＝１００μＡ

【００４４】次の行が第２の例のＳＰＩＣＥデックに追
加された。 ＣＬ０ Ｌ５＿０ ＶＳＳ ９０ＦＦ ＰＣ ＣＬ１ Ｌ１０＿０ ＶＳＳ ９０ＦＦ ＰＣ ＣＬ２ Ｌ１５＿０ ＶＳＳ ９０ＦＦ ＰＣ ＣＬ３ Ｌ２０＿０ ＶＳＳ ９０ＦＦ ＰＣ ＣＬ４ Ｌ２５＿０ ＶＳＳ ５ＦＦ ＰＣ ＣＲ０ Ｒ５＿０ ＶＳＳ ９０ＦＦ ＰＣ ＣＲ１ Ｒ１０＿０ ＶＳＳ ９０ＦＦ ＰＣ ＣＲ２ Ｒ１５＿０ ＶＳＳ ９０ＦＦ ＰＣ ＣＲ３ Ｒ２０＿０ ＶＳＳ ９０ＦＦ ＰＣ Ｃｔ４ Ｒ２５＿０ ＶＳＳ ５ＦＦ ＰＣ

【００４５】（ＳＰＩＣＥシミュレーションの結果） （出力電圧表）

【表２】 Ｉ（負荷） 0.0 μA 50μA 100 μA 150μA 寄生容量を無視したＶｏｕｔ値 24.0V 21.2V 18.4V 15.4V 寄生容量を含めたＶｏｕｔ値 22.1V 19.5V 17.0V 14.2V 出力電圧変動 -1.9V -1.7V -1.4V -1.2V

【００４６】本発明の好適実施例についてこれまで説明
してきたが、当業者にとっては本発明のスコープから外
れることなしに各種の修正や変更が可能であることを理
解されたい。

【００４７】以上の説明に関して更に以下の項を開示す
る。 （１）オンチップの電圧逓倍器回路であって、Ｎ個の直
列に配置されたステージを含み、各ステージには上側端
子と下側端子とを有するスイッチＴｊ（ｊ＝１．．．
Ｎ）が含まれ、前記上側端子へはコンデンサＣｉ（ｉ＝
１．．．Ｎ）の下側端子が逐次つながれており、前記コ
ンデンサが更に下側端子と上側端子とを有しているこ
と；各スイッチＴｊ（ｊ＝１．．．Ｎ）と各コンデンサ
Ｃｉ（ｉ＝１．．．Ｎ）との間の中間ノードがそれぞれ
対応するスイッチＳｉ（ｉ＝１．．．Ｎ）を介してアー
ス電圧Ｖｓｓへつながれ、各コンデンサＣｉ（ｉ＝
１．．．Ｎ）の上側端子がスイッチＤｉ（ｉ＝１．．．
Ｎ）を介して供給電圧Ｖｄｄへつながれていること；第
１ステージのスイッチＴ１の下側端子が供給電圧Ｖｄｄ
へ直接つながれ、最終ステージのコンデンサＣＮの上側
端子が付加的なスイッチＴ（Ｎ＋１）を介して出力端子
へつながれていることを特徴とする回路。

【００４８】（２）第１項記載の電圧逓倍器回路であっ
て、一方で前記スイッチＴｊ（ｊ＝１．．．Ｎ）が、他
方で前記スイッチＳｉおよびＤｉ（ｉ＝１．．．Ｎ）
が、プッシュプル的に駆動されるようになっており、そ
れによって前記スイッチＴｊ（ｊ＝１．．．Ｎ）が開の
時は前記スイッチＳｉおよびＤｉ（ｉ＝１．．．Ｎ）が
閉であって、前記コンデンサＣｉ（ｉ＝１．．．Ｎ）が
供給電圧Ｖｄｄへ充電され、それに引き続くフェーズで
は前記スイッチＴｊ（ｊ＝１．．．Ｎ）が閉で、前記ス
イッチＳｉおよびＤｉ（ｉ＝１．．．Ｎ）が開となって
すべてのコンデンサＣｉ（ｉ＝１．．．Ｎ）が直列につ
ながれて出力に対して直接的に放電されるようになって
いることを特徴とする回路。

【００４９】（３）第１項記載の電圧逓倍器回路であっ
て、前記ステージの数Ｎが、次の式に基づいて出力電圧
Ｖｏｕｔを値ΔＶだけ上回ることを可能とする最小の数
であることを特徴とする回路。 ΔＶ＝Ｖｄｄ＊（Ｎ＋１）−Ｖｏｕｔ Ｉｏｕｔ＝ΔＶ＊Ｃ＊Ｆ／Ｎ ここでＣは前記コンデンサ Ｃｉ（ｉ＝１．．．Ｎ）の
共通な容量値、Ｆはクロック周波数、そしてＩｏｕｔは
平均負荷電流である。

【００５０】（４）第１項ないし第３項のうちの任意の
項記載の電圧逓倍器回路であって、前記スイッチＴｊ
（ｊ＝１．．．Ｎ）がＰチャンネルＭＯＳトランジスタ
ＰＣ＿Ｔ１．．．ＰＣ＿ＴＮを使用して構成され、前記
スイッチＤｉ（ｉ＝１．．．Ｎ）、前記スイッチＳｉ
（ｉ＝１．．．Ｎ）、および前記付加的スイッチＴ（Ｎ
＋１）がＮチャンネルＭＯＳトランジスタＮＣ＿Ｄ
１．．．ＮＣ＿ＤＮ；ＮＣ＿Ｓ１．．．ＮＣ＿ＳＮ；Ｎ
Ｃ＿Ｔ（Ｎ＋１）を用いて構成されていることを特徴と
する回路。

【００５１】（５）第４項記載の電圧逓倍器回路であっ
て、Ｐチャンネルトランジスタの基板がソース端子また
はドレイン端子のうち、より高電圧にある端子へつなが
れていることを特徴とする回路。

【００５２】（６）第４項記載の電圧逓倍器回路であっ
て、前記スイッチＤｉ（ｉ＝１．．．Ｎ）を実現するた
めに採用された前記ＮＭＯＳトランジスタが、ダイオー
ド接続されたＮＭＯＳトランジスタへ直列接続されたコ
ンデンサＣｂで構成される電圧ダブラ回路によって駆動
されるようになっており、ここで前記コンデンサＣｂが
クロック信号源ＰＨと前記スイッチＤｉ（ｉ＝１．．．
Ｎ）を実現しているすべてのＮＭＯＳトランジスタのゲ
ートとの間に挿入され、他方前記ダイオードトランジス
タＮＣ＿Ｂが前記コンデンサＣｂと供給電圧との間に挿
入されていることを特徴とする回路。

【００５３】（７）第５項または第６項に記載された電
圧逓倍器回路であって、他のステージの対応する部品と
同様にすべてがアナログ的に接続された、ＮＭＯＳトラ
ンジスタＮＣ＿ＤＡ、上側端子および下側端子を有する
コンデンサＣａ、Ｐ形ＭＯＳトランジスタＰＣ＿ＴＡ、
およびＮＭＯＳトランジスタＮＣ＿ＳＡを含む付加的な
ステージを含むことを特徴とする回路。

【００５４】（８）第７項記載の電圧逓倍器回路であっ
て、前記付加的なステージの前記コンデンサＣａの上側
端子が前記付加的なＮＭＯＳトランジスタＮＣ＿Ｔ（Ｎ
＋１）のゲートへつながれていることを特徴とする回
路。

【００５５】（９）第６項記載の電圧逓倍器回路であっ
て、前記電圧ダブラ回路の前記ＮＭＯＳトランジスタに
対して別のＮＭＯＳトランジスタＮＣ＿Ｂ１が並列に接
続されており、前記別のトランジスタがそれのソースな
らびにドレイン端子を前記コンデンサＣｂと供給電圧Ｖ
ｄｄとの間に挿入されており、それのゲートが前記回路
の第１ステージの前記コンデンサＣ１の上側端子の電圧
によって駆動されるようになっていることを特徴とする
回路。

【００５６】（１０）第１項ないし第９項のうちの任意
の項記載の電圧逓倍器回路であって、明細書の中に本質
的に記述され、また添付の図面の中に示された電圧逓倍
器回路。

【００５７】（１１）オンチップの電圧逓倍器回路であ
って、Ｎ個の直列に配置されたステージを含み、各ステ
ージが上側端子と下側端子とを有するスイッチＴｊ（ｊ
＝１．．．Ｎ）を含み、前記上側端子へコンデンサＣｉ
（ｉ＝１．．．Ｎ）の下側端子が逐次つながれており、
前記コンデンサが更に下側端子と上側端子とを有してお
り；各スイッチＴｊ（ｊ＝１．．．Ｎ）と各コンデンサ
Ｃｉ（ｉ＝１．．．Ｎ）との間の中間ノードがそれぞれ
対応するスイッチＳｉ（ｉ＝１．．．Ｎ）を介してアー
ス電圧Ｖｓｓへつながれ、各コンデンサＣｉ（ｉ＝
１．．．Ｎ）の上側端子がスイッチＤｉ（ｉ＝１．．．
Ｎ）を介して供給電圧Ｖｄｄへつながれており；更に、
第１ステージのスイッチＴ１の下側端子が供給電圧Ｖｄ
ｄへ直接つながれ、最終ステージのコンデンサＣＮの上
側端子が付加的なスイッチＴ（Ｎ＋１）を介して出力端
子へつながれている電圧逓倍器回路。

【図面の簡単な説明】

【図１】ダイオードを用いて構成したディックソン（Ｄ
ｉｃｋｓｏｎ）逓倍器回路。

【図２】本発明に従う電圧逓倍器の模式的電気回路図と
それに関する時間ダイヤグラム。

【図３】ＭＯＳトランジスタを用いて構成した図２の模
式図の回路。

【図４】本発明に従う電圧逓倍器の詳細な回路構成。

【図５】高電圧発生器のブロック図。

【図６】２モジュール式電圧逓倍器回路。

【図７】図６に示した回路に対するＳＰＩＣＥシミュレ
ーションの結果であって、Ａは出力Ｖ１２の電圧、Ｂは
ノードＬ２０＿５の電圧。

【図８】本発明に従う、更に別の２モジュール式電圧逓
倍器回路。

【図９】図８の回路に対するＳＰＩＣＥシミュレーショ
ンの結果であって、Ａは出力Ｖ１８の電圧、Ｂはノード
Ｌ３０＿５の電圧。

【符号の説明】

Ｃ１〜ＣＮ コンデンサ Ｄ１〜ＤＮ スイッチ Ｓ１〜ＳＮ スイッチ Ｔ１〜Ｔ（Ｎ＋１） スイッチ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 オンチップの電圧逓倍器回路であって、
   Ｎ個の直列に配置されたステージを含み、各ステージに
   は上側端子と下側端子とを有するスイッチＴｊ（ｊ＝
   １．．．Ｎ）が含まれ、前記上側端子へはコンデンサＣ
   ｉ（ｉ＝１．．．Ｎ）の下側端子が逐次つながれてお
   り、前記コンデンサが更に下側端子と上側端子とを有し
   ていること；各スイッチＴｊ（ｊ＝１．．．Ｎ）と各コ
   ンデンサＣｉ（ｉ＝１．．．Ｎ）との間の中間ノードが
   それぞれ対応するスイッチＳｉ（ｉ＝１．．．Ｎ）を介
   してアース電圧Ｖｓｓへつながれ、各コンデンサＣｉ
   （ｉ＝１．．．Ｎ）の上側端子がスイッチＤｉ（ｉ＝
   １．．．Ｎ）を介して供給電圧Ｖｄｄへつながれている
   こと；第１ステージのスイッチＴ１の下側端子が供給電
   圧Ｖｄｄへ直接つながれ、最終ステージのコンデンサＣ
   Ｎの上側端子が付加的なスイッチＴ（Ｎ＋１）を介して
   出力端子へつながれていることを特徴とする回路。