TWI496398B - Use the wiring to change the output voltage of the charge pump - Google Patents

Use the wiring to change the output voltage of the charge pump Download PDF

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Description

利用配線改變輸出電壓之電荷幫浦
本發明係提供一種利用配線改變輸出電壓之電荷幫浦，尤指應用於放大輸入電壓，以供產生預定之輸出電壓。
按，在筆記型電腦、平板電腦或智慧型手機之各種電子裝置中，皆會設置有電荷幫浦(charge pump)電路，來放大輸入電壓，以產生高準位之輸出電壓供電子裝置內部之工作電路作動。
請參閱第七圖所示，係為習用電荷幫浦之電路示意圖(一)，由圖中所示可清楚看出，該電荷幫浦包括有晶片A1及包覆於晶片A1外部之封裝基板A2，且於晶片A1內部設有時脈產生器A11及九個電晶體(M1~M9)，又時脈產生器A11可分別產生第一時脈CK1及與第一時脈CK1反相之第二時脈CK2，而第一時脈CK1及第二時脈CK2於高電壓準位時為VDD伏特，於低電壓準位時為零伏特，又電晶體M1~M9內具有臨界電壓Vt(threshold voltage)。該電荷幫浦係可應用於電路板A3上，電路板A3包括有VDD伏特之輸入電壓Vin、八個電容(C1~C8)及穩壓電容Cext。
第一電容C1於充電期間時，時脈產生器A11產生之第一時脈CK1與第二時脈CK2分別為低電壓準位及高電壓準位，使得電 晶體M2、M4、M6及M8呈截止狀態，而電晶體M1、M3、M5、M7及M9呈導通狀態，此時VDD伏特之輸入電壓Vin經過第一電晶體M1產生一臨界電壓Vt之電壓降，並於第一電容C1一端形成(VDD-Vt)伏特之電壓，而第一電容C1於另端為接收到零伏特之第一時脈CK1，藉此對第一電容C1充電至(VDD-Vt)伏特；而於第一電容C1之升壓期間時，第一時脈CK1與第二時脈CK2分別為高電壓準位及低電壓準位，而使得電晶體M1、M3、M5、M7及M9呈截止狀態，而電晶體M2、M4、M6及M8呈導通狀態，此時第一電容C1於一端接收到VDD伏特之第一時脈CK1，且因第一電容C1已儲存有(VDD-Vt)伏特之電壓，使得第一電容C1另端為(2VDD-Vt)伏特之電壓，以供第一電容C1另端(2VDD-Vt)之電壓經過電晶體M2產生一臨界電壓Vt之電壓降，並於第二電容C2一端形成2×(VDD-Vt)伏特之電壓，而第二電容C2於另端為接收到零伏特之第二時脈CK2，藉此對第二電容C2充電至2×(VDD-Vt)伏特；則可依據上述方式得到電容C3~C8之電壓變化，並於第九電晶體M9之源極產生有9×(VDD-Vt)伏特之輸出電壓Vout，再經由穩壓電容Cext之穩壓後，輸出至電子裝置內部之工作電路A4。
然而，如第八圖所示，係為習用電荷幫浦之電路示意圖(二)，由圖中所示可清楚看出，當該電子裝置內部工作電路A4所需之工作電壓為5×(VDD-Vt)伏特，則需在晶片A1內部設置五個電晶體M1~M5，並配合電路板A3上四個電容C1~C4以產生5×(VDD-Vt)伏特之輸出電壓Vout，亦即不同規格之晶片A1係用以配合電路板A3 產生不同之工作電壓，例如利用晶片A1內之九個電晶體M1~M9配合電路板A3上八個電容C1~C8產生9×(VDD-Vt)伏特之輸出電壓Vout，或利用晶片A1內之五個電晶體M1~M5配合電路板A3上四個電容C1~C4產生5×(VDD-Vt)伏特之輸出電壓Vout，故該單一規格之電荷幫浦僅可提供一種輸出電壓Vout給電子裝置內部之工作電路A4使用，若欲將該電荷幫浦設置於需要不同工作電壓之各種電子裝置使用時，則需改變晶片A1內部之電路配置。惟因為晶片A1內部之積體電路配置的製程需經過大量且精密之步驟，故改變晶片A1內部之電路配置，將大大提高其製造成本。
又，各種規格之晶片A1在公開交易前均須經過積體電路認證，其認證範圍包括晶片A1及包覆於晶片A1外部之封裝基板A2，若晶片A1本身之電路設計，或與封裝基板A2間之配線設計不同，皆須重新認證該積體電路，而造成多次之認證程序及作業時間，並增加費用之支出及製造成本。
是以，如何解決習用之問題與缺失，即為從事此行業之相關廠商所亟欲研究改善之方向所在者。
故，發明人有鑑於上述缺失，乃蒐集相關資料，經由多方評估及考量，並以從事於此行業累積之多年經驗，經由不斷試作及修改，始設計出此種利用配線改變輸出電壓之電荷幫浦的發明專利者。
本發明之主要目的乃在於透過封裝基板之第一外接腳至第(X-Y)外接腳內其中一外接腳之一端係電性連接至晶片之第(X-Y )輸入端，而該外接腳之另端係電性連接至電路板之輸入電壓，且封裝基板之第(X-Y+1)外接腳至第X外接腳則分別依序電性連接第一電容至第Y電容，以供輸入電壓可經由第(X-Y)電晶體至第X電晶體的導通及截止，並於第一電容至第Y電容呈倍數升壓放大，以產生(Y+1)×(VDD-Vt)伏特之輸出電壓，使得輸入電壓於升壓放大時不會受到第一電晶體至第(X-Y-1)電晶體的作動，藉此使晶片能沿用原電路中第一電晶體至第(X-Y-1)電晶體之設計，不因產生不同之輸出電壓而改變內部之第一電晶體至第(X-Y-1)電晶體之配置，進而降低習知技術為產生不同輸出電壓而改變晶片內部電路設計之成本。
本發明之次要目的乃在於透過晶片之第一輸入端至第X輸入端皆分別依序電性連接至封裝基板之第一外接腳至第X外接腳，並於不使用之第一外接腳至第(X-Y-1)外接腳，即第一外接腳至第(X-Y-1)外接腳形成浮接(floating)狀態，即晶片與封裝基板間為固定之電路配置，進而透過與改變電路板之電路配置與第(X-Y)外接腳至第X外接腳配合產生有預定之輸出電壓，藉此使晶片及包覆於晶片外部之封裝基板僅需進行單一次之積體電路認證，即可應用於各式預設電子裝置內部之工作電路，而不需進行多次認證，並降低預設電子裝置之製造成本。
本發明之次要目的乃在於晶片之第(X-Y)輸入端電性連接至封裝基板之第一外接腳，而再由第一外接腳電性連接至電路板之輸入電壓，因此，封裝基板可配合電路板之電路設計來改變配線，以便電路板在不改變輸入電壓及各電容之線路配置的狀態下，即可產生預定之輸出 電壓，以配合各式預設電子裝置內部之工作電路，故此降低因改變電路板之線路配置所增加之製造成本。
1‧‧‧晶片
11‧‧‧時脈產生器
12‧‧‧第一時脈端
13‧‧‧第二時脈端
14‧‧‧電晶體組
15‧‧‧輸入端組
16‧‧‧輸出端
2‧‧‧封裝基板
21‧‧‧第一時脈接腳
22‧‧‧第二時脈接腳
23‧‧‧外接腳組
24‧‧‧輸出電源接腳
3‧‧‧電路板
31‧‧‧電容組
4‧‧‧工作電路
CK1‧‧‧第一時脈
CK2‧‧‧第二時脈
C1~CY‧‧‧電容
Cext‧‧‧穩壓電容
I1~IX‧‧‧輸入端
M1~MX‧‧‧電晶體
O1~OX‧‧‧外接腳
A1‧‧‧晶片
A11‧‧‧時脈產生器
A2‧‧‧封裝基板
A3‧‧‧電路板
A4‧‧‧工作電路
第一圖 係為本發明晶片之電路示意圖。
第二圖 係為本發明第一實施例之使用狀態圖。
第三圖 係為本發明第二實施例之使用狀態圖。
第四圖 係為本發明第一實施例之電路示意圖。
第五圖 係為本發明第二實施例之電路示意圖。
第六圖 係為本發明特殊狀態之電路示意圖。
第七圖 係為習用電荷幫浦之電路示意圖(一)。
第八圖 係為習用電荷幫浦之電路示意圖(二)。
以下述及之「第一」、「第二」、「第(X-1)」、「第X」、「第(Y-1)」及「第Y」等術語，其係用以區別所指之元件，例如電晶組14中之第一電晶體M1、第二電晶體M2、第(X-1)電晶體MX-1、第X電晶體MX及電容組31中之第(Y-1)電容CY-1、第Y電容CY等，而非用以限制本發明之範圍。
為達成上述目的及功效，本發明所採用之技術手段及其構造，茲繪圖就本發明之較佳實施例詳加說明其特徵與功能如下，俾利完全瞭解。
請參閱第一、二圖所示，係為本發明晶片之電路示意圖及 第一實施例之使用狀態圖，由圖中所示可清楚看出，本發明係包括晶片1及封裝基板2，其中：該晶片1設有時脈產生器11、第一時脈端12、第二時脈端13、電晶體組14、輸入端組15及一輸出端16。
前述晶片1之時脈產生器11為電性連接至第一時脈端12及第二時脈端13，並透過該時脈產生器11分別產生第一時脈CK1至第一時脈端12，以及與第一時脈CK1反相之第二時脈CK2至第二時脈端13，即第一時脈CK1於高電壓準位時，第二時脈CK2為低電壓準位，反之亦然，又第一時脈CK1及第二時脈CK2於高電壓準位時為VDD伏特，於低電壓準位時為零伏特。
前述電晶體組14包括有第一電晶體M1、第二電晶體M2、第三電晶體M3、第四電晶體M4、第五電晶體M5、第六電晶體M6、第七電晶體M7、第八電晶體M8及第九電晶體M9。
前述輸入端組15分別為第一輸入端I1、第二輸入端I2、第三輸入端I3、第四輸入端I4、第五輸入端I5、第六輸入端I6、第七輸入端I7、第八輸入端I8及第九輸入端I9。
前述晶片1於電晶體組14之複數電晶體M1~M9之汲極 各別電性連接至閘極，又於各電晶體M1~M9之汲極與閘極的連接處分別依序電性連接至各輸入端I1~I9，另於第一電晶體M1至第八電晶體M8之源極分別依序電性連接於第二電晶體M2至第九電晶體M9之汲極與閘極的連接處，再於第九電晶體M9之源極電性連接至輸出端16，且各電晶體M1~M9分別具有一臨界電壓Vt(threshold voltage)。
該封裝基板2設有第一時脈接腳21、第二時脈接腳22、外接腳組23及一輸出電源接腳24，其外接腳組23包括有第一外接腳O1、第二外接腳O2、第三外接腳O3、第四外接腳O4、第五外接腳O5、第六外接腳O6、第七外接腳O7、第八外接腳O8及第九外接腳O9。
請參閱第二圖所示，係為本發明第一實施例之使用狀態圖，由圖中所示可清楚看出，晶片1外部包覆有封裝基板2，而再將封裝基板2設置於電路板3，且電路板3設置於預設電子裝置內部(如平板電腦、筆記型電腦等)，其中，電路板3包括有VDD伏特之輸入電壓Vin、電容組31及一穩壓電容Cext，且電容組31包括有第一電容C1、第二電容C2、第三電容C3及第四電容C4。
在本發明之第一實施例中，晶片1之第一時脈端12及第二時脈端13分別電性連接至封裝基板2之第一時脈外接腳21及第二時脈外接腳22，又晶片1之複數輸入端I1~I9分別依序電性連接至封裝基板2之複數外接腳O1~O9，並於第一外接腳O1至第四外接腳O4形成浮接(floating)狀態，即不連接至任何元件；第五外接腳O5電性連接至電路板3之輸入電壓Vin；第六外接腳O6至第九外接腳O9分別依序電性連接至電路板3之第一電容C1至第四電容C4一端，且於第一電容C1至第四電容C4另端分別依序交錯電性連接至第一時脈外接腳21及第二時脈外接腳22，即奇數序列之複數電容C1及C3電性連接於第一時脈接腳21，而偶數序列之複數電容C2及C4電性連接於第二時脈接腳22，再於封裝基板2之輸出電源接腳24分別電性連接至預設電子裝置 內部之工作電路4及電路板3之穩壓電容Cext一端，而於穩壓電容Cext之另端接地。
第一電容C1於充電期間時，第一時脈CK1與第二時脈CK2分別為低電壓準位及高電壓準位，使得第六電晶體M6及第八電晶體M8呈截止狀態，而第五電晶體M5、第七電晶體M7及第九電晶體M9呈導通狀態，此時VDD伏特之輸入電壓Vin經過第五電晶體M5產生一臨界電壓Vt之電壓降，並於第一電容C1一端形成(VDD-Vt)伏特之電壓，而第一電容C1於另端為接收到零伏特之第一時脈CK1，藉此對第一電容C1充電至(VDD-Vt)伏特；在第一電容C1充電至(VDD-Vt)伏特後，於第一電容C1之升壓期間時，第一時脈CK1與第二時脈CK2分別為高電壓準位及低電壓準位，而使得第五電晶體M5、第七電晶體M7及第九電晶體M9呈截止狀態，而第六電晶體M6及第八電晶體M8呈導通狀態，此時第一電容C1於一端接收到VDD伏特之第一時脈CK1，且因第一電容C1已儲存有(VDD-Vt)伏特之電壓，使得第一電容C1另端為(2VDD-Vt)伏特之電壓，故第一電容C1另端(2VDD-Vt)伏特之電壓經過第六電晶體M6產生一臨界電壓Vt之電壓降，並於第二電容C2一端形成2×(VDD-Vt)伏特之電壓，而第二電容C2於另端為接收到零伏特之第二時脈CK2，藉此對第二電容C2充電至2×(VDD-Vt)伏特；則可依據上述方式得到第三電容C3及第四電容C4之電壓變化，即於第一電容C1、第二電容C2、第三電容C3及第四電容C4呈倍數上升之儲存電壓(VDD-Vt)伏特、2×(VDD-Vt)伏特、3×(V DD-Vt)伏特及4×(VDD-Vt)伏特，並於封裝基板2之輸出電源接腳24產生有5×(VDD-Vt)伏特之輸出電壓Vout，再經由穩壓電容Cext之穩壓後，輸出至預設電子裝置內部之工作電路4以供作動。
請參閱第三圖所示，係為本發明第二實施例之使用狀態圖，由圖中所示可清楚看出，在本發明之第二實施例中，晶片1之第一輸入端I1至第四輸入端I4亦可與封裝基板2之第一外接腳O1至第四外接腳O4間形成斷路狀態，並於晶片1之第五輸入端I5電性連接至封裝基板2之第一外接腳O1，而第一外接腳O1再電性連接至電路板3之輸入電壓Vin。
依據前述第一實施例及第二實施例可得知，本發明之晶片1及封裝基板2係可應用於電路板3上，以供電路板3內之電容組31呈現持續上升之電壓變化，藉此完成放大輸入電壓Vin，以供產生一輸出電壓Vout，且可透過晶片1內部之電晶體組14配合電路板3內之電容組31來產生不同大小之輸出電壓Vout。因此，當所需之預定輸出電壓為(VDD-Vt)的預定倍數(Y+1)時，即預定輸出電壓Vout為(Y+1)×(VDD-Vt)時，可藉由下方之實施方式來完成：請參閱第四圖所示，係為本發明第一實施例之電路示意圖，由圖中所示可清楚看出，晶片1之電晶體組14及輸入端組15可分別設有X個電晶體及X個輸入端，X為大於或等於三，並於各電晶體M1~MX之汲極與閘極的連接處分別依序電性連接至各輸入端I1~IX(即第一電晶體M1汲極與閘極的連接處電性連接至第一輸入端I1，第二電晶體M2汲極與閘極的連接電性連接至第二輸入端I2，以此類推至第X電晶體 MX汲極與閘極的連接電性連接至第X輸入端IX)，另於第一電晶體M1至第(X-1)電晶體MX-1之源極分別依序電性連接於第二電晶體M2至第X電晶體MX之汲極與閘極的連接處，再於第X電晶體MX之源極電性連接至輸出端16，並另於封裝基板2之外接腳組23亦設有X個外接腳(即第一外接腳O1、第二外接腳O2至第X外接腳OX)，而電路板3之電容組31可再設有Y個電容C(即第一電容C1、第二電容C2至第Y電容CY)，Y為小於X。
並於本發明實際應用時，晶片1之輸入端組15的第一輸入端I1至第X輸入端IX分別依序電性連接至封裝基板2之外接腳組23的第一外接腳O1至第X外接腳OX，並於第一外接腳O1至第(X-Y-1)外接腳OX-Y-1形成浮接(floating)狀態；第(X-Y)外接腳OX-Y電性連接至電路板3之輸入電壓Vin，又封裝基板2之第(X-Y+1)外接腳OX-Y+1至第X外接腳OX分別依序電性連接至電路板3之第一電容C1至第Y電容CY一端，且於第一電容C1至第Y電容CY另端分別依序交錯電性連接至第一時脈外接腳21及第二時脈外接腳22，即奇數序列之複數電容C1、C3等電性連接於第一時脈接腳21，而偶數序列之複數電容C2及C4等電性連接於第二時脈接腳22。
依據本發明之第一實施例可得知，電路板3之第一電容C1、第二電容C2至第Y電容CY之儲存電壓呈倍數上升之儲存電壓(VDD-Vt)伏特、2×(VDD-Vt)伏特至Y×(VDD-Vt)伏特，並於封裝基板2之輸出電源接腳24得到有(Y+1)×(VDD-Vt)伏特之輸出電壓Vout。
如第一實施例中，可透過九個電晶體(X=9)搭配4個電容(Y=4)來得到有5×(VDD-Vt)伏特之輸出電壓Vout(Y+1=5)，亦可透過可透過九個電晶體(X=9)搭配6個電容(Y=6)來得到有7×(VDD-Vt)伏特之輸出電壓Vout(Y+1=7)，藉此依工作電路4之需求來調整輸出電壓，即固定之晶片1電路設計可供產生任意之輸出電壓Vout。
又，請參閱第五圖所示，係為本發明第二實施例之電路示意圖，由圖中所示可清楚看出，依據本發明之第二實施例可得知，晶片1之第一輸入端I1至第(X-Y-1)輸入端IX-Y-1亦可與封裝基板2之第一外接腳O1至第(X-Y-1)外接腳OX-Y-1間形成斷路狀態，並於晶片1之第(X-Y)輸入端IX-Y電性連接至封裝基板2之第一外接腳O1，而第一外接腳O1再電性連接至電路板3之輸入電壓Vin。
在前述第一實施例中，晶片1之第一輸入端I1至第X輸入端IX分別依序電性連接至封裝基板2之第一外接腳O1至第X外接腳OX，並於第一外接腳O1至第(X-Y-1)外接腳OX-Y-1形成浮接(floating)狀態；而在第二實施例中，晶片1之第一輸入端I1至第(X-Y-1)輸入端IX-Y-1亦可與封裝基板2之第一外接腳O1至第(X-Y-1)外接腳OX-Y-1間形成斷路狀態，並於晶片1之第(X-Y)輸入端IX-Y電性連接至封裝基板2之第一外接腳O1，但在本發明實際應用時，可依據工作電路4之工作電壓，來將晶片1之第(X-Y)輸入端IX-Y與封裝基板2之第一外接腳O1至第(X-Y)外接腳OX-Y中之任一外接腳電性連接，而再由封裝基板2中任一與晶片1之第(X- Y)輸入端IX-Y電性連接的外接腳電性連接於電路板3之輸入電壓Vin，舉例來說，若將晶片1之第(X-Y)輸入端IX-Y與封裝基板2之第(X-Y-1)外接腳OX-Y-1電性連接，再將第(X-Y-1)外接腳OX-Y-1與電路板3之輸入電壓Vin電性連接，此時輸出電壓Vout則會再多一個臨界電壓Vt之電壓降，即(Y+1)×VDD-Y×Vt伏特，藉此使電路板3之電容組31內之各電容C1~CY充電時經過多個電晶體臨界電壓Vt之電壓降來調整至工作電路4所需之工作電壓。
又，請參閱第六圖，係為本發明特殊狀態之電路示意圖，由圖中可清楚看出，當電路板3之電容組31僅設有一第一電容C1時，封裝基板2之第一時脈接腳21亦可電性連接至第一電容C1一端，而第一電容C1另端再電性連接至第X外接腳OX，且第一外接腳O1至第(X-1)外接腳OX-1分別依序電性連接於第一輸入端I1至第(X-1)輸入端IX-1，並於第(X-1)外接腳OX-1電性連接於輸入電壓Vin，進而於第一時脈CK1為低電壓準位時，使得第X電晶體MX呈截止狀態，第(X-1)電晶體MX-1呈導通狀態，此時VDD伏特之輸入電壓Vin經過第(X-1)電晶體MX-1產生一臨界電壓Vt之電壓降，並於第一電容C1一端形成(VDD-Vt)伏特之電壓，而第一電容C1於另端為接收到零伏特之第一時脈CK1，藉此對第一電容C1充電至(VDD-Vt)伏特；進而在第一電容C1充電至(VDD-Vt)伏特後，於第一電容C1之升壓期間時，第一時脈CK1為高電壓準位，使得第(X-1)電晶體MX-1呈截止狀態，而第X電晶體MX呈導通狀態，此時第一電容C1於一端接收到VDD伏特之第一時脈CK1，且因第一電容C1已儲存有(VDD-Vt )伏特之電壓，使得第一電容C1另端為(2VDD-Vt)伏特之電壓，以供第一電容C1另端(2VDD-Vt)之電壓經過第X電晶體MX產生一臨界電壓Vt之電壓降，藉此產生有2×(VDD-Vt)伏特之輸出電壓Vout，再經由穩壓電容Cext之穩壓後，輸出至預設電子裝置內部之工作電路4以供作動。
又，依據本發明之第二實施例可得知，前述晶片1之第一輸入端I1至第(X-2)輸入端IX-2亦可與封裝基板2之第一外接腳O1至第(X-2)外接腳OX-2間形成斷路狀態，並於晶片1之第(X-1)輸入端IX-1電性連接至封裝基板2之第一外接腳O1，而第一外接腳O1再電性連接至電路板3之輸入電壓Vin。故，可進一步得知，封裝基板2之第一外接腳O1至第(X-1)外接腳OX-1中其中一外接腳電性連接至晶片1之第(X-1)輸入端IX-1及電路板3之輸入電壓Vin。
綜上所述，晶片1之第(X-Y)輸入端IX-Y電性連接至封裝基板2之第(X-Y)外接腳OX-Y，而再由第(X-Y)外接腳OX-Y電性連接至電路板3上之輸入電壓Vin；或是由晶片1之第(X-Y)輸入端IX-Y電性連接至封裝基板2之第一外接腳O1，而再由第一外接腳O1電性連接至電路板3上之輸入電壓Vin，故可進一步得知，該封裝基板2之第一外接腳O1至第(X-Y)外接腳OX-Y內其中一外接腳之一端係電性連接至晶片1之第(X-Y)輸入端IX-Y，而該外接腳之另端係電性連接至電路板3之輸入電壓Vin，且封裝基板2之第(X-Y+1)外接腳OX-Y+1至第X外接腳OX則分別依序電性連接第一電容C1至第Y電容CY。因此，輸入電壓Vin可經由第(X-Y)電晶體MX-Y至第 X電晶體MX的導通及截止，並於第一電容C1至第Y電容CY呈倍數升壓放大，以產生(Y+1)×(VDD-Vt)伏特之輸出電壓Vout，故輸入電壓Vin於各電容C1~CY升壓放大時，不會受到第一電晶體M1至第(X-Y-1)電晶體MX-Y-1的作動，使得晶片1能沿用原電路中第一電晶體M1至第(X-Y-1)電晶體MX-Y-1之設計，不因產生不同之輸出電壓Vout而改變內部之第一電晶體M1至第(X-Y-1)電晶體MX-Y-1之配置，藉此降低習知技術為產生不同輸出電壓Vout而改變晶片1內部電路設計之成本。
在本發明第一實施例中，晶片1與封裝基板2間為固定之電路配置，即第一輸入端I1至第X輸入端IX皆分別依序電性連接至第一外接腳O1至第X外接腳OX，並於不使用之第一外接腳O1至第(X-Y-1)外接腳OX-Y-1形成浮接(floating)狀態，進而透過與改變電路板3之電路配置與第(X-Y)外接腳OX-Y至第X外接腳OX配合產生有預定之輸出電壓Vout，故第一實施例不僅不需要改變晶片1來產生預定之輸出電壓Vout，且封裝基板2之線路配置亦未改變，以供晶片1及包覆於晶片1外部之封裝基板2僅需進行單一次之積體電路認證，即可應用於各式預設電子裝置內部之工作電路4，而不需進行多次認證，並降低預設電子裝置之製造成本。
在本發明第二實施例中，晶片1內部之電路亦為固定設計，並透過晶片1之第(X-Y)輸入端IX-Y電性連接至封裝基板2之第一外接腳O1，而再由第一外接腳O1電性連接至電路板3之輸入電壓Vin，因此，封裝基板2可配合電路板3之電路設計來改變配線，以便電路板 3在不改變輸入電壓Vin及各電容C1~CY之線路配置的狀態下，即可產生預定之輸出電壓Vout，以配合各式預設電子裝置內部之工作電路4，故此降低因改變電路板3之線路配置所增加之製造成本。
是以，以上所述僅為本發明之較佳實施例而已，非因此侷限本發明之專利範圍，本發明為主要針對利用配線改變輸出電壓之電荷幫浦，其包括有晶片1及封裝基板2，並透過封裝基板2之第一外接腳O1至第(X-Y)外接腳OX-Y內其中一外接腳之一端係電性連接至晶片1之第(X-Y)輸入端IX-Y，而該外接腳之另端係電性連接至電路板3之輸入電壓Vin，使得輸入電壓Vin於各電容C1~CY升壓放大時，不會受到第一電晶體M1至第(X-Y-1)電晶體MX-Y-1的作動，以供晶片1能沿用原電路中第一電晶體M1至第(X-Y-1)電晶體MX-Y-1之設計，不因產生不同之輸出電壓Vout而改變內部之第一電晶體M1至第(X-Y-1)電晶體MX-Y-1之配置，藉此降低習知技術為產生不同輸出電壓Vout而改變晶片1內部電路設計之成本，故舉凡可達成前述效果之結構、裝置皆應受本發明所涵蓋，此種簡易修飾及等效結構變化，均應同理包括於本發明之專利範圍內，合予陳明。
綜上所述，本發明上述利用配線改變輸出電壓之電荷幫浦於使用時，為確實能達到其功效及目的，故本發明誠為一實用性優異之創作，為符合發明專利之申請要件，爰依法提出申請，盼 審委早日賜准本案，以保障發明人之辛苦創作，倘若 鈞局審委有任何稽疑，請不吝來函指示，發明人定當竭力配合，實感德便。
1‧‧‧晶片
11‧‧‧時脈產生器
12‧‧‧第一時脈端
13‧‧‧第二時脈端
14‧‧‧電晶體組
15‧‧‧輸入端組
16‧‧‧輸出端
2‧‧‧封裝基板
21‧‧‧第一時脈接腳
22‧‧‧第二時脈接腳
23‧‧‧外接腳組
24‧‧‧輸出電源接腳
3‧‧‧電路板
31‧‧‧電容組
4‧‧‧工作電路
CK1‧‧‧第一時脈
CK2‧‧‧第二時脈
C1~C4‧‧‧電容
Cext‧‧‧穩壓電容
I1~I9‧‧‧輸入端
M1~M9‧‧‧電晶體
O1~O9‧‧‧外接腳

Claims (8)

  1. 一種利用配線改變輸出電壓之電荷幫浦，係包括晶片及晶片外部之封裝基板，且封裝基板為設置於電路板上，該電路板包括輸入電壓、電容組及一穩壓電容，且電容組依序設有Y個電容，使得電路板內之Y個電容儲存電壓呈持續上升之電壓變化，藉此放大輸入電壓，以供產生輸出電壓，其中：該晶片係包括：一時脈產生器，用以產生第一時脈，以及與第一時脈反相之第二時脈；一第一時脈端，電性連接至時脈產生器，用以接收第一時脈；一第二時脈端，電性連接至時脈產生器，用以接收第二時脈；電晶體組，依序設有X個電晶體，X為大於或等於三，且大於Y，並於各別於各電晶體之汲極電性連接至閘極，又第一電晶體至第(X-1)電晶體之源極分別依序電性連接於第二電晶體至第X電晶體之汲極與閘極的連接處；輸入端組，依序設有X個輸入端，分別依序電性連接至各電晶體汲極與閘極之連接處；一輸出端，電性連接至第X電晶體之源極；該封裝基板係包括：一第一時脈接腳，電性連接至第一時脈端，且第一時脈接腳分別電性連接至奇數序列之複數電容一端；一第二時脈接腳，電性連接至第二時脈端，且第二時脈接腳分別電性 連接至偶數序列之複數電容一端；外接腳組，依序設有X個外接腳，且第一外接腳至第(X-Y)外接腳中其中一外接腳電性連接至第(X-Y)輸入端及輸入電壓，又第(X-Y+1)外接腳至第X外接腳分別依序電性連接第一電容至第Y電容另端；一輸出電源接腳，電性連接至輸出端，且輸出電源接腳再電性連接至穩壓電容另端。
  2. 如申請專利範圍第1項所述之利用配線改變輸出電壓之電荷幫浦，其中該晶片之第(X-Y)輸入端電性連接至封裝基板之第(X-Y)外接腳。
  3. 如申請專利範圍第1項所述之利用配線改變輸出電壓之電荷幫浦，其中該晶片之第(X-Y)輸入端電性連接至封裝基板之第一外接腳。
  4. 如申請專利範圍第1項所述之利用配線改變輸出電壓之電荷幫浦，其中該晶片之第一輸入端至第(X-Y)輸入端分別依序電性連接至封裝基板之第一外接腳至第(X-Y)外接腳，並於封裝基板之第一外接腳至第(X-Y-1)外接腳形成浮接狀態。
  5. 一種利用配線改變輸出電壓之電荷幫浦，係包括晶片及晶片外部之封裝基板，且封裝基板為設置於電路板上，該電路板包括輸入電壓、電容組及一端接地之穩壓電容，且電容組設有第一電容，使得電路板內之第一電容儲存電壓呈上升之電壓變化，藉此放大輸入電壓，以供產生輸出電壓，其中：該晶片係包括： 一時脈產生器，用以產生第一時脈；一第一時脈端，電性連接至時脈產生器，用以接收第一時脈；電晶體組，依序設有X個電晶體，X為大於或等於三，且大於Y，並於各別於各電晶體之汲極電性連接至閘極，又第一電晶體至第(X-1)電晶體之源極分別依序電性連接於第二電晶體至第X電晶體之汲極與閘極的連接處；輸入端組，依序設有X個輸入端，分別依序電性連接至各電晶體汲極與閘極之連接處；一輸出端，電性連接至第X電晶體之源極；該封裝基板係包括：一第一時脈接腳，電性連接至第一時脈端，且第一時脈接腳再電性連接至第一電容一端；外接腳組，依序設有X個外接腳，且第一外接腳至第(X-1)外接腳中其中一外接腳電性連接至第(X-1)輸入端及輸入電壓，又第X外接腳電性連接至第一電容另端；一輸出電源接腳，電性連接至輸出端，且輸出電源接腳再電性連接至穩壓電容另端。
  6. 如申請專利範圍第1項所述之利用配線改變輸出電壓之電荷幫浦，其中該晶片之第(X-1)輸入端電性連接至封裝基板之第(X-1)外接腳。
  7. 如申請專利範圍第1項所述之利用配線改變輸出電壓之電荷幫浦，其中該晶片之第(X-1)輸入端電性連接至封裝基板之第一外接腳。
  8. 如申請專利範圍第1項所述之利用配線改變輸出電壓之電荷幫浦，其中該晶片之第一輸入端至第(X-1)輸入端分別依序電性連接至封裝基板之第一外接腳至第(X-1)外接腳，並於封裝基板之第一外接腳至第(X-2)外接腳形成浮接狀態。
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