CN107645294B - 一种交流/直流耦合电路 - Google Patents

Abstract

本发明提供一种交流/直流耦合电路，包括：差分输入耦合控制电路，配置为接收对差分输入信号，并基于所述交流/直流耦合电路处于交流耦合模式或直流耦合模式输出相应的交流或直流耦合信号；共模产生电路，耦连至所述差分输入耦合控制电路，配置为产生共模电压，并将所述共模电压提供给所述差分输入耦合控制电路；升压电路，耦连至所述差分输入耦合控制电路和所述共模产生电路，配置为提供基于所述共模电压的附加电压给所述差分输入耦合控制电路，以使能所述交流/直流耦合电路进入所述交流耦合模式。本发明的交流/直流耦合电路，充分利用已有的电压和工作时钟实现提高控制开关的栅极电压，不需要引入额外的电压或器件和额外的时钟。

Description

一种交流/直流耦合电路

技术领域

本发明涉及半导体技术领域，具体而言涉及一种交流/直流耦合电路。

背景技术

在交直流耦合(ADC)的设计中，为了减轻单板的设计复杂度，常常把某些电路直接集成到芯片内部。直流耦合和交流耦合两种输入是ADC的常见应用，其控制通常会集成到ADC的内部。在28nm等先进工艺下，采用纯内核(core)电压(如28HK，采用0.9V core电压)进行ADC设计，一方面可以减小对多电源供电的要求，同时采用纯内核设备(core device)设计可以提升电路的速度。但上述设计存在一定问题，在纯core电压供电的电路设计中，由于core电压过低，会导致ADC的控制开关不能正常工作。

目前，上述问题的解决办法通常有三种：第一，不对耦合电路进行控制，这种方法导致在输入端一直存在一定的加载(loading)电流，会增加耦合电路的功耗；第二，引入一组电压更高的电源对耦合开关进行供电，这种方法需要增加一组电源，对系统设计要求更高，会增加制作成本；第三，将控制电路设计在单板上，这种方法会增加单板的设计复制度。由此可见，目前的解决办法都存在一定的问题。

因此，有必要提出一种新的交流/直流耦合电路，以解决现有的技术问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明提供一种交流/直流耦合电路，包括：

差分输入耦合控制电路，配置为接收对差分输入信号，并基于所述交流/直流耦合电路处于交流耦合模式或直流耦合模式输出相应的交流或直流耦合信号；

共模产生电路，耦连至所述差分输入耦合控制电路，配置为产生共模电压，并将所述共模电压提供给所述差分输入耦合控制电路；

升压电路，耦连至所述差分输入耦合控制电路和所述共模产生电路，配置为提供基于所述共模电压的附加电压给所述差分输入耦合控制电路，以使能所述交流/直流耦合电路进入所述交流耦合模式。

示例地，所述升压电路包括第一信号输入端、第二信号输入端、第三信号输入端、第四信号输入端、第五信号输入端和信号输出端，其中：

第一信号输入端用于输入时钟信号，

第二信号输入端用于输入控制信号，

第三信号输入端与所述共模产生电路的输出端相连接，用于输入所述共模电压，

第四信号输入端连接所述供应电压，用于输入所述供应电压，

第五信号输入端连接所述地电压，用于输入所述地电压，

信号输出端连接所述差分输入耦合控制电路，用于提供基于所述共模电压的附加电压给所述差分输入耦合控制电路。

示例地，所述升压电路包括第一升压开关、第二升压开关、第三升压开关、第四升压开关、第五升压开关、第一电容和第二电容，其中：

所述第四升压开关的一端连接所述第四信号输入端，所述第三升压开关的一端连接所述第五信号输入端，所述第三升压开关的另一端与所述第四升压开关的另一端连接于第一节点，所述第一升压开关的一端连接所述第三信号输入端，另一端与所述第一电容的一端连接于第二节点，所述第一电容的另一端连接所述第一节点，所述第五升压开关和所述第二电容并联连接于第三节点和第四节点之间，所述第三节点连接所述信号输出端，所述第四节点连接地电压，所述第二升压开关连接于所述第二节点和所述第三节点之间。

示例地，所述第一升压开关和所述第三升压开关由第一子时钟信号控制通断，所述第二升压开关和所述第四升压开关由第二子时钟信号控制通断，所第五升压开关由所述控制信号控制通断，其中，

所述第一子时钟信号和所述第二子时钟信号是由所述时钟信号产生的一对相位相反、且受所述控制信号控制的时钟信号。

进一步，当所述控制信号为高电平，且所述第一、第二子时钟信号为低电平时，所述交、直流耦合控制电路进入所述直流耦合模式；

当所述控制信号为低电平，且所述第一、第二子时钟信号为高电平时，所述交、直流耦合控制电路进入所述交流耦合模式。

进一步，所述共模产生电路包括第一电阻、第二电阻和至少一个开关，其中所述开关配置为控制所述共模产生电路的通断，从而控制是否输出所述共模电压。

示例地，所述共模产生电路包括第一开关、第一电阻、第二电阻和第二开关，其中：

所述第一开关、第一电阻、第二电阻、第二开关顺序串联连接，并且所述第一开关的一端连接供应电压，所述第二开关的一端连接地电压，

所述第一电阻和所述第二电阻的第一连接节点与所述第三控制开关和所述第四控制开关的第二连接节点相连接，连接节点处的电压即为共模电压。

示例地，所述第一开关用第一PMOS管实现，所述第二开关用第一NMOS管实现，并且其中：

所述第一PMOS管的源极连接所述供应电压，漏极连接所述第一电阻，栅极连接第一栅极电压，

所述第一NMOS管的漏极连接所述第二电阻，源极连接所述地电压，栅极连接第二栅极电压。

示例地，所述差分输入耦合控制电路包括第一控制电路、第二控制电路、第一耦合电路和第二耦合电路，其中：

所述第一控制电路包括并联连接组成第一并联回路的第三电容和第一控制开关，其中所述第一并联回路的一端连接第一总输入端，所述第一总输入端用于输入第一输入信号，所述第一并联回路的另一端连接所述第一耦合电路；

所述第二控制电路包括并联连接组成第二并联回路的第四电容和第二控制开关，其中所述第二并联回路的一端连接第二总输入端，所述第二总输入端用于输入第二输入信号，所述第二并联回路的另一端连接第二耦合电路；

所述第一耦合电路耦连至所述第一控制电路，配置为将所述共模电压提供给所述第一控制电路，其包括串联连接的第三电阻和第一耦合开关；

所述第二耦合电路耦连至所述第二控制电路，配置为将所述共模电压提供给所述第二控制电路，其包括串联连接的第四电阻和第二耦合开关；

其中所述第一耦合开关和所述第二耦合开关连接于第五节点。

进一步，所述第一输入信号和所述第二输入信号为一对差分输入信号。

示例地，所述第一耦合开关和所述第二耦合开关均用PMOS管或NMOS管实现。

示例地，所述第一耦合开关用第二PMOS管实现，所述第二耦合开关用第三PMOS管实现，并且其中：

所述第二PMOS管的漏极连接所述第三电阻，源极连接所述第三PMOS管的源极，所述第三PMOS管的漏极连接所述第四电阻，

所述第一电阻和所述第二电阻的连接节点与所述第二PMOS管的源极和所述第三PMOS管的源极的连接节点相连接，连接节点处的电压即为所述共模电压。

示例地，所述共模产生电路和所述升压电路采用片上的方式实现。

综上所述，本发明的交流/直流耦合电路，充分利用已有的电压实现提高控制开关的栅极电压，不需要引入额外的电压或器件，并且直接利用控制电路的工作时钟，不需要引入额外的时钟，所以本发明的设计适用于28nmHK工艺及更先进工艺下，可以为低压ADC设计提供AC/DC耦合控制方法。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出了现有的交流/直流耦合电路的整体结构图；

图2示出了根据本发明的交流/直流耦合电路的整体结构框图；

图3示出了根据本发明的实施例的交流/直流耦合电路的电路图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的结构以及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

首先，结合附图1来介绍目前的交流/直流耦合(ADC)电路的结构。

如图1所示，目前的ADC耦合电路主要包括差分输入耦合控制电路100和共模产生电路200。

其中，所述差分输入耦合控制电路100包括第一耦合控制电路110和第二耦合控制电路120。

其中，第一耦合控制电路110包括电容C1、开关S5、电阻R3和开关S3，其中电容C1和开关S5并联连接，组成并联回路1，所述并联回路1的一端与信号输入端1连接，其中信号输入端1用于接收输入信号1(图1中示出为VIP)，另一端连接电阻R3和开关S3。

第二耦合控制电路120包括电容C2、开关S6、电阻R4和开关S4，其中电容C2和开关S6并联连接，组成并联回路2，所述并联回路2的一端与信号输入端2连接，其中信号输入端2用于接收输入信号2(图1中示出为VIN)，另一端连接电阻R4和开关S4。

所述共模产生电路200包括开关S1、电阻R1、电阻R2、开关S2，其中开关S1的一端连接供应电压(图1中示出为VDD)，另一端连接电阻R1的一端，电阻R1的另一端连接电阻R2的一端，电阻R2的另一端连接开关S2的一端，开关S2的另一端连接地电压(图1中示出为VSS)。

其中，电阻R1与电阻R2的连接节点2与开关S3和开关S4的连接节点1相连接，连接节点处的电压即为共模电压VCOM。

示例地，开关S1和开关S2可分别用PMOS管和NMOS管实现，开关S3和开关S4可用PMOS管或NMOS管实现。

其中，并联回路1和电阻R3的连接节点连接输出端1，用于输出耦合信号1(图中示出为OUTP)，并联回路2和电阻R4的连接节点连接输出端2，用于输出耦合信号2(图中示出为OUTN)。

由于电容C1、C2的电容值较大，所以其通常在印刷电路板(PCB)上实现。为了减轻单板的设计复杂度，电阻R1、R2、R3和R4采用片上(on chip)的方式实现。

下面将结合图1介绍ADC电路的工作原理。

当采用直流耦合(DC)的方式时，开关S1、S2、S3和S4关断，开关S5和S6导通，电容C1和电容C2被短路，输出端1和输出端2输出差分直流耦合信号。

当采用交流耦合(AC)的方式时，开关S1、S2、S3和S4导通，开关S5和S6关断，电容C1和电容C2分别起到“隔直流、通交流”的作用，VCOM＝0.5*VDD，电阻R3和电阻R4起到限制电流大小的作用，输出端1和输出端2输出差分交流耦合信号。

上述交流/直流耦合电路，在28nmHK工艺下，由于VCOM的值小于PMOS管和NMOS管的阈值电压，因此，在单电源实现方案中，无论采用PMOS管或NMOS管作为S3、S4，都无法实现对VCOM的正常控制。

对于上述问题，目前主要有两种解决办法：

第一，将图1中的开关S3和开关S4去掉。去掉S3、S4后，虽然耦合电路的功能仍正常，但在直流耦合模式下，会在输入端1和输入端2引入固定的负载，有电流从电阻R3和电阻R4流过，会增加控制电路的功耗。

第二，继续使用开关S3、S4，但是为了使开关S3、S4正常导通，需要引入额外的电源为开关S3、S4进行供电，以引入更高的电源电压来产生控制信号，这种方法由于引入了新的电源域(powerdomain)，要占用额外面积且增加成本。所以，两种方法都不能很好地解决上述问题。

为此，本发明公开了一种新的交流/直流耦合电路。下面将结合具体实施例和附图详细描述本发明。

如图2所示是本发明的交流/直流耦合电路，主要包括差分输入耦合控制电路300、共模产生电路400和栅极升压电路500。

其中，与图1类似地，所述差分输入耦合控制电路300包括第一控制电路310、第二控制电路320、第一耦合电路330和第二耦合电路340，用于接收对差分输入信号，并基于所述交流/直流耦合电路处于交流耦合模式或直流耦合模式输出相应的交流或直流耦合信号。

其中，第一控制电路310包括电容C1和开关S5，其中电容C1和开关S5并联连接，组成第一并联回路，所述第一并联回路的一端与信号输入端1连接，其中信号输入端1用于接收输入信号1(图2中示出为VIP)。

第二控制电路320包括电容C2和开关S6，其中电容C2和开关S6并联连接，组成第二并联回路，所述第二并联回路的一端与信号输入端2连接，其中信号输入端2用于接收输入信号2(图2中示出为VIN)。

第一耦合电路330包括电阻R3和开关S3，电阻R3和开关S3串联连接，其中电阻R3的一端与第一并联回路连接于节点1。

第二耦合电路340包括电阻R4和开关S4，电阻R4和开关S4串联连接，其中电阻R4的一端与第一并联回路连接与节点2。

其中，输入信号1和输入信号2为一对差分输入信号。

其中，信号输出端1从节点1接出，用于输出耦合信号1(图2中示出为OUTP)，信号输出端2从节点2接出，用于输出耦合信号2(图2中示出为OUTN)。

进一步地，在交流耦合模式下，VIN/VIP为交流信号；在直流耦合模式下，VIN/VIP可以为直流信号或者交流信号。

示例地，开关S3和开关S4均可用PMOS管或NMOS管实现。

示例地，开关S3用PMOS管403实现，开关S4用PMOS管404实现。其中，PMOS管403的漏极连接电阻R3，源极连接PMOS管404的源极，PMOS管404的漏极连接电阻R4。

所述共模产生电路400耦连至差分输入耦合控制电路300，包括电阻R1、电阻R2、开关S1和/或开关S2，用于产生共模电压，并将所述共模电压提供给差分输入耦合控制电路300。

下面以共模产生电路400包括电阻R1、电阻R2、开关S1和开关S2为例介绍共模产生电路400的示例性结构。

示例地，开关S1、电阻R1、电阻R2、开关S2顺序串联连接，并且开关S1的一端连接供应电压(图2中示出为VDD)，开关S2的一端连接地电压(图2中示出为VSS)。具体地，开关S1的一端连接供应电压(图2中示出为VDD)，另一端连接电阻R1的一端，电阻R1的另一端与电阻R2的一端连接于节点4，电阻R2的另一端连接开关S2的一端，开关S2的另一端连接地电压(图2中示出为VSS)。

其中，电阻R1和电阻R 2连接的节点4与开关S3和开关S4连接的节点3相连接，连接节点处的电压即为共模电压VCOM。

示例地，开关S1和开关S2可分别用PMOS管和NMOS管实现。

示例地，如图2所示，开关S1用PMOS管401实现，开关S2用NMOS管402实现。其中，PMOS管401的源极连接供应电压，漏极连接电阻R1，栅极连接第一栅极电压(图2中示出为VCMP)；NMOS管402的漏极连接电阻R2，源极连接地电压，栅极连接第二栅极电压(图2中示出为VCMN)。

其中，电阻R1和电阻R2连接的节点4与PMOS管403的源极和PMOS管404的源极连接的节点3相连接，连接节点处的电压即为共模电压VCOM。

所述升压电路500耦连至差分输入耦合控制电路300和共模产生电路400，包括信号输入端3、信号输入端4、信号输入端5、信号输入端6、信号输入端7和信号输出端3，用于为开关S3和开关S4提供附加电压，以在交流耦合模式下与共模电压VCOM共同作用，使能开关S3和开关S4导通。

其中，信号输入端3用于输入时钟信号(图2中示出为CLK)，示例地，所述时钟信号可以为交流/直流耦合电路的时钟信号；信号输入端4用于输入控制信号(图2中示出为ACDC_CTRL)，信号输入端5与节点3或节点4相连接，用于输入共模电压VCOM；信号输入端6与供应电压相连接，用于输入供应电压VDD；信号输入端7与地电压相连接，用于输入地电压VSS；信号输出端3连接PMOS管403的栅极和PMOS管404的栅极，用于向PMOS管403的栅极和PMOS管404的栅极输出电压信号(图2中示出为VOUT)。

图3示出了所述升压电路500的具体实现电路。如图3所示，所述升压电路500包括开关K0、开关K1、开关K2、开关K3、开关K4、电容C3和电容C4。具体地，开关K3的一端连接信号输入端4，开关K2的一端连接信号输入端5，开关K2的另一端与开关K3的另一端相连接，连接节点为节点5。开关K0的一端连接信号输入端3，另一端连接电容C3的一端，连接节点为节点6，电容C3的另一端连接节点5。开关K4和电容C4并联于节点7和节点8之间，节点7连接信号输出端3，节点4连接地电压(图3中示出为GRD)。节点6和节点7之间连接有开关K1。

其中，开关K0和K2用第一子时钟信号CLK1控制通断，开关K1、K3用第二子时钟信号CLK2控制通断，开关K4用控制信号ACDC_CTRL控制通断。其中，第一子时钟信号CLK1和第二子时钟信号CLK2是由时钟信号CLK产生的一对相位相反、且受控制信号ACDC_CTRL控制的时钟信号。

下面结合图3介绍所述升压电路500的工作原理如下：

当控制信号ACDC_CTRL为高电平，第一子时钟信号CLK1和第二子时钟信号CLK2为低电平时，开关K0、K1、K2和K3关断，开关K4导通，输出电压VOUT为低电平，此时PMOS管403和PMOS管404均关断，进入直流耦合模式。

当控制信号ACDC_CTRL为低电平，开关K0、K1、K2和K3导通，开关K4关断，第一子时钟信号CLK1和第二子时钟信号CLK2为高电平，输出一对反相时钟信号，此时升压电路500正常工作，输出电压VOUT＝VDD+VCOM，相比VCOM电压值升高了VDD，可以使PMOS管403和PMOS管404正常导通，进入交流耦合模式。

由于电容C1、C2的电容值较大，所以其通常在印刷电路板(PCB)上实现。为了减轻单板的设计复杂度，电阻R1、R2、R3和R4采用片上(on chip)的方式实现。

本发明的交流/直流耦合电路中，设计了升压电路，充分利用控制电路中已有的电路模块来提高施加在控制开关的栅极电压，与目前的设计相比，具有如下优点：

1)本发明的设计充分利用已有的电压实现提高控制开关的栅极电压，不需要引入额外的电压或器件。

2)本发明的设计直接利用耦合电路的工作时钟，不需要引入额外的时钟。

3)本发明的设计适用于28nmHK工艺及更先进工艺下，可以为低压ADC设计提供AC/DC耦合控制方法。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (12)

1.一种交流/直流耦合电路，其特征在于，包括：

差分输入耦合控制电路，配置为接收差分输入信号，并基于所述交流/直流耦合电路处于交流耦合模式或直流耦合模式输出相应的交流或直流耦合信号；

共模产生电路，耦连至所述差分输入耦合控制电路，配置为产生共模电压，并将所述共模电压提供给所述差分输入耦合控制电路；

升压电路，耦连至所述差分输入耦合控制电路和所述共模产生电路，配置为提供基于所述共模电压的附加电压给所述差分输入耦合控制电路，以使能所述交流/直流耦合电路进入所述交流耦合模式。

2.如权利要求1所述的交流/直流耦合电路，其特征在于，所述升压电路包括第一信号输入端、第二信号输入端、第三信号输入端、第四信号输入端、第五信号输入端和信号输出端，其中：

第一信号输入端用于输入时钟信号，

第二信号输入端用于输入控制信号，

第三信号输入端与所述共模产生电路的输出端相连接，用于输入所述共模电压，

第四信号输入端连接供应电压，用于输入所述供应电压，

第五信号输入端连接地电压，用于输入所述地电压，

信号输出端连接所述差分输入耦合控制电路，用于提供基于所述共模电压的附加电压给所述差分输入耦合控制电路。

3.如权利要求2所述的交流/直流耦合电路，其特征在于，所述升压电路包括第一升压开关、第二升压开关、第三升压开关、第四升压开关、第五升压开关、第一电容和第二电容，其中：

所述第四升压开关的一端连接所述第四信号输入端，所述第三升压开关的一端连接所述第五信号输入端，所述第三升压开关的另一端与所述第四升压开关的另一端连接于第一节点，所述第一升压开关的一端连接所述第三信号输入端，另一端与所述第一电容的一端连接于第二节点，所述第一电容的另一端连接所述第一节点，所述第五升压开关和所述第二电容并联连接于第三节点和第四节点之间，所述第三节点连接所述信号输出端，所述第四节点连接地电压，所述第二升压开关连接于所述第二节点和所述第三节点之间。

4.如权利要求3所述的交流/直流耦合电路，其特征在于，所述第一升压开关和所述第三升压开关由第一子时钟信号控制通断，所述第二升压开关和所述第四升压开关由第二子时钟信号控制通断，所第五升压开关由所述控制信号控制通断，其中，

所述第一子时钟信号和所述第二子时钟信号是由所述时钟信号产生的一对相位相反、且受所述控制信号控制的时钟信号。

5.如权利要求1所述的交流/直流耦合电路，其特征在于，所述共模产生电路包括第一电阻、第二电阻和至少一个开关，其中所述开关配置为控制所述共模产生电路的通断，从而控制是否输出所述共模电压。

6.如权利要求5所述的交流/直流耦合电路，其特征在于，所述共模产生电路包括第一开关、第一电阻、第二电阻和第二开关，其中：

所述第一开关、第一电阻、第二电阻、第二开关顺序串联连接，并且所述第一开关的一端连接供应电压，所述第二开关的一端连接地电压，

所述第一电阻和所述第二电阻的第一连接节点与第一耦合开关和第二耦合开关的第二连接节点相连接，连接节点处的电压即为共模电压。

7.如权利要求6所述的交流/直流耦合电路，其特征在于，所述第一开关用第一PMOS管实现，所述第二开关用第一NMOS管实现，并且其中：

所述第一PMOS管的源极连接所述供应电压，漏极连接所述第一电阻，栅极连接第一栅极电压，

所述第一NMOS管的漏极连接所述第二电阻，源极连接所述地电压，栅极连接第二栅极电压。

8.如权利要求7所述的交流/直流耦合电路，其特征在于，所述差分输入耦合控制电路包括第一控制电路、第二控制电路、第一耦合电路和第二耦合电路，其中：

所述第一控制电路包括并联连接组成第一并联回路的第三电容和第一控制开关，其中所述第一并联回路的一端连接第一总输入端，所述第一总输入端用于输入第一输入信号，所述第一并联回路的另一端连接所述第一耦合电路；

所述第二控制电路包括并联连接组成第二并联回路的第四电容和第二控制开关，其中所述第二并联回路的一端连接第二总输入端，所述第二总输入端用于输入第二输入信号，所述第二并联回路的另一端连接第二耦合电路；

所述第一耦合电路耦连至所述第一控制电路，配置为将所述共模电压提供给所述第一控制电路，其包括串联连接的第三电阻和第一耦合开关；

所述第二耦合电路耦连至所述第二控制电路，配置为将所述共模电压提供给所述第二控制电路，其包括串联连接的第四电阻和第二耦合开关；

其中所述第一耦合开关和所述第二耦合开关连接于第五节点。

9.如权利要求8所述的交流/直流耦合电路，其特征在于，所述第一输入信号和所述第二输入信号为一对差分输入信号。

10.如权利要求8所述的交流/直流耦合电路，其特征在于，所述第一耦合开关和所述第二耦合开关均用PMOS管或NMOS管实现。

11.如权利要求10所述的交流/直流耦合电路，其特征在于，所述第一耦合开关用第二PMOS管实现，所述第二耦合开关用第三PMOS管实现，并且其中：

所述第二PMOS管的漏极连接所述第三电阻，源极连接所述第三PMOS管的源极，所述第三PMOS管的漏极连接所述第四电阻，

所述第一电阻和所述第二电阻的连接节点与所述第二PMOS管的源极和所述第三PMOS管的源极的连接节点相连接，连接节点处的电压即为所述共模电压。

12.如权利要求1所述的交流/直流耦合电路，其特征在于，所述共模产生电路和所述升压电路采用片上的方式实现。

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