-
Die
Erfindung bezieht sich allgemein auf Ladungspumpen, die dazu verwendet
werden, eine Versorgungsspannung zu erhöhen, um eine höhere Spannung
zu erhalten. Insbesondere bezieht sich die Erfindung auf eine ladungspumpengestützte Leistungsversorgung
zur Verwendung mit einem dynamischen Schreib-Lese-Speicher (DRAM)
für niedrige Spannung.
-
Um
die Spannung einer Versorgungsquelle zu erhöhen, um die zum Betrieb von
Schaltungselementen benötigten
höheren
Spannungen bereitzustellen, werden häufig Spannungsmultiplizierer
verwendet. Ein Typ eines Spannungsmultiplizierers wird eine Ladungspumpe
genannt, wobei er häufig
in Speichersystemen verwendet wird, um die für das Zugreifen auf die Speicherzellen,
für das
Programmieren der Speicherzellen oder für das Löschen der Speicherzellen benötigten Spannungen
bereitzustellen.
-
Zum
Beispiel wird auf dem Gebiet dynamischer Schreib-Lese-Speicher (DRAM) üblicherweise eine
Ladungspumpenschaltung verwendet, um eine Spannung zu erzeugen,
die zum Freigeben eines Speicherzellen-Zugriffstransistors verwendet
wird. Eine DRAM-Zelle besteht üblicherweise
aus einem Zellenspeicherkondensator, der ein Datenbit als einen
Spannungspegel speichert, und aus einem n-Kanal-Feldeffekttransistor
(NFET) als einem Zugriffstransistor. In 1 ist eine
typische DRAM-Zelle gezeigt. Die Speicherzelle wird dadurch beschrieben, dass über den
Zugriffstransistor Q ein Potential entweder von 0 Volt oder von
Vdd Volt auf den Zellenkondensator C angesteuert wird. Vdd ist die
primäre von
außen
bereitgestellte Leistungsversorgungsspannung, die üblicherweise
2,5 oder 3,3 Volt beträgt.
Um die Spannung über
den Zellenkondensator C vollständig
und schnell auf Vdd anzusteuern, wenn eine hohe Spannung in die
Zelle geschrieben wird, ist es notwendig, das Potential an dem Gate
des Zugriffstransistors Q auf einen Wert Vpp anzuheben, der mehrere
Volt über
Vdd liegt. Dieses Potential Vpp, das höher als die von außen bereitgestellte Leistungsversorgungsspannung
Vdd ist, wird üblicherweise
durch eine Ladungspumpenschaltung bereitgestellt. Vpp muss mehrere
Volt über
Vdd liegen, um die durch den Körpereffekt
verstärkte
Schwellenspannung des Zugriffstransistors Q zu überwinden.
-
Aus
einer Vielzahl von Gründen
ist es erwünscht,
das Potential Vpp eher intern in der DRAM-Vorrichtung zu erzeugen, als es für den DRAM
von einer externen Leistungsversorgungseinheit bereitzustellen.
Das herkömmliche
Mittel der Erzeugung von Vpp innerhalb eines DRAM ist das unter Verwendung
einer Einstufen-Zweiphasen-Ladungspumpen-Leistungsversorgungsschaltung,
die Potentiale so hoch wie zweimal Vdd erzeugen kann. Obgleich der
Vpp-Wert des stationären
Zustands üblicherweise
durch eine zugeordnete Regelungsschaltung auf einen Pegel um 3,5
V bis 4,0 V geregelt wird, kann z. B. für ein Vdd von 2,5 Volt ein
Potential von angenähert
5,0 Volt erzeugt werden. In 2A ist eine
typische Einstufen-Zweiphasen-Ladungspumpe gezeigt. 2B veranschaulicht
vier Inverterstufen und die entsprechenden Taktsignale, die zum
Ansteuern der in 2A gezeigten Ladungspumpenschaltung
verwendet werden.
-
Die
Halbleiterherstellungsprozesse sind so fortgeschritten, dass sie
kleinere Transistormerkmalsgrößen und
kürzere
Transistor-Gate-Längen enthalten.
Somit ist die von außen
bereitgestellte Leistungsversorgungsspannung Vdd proportional abgesenkt
worden, um eine Beschädigung
an Standard-Logiktransistoren zu vermeiden. Diese Verringerung von
Vdd ist nicht von einer ähnlichen
Verringerung der DRAM-Zugriffstransistor-Schwellenspannung begleitet
gewesen. Im Ergebnis kann die herkömmliche Einstufen-Zweiphasen-Ladungspumpe nicht
mehr den notwendigen Vpp-Pegel sicherstellen, der für einen
robusten DRAM-Betrieb benötigt wird.
-
Auf
dem Gebiet nicht flüchtiger
Speicher, insbesondere bei Vorrichtungen wie etwa einem Flash-EEPROM, ist die Anforderung
von Spannungen von mehr als dem Doppelten von Vdd zuvor gestellt
worden. Eine üblicherweise
verwendete Versorgungsschaltung für hohe Spannung für solche
Anwendungen ist eine Vierstufen-Vierphasen-Ladungspumpe, die, wie
in 3A gezeigt ist, Transistoren mit Gates mit erhöhter Spannung
nutzt.
-
3A ist
ein Prinzipschaltbild einer Vierstufen-Vierphasen-Bootstrap-Ladungspumpenschaltung 10 des
Standes der Technik. Die Ladungspumpenschaltung 10 enthält vier
Stufen, die aus n-Feldeffekttransistoren
(NFETs) und aus Kondensatoren bestehen. Die erste Stufe enthält die NFET-Transistoren 23 und 19 und
die Kondensatoren 11 und 15, die zweite Stufe
enthält
die NFET-Transistoren 24 und 20 und die Kondensatoren 12 und 16,
die dritte Stufe enthält
die NFET-Transistoren 25 und 21 und die Kondensatoren 13 und 17 und
die vierte Stufe enthält
die NFET-Transistoren 26 und 22 und die Kondensatoren 14 und 18.
Die vier Stufen sind zwischen einer Eingangsversorgungsspannung
Vdd und einem Ausgangsanschluss Vout hintereinander geschaltet.
Das Taktsignal PHI1 wird für
die Kondensatoren 15 und 17 bereitgestellt, während das
Taktsignal PHI2 für
die Kondensatoren 16 und 18 bereitgestellt wird.
Darüber
hinaus werden für
die Kondensatoren 11, 13 bzw. 12, 14 die
Spannungserhöhungstaktsignale
B1 bzw. B2 bereitgestellt.
-
3B veranschaulicht
die relative Zeitgebung der Taktsignale PHI1, PHI2, B1 und B2, die
zum Ansteuern der Pumpenschaltung aus 3A verwendet
werden. Die Taktsignale PHI1 und PHI2 werden durch entgegengesetzte
Phasen eines Systemtaktsignals CLK angesteuert. Es wird angemerkt, dass
die relative Zeitgebung dieser Taktsignale, wie im Folgenden beschrieben
wird, sorgfältig überlappt werden
muss, um den richtigen Betrieb der Ladungspumpe sicherzustellen.
-
Anhand
von 3A und 3B und
insbesondere anhand der zweiten Pumpenstufe wird nun der Betrieb
der Ladungspumpenschaltung 10 diskutiert. Anfangs wird
angenommen, dass das Spannungserhöhungstaktsignal B1 zu einer
früheren
Zeit gegenüber
den in 3B gezeigten Zeitintervallen hoch
war und der Durchgangstransistor 23 im Ergebnis der Spannungserhöhungsaktion
des Kondensators 11 vollständig eingeschaltet war, wodurch
eine Spannung Vdd am Ausgang der ersten Stufe, d. h. an der oberen
Platte des Kondensators 15, durchgelassen wird. Die in 3B gezeigten
Anfangsbedingungen beginnen damit, dass das Taktsignal PHI2 auf
einem Hochpegel ist, während
die Taktsignale PHI1, B1 und B2 auf einem Tiefpegel sind. Da PHI2
hoch ist, ist der Transistor 20 wegen der Spannungserhöhungswirkung
des Kondensators 16 vollständig eingeschaltet, wobei der
Transistor 24, da der Transistor 20 vollständig eingeschaltet
ist, an seinem Gate und an seinem Drain die gleiche Spannung, d.
h. die auf dem Kondensator 15 gespeichert Spannung Vdd, zeigt.
Zum Zeitpunkt t1 wird das Taktsignal PHI1 hoch, wobei die Spannung
der oberen Platte des Kondensators 15 auf einen Spannungspegel
gleich 2 Vdd erhöht
wird. Da PHI2 zum Zeitpunkt t1 weiter hoch ist, ist der Transistor 20 weiter
eingeschaltet, wobei der Transistor 20 im Ergebnis die
erhöhte Gate-Spannung von 2 Vdd
an den Kondensator 12 an dem Gate-Anschluss des Transistors 24 übergibt. Wenn
PHI2 daraufhin zum Zeitpunkt t2 tief wird, wird der Transistor 20 ausgeschaltet,
wobei das Gate des Transistors 24 getrennt wird und der
Kondensator 12 auf einen Spannungspegel gleich 2 Vdd geladen
gelassen wird. Zum Zeitpunkt t3 wird das Spannungserhöhungstaktsignal
B2 hoch, was veranlasst, dass die Spannung an dem Gate-Anschluss
des Transistors 24 auf einen Spannungspegel gleich 3 Vdd
erhöht wird,
wodurch der Transistor 24 vollständig eingeschaltet wird. Somit übergibt
der Transistor 24 die volle Spannung von 2 Vdd, die auf
dem Kondensator 15 gespeichert ist, ohne irgendeinen Schwellenabfall über den
Transistor 24 an die nächste
Stufe, d. h. an die obere Platte des Kondensators 16. Zum
Zeitpunkt t4 wird das erhöhende
Taktsignal B2 tief, wobei der Transistor 24 ausgeschaltet
zu werden beginnt, was den Knoten mit erhöhter Spannung am Kondensator 16 trennt.
Nachfolgend steigt PHI2 zum Zeitpunkt t5 an, wobei der Transistor 20 eingeschaltet
wird und dadurch der Gate-Anschluss des Transistors 24 auf den
Ladungspegel an dem Drain-Anschluss des Transistors 24 entladen
wird. Wenn PHI1 zum Zeitpunkt t6 tief wird, bleibt der Transistor 24 ausgeschaltet,
während
der Transistor 20 eingeschaltet bleibt.
-
Der
Betrieb der Ladungspumpenschaltung 10 ist mit Betonung
auf die zweite Stufe der Ladungspumpe diskutiert worden und wird
nun in Bezug auf die gesamte Ladungspumpe diskutiert. Innerhalb
jeder Pumpenstufe tritt die folgende Sequenz auf: Der Bootstrap-Transistor
einer bestimmten Stufe (der Transistor 19 in der Stufe
1, der Transistor 20 in der Stufe 2, der Transistor 21 in
der Stufe 3 und der Transistor 22 in der Stufe 4) wird
vollständig
eingeschaltet. Somit lädt
der Bootstrap-Transistor den Gate-Anschluss des Durchgangstransistors
für diese
bestimmte Stufe (des Transistors 23 für die Stufe 1, des Transistors 24 für die Stufe
2, des Transistors 25 für die
Stufe 3 und des Transistors 27 für die Stufe 4) auf eine Spannung
vor, die gleich der Drain-Spannung des Durchgangstransistors ist.
Nachfolgend wird der Bootstrap-Transistor
(19, 20, 21 oder 22) ausgeschaltet,
wobei der Gate-Anschluss des Durchgangstransistors (23, 24, 25 oder 26)
getrennt wird und geladen bleibt. Kurz danach wird über einen
Spannungserhöhungskondensator
(11, 12, 13 oder 14) ein Spannungserhöhungstaktsignal
(B1 oder B2) an den Gate-Anschluss des Durchgangstransistors (23, 24, 25 oder 26)
geliefert, wodurch die Spannung des Gates erhöht wird und ermöglicht wird,
dass der Durchgangstransistor die volle Spannung an seinem Drain
ohne einen Schwellenspannungsabfall übergibt. Schließlich erhöht das Hauptpumptaktsignal
für diese
besondere Stufe (PHI1 für
die Stufen 1 und 3 und PHI2 für
die Stufen 2 und 4) die Schwellenspannung an dem Durchgangstransistor
(23, 24, 25 oder 26) und erhöht dadurch
die Ausgabe dieser Stufe um einen zusätzlichen Spannungspegel Vdd
und stellt diese erhöhte
Spannung für
die nächste
Stufe bereit. Es wird angemerkt, dass wegen der Hauptpumptaktsignale
PHI1 und PHI2 die Stufen 1 und 3 der Ladungspumpe in Reihenschaltung
arbeiten und die Stufen 2 und 4 in Reihenschaltung arbeiten, während die
Stufen 1 und 3 im Vergleich zu den Stufen 2 und 4 in der entgegengesetzten
Phase arbeiten. Dieser Prozess wird fortgesetzt, bis an dem Ausgang
Vout, wie durch einen Pegeldetektor in einem Regler (in 3A nicht
gezeigt) erfasst wird, ausreichend Spannung erzeugt wird. Wenn ein
geeigneter Pegel erreicht worden ist, werden die zum Ansteuern des Pumpens
verwendeten Taktsignale üblicherweise gesperrt,
bis der Pegeldetektor einen Abfall in Vout erfasst, der unter einem
vorgegebenen Pegel liegt. An diesem Punkt werden die Taktsignale
wieder aktiviert.
-
Somit
arbeiten die dritte und die vierte Stufe der Ladungspumpenschaltung 10 auf
die gleiche Weise wie die erste und die zweite Stufe. Die zweite Stufe übergibt
an die dritte Stufe eine Spannung, die gleich dem Dreifachen der
Eingangsversorgungsspannung Vdd ist, und die dritte Stufe übergibt
an die vierte Stufe eine Spannung, die gleich dem Vierfachen der
Eingangsversorgungsspannung Vdd ist. Die vierte Stufe steuert den
Ausgangstransistor 27 an, der so konfiguriert ist, dass
er als eine Diode fungiert. Der Ausgangstransistor 27 ist
nur dann in einem leitenden Zustand, wenn das Taktsignal PHI2 hoch
wird, was der fallenden Flanke des Eingangstaktsignals CLK entspricht.
Somit wird der Ausgangsanschluss Vout nur auf der fallenden Flanke des
Eingangstaktsignals CLK angesteuert. Der Ausgangsanschluss stellt
eine Spannung Vout bereit, die gleich dem Vierfachen der Eingangsversorgungsspannung
Vdd ist.
-
Der
in 3A gezeigte Vierstufen-Vierphasen-Ladungspumpenentwurf
besitzt mehrere Nachteile, die ihn ungeeignet für die Verwendung als eine Vpp-Versorgungsschaltung
für DRAM-Anwendungen für niedrige
Spannung machen. Zum Erzeugen des notwendigen Spannungspegels für Vpp in
einer DRAM-Anwendung sind nicht vier Pumpenstufen erforderlich.
Außerdem
trägt die
Vierstufen-Vierphasen-Ladungspumpe zu einer größeren Schaltungsgröße und zu
einem höheren
Energieverlust bei dem höheren
Spitzenstrompegel und Durchschnittsstrompegel, die ein DRAM benötigt, bei.
Ferner könnte
die Verwendung von Transistoren mit Gates mit erhöhter Spannung
die Fähigkeit
der Leistungsversorgung zur Anpassung an schnelle Zunahmen des Vpp-Strombedarfs
unter bestimmten Umständen
wie etwa dann, wenn ein DRAM einen Abschaltzustand verlässt, behindern.
Außerdem
müssen
die vier einzelnen Taktphasen, die zum Ansteuern der in 3A gezeigten
Ladungspumpe erforderlich sind, sehr genau erzeugt werden, um die
richtigen Überlappungszeitpunkte
sicherzustellen, die zum Ausführen
der Spannungserhöhungsoperationen
erforderlich sind. Falls die Taktzeitpunkte nicht genau realisiert
werden, kann ein Ladungsleckverlust von einer vorgeschalteten Stufe
zu einer nachgeschalteten Phase auftreten, was die Effizienz der
Ladungspumpe erheblich verringert.
-
In 4A ist
eine Verbesserung der Vierstufen-Vierphasen-Ladungspumpe gezeigt,
die der Anordnung des Standes der Technik der internationalen Patentanmeldung
WO 00/38303 entspricht. In diesem Zugang wird ein n-Kanal-FET n1
zum Entzerren der Ladungspumpen-Takteingaben
X1 und X2 verwendet. Dies ermöglicht,
dass während
der Nichtüberlappungsperiode
zwischen den Taktphasen, wie in 4B gezeigt
ist, eine Ladungsverteilung auftritt. Dadurch, dass die Takteingaben
auf diese Weise entzerrt werden, wird die Menge der Leistung, die
von den Dreizustandspuffern B1 und B2 (die die Transistoren P1,
N11 bzw. P2, N12 enthalten), die die Taktsignale erzeugen, verwendet
wird, verringert, wodurch der Konversionswirkungsgrad der Ladungspumpenschaltung
erhöht
wird. Es wird angemerkt, dass die Taktsignale X1 und X2, die durch
den Transistor N1 während
der Nichtüberlappungsperiode entzerrt
werden, in der anhand von 4A und 4B beschriebenen
Realisierung ebenfalls durch Dreizustandspuffer B1 und B2 angesteuert
werden. Im Ergebnis gibt es eine potenzielle Überlappung im Betrieb des Entzerrtransistors
N1 und der Dreizustandspuffertransistoren P1, N11 und P2, N12. Zum Beispiel
ist bei Betrachtung der in 4B gezeigten Anfangsbedingungen
das Signal Y1 logisch tief, das Signal Y2 logisch hoch und im Ergebnis
der Transistor P2 des Puffers B2 eingeschaltet und der Transistor
N11 des Puffers B1 eingeschaltet, was dazu führt, dass das Signal X1 logisch
tief ist und das Signal X2 logisch hoch ist. Wenn Y2 von logisch
hoch auf logisch tief überzugehen
beginnt, beginnt der Transistor N11 ausgeschaltet zu werden, beginnt
das NOR-Gatter G1, das den EQ-Impuls erzeugt, eingeschaltet zu werden
und beginnt der Inverteransteuertransistor P2 seinen Ausgang von
logisch tief auf logisch hoch zu schalten. Im Ergebnis kann der
EQ-Impuls je nach den Fortpflanzungsverzögerungen des NOR-Gatters G1 und des
Inverteransteuertransistors P2 den Transistor N1 etwas bevor der
Transistor P2 ausgeschaltet wird einschalten. Um einen Ladungsverlust
und eine Verringerung der Leistungseffizienz der Pumpe zu vermeiden,
sollte im Idealfall eine Ladungsverteilung zwischen den Taktsignalen
X1 und X2 auftreten, wenn beide Puffer B1 und B2 in einem inaktiven
Zustand sind.
-
Um
die oben diskutierten Nachteile zu überwinden, wird, wie in Anspruch
1 beansprucht wird, eine Ladungspumpe geschaffen, die für die Verwendung
in einem DRAM angepasst ist. Die Ladungspumpe umfasst eine erste
und eine zweite Pumpenkaskade, die parallel geschaltet sind, wobei
jede Pumpenkaskade mehrere Pumpenstufen enthält, die hintereinander geschaltet
sind, wobei jede Pumpenstufe einen FET, der als eine Diode konfiguriert
ist, und einen FET, der als ein Kondensator konfiguriert ist, aufweist;
einen Ausgangsknoten zum Empfangen einer Ladung, die durch die Ladungspumpe
gepumpt wird, und zum Bereitstellen einer Ausgangsversorgungsspannung,
deren Betrag größer als
der einer Leistungsversorgungsspannung ist. Mit jeder (2n)-ten Pumpenstufe
der ersten Pumpenkaskade und mit jeder (2n + 1)-ten Pumpenstufe
der zweiten Pumpenkaskade ist ein Taktsignal gekoppelt und mit jeder
(2n + 1)-ten Pumpenstufe der ersten Pumpenkaskade und mit jeder
(2n)-ten Pumpenstufe der zweiten Pumpenkaskade ist ein zweites Taktsignal gekoppelt,
wobei n eine ganze Zahl ist, die größer oder gleich null ist.
-
Gemäß der Erfindung
weisen die FETs einer ersten Pumpenstufe eine erste Oxiddicke auf
und weisen die FETs einer letzten Pumpenstufe eine zweite Oxiddicke
auf, wobei die zweite Oxiddicke größer als die erste Oxiddicke
ist. Außerdem
sind das erste und das zweite Taktsignal nicht überlappende Taktsignale, die
von einem Generator nicht überlappender
Taktsignale erzeugt werden, der umfasst: einen Systemtakt-Eingangsknoten;
eine Takteingangsstufe; einen Signalspeicher, der mit der Takteingangsstufe
gekoppelt ist und Signalspeicherzwischenausgänge und komplementäre Signalspeicherausgänge aufweist;
Taktausgangs-Ansteuerstufen, die mit den komplementären Signalspeicherausgängen gekoppelt
sind und Ausgänge
nicht überlappender
Taktsignale aufweisen; und eine Entzerrstufe, die zwischen die Taktausgangs-Ansteuerstufen
geschaltet ist und als Eingänge
die Signalspeicherzwischenausgänge
empfängt.
-
Wie
in Anspruch 7 beansprucht wird, wird ferner ein Verfahren zur Schaffung
einer Ladungspumpe für
einen DRAM geschaffen Das Verfahren umfasst die folgenden Schritte:
Konstruieren
mehrerer Pumpenstufen aus einem FET, der als eine Diode konfiguriert
ist, und aus einem FET, der als ein Kondensator konfiguriert ist;
Hintereinanderschalten
einer ersten und einer zweiten Mehrzahl der Pumpenstufen, um eine
erste bzw. eine zweite Pumpenkaskade zu bilden, wobei die FETs der
ersten Pumpenstufe jeder Pumpenkaskade eine erste Oxiddicke aufweisen
und die FETs der letzten Pumpenstufe jeder Pumpenkaskade eine zweite
Oxiddicke aufweisen, wobei die zweite Oxiddicke größer als
die erste Oxiddicke ist;
Parallelschalten der ersten und der
zweiten Pumpenkaskade an einen Ausgangsknoten;
Konstruieren
eines Generators nicht überlappender Taktsignale
durch: Bereitstellen eines Systemtakt-Eingangsknotens, Koppeln einer
Takteingangsstufe mit dem Takteingangsknoten, Bereitstellen eines
Signalspeichers, der Signalspeicherzwischenausgänge und komplementäre Signalspeicherausgänge aufweist,
und Koppeln des Signalspeichers mit der Takteingangsstufe, Bereitstellen
von Taktausgangs-Ansteuerstufen, die Ausgänge nicht überlappender Taktsignale aufweisen,
die einen ersten bzw. einen zweiten Ausgang nicht überlappender
Takte bereitstellen, und Koppeln der Taktausgangs-Ansteuerstufen
mit den komplementären
Signalspeicherausgängen,
und Bereitstellen einer Entzerrstufe, die als Eingänge die
Signalspeicherzwischenausgänge empfängt, und
Schalten der Entzerrstufe zwischen die Taktausgangs-Ansteuerstufen;
Koppeln
der ersten und der zweiten Pumpenkaskade mit dem Generator nicht überlappender
Taktsignale durch Koppeln des ersten Taktsignals mit jeder (2n)-ten
Pumpenstufe der ersten Pumpenkaskade und mit jeder (2n + 1)-ten
Pumpenstufe der zweiten Pumpenkaskade und Koppeln des zweiten Taktsignals
(PHI2) mit jeder (2n + 1)-ten Pumpenstufe der ersten Pumpenkaskade
und mit jeder (2n)-ten Pumpenstufe der zweiten Pumpenkaskade, wobei
n eine ganze Zahl größer oder
gleich null ist.
-
Eine
Ausführungsform
der Erfindung bezieht sich auf eine Ladungspumpenschaltung. In einer Ausführungsform
umfasst die Ladungspumpenschaltung zwei Pumpenkaskaden, die parallel
geschaltet sind. Jede Pumpenkaskade enthält mehrere Pumpenstufen, die
zwischen einer Eingangsversorgungsspannung Vdd und einem Ausgangsknoten
hintereinander geschaltet sind. Die entsprechenden Pumpenstufen
jeder Pumpenkaskade werden bei entgegengesetzten Phasen eines Eingangstaktsignals
getaktet. Ferner werden angrenzende Stufen jeder Kaskade bei entgegengesetzten
Phasen des Eingangstaktsignals getaktet. In einigen Ausführungsformen
nutzt die erste Stufe jeder Pumpenkaskade Dünnoxidtransistoren. Die Ladungspumpe
steuert einen Ausgangsknoten sowohl auf der steigenden als auch
auf der fallenden Flanke des Eingangstaktsignals an.
-
Eine
Ladungspumpe in Übereinstimmung mit
einer Ausführungsform
der vorliegenden Erfindung stellt einen stationären Stromfluss sicher und verringert
die Welligkeit der Ausgangsspannung. Die Ladungspumpe kann unter
Verwendung einer kleineren Ausgangsreservoirkapazität oder eines
höheren Ausgangsstroms
als eine äquivalent
bemessene Einkaskaden-Ladungspumpe, die nur auf der steigenden Flanke
eines Eingangstaktsignals pumpt, betrieben werden, während sie
den gleichen Ausgangsspannungsregelungsgrad sicherstellt. Die Verwendung
von Dünnoxidtransistoren
in der ersten Stufe jeder Kaskade verringert die Gesamtgröße der Ladungspumpe.
-
Eine
weitere Ausführungsform
der Erfindung ist auf einen Generator nicht überlappender Taktsignale gerichtet.
In einer Ausführungsform
umfasst der Generator nicht überlappender
Taktsignale zwei Transistorpaare, die Dreizustandsinverter zum Ansteuern
zweier Ausgangstaktsignale bilden. Ferner umfasst der Generator
nicht überlappender
Taktsignale einen Ladungsverteilungstransistor, der die Ausgangstaktsignale
durch Ladungsverteilung während der
Nichtüberlappungsperiode
zwischen den Taktphasen entzerrt. Das Ergebnis dieser Verbindung
ist eine Verringerung des Leistungsverbrauchs durch die durch die
Transistorpaare gebildeten Dreizustandsinverter. Der Ladungsverteilungstransistor wird
durch einen Entzerrimpuls gesteuert, der die Ausgabe eines Logikgatters
ist. Dies stellt sicher, dass der Betrieb des Ladungsverteilungstransistors vollständig nicht überlappend
mit dem aktiven Betrieb irgendeines der vier Ansteuertransistoren
ist und minimiert somit den Ladungsverlust und maximiert die Leistungseffizienz.
-
Eine
Ausführungsform
des Generators nicht überlappender
Taktsignale umfasst ferner ein Transfergatter, das enthalten ist,
um eine Fortpflanzungsverzögerung
einzuführen.
Die Aufnahme des Transfergatters erhält den Tastgrad des Eingangstaktsignals
CLK in den jeweiligen Hoch- und
Tiefperioden der zwei Ausgangstaktsignale sowie die Dauer der Nichtüberlappungsperiode
zwischen dann, wenn ein erstes Ausgangstaktsignal tief wird, und
dann, wenn ein zweites Ausgangstaktsignal hoch wird, sowie die Nichtüberlappungsperiode
zwischen dann, wenn ein erstes Ausgangstaktsignal hoch wird, und
dann, wenn ein zweites Ausgangstaktsignal tief wird. Die Entzerrung
der Nichtüberlappungsperiode,
wenn die Ansteuertransistoren alle gesperrt sind, ist wichtig, um
die Effizienz des Ladungsverteilungstransistors zu maximieren.
-
Die
vorliegende Erfindung wird in Bezug auf bestimmte beispielhafte
Ausführungsformen
davon beschrieben, wobei dementsprechend Bezug genommen wird auf
die Zeichnung, in der:
-
1 ein
Prinzipschaltbild einer typischen DRAM-Zelle ist;
-
2A ein
Prinzipschaltbild einer Einstufen-Zweiphasen-Ladungspumpe ist;
-
2B ein
Prinzipschaltbild von Inverterstufen und ein Zeitablaufplan für die Ladungspumpenschaltung
aus 2A ist;
-
3A ein
Prinzipschaltbild einer Vierstufen-Vierphasen-Ladungspumpenschaltung
ist;
-
3B ein
Zeitablaufplan für
die Ladungspumpenschaltung aus 3A ist;
-
4A ein
Prinzipschaltbild einer verbesserten Vierstufen-Vierphasen-Ladungspumpenschaltung
ist;
-
4B ein
Zeitablaufplan für
die Ladungspumpenschaltung aus 4A ist;
-
5A ein
Prinzipschaltbild einer Ladungspumpenschaltung in Übereinstimmung
mit einer Ausführungsform
der Erfindung ist;
-
5B ein
Zeitablaufplan der Ladungspumpenschaltung aus 5A ist;
-
6A ein
Prinzipschaltbild eines Generators nicht überlappender Taktsignale in Übereinstimmung
mit einer Ausführungsform
der Erfindung ist; und
-
6B ein
Zeitablaufplan für
den Generator nicht überlappender
Taktsignale aus 6A ist.
-
5A ist
ein Prinzipschaltbild einer Ladungspumpenschaltung 200 in Übereinstimmung
mit einer Ausführungsform
der Erfindung. Die Ladungspumpenschaltung 200 enthält zwei
Pumpenkaskaden 300 und 400, die an einen Ausgangsknoten 210 parallel
geschaltet sind. Jede Pumpenkaskade enthält drei Pumpenstufen, die zwischen
der Eingangsversorgungsspannung Vdd und dem Ausgangsknoten 210 hintereinander
geschaltet sind. Obgleich in 5A nur
drei Pumpenstufen gezeigt sind, wird angemerkt, dass in anderen
Ausführungsformen
eine größere Anzahl
von Pumpenstufen verwendet werden können.
-
Die
Eingaben in die Pumpenkaskaden 300 und 400 sind
die Eingangsversorgungsspannung Vdd und die Ansteuertaktsignale
PHI1 und PHI2. Die Eingangsversorgungsspannung Vdd stellt die Ladungsversorgung
für die
Ladungspumpe bereit. Wie in 5B gezeigt
ist, werden die nicht überlappenden
Ansteuertaktsignale PHI1 und PHI2 durch entgegengesetzte Phasen
des Eingangstaktsignals CLK angesteuert.
-
Die
entsprechenden Pumpenstufen jeder Pumpenkaskade der Ladungspumpenschaltung 200 werden
an entgegengesetzten Phasen eines Eingangstaktsignals getaktet.
Ferner werden angrenzende Stufen jeder Pumpenkaskade an entgegengesetzten
Phasen getaktet. Im Ergebnis arbeiten die zwei Pumpenkaskaden 300 und 400 auf
verschachtelte Weise, wobei jede jeweilige Stufe in jeder Kaskade
ein Ansteuerfaktsignal empfängt,
das die entgegengesetzte Phase zu dem Ansteuertaktsignal hat, das
an die entsprechende Stufe in der anderen Kaskade geliefert wird.
In Bezug auf die Pumpenkaskade 300 sind der Transistor 350 aus
Stufe 1 und der Transistor 370 aus Stufe 3 mit PHI1 verbunden
und ist der Transistor 360 aus Stufe 2 mit PHI2 verbunden. Gleichfalls
sind für
die Pumpenkaskade 400 der Transistor 450 aus Stufe
1 und der Transistor 470 aus Stufe 3 mit PHI2 verbunden
und ist der Transistor 460 aus Stufe 2 mit PHI1 verbunden.
-
Jede
Pumpenstufe der Ladungspumpenschaltung 200 umfasst einen
p-Feldeffekttransistor (PFET), der so konfiguriert ist, dass er
als ein Kondensator fungiert, und einen PFET, der so konfiguriert ist,
dass er als eine Diode fungiert. In verschiedenen Ausführungsformen
der Erfindung können
die als Kondensatoren konfigurierten PFETs durch n-Feldeffekttransistoren
(NFETs) ersetzt sein, während
die als Dioden konfigurierten PFETs durch NFETs, durch Dioden oder
durch Bipolartransistoren ersetzt sein können.
-
Wie
in 5A gezeigt ist, enthält die Stufe 1 der Pumpenkaskade 300 einen
Transistor 310, der in einer Diodenkonfiguration angeschlossen
ist. Der Source-Anschluss des Transistors 310 ist mit der Leistungsversorgungsspannung
Vdd verbunden und der Drain-Anschluss des Transistors 310 repräsentiert
den Ausgang der Stufe 1 und ist mit dem Source-Anschluss des Transistors
der nächsten
Stufe (des Transistors 320) verbunden. Der Drain-Anschluss
des Transistors 310 ist außerdem mit dem Gate-Anschluss
und mit dem Substrat des Transistors 310 verbunden. Ferner
umfasst die Stufe 1 einen Transistor 350, der so konfiguriert
ist, dass er als ein Kondensator fungiert. Der Drain- und der Source-Anschluss
und das Substrat des Transistors 350 sind mit dem Drain-Anschluss
des Transistors 310 gekoppelt. Der Gate-Anschluss des Transistors 350 empfängt das
Ansteuertaktsignal PHI1.
-
Die
verbleibenden Stufen der Pumpenkaskaden 300 und 400 sind ähnlich wie
die Stufe 1 der Pumpenkaskade 300 konfiguriert, wobei die
Unterschiede die jeweiligen Phasenverbindungen und die Tatsache,
dass die Stufe 2 und die Stufe 3 mit dem Drain-Anschluss des Transistors
der vorherigen Stufe verbunden sind, anstatt mit Vdd verbunden zu sein,
sind.
-
Ferner
enthalten die Pumpenkaskaden 300 und 400 eine
Ausgangsstufenvorrichtung, die aus einem Transistor 340 bzw.
aus einem Transistor 440 besteht. Die Transistoren 340 und 440 sind
jeweils so konfiguriert, dass sie als eine Diode fungieren, und liefern
eine gepumpte Ausgangsspannung Vpp an den Ausgangsknoten 210.
Der Ausgangsknoten 210 ist mit der Ausgangskapazitätsvorrichtung 220 gekoppelt.
-
Wie
durch die in 5A verwendeten Transistorsymbole
gezeigt ist, besteht die Stufe 1 beider Pumpenkaskaden außerdem aus
Dünnoxidtransistoren.
Die verbleibenden Transistoren der Ladungspumpe 200 bestehen
aus Dickoxidtransistoren. Die Verwendung von Dünnoxidtransistoren in der ersten Stufe
jeder Kaskade verringert die Gesamtgröße der Ladungspumpe 200 und
nutzt die höhere
Steilheit und Gate-Kapazität
pro Flächeneinheit
von Dünnoxidvorrichtungen,
während
eine ähnliche
Leistungsfähigkeit
wie in den größeren Dickoxidvorrichtungen in
der zweiten und dritten Stufe erhalten wird.
-
Es
wird nun der Betrieb der Ladungspumpenschaltung 200 diskutiert.
Die Ladungspumpenschaltung 200 arbeitet für zwei beliebige
angrenzende Stufen, die Ansteuertaktsignale mit entgegengesetzten
Phasen empfangen, wie folgt. Anhand von 5B empfangen
die Stufen 1 und 3 der Pumpenkaskade 400 und die Stufe
2 der Pumpenkaskade 300 zum Zeitpunkt t1 einen logisch
tiefen Pegel vom Taktsignal PHI2, während es von einem logisch
hohen Pegel übergeht.
Dieser logisch tiefe Pegel von PHI2 zum Zeitpunkt t1 ist kapazitiv
mit dem Ausgangsknoten jeder Stufe gekoppelt, was den Diodentransistor
dieser Stufe (den Transistor 410 und 430 für die Stufen
1 und 3 der Pumpenkaskade 400 und den Transistor 320 für die Stufe
2 der Pumpenkaskade 300) einzuschalten beginnt. Somit wird
der Ausgangsknoten jeder Stufe auf die an der Source des Diodentransistors
vorhandene Spannung minus einer Transistorschwellenspannung (Vtp)
vorgeladen. Zum Beispiel wird anhand der Stufe 1 der Pumpenkaskade 400 der
Knoten 1 auf einen Spannungspegel von Vdd-Vtp vorgeladen. Zum Zeitpunkt
t1 führen alle
Stufen, die ein Ansteuertaktsignal PHI2 empfangen, für ihre jeweiligen
Ausgangsstufen die gleiche Vorladeoperation aus, wodurch ihre Ausgangsknoten auf
eine Spannung vorgeladen werden, die gleichwertig der Spannung der
Source an ihrem Diodentransistor minus einer Transistorschwellenspannung, d.
h. Vsource-Vtp, ist.
-
Wieder
anhand von 5B empfangen zum Zeitpunkt t2
die Stufen 1 und 3 der Pumpenkaskade 300 und die Stufe
2 der Pumpenkaskade 400 einen logisch hohen Pegel von PHI1.
Dieser logisch hohe Pegel lädt
den Kondensatortransistor jeder Stufe (den Kondensator 350, 370 oder 460)
und erhöht
die Spannung an dem Ausgangsknoten dieser jeweiligen Stufe. Diese
erhöhte
Spannung wird nachfolgend an die nächste aufeinander folgende
Stufe übergeben. Zum
Beispiel wird die Ausgangsspannung der Stufe 1 der Pumpenkaskade 300 (deren
Ausgang in der oben erläuterten
Weise zuvor auf eine Spannung Vdd-Vtp vorgeladen worden ist) durch
die kapazitiv gekoppelte Spannung am Knoten 1 erhöht, was
zu einer erhöhten
Spannung von 2 Vdd-Vtp am Knoten 1 führt. Diese erhöhte Spannung
ist dann als die Eingangsspannung Vsource für die Stufe 2 der Pumpenkaskade 300 verfügbar, die
die Stufe 2 während
ihrer nachfolgenden Vorladeoperation verwendet.
-
Zum
Zeitpunkt t3 empfangen die Stufen 1 und 3 der Pumpenkaskade 300 und
die Stufe 2 der Pumpenkaskade 400 einen logisch tiefen
Pegel vom Taktsignal PHI1. Somit führen diese Stufen wie oben beschrieben
die Vorladeoperationen ihrer jeweiligen Ausgangsknoten aus. Zum
Zeitpunkt t4 empfangen die Stufen 1 und 3 der Pumpenkaskade 400 und
die Stufe 2 der Pumpenkaskade 300 einen logisch hohen Pegel
vom Taktsignal PHI2. Somit führen
diese Stufen wie oben erläutert
die Spannungserhöhungsoperation
ihrer jeweiligen Ausgangsknoten aus.
-
Die
Ladungspumpe 200 arbeitet in der erläuterten verschachtelten Weise
weiter, wobei die Pumpenstufen einen logisch tiefen Pegel empfangen,
der so arbeitet, dass er ihre jeweiligen Ausgangsknoten auf einen
Spannungspegel Vsource-Vtp vorlädt, während die
Pumpenstufen, die einen logisch hohen Pegel empfangen, so arbeiten,
dass sie die Spannung ihrer jeweiligen Ausgangsknoten auf einen Spannungspegel
von Vsource + Vdd – Vtp
erhöhen. Die
Ladungspumpe schiebt weiter Ladung in Richtung des Ausgangsknotens,
bis ein geeigneter Spannungspegel erreicht ist, was üblicherweise
durch einen Pegeldetektor (in 5A nicht
gezeigt) bestimmt wird. Jede Pumpenkaskade liefert am Ausgangsknoten 210 eine
Spannung Vpp, die angenähert
das Dreifache der Eingangsversorgungsspannung Vdd minus des Schwellenspannungsabfalls
der drei Diodentransistoren (der Transistoren 310–340 der
Pumpenkaskade 300 und der Transistoren 410–440 der
Pumpenkaskade 400) ist. Die Ladungspumpe 200 verwendet
keine Transistoren mit Gates mit erhöhter Spannung, so dass die
drei Diodentransistoren einen Schwellenspannungsabfall erfahren. Die
Verwendung von Transistoren mit Gates mit erhöhter Spannung könnte die
Fähigkeit
der Eingangsversorgungsspannung zur Anpassung an schnelle Zunahmen
des Vpp-Strombedarfs unter bestimmten Umständen wie etwa, wenn ein DRAM
einen Abschaltzustand verlässt,
behindern. Die Ladungspumpe 200 kann so geändert werden,
dass sie mehr oder weniger Pumpenstufen enthält, um andere Spannungsmultiplikationsgrade
zu schaffen.
-
Bei
Betrachtung der Ladungspumpenschaltung 200 als Ganzes ermöglicht die
Verwendung von zwei Pumpenkaskaden, die durch Signale getaktet werden,
die von entgegengesetzten Phasen des Eingangssignals CLK abgeleitet
sind (des Signals PHI1 und des Signals PHI2), dass sowohl auf der
steigende Flanke als auch auf der fallenden Flanke des Eingangstakts
CLK Ladung auf den Ausgangsknoten 210 angesteuert wird.
Genauer schaltet anhand von 5A der
Anstieg von PHI1 den Transistor 340 ein, wodurch der Ausgangsknoten 210 angesteuert
wird. PHI1 steigt auf der steigenden Flanke des Eingangstaktsignals
CLK an. Gleichfalls schaltet der Anstieg von PHI2 den Transistor 440 ein,
wodurch der Ausgangsknoten 210 angesteuert wird. PHI2 steigt auf
der fallenden Flanke des Eingangstaktsignals CLK an.
-
Das
Ansteuern des Ausgangsknotens 210 sowohl auf der steigenden
Flanke als auch auf der fallenden Flanke des Eingangstaktsignals
CLK entzerrt die Last an den Signalen PHI1 und PHI2. Außerdem stellt
es einen stationären
Stromfluss am Ausgangsknoten 210 sicher und verringert
die Welligkeit der Ausgangsspannung Vpp. Somit kann die Pumpenschaltung 200 unter
Verwendung einer kleineren Ausgangsreservoirkapazität 220 oder
eines höheren Ausgangsstroms
als eine äquivalent
bemessene Einkaskaden-Ladungspumpe, die nur auf der steigenden Flanke
eines Eingangstaktsignals pumpt, betrieben werden, während sie
den gleichen Ausgangsspannungsregelungsgrad schafft.
-
6A ist
ein Prinzipschaltbild eines Generators 500 nicht überlappender
Taktsignale. Der Generator 500 nicht überlappender Taktsignale erzeugt die
Taktsignale PHI1 und PHI2, die aus entgegengesetzten Phasen des
Eingangstaktsignals CLK bestehen. Die durch den Generator 500 nicht überlappender
Taktsignale erzeugten Taktsignale PHI1 und PHI2 sind zur Verwendung
mit einer Ladungspumpenschaltung wie etwa mit der in 5A gezeigten Schaltung
geeignet. Bei einer solchen Ausführungsform ähneln die
Taktsignale PHI1 und PHI2, die die Ladungspumpe ansteuern, den in 6B gezeigten Signalen
PHI1 und PHI2.
-
Der
Generator 500 nicht überlappender
Taktsignale empfängt
als Eingaben über
den Inverter 510 ein Eingangstaktsignal CLK und über den
PFET 690, über
den PFET 710 und über
das Transfergatter 670 eine Eingangsversorgungsspannung
Vdd. Das Transfergatter 670 umfasst zwei Transistoren,
einen NFET 735 und einen PFET 730, die auf die
folgende Weise konfiguriert sind. Der Source-Anschluss des NFET 735 ist
mit dem Drain-Anschluss des PFET 730 gekoppelt und sein
Drain-Anschluss ist mit dem Source-Anschluss des PFET 730 gekoppelt.
Der Gate-Anschluss
des NFET 735 empfängt
die Eingangsversorgungsspannung Vdd, während der Gate-Anschluss des PFET 730 mit
Masse gekoppelt ist.
-
Der
Inverter 510 ist mit dem Transfergatter 670 und
mit dem Inverter 520 gekoppelt. Das Transfergatter 670 stellt
eine Eingabe in das NAND-Gatter 530 bereit, während der
Inverter 520 eine Eingabe in das NAND-Gatter 570 bereitstellt.
Die Ausgabe des NAND-Gatters 530 wird über den Inverter 540, über den
Widerstand 600 und über
den Inverter 620 an einen Eingangsanschluss des NAND-Gatters 570 übertragen.
Das NAND-Gatter 570 ist ähnlich konfiguriert, so dass
die Ausgabe des NAND-Gatters 570 über den Inverter 580, über den
Widerstand 610 und über
den Inverter 630 an einen Eingangsanschluss des NAND-Gatters 530 übertragen
wird. Somit stellt die kreuzgekoppelte Verbindung zwischen den NAND-Gattern 530 und 570 sicher,
dass die zwei Taktsignalausgaben PHI1 und PHI2 nicht überlappende
Taktsignale sind.
-
Der
Inverter 540 überträgt die Ausgabe
des NAND-Gatters 530 über
den Inverter 550 an einen Eingangsanschluss des UND-Gatters 560.
Der Inverter 580 überträgt die Ausgabe
des NAND-Gatters 570 über den
Inverter 590 an einen weiteren Eingangsanschluss des UND-Gatters 560.
-
Das
UND-Gatter 560 empfängt
als eine dritte Eingabe die Ausgabe des ODER-Gatters 660.
Das ODER-Gatter 660 empfängt als Eingaben die über die
Widerstände 600 und 610 übergebenen
Signale. Jeder Eingangsanschluss des ODER-Gatters 660 ist ebenfalls
mit dem Kondensator 640 bzw. 650 gekoppelt.
-
Der
Gate-Anschluss des NFET 680 ist mit dem Ausgang des Inverters 540 gekoppelt,
sein Source-Anschluss ist mit Masse gekoppelt und sein Drain-Anschluss
ist mit dem Drain-Anschluss des PFET 710 gekoppelt. Der
Gate-Anschluss des NFET 700 ist mit dem Ausgang des Inverters 580 gekoppelt,
sein Source-Anschluss ist mit Masse gekoppelt und sein Drain-Anschluss
ist mit dem Drain-Anschluss des PFET 690 gekoppelt. Der
Gate-Anschluss des PFET 690 ist mit dem Ausgang des Inverters 550 gekoppelt,
sein Source-Anschluss ist mit der Eingangsversorgungsspannung Vdd
gekoppelt und sein Drain-Anschluss ist mit den Drain-Anschlüssen des
NFET 700 und des NFET 720 gekoppelt. Der Gate-Anschluss
des PFET 710 ist mit dem Ausgang des Inverters 590 gekoppelt,
sein Source-Anschluss ist mit der Eingangsversorgungsspannung Vdd
gekoppelt und sein Drain-Anschluss ist mit dem Drain-Anschluss des NFET 680 und
mit dem Source-Anschluss des NFET 720 gekoppelt. Der Gate-Anschluss des NFET 720 empfängt die
Ausgabe des UND-Gatters 560. Die Taktsignale PHI1 und PHI2
werden am Knoten 1 und am Knoten 2 bereitgestellt.
-
6B ist
ein Zeitablaufplan, der die während
des Betriebs bei verschiedenen Knoten des Generators 500 nicht überlappender
Taktsignale erzeugten Signalformen zeigt. Wie aus 6A zu
sehen ist, repräsentiert
der (in 6B nicht gezeigte) Knoten A
den Ausgang des Inverters 510. Die Knoten B und C repräsentieren
einen Eingang der Zwei-Eingangs-NAND-Gatter 530 bzw. 570.
Die Knoten D und E repräsentieren
die Ausgänge
der NAND-Gatter 530 bzw. 570. Die Knoten H und
I repräsentieren
die Eingänge
der ODER-Gatter 660. Die Knoten J und K repräsentieren
den zweiten Eingang der Zwei-Eingangs-NAND-Gatter 530 bzw. 570.
Der Knoten L repräsentiert
den Ausgang des ODER-Gatters 660, während die Knoten M und N die
Gate-Anschlüsse der
Transistoren 690 bzw. 710 ansteuern. Außerdem zeigt 6B den
Systemtakt CLK, den Entzerrimpuls EQ und die erzeugten Taktsignale
PHI1 und PHI2.
-
In
Verbindung mit dem in 6B gezeigten Zeitablaufplan
wird nun der Betrieb des Generators 500 nicht überlappender
Taktsignale diskutiert. Wie aus 6B zu
sehen ist, erzeugen die kreuzgekoppelten NAND-Gatter 530 und 570 in
Verbindung mit den Invertern 540, 620 und 580, 630 zwei
nicht überlappende
(nicht gleichzeitig hohe) Signale, die den Betrieb der Transistorpaare 680, 690 und 700, 710 steuern.
Die Transistorpaare 680, 690 und 700, 710 bilden
Dreizustandsinverter zum Ansteuern der Ausgangstaktsignale PHI1
und PHI2. Der Zweck des Ladungsverteilungstransistors 720 ist
das Entzerren der Ausgangstaktsignale PHI1 und PHI2 durch Ladungsverteilung
während
der Nichtüberlappungsperiode
zwischen den Taktphasen. Das Ergebnis dieser Verbindung ist eine
Verringerung des Leistungsverbrauchs durch die von den Transistoren 680, 690 und 700, 710 gebildeten
Dreizustandsinverter. Der Transistor 720 wird durch einen
Entzerrimpuls EQ (siehe 6B) gesteuert,
der die Ausgabe des UND-Gatters 560 ist. Das UND-Gatter 560 arbeitet
so, dass es den Transistor 720 ausschaltet, bevor einer
der Transistoren 680, 700 eingeschaltet wird.
Im Wesentlichen wird das ODER-Gatter 660 verwendet, um
eine solche Entzerrimpulsbreite einzustellen, die sicherstellt,
dass das Signal EQ den Entzerrtransistor 720 ausschaltet,
bevor irgendeine der Ausgaben der Inverters 540 und 580 wieder
auf einen logisch hohen Pegel geht. Dies stellt sicher, dass der
Betrieb von 720 vollständig
nicht überlappend
mit dem aktiven Betrieb irgendeines der vier Ansteuertransistoren (680, 690, 700, 710)
ist und minimiert somit den Ladungsverlust und maximiert die Leistungseffizienz. Dieser
durch den Generator 500 nicht überlappender Taktsignale bereitgestellte Überlappungsschutz
repräsentiert
eine Verbesserung gegenüber
dem in den 4A und 4B gezeigten
Zugang des Standes der Technik.
-
Um
weiter eine maximale Ladungspumpeneffizienz zu erzielen, ist die
Schaltungsanordnung, die die Taktsignale PHI1 und PHI2 erzeugt,
so entworfen, dass sie den Tastgrad des Eingangstaktsignals CLK
in der hohen bzw. tiefen Periode von PHI1 und PHI2 sowie die Dauer
der Nichtüberlappungsperiode
zwischen dann, wenn PHI2 tief wird, und dann, wenn PHI1 hoch wird,
und der Nichtüberlappungsperiode
zwischen dann, wenn PHI2 hoch wird, und dann, wenn PHI1 tief wird,
erhält.
Dies wird dadurch erzielt, dass zwischen den Inverter 510 und das
NAND-Gatter 530 ein
geeignet bemessenes Transfergatter 670 eingefügt ist,
um eine Fortpflanzungsverzögerung
hinzuzufügen,
die äquivalent
der durch den Inverter 520 eingeführten Verzögerung ist. Die Aufnahme des
Transfergatters 670 entzerrt die Verzögerung vom Ausgang des Inverters 520 zum Eingang
des NAND-Gatters 530 und die Verzögerung vom Ausgang des Inverters 520 zum
Eingang des NAND-Gatters 570. Die Entzerrung der Nichtüberlappungsperiode,
wenn die Ansteuertransistoren alle gesperrt sind, ist wichtig, um
die Effizienz des Ladungsverteilungstransistors 720 zu
maximieren.
-
Es
werden nun die Einzelheiten des Betriebs des Generators 500 nicht überlappender
Signale diskutiert. Beginnend mit einer steigenden Flanke des Systemtaktsignals
CLK fällt
der (in 6B nicht gezeigte) Knoten A
auf ein logisches Tief und steigt der Knoten C über den Inverter 520 auf
logisch hoch. Das Signal am Knoten A wird über das Transfergatter 670 übergeben
und veranlasst daraufhin, dass der Knoten B ebenfalls auf logisch
tief fällt.
Der Zweck des Transfergatters 670 ist es, eine Verzögerung einzuführen, die äquivalent
der Verzögerung
des Inverters 520 ist, wodurch sichergestellt wird, dass
die Signale an den Knoten B und C an ihren jeweiligen NAND-Gattern 530 und 570 gleichzeitig
ankommen. Die Einfügung
des Transfergatters 670 stellt sicher, dass der Tastgrad
des Systemtaktsignals CLK in den jeweiligen Hoch- und Tiefsegmenten
der Ausgangstaktsignale PHI1 und PHI2 erhalten wird. Im Ergebnis
dessen, dass der Knoten B auf logisch tief fällt, während der Knoten J auf logisch
hoch bleibt, steigt die Ausgabe des NAND-Gatters 530, d.
h. der Knoten D, auf logisch hoch. Da der Knoten K auf logisch tief
beginnt, hat die steigende Flanke am Knoten C währenddessen keine Wirkung auf
die Ausgabe des NAND-Gatters 570, d. h. am Knoten E, der
logisch hoch bleibt. Die steigende Flanke des Knotens D veranlasst,
dass der Knoten M nach einer Zwei-Inverter-Verzögerung über die Inverter 540 und 550 steigt.
Darüber
hinaus veranlasst die steigende Flanke des Knotens M gemeinsam mit
einem logischen Hoch am Knoten N und einem logischen Hoch am Knoten
L, dass das Entzerr-UND-Gatter 560 eine steigende Flanke
auf dem Entzerrimpuls EQ erzeugt. Es wird angemerkt, dass zu dieser
Zeit, d. h., wenn EQ den Transistor 720 einschaltet, keiner
der Ansteuertransistoren 680, 690, 700 und 710 eingeschaltet
ist, da beide Knoten M und N logisch hoch sind. Außerdem veranlasst
die steigende Flanke des Knotens D, dass der Knoten H an dem Eingang
des Inverters 620 auf logisch tief zu fallen beginnt. Das Signal
vom Knoten D wird über
den Inverter 540 und über
den Widerstand 600 und über
den Kondensator 640 verzögert, was veranlasst, dass
der Knoten H, wie in 6B gezeigt ist, mit einer langsameren
Rate fällt.
Das ODER-Gatter 660 weist die Eingangsknoten H und I auf,
wobei, da der Knoten I anfangs tief ist, der Knoten L zu fallen
beginnt, wenn der Knoten H zu fallen beginnt. Die fallende Flanke
am Knoten L am Ausgang des ODER-Gatters 660 veranlasst, dass
das UND-Gatter 560 eine fallende Flanke auf dem Entzerrimpuls
EQ erzeugt, wodurch der Entzerrimpuls abgeschlossen wird, während die
beiden Dreizustandsaktivierungssignale auf den Knoten M und N hoch
bleiben und die Dreizustandspuffer inaktiv halten. Wenn der Knoten
H auf logisch tief zu fallen beginnt, wird dieser Übergang
der fallenden Flanke über
den Inverter 620 an den Knoten K übertragen. Im Ergebnis steigt
der Knoten K und schaltet gemeinsam mit dem Knoten C den Ausgang
des NAND-Gatters 570, d. h. den Knoten E, auf logisch tief.
Die fallende Flanke des Knotens E veranlasst, dass der Transistor 700 wegen
der invertierenden Wirkung des Inverters 580 eingeschaltet
wird, und veranlasst außerdem,
dass der Knoten N nach der Zwei-Inverter-Verzögerung über die
Inverter 580 und 590 auf logisch tief fällt, wodurch
der Transistor 710 eingeschaltet wird. Im Ergebnis der
fallenden Flanke der Knoten E und N wird eine der nicht überlappenden
Taktausgaben PHI1 über
den Transistor 710 auf logisch hoch gezogen, während die
andere nicht überlappende
Taktausgabe PHI2 über
den Transistor 700 auf logisch tief gezogen wird.
-
Auf
der nächsten
fallenden Flanke des Systemtakts findet ein ähnlicher Prozess statt, der
durch die Übergänge auf
der rechten Seite von 6B gezeigt ist. Es ist wichtig
anzumerken, dass der Signalspeicher (der die NAND-Gatter 530, 570 und
die Inverter 540, 620, 580 und 630 umfasst)
des Generators nicht überlappender
Takte in Verbindung mit den durch die Widerstände 660, 610 und
durch die Kondensatoren 640 und 650 eingeführten RC-Verzögerungen
und in Verbindung mit dem ODER-Gatter 660 und mit dem UND-Gatter 560 einen Überlappungsschutz
bereitstellen, der das Entzerren der zwei nicht überlappenden Ausgangstaktsignale
während
einer Zeit, wenn einer der Dreizustandspuffer-Ansteuertransistoren
eingeschaltet ist, verhindert.
-
Selbstverständlich sind
die oben beschriebenen besonderen Ausführungsformen nur veranschaulichend
für die
Prinzipien der vorliegenden Erfindung, wobei durch den Fachmann
verschiedene Änderungen
vorgenommen werden können,
ohne von dem wie durch die folgenden Ansprüche definierten Anwendungsbereich
der Erfindung abzuweichen.