KR20030061406A

KR20030061406A - 전하 펌프 전원 공급 장치

Info

Publication number: KR20030061406A
Application number: KR10-2003-7006893A
Authority: KR
Inventors: 폴 드블유. 데몽
Original assignee: 모사이드 테크놀로지스 인코포레이티드
Priority date: 2000-11-21
Filing date: 2001-11-20
Publication date: 2003-07-18
Also published as: KR100834195B1; CA2428747A1; DE60121792D1; WO2002043232A2; ATE334500T1; US20020101744A1; AU2002214898A1; WO2002043232A3; EP1338081B1; US6967523B2; CA2428747C; EP1338081A2; DE60121792T2

Abstract

본 발명은 전하펌프 및 비 오버래핑 클럭 발생기를 포함하는 저 전압 DRAM을 구비한 전하 펌프에 기초한 전원 공급기 장치에 관한 것이다. 전하펌프는 병렬로 결합된 두개의 펌프 캐스케이드를 포함한다. 각각의 펌프 캐스케이드는 공급 전압 및 출력 노드 사이에서 연속적으로 결합된 다수의 펌프 단을 포함한다. 각각의 캐스케이드의 인접한 펌프단은 시스템 클럭 신호의 반대 위상에서 클럭 된다. 전하 펌프는 시스템 클럭신호의 상승 및 하강 에지에서 출력노드를 구동시킨다. 비 오버래핑 클럭 신호 발생기는 시스템 클럭의 위상 사이의 비 오버랩 주기동안에 전하공유를 통하여 비 오버래핑 출력 클럭 신호를 균등화시키는 래치의 출력에 의해 발생되는 균등 펄스에 의해 제어되는 전하 공유 트랜지스터를 포함한다. 비 오버래핑 클럭 신호 발생기는 비 오버랩 주기의 균등화를 보장하기 위해 포함되는 전송 게이트를 더 구비한다.

Description

전하 펌프 전원 공급 장치{CHARGE PUMP POWER SUPPLY}

전압 곱셈기(multipliers)는 대개 회로 소자를 작동시키기 위해 요구되는 고전압을 공급하기 위해 공급전원의 전압을 증가시키기 위해 사용되어진다. 전압 곱셈기의 한 유형은 전하 펌프라 불리고, 메모리 셀에 접근하고, 프로그래밍하고 또는 소거하기 위해 요구되는 전압을 공급하기 위해 기억 시스템(memory system)에서 일반적으로 사용된다.

예를 들면, DRAM 분야에 있어서 전하 펌프 회로는 대개 메모리 셀 억세스 트랜지스터를 작동시키기 위해 사용되는 전압을 발생시키기 위해 사용된다. DRAM 셀은 데이터 비트를 전압레벨로 저장하는 셀 스토리지와 엑세스 트랜지스터로써 n-채널 전계효과 트랜지스터(NFET)로 일반적으로 구성되어있다. 일반적인 DRAM 셀은 도1에서 도시되어있다. 메모리 셀(memory cell)은 접속 트랜지스터 Q를 통해 0볼츠 또는 Vdd볼츠 중 어느 하나의 전위를 셀 커페시터(C)로 구동하는 것에 의해 기록된다. Vdd는 초기에 외부에서 공급되는 전원 전압으로써, 일반적으로 2.5 또는 3.5볼트이다. 고 전압을 셀에 기록시킬 때, 셀 커페시터(C)를 통하여 전압을 Vdd로 충분히 신속하게 구동시키기 위하여, 엑세스 트랜지스터(Q)의 게이트상의 전위를 Vdd보다 다소 높은 전압 값을 갖는 Vpp로 증가시키는 것이 필요하다. 외부에서 공급되는 전원 전압(Vdd)보다 높은 전위(Vpp)는 대개 전하 펌프 회로에 의해 공급된다. 전압(Vpp)는 엑세스 트랜지스터(Q)의 바디 이펙트 강화 임계 전압(body-effect enhanced threshold voltage)을 극복하기 위해서 Vdd보다 다소 높아야 한다.

다양한 이유들로 인해, 외부 전원 공급 장치로부터 DRAM에 Vpp전위를 발생시키는 것보다는 내부적으로 DRAM장치에 Vpp 전위를 발생시키는 것이 바람직하다. DRAM내에서 Vpp를 발생시키는 종래의 방법으로는 Vdd보다 두배가 되는 전위를 발생시킬 수 있는 단일 스테이지(single- stage), 2위상 전하펌프 전원공급회로를 사용하는 것이다. 예를 들면, 비록 정상상태(steady-state) Vpp값이 연관된 레귤레이터(regulator)회로을 통하여 약 3.5볼트에서 4.0볼트의 레벨로 일반적으로 통제(regulate)되더라도, 2.5볼트의 Vdd에 대해서, 약5.0볼트의 전위가 발생될 수 있다. 일반적으로, 단일 스테이지, 2위상 전하펌프가 도 2A에서 도시되어 있다. 도 2B는 도 2A에서 도시되는 전하 펌프 회로을 구동하기 위해 사용되는 4개의 반전(inverting) 단과 이것에 대응하는 클럭신호를 도시한다.

반도체 가공 공정은 더 작은 트랜지스터 특징 사이즈 및 더 짧은 트랜지스터의 게이트 길이로 구성되기 위해서 발전 되어왔다. 그와 같은 것으로써, 외부에서 인가되는 전원 공급 전압(Vdd)은 표준 논리 트랜지스터의 손상을 피하기 위해 비율적으로 낮아져 왔다. Vdd에서의 이러한 감소는 DRAM 엑세스 트랜지스터 임계치 전압에서의 유사한 감소를 가져오지는 않아 왔다. 이 결과로써, 종래의 싱글-스테이지, 2위상 전하펌프는 로버스트(robust) DRAM 작동을 위해 요구되는 Vpp 레벨을 제공할 수가 없다. Vdd의 두배이상 되는 전압의 요구는 비 휘발성 기억장치(non-volatile memory), 구체적으로 플래쉬 EEPROM과 같은 장치의 분야에서 이미 직면해 왔다. 그러한 적용을 위해 일반적으로 사용되는 고전압 공급 회로은 도 3A에서 도시되는 바와 같이, 부스티드(boosted) 게이트 트랜지스터로 구성된 4단, 4상 전하 펌프이다.

도3A는 종래 기술인 4단, 4상 부트스트랩(bootstrap) 전하 펌프 회로(10)의 개략도이다. 전하펌프회로(10)는 n형 전계 효과 트랜지스터(NFETs)와 커페시터로 구성되는 4단을 포함한다. 제1단은 n형 전계 효과 트랜지스터(NFETs) (23), (19)와 커페시터(11),(15)를 포함하고, 제2단은 n형 전계 효과 트랜지스터(NFETs)(24),(20)와 커페시터 (12),(16)를 포함하고, 제3단은 n형 전계 효과 트랜지스터(NFETs)(25),(21)와 커페시터(13),(17)를 포함하고, 제4단은 n형 전계 효과 트랜지스터(26),(22)와 커페시터(14),(18)를 각각 포함한다. 제 4단은 입력 공급 전압 Vdd 및 출력 단자(Vout) 사이에서 직렬로 연결되어있다. 클럭 신호 (PHI1)는 클럭 신호(PHI2)가 커페시터(16),(18)에 인가되는 동안 커페시터(15),(17)에 인가된다. 또한 부스팅 클럭 신호(B1),(B2)는 각각 커페시터 (11), (13) 및 (12), (14)에 제공된다.

도 3B는 도 3A의 펌프 회로를 구동시키기 위해 사용되는 클럭신호들(PHI1), (PHI2), (B1) 및 (B2)의 상대 타이밍을 도시한다. 클럭 신호(PHI1), (PHI2)는 시스템 클럭신호(CLK)의 반대 위상에 의해 구동된다. 이러한 클럭 신호의 상대 타이밍은 아래에 기술된 전하펌프의 적합한 구동을 제공하기 위하여, 주의 깊게 오버랩 되어야만 한다는 것에 유의 해야한다. 전하 펌프 회로(10)의 작동은 도 3A, 3B보다 구체적으로는 제2 펌프단을 참조하여 논의되어질 것이다. 도 3B에서 도시되는 타이밍 간격에 우선하는 어떤 시간에 있어서, 부스팅 클럭 신호(B1)는 하이(high) 이고, 커페시터(11)의 부스팅 액션의 결과로써, 패스(pass) 트랜지스터(23)는 턴온되고, 그리하여, 제1단의 출력단, 예로 커페시터(15)의 상면 플레이트로 전압 (Vdd)을 통과하게 된다. 도 3B에서 도시되는 초기조건은, 저 레벨의 클럭 신호들 (PHI1),(B1) 및 (B2)와 고 레벨의 클럭신호 (PHI2)로 시작된다.

PHI2는 하이 이기 때문에, 커페시터(16)의 부스팅 작용에 의해 트랜지스터(20)는 완전히 턴온되고, 트랜지스터(20)가 완전히 턴온되기 때문에, 트랜지스터(24)는 커페시터(15)에 저장된 전압 Vdd에서 같은 전압을 게이트 및 드레인에 나타낸다. 시간(t1)에서, 클럭 신호(PHI1)은 하이로 되고, 2Vdd와 같은 전압레벨로 커페시터(15)의 상판을 승압시킨다. PHI2는 시간 t1에서 여전히 하이이므로, 트랜지스터(20)는 여전히 턴온되어 있고, 그 결과로써 트랜지스터(20)는 트랜지스터(24)의 게이트 단자에서 2Vdd의 승압 게이트 전압을 커페시터(12)로 통과시킨다. 이후, PHI2가 시간t2에서 로우(low)로 떨어질 때, 트랜지스터(20)는 턴오프 되고, 트랜지스터(24)의 게이트를 절연시키며, 커페시터(12)를 2Vdd와 같은 전압 레벨로 충전(charged)되게 한다.

t3에서, 승압 클럭 신호(B2)가 트랜지스터(24)의 게이트 단자에서의 전압을3Vdd와 같은 전압레벨로 승압 시키기 위하여 승압 클럭 신호(B2)가 하이가 됨으로써, 그리하여, 트랜지스터(24)를 완전히 턴온 시킨다. 따라서, 트랜지스터(24)는, 트랜지스터(24)에 어떤 임계치의 강하도 없이, 커페시터(15)에 축적된 2Vdd의 전체전압을 다음단, 즉 커페시터(16)의 상판으로 전달한다. 시간 t4에서, 승압 클럭 신호(B2)는 로우로 되고, 트랜지스터(24)는 턴 오프되기 시작하여 승압 노드를 절연시킨다.

이후, 시간(t5)에서, PHI2는 상승하고, 트랜지스터(20)를 턴온 시킴으로써, 트랜지스터(24)의 게이트 단자를 트랜지스터(24)의 드레인 단자의 전압레벨로 방전한다. t6 에서, PHI1이 로우로 될 때, 트랜지스터(20)는 온 상태를 유지하는 반면에, 트랜지스터(24)는 오프(OFF)상태를 유지한다.

전하펌프 회로(10)의 동작은 전하펌프의 제2단에서 강조하여 논의되어 왔고, 지금 전체의 전하 펌프에 관하여 논의될 것이다. 다음의 순서는 각각의 펌프 단 안에서 발생한다: 특별한 단(제1단의 트랜지스터(19), 제2단의 트랜지스터(20), 제3단의 트랜지스터(21) 및 제4단의 트랜지스터(22))의 부트스트래핑(bootstraping) 트랜지스터는 완전히 턴온된다. 따라서, 부트스트래핑 트랜지스터는 이런 특별한 단(단1에대한 트랜지스터(23), 단2에대한 트랜지스터(24), 단3에대한 트랜지스터(25), 단4에대한 트랜지스터(27))를 위해 패스 트랜지스터의 게이트 단자를 패스 트랜지스터의 드레인 전압과 같은 전압으로 미리 충전시킨다. 이후, 부트스트랩 트랜지스터(19, 20, 21 또는 22)는 턴 오프되고, 패스 트랜지스터(23, 24, 25 또는 26)의 게이트 단자는 절연되어지며, 충전된 상태를 유지한다. 곧 이어서, 승압 클럭 신호(B1 또는 B2)는 승압 커페시터(11, 12,13 또는 14)를 통하여 패스 트랜지스터(23, 24,25 또는26)의 게이트 단자로 전달되고, 이에 의거하여, 임계치 전압의 강하 없이 게이트를 승압 시키고, 또한 패스 트랜지스터가 드레인으로 충분한 전압이 통과할 수 있도록 한다. 마침내, 그 특별한 단(단1 및 3에서의 PHI1, 단2 및 4에서의 PHI2)를 위한 주 펌핑 클럭 신호가 패스 트랜지스터(23, 24, 25 또는 26)상에 전원(source) 전압을 승압 시킴으로써, 부가된 전압 레벨(Vdd)에 의해 그 단의 출력을 증가시키고, 이 증가된 전압을 다음 단로 제공한다. 주 펌핑 클럭 신호(PHI1),(PHI2)에 의해, 전하펌프의 단1 및 3은 동일 위상으로 구동하고, 단2 및 4도 동일 위상으로 구동되나, 단 1 및 3은 단 2 및 4에 비해 반대 위상에서 구동된다는 것에 유의해야 한다. 이 과정은 충분한 전압이 출력(Vout)에서 생성될 때까지 계속되며, 이는 레귤레이터(도 3A에서 미도시된)내의 레벨 검출기에의해 검출된다. 일반적으로, 적절한 레벨에 도달했을 때, 펌프를 구동하기 위해 사용되는 클럭신호는 억제되고, 레벨검출기는 소정의 레벨로 된 Vout의 전압강하를 검출한다. 이 지점에서, 클럭 신호들은 다시 활성화된다.

따라서, 전하펌프회로(10)의 제 3단 및 제 4단은 제1단 및 제2단과 같은 방법으로 작동한다. 제 2단은 입력 공급전압(Vdd)의 3배와 같은 전압을 제 3단으로 인가시키고, 제 3단은 입력 공급 전압 Vdd의 4배와 같은 전압을 제4단으로 인가시킨다. 제 4단은 다이오드로써 작동하기 위해 배치되는 출력 트랜지스터(27)를 구동한다. 출력 트랜지스터(27)는 입력 클럭신호(CLK)의 하강 에지에 대응하는, 클럭신호(PHI2)가 하이로 될 때 도전성 상태에 있게 된다. 따라서, 출력 단자(Vout)는 입력 클럭 신호(CLK)가 하강 에지인 경우에만 구동되어진다. 출력 단자는 입력 공급 전압(Vdd)의 4배와 동일한 전압(Vout)을 제공한다.

도 3A에서 도시된 4단, 4위상 전하펌프 디자인은 저 전압 DRAM에 적용시키기 위한 Vpp 공급 회로로써 이용하기에는 부적합한 몇 가지 결함을 가지고 있다. 제 4펌프 단에 있어서, DRAM 응용의 Vpp를 위해 필요한 전압 레벨을 발생시키는 것이 요구되지 않는다. 제 4단, 4위상 전하 펌프는 또한 더 큰 회로 사이즈에 기여하고, 더 높은 피크에서의 더 큰 에너지 손실을 가져오며, DRAM에 의해 요구되는 평균적인 전류 레벨에 기여한다. 또한, 승압 게이트 트랜지스터의 사용은 어떤 환경, 예를들면, DRAM이 전압 다운상태에 존재할 때와 같은 상태에서 현재 요구되는 Vpp에서 빠른 증가에 적응하기 위해 전원 공급의 능력을 방해할 수도 있다. 부가하여, 도 3A에서 도시된 전하펌프를 구동하기 위해 요구되는 4개의 각각의 클럭 위상은 매우 정확히 발생될 필요가 있고, 승압 작동을 성취하기 위해 요구되어지는 적절한 오버랩 시간을 확보한다. 만일 클럭 타이밍이 정확하게 성취되지 않는다면, 상류단계로 부터 전하누설이 하류 단계에서도 발생될 수 있고, 그리하여 전하펌프의 효율을 상당히 감소시킨다.

4단, 4 위상 전하펌프의 강화가 도 4A에 도시되어있다. 이 접근에서, n-채널 FET(N1)는 전하 펌프 클럭 입력 X1 및 X2를 균등화하기 위해 사용된다. 이것은 도4B에서 도시되는 클럭 위상간의 비 오버랩 주기동안 전하공유가 일어나도록 허용한다. 이와 같이 클럭 입력을 균등화함으로써, 트랜지스터 (P1),(N11) 및 (P2),(N12)로 각각 구성된 클럭신호를 생산하는 3상버퍼(tristate buffer)(B1),(B2)에 의해 사용되는 전력의 양은 감소되어지고, 그리하여, 전하 펌프 회로의 변환 효율을 증가시킨다. 도 4A 및 도 4B를 참조하여 기술된 실행에 있어서, 비 오버랩 주기 동안 트랜지스터(N1)에 의해 균등화되는 클럭신호 X1 및 X2는 3상 버퍼 B1 및 B2에 의해 또한 구동된다는 점에 대하여 유의해야 한다. 그 결과로써, 균등 트랜지스터(N1) 및 3상 버퍼 트랜지스터(P1),(N11) 및 (P2),(N12)의 동작에는 전위오버랩이 발생한다. 예를 들면, 도4B에 도시된 초기 조건을 고려 할 때, 신호 Y1은 논리 로우(logic low)하고, 신호 Y2는 논리 하이(logic high)하며, 그 결과로써 버퍼 (B2)의 트랜지스터(P2)는 온(on) 상태이고, 또한 버퍼(B1)의 트랜지스터(N11)도 온(on) 상태이기 때문에, X1은 논리 로우가 되고, 신호 X2는 논리 하이가 된다. Y2가 논리 하이로부터 논리 로우로 변화될 때, 트랜지스터(N11)는 턴 오프되기 시작하고, EQ펄스를 발생하는 NOR 게이트(G1)는 턴온 되기 시작하고, 인버터 구동 트랜지스터 (P2)는 논리 로우로부터 논리 하이까지 그것의 출력을 스위치하기 시작한다. 그 결과로써, NOR게이트(G1) 및 인버터 구동 트랜지스터(P2)의 전파지연에 의존하여, EQ펄스는 트랜지스터(P2)가 턴 오프 되기 전에 트랜지스터(N1)를 다소나마 턴온 시킬 수도 있다. 이상적으로, 펌프의 전력효율에 있어서의 전하손실 및 감소를 피하기 위해, 클럭신호(X1) 및 (X2)사이의 전하공유는 버퍼(B1) 및 (B2)모두가 비활성화 상태일 때 발생되어야만 한다.

본 발명은 대개 고전압을 얻기 위하여 공급전압을 증가시키기 위해 사용되는 전하 펌프에 관한 것이다. 더 구체적으로 본 발명은 저 전압 DRAM(dynamic random access memory)을 이용한 전원 공급기에 기초한 전하 펌프에 관한 것이다.

도1은 일반적인 DRAM셀의 개략도이고;

도2A는 싱글단, 2위상 전하 펌프의 개략도이며;

도2B는 도2A의 전하 펌프 회로에 대한 인버팅 단 및 타이밍 도에 대한 개략도이고;

도3A는 4단,4위상 전하펌프회로의 개략도이며;

도3B는 도3A의 전하 펌프 회로에 대한 타이밍 도이고;

도4A는 강화된 4단, 4위상 전하 펌프 회로의 개략도이며;

도4B는 도4A의 전하 펌프 회로에 대한 타이밍 도이고;

도5A는 본 발명의 일 실시예에 따른 전하 펌프 회로의 개략도이며;

도5B는 도5A의 전하 펌프 회로에 대한 타이밍 도이고;

도6A는 본 발명의 일 실시예에 일치하는 비 오버랩 클럭 신호 발생기의 개략도이며;

도6B는 도6A의 비 오버랩 클럭 신호 발생기에 대한 타이밍 도이다.

상기에서 논의된 결함들을 극복하기 위해, 본 발명의 실시예는 전하펌프회로에 관계한다. 일 실시 예에서, 전하펌프회로는 병렬로 결합된 두개의 펌프 케스케이드(pump cascade)를 포함한다. 각 펌프 캐스케이드는 입력공급전압 Vdd 및 출력 노드 사이에서 연속적으로 연결된 다수의 펌프 단을 포함한다. 각 펌프 캐스케이드의 대응되는 펌프단들은 입력 클럭신호의 반대 위상으로 클럭된다. 나아가, 각 캐스케이드의 인접 단들은 입력 클럭 신호의 반대위상으로 클럭된다. 어떤 실시 예에서, 각 펌프 캐스케이드의 제 1단은 박막 산화 트랜지스터를 이용한다. 전하펌프는 입력 클럭 신호의 상승 에지 및 하강 에지의 양 지점에서 출력 노드를 구동한다.

본 발명의 일 실시 예에 일치하는 전하펌프는 전류의 정상흐름을 보증하고, 출력전압의 리플(ripple)을 감소시킨다. 전하 펌프는 같은 정도의 출력 전압 레귤레이션을 제공하면서, 오직 입력 클럭 신호의 상승 에지에서만 펌프 하는 동일 사이즈의 싱글 캐스케이드 전하 펌프보다, 더 작은 출력 저장 커페시터 또는 더 높은 출력전류를 사용하여, 구동될 수도 있다. 각 캐스케이드의 제1 단의 박막 산화 트레지스터의 사용은 전하펌프의 전체 크기를 감소시킨다.

본 발명의 또 다른 실시 예는 비 오버래핑 클럭 신호 발생기에 직접 관련된 것이다. 실시예에 있어서, 비 오버래핑 클럭 신호 발생기는 두개의 출력 클럭 신호를 구동하기 위한 3상 인버터를 형성하는 두개의 트랜지스터 쌍을 포함한다. 비 오버래핑 클럭신호 발생기는 클럭 위상 사이의 비 오버랩주기동안 전하공유를 통하여 출력 클럭 신호를 균등화시키는 전하공유 트랜지스터를 더 포함한다. 이런 연결의 결과로써, 한 쌍의 트랜지스터에 의해 형성되는 3상 인버터에의해 전력소비는 감소한다. 전하공유 트랜지스터는 논리 게이트의 출력인 균등펄스에 의해 제어된다. 이것은 전하공유 트랜지스터의 동작이 4개의 구동 트랜지스터의 어느 것의 활성적인 동작과 함께 완전히 비 오버랩 되어지고, 그리하여 전하손실을 최소화하고, 전력 효율을 최대화한다.

비 오버랩 클럭신호 발생기의 한 실시예는 전파 지연을 야기시키기 위해 구성되는 전송 게이트(transmission gate)를 더 포함한다. 전송 게이트의 구성은 제1출력 클럭신호가 로우가 되고, 제2의 출력 클럭 신호가 하이가 되는 기간 사이에서의 비오버랩 주기의 기간 및 제1출력 클럭 신호가 하이가 되고 제2출력 클럭 신호가 로우가 되는 기간 사이에서의 비오버랩 주기 기간뿐만 아니라 두개의 출력 클럭 신호의 각각의 하이 및 로우 주기에 있어서의, 입력클럭신호(CLK)의 듀티 사이클(duty cycle)을 유지시킨다. 구동 트랜지스터가 모두 작동되지 않는 비 오버랩주기의 균등화는 전하공유 트랜지스터의 효율을 최대화시키는데 있어서 중요하다.

본 발명은 특별한 실시예의 측면에서 기술되고, 레퍼런스는 도면에 의해 만들어진다.

도5A는 본 발명의 일실시예에 따른 전하 펌프 회로(200)의 개략도이다. 전하펌프 회로(200)는 출력 노드(210)에 병렬로 연결된 두개의 펌프 캐스케이드(300), (400)를 포함한다. 각각의 펌프 캐스케이드는 입력 공급전압 Vdd 및 출력 노드(210) 사이에서 연속적으로 연결된 세개의 펌프 단들로 구성된다. 비록 도5A에는 단지 세개의 펌프 단만이 도시되고 있으나, 더 많은 수의 펌프 단들이 다른 실시 예에서 사용될 수 있다는 것에 유의해야 한다.

펌프 캐스케이드(300),(400)에대한 입력은 입력 공급 전압(Vdd) 및 구동 출력 신호(PHI1),(PHI2) 이다. 입력 공급 전압(Vdd)은 전하펌프에 대한 전하의 공급을 제공한다. 도 5B에서 도시되는 것과 같이, 비 오버래핑 구동 클럭 신호(PHI1),( PHI2)는 입력 공급 신호(CLK)의 반대 위상에 의해 구동된다.

전하 펌프 회로(200)의 각각의 펌프 캐스케이드에 대한 대응 펌프 단은 입력 클럭 신호의 반대 위상으로 클럭된다. 또한, 각 펌프 캐스케이드의 인접한 단들은 반대 위상에서 클럭된다. 따라서, 두개의 펌프 캐스케이드(300),(400)는 다른 캐스케이드에서 대응되는 단들에 전달되는 구동 클럭 신호에 반대위상이 되는 구동 클럭 신호를 받는 각각의 캐스케이드에서의 각각의 단에 따라, 상호 배치된 방식으로 동작한다. 펌프 캐스케이드(300)를 참조하는 경우, 단1의 트랜지스터(350) 및 단3의 트랜지스터(370)는 PHI1에 연결되고, 단2의 트랜지스터(360)는 PHI2에 연결된다. 이와 유사하게, 펌프 캐스케이드(400)에 있어서, 단1의 트랜지스터(450) 및 단3의 트랜지스터(470)는 PHI2에 연결되고, 단2의 트랜지스터(460)는 PHI1에 연결된다.

전하 펌프 회로(200)의 각 펌프 단은 커페시터로 동작하도록 배치된 p-타입 전계 효과 트랜지스터(PFET) 및 다이오드로 동작하도록 배치된 PFET를 포함한다. 다이오드로 로 동작하도록 배치된 PFET가 본 발명의 다양한 실시 예에서 NFETS, 다이오드 또는 바이폴라 트랜지스터로 대체될 수 있는 반면에, 커페시터로 동작하도록 배치된 PFET는 n-타입 전계 효과 트랜지스터(NFETs)로 대체 될 수 있다.

도5A에 도시된 바와 같이, 펌프 캐스케이드(300)의 단1은 다이오드 구성으로 연결된 트랜지스터(310)를 포함한다. 트랜지스터(310)의 소스(source) 단자는 전원 전압(Vdd)에 연결되고, 트랜지스터(310)의 드레인 단자는 단1의 출력을 나타내며, 다음 단의 트랜지스터(트랜지스터(320))의 소스 단자에 연결되어 있다. 트랜지스터(310)의 드레인 단자는 트랜지스터(310) 게이트 단자 및 기판에 또한 연결되어있다. 단1은 커페시터로써 기능을 하기 위해 배치된 트랜지스터(350)를 또한 포함한다. 트랜지스터(350)의 드레인 및 소스 단자와 기판은 트랜지스터(310)의 드레인 단자에 결합된다. 트랜지스터(350)의 게이트 단자는 구동 클럭 신호 (PHI1)를수신한다.

펌프 캐스케이드(300),(400)의 잔류 단은 펌프 캐스케이드(300)의 단1과 유사하게 구성되고, 차이점은 각각의 위상이 연결된다는 것 및 단2 및 단3가 Vdd에 연결되는 대신에 이전 단의 트랜지스터의 드레인 단자에 연결된다는 사실이다.

펌프 캐스케이드(300),(400)는 트랜지스터(340), 트랜지스터(440)로 각각 구성되는 출력 단 장치를 또한 포함한다. 트랜지스터(340),(440)는 다이오드로 기능 하도록 각각 구성되고, 출력 노드(210)로 펌프된 출력전압(Vpp)을 공급한다. 출력 노드(210)는 출력 커페시터 장치(220)에 결합된다.

부가하여, 도5A에서 사용되는 트랜지스터 기호에 의해 도시되듯이, 양 펌프 캐스케이드의 단1은 박막 산화 트랜지스터로 구성된다. 전하펌프(200)의 나머지 트랜지스터는 후막 산화 트랜지스터로 구성된다. 각 캐스케이드의 제1 단에서 박막 산화 트랜지스터를 사용함으로써, 전하 펌프의 전체사이즈를 감소시키고, 박막 산화장치의 단위 면적당 더 높은 도전성 및 게이트 용량을 이용할 수 있고, 제2 및 및 제3 단에서는 더 큰 후막 산화 장치를 사용함으로써 유사한 성능을 얻을 수 있다.

전하 펌프 회로(200)의 동작을 이하 기술한다. 전하 펌프 회로(200)는 다음과 같이 어떤 두개의 인접한 단가 반대 위상 구동 클럭 신호를 받는 과정으로써 동작한다. 도5B를 참조하여 설명하면, 시간(t1)에서 펌프 캐스케이드(400)의 단 1 및 3과 펌프 캐스케이드(300)의 단2는 클럭 신호(PHI2)로부터 논리 로우 레벨을 수신 받아서, 논리 하이 레벨로 전환된다. 시간(t1)에서 PHI2의 논리 로우 레벨은 그단(펌프 캐스케이드(400)의 단 1 및 3에 대한 트랜지스터(410),(430)와 펌프 캐스케이드(300)의 단2에 대한 트랜지스터(320))의 다이오드 트랜지스터를 턴온 시키는 각 단계의 출력 노드에 용량적으로 결합되어진다. 따라서, 각 단에서의 출력 노드는 트랜지스터 임계치(threshold) 전압(Vtp)보다 적은 다이오드 트랜지스터의 소스에 존재하는 전압으로 프리차지(precharge) 되어진다. 예를 들면, 펌프 캐스케이드(400)의 단1을 참조하여 설명하면, 노드(1)은 Vdd-Vtp의 전압레벨로 프리차지 된다. 시간(t1)에서, 구동 클럭 신호(PHI2)를 수신하는 모든 단은 그들의 각각의 출력노드에 대해 같은 프리차지 동작을 수행함으로써, 그들의 출력노드를 트랜지스터 임계치 전압, 즉 V소스-Vtp, 보다 적은 그들의 다이오드 트랜지스터 상의 소스 전압과 균등한 전압으로 미리 충전(precharging)을 한다.

도5B를 참조하여 다시 설명하면, 시간(t2)에 있어서, 펌프 캐스케이드(300)의 단1 및 단3과 펌프 캐스케이드(400)의 단2는 PHI1으로부터 논리 하이 레벨을 받는다. 이 논리 하이 레벨은 그 각각의 단의 출력 노드 상에 전압을 승압시키는 각 단(커페시터 350,370 또는 460)의 커페시터 트랜지스터를 충전시킨다. 이 승압된 전압은 다음에 계속되는 단으로 전달된다. 예를 들면, 상기 설명한 방법과 같이, 출력을 전압Vdd-Vtp로 프리차지시킨 펌프 캐스케이드(300)의 단1은 노드1에서 용량적으로 결합된 전압에 의해 승압된 출력 전압을 갖고, 노드1에서 2Vdd-Vtp의 승압전압을 초래한다. 이후 승압된 전압은 따라서, 단2에서 다음의 프리차지 동작 동안 할 수있는 펌프 캐스케이드(300)의 단2에 대한 입력 전압 V원으로써 이용 할 수 있다.

시간(t3)에서, 펌프 캐스케이드(300)의 단1 및 단3과 펌프 캐스케이드(400)의 단2는 클럭신호(PHI1)으로부터 논리 로우 레벨을 입력받는다. 따라서, 이러한 단은 상술한 바와 같이, 각각의 출력 노드에 대한 프리차징 동작을 실행한다. 시간(t4)에서, 펌프 캐스케이드(400)의 단1 및 단3과 펌프 캐스케이드(300)의 단2는 클럭신호(PHI2)로부터 논리적으로 하이 레벨을 입력받는다. 이와 같이, 이런 단계들은, 상술한 바와 같이, 그들의 각각의 출력 노드의 승압 동작을 수행한다.

전하 펌프(200)는, 상술한 바와 같이, 펌프단이 논리적으로 로우 레벨을 입력받아 그들의 각각의 출력 노드를 전압레벨 V원-Vtp로 프리차지 시키고, 펌프단이 논리적으로 하이 레벨을 입력받아 그들의 각각의 출력노드를 V원+Vdd-Vtp의 전압레벨로 승압 시키도록 동작한다. 전하펌프는 적절한 전압 레벨에 도달할 때까지 출력노드 쪽으로 전하를 푸쉬하고, 이는 레벨 검출기(도5A에서 도시되지 않는)에 의해 일반적으로 검출된다. 각 펌프 캐스케이드는 3개의 다이오드 트랜지스터(펌프 캐스케이드(300)의 트랜지스터 310-340 및 펌프 캐스케이드(400)의 트랜지스터 410-440)의 임계치 전압 하강보다 적고, 입력 공급 전압(Vdd)의 대략 3배가되는 전압 (Vpp)를 출력노드(210)에서 제공한다. 전하 펌프(200)는 승압 게이트 트랜지스터를 이용하지 않기 때문에, 3개의 다이오드 트랜지스터는 임계치 전압 강하가 발생한다. 승압 게이트 트랜지스터의 사용은 소정의 환경, 예를 들면 DRAM이 전원이 꺼진 상태로 있을 때와 같은 소정의 환경 하에서 현재 요구되는 Vpp에서의 빠른 증가에 적응하기 위한 입력 전원의 능력을 방지한다. 전하 펌프(200)는 상이한 전압 정도를 제공하기 위해 더 많거나 또는 적은 수의 펌프 단을 포함하도록 변경될 수 있다.

전하 펌프 회로(200)를 전체적으로 관찰하면, 입력신호(CLK)(신호(PHI1) 및 신호(PHI2))의 반대 위상으로부터 나오는 신호들에 의해 클럭된 두개의 펌프 캐스케이드를 사용함으로써 입력 클럭CLK의 상승 및 하강 에지의 양쪽 모두에서 출력 노드(210)상으로 전하를 구동시킨다. 구체적으로, 도5A를 참조하여 설명하면, PHI1의 상승은 트랜지스터(340)를 턴온 시킴으로써, 그리하여 출력 노드(210)을 구동시킨다. PHI1은 입력 클럭 신호(CLK)의 상승 에지에서 상승한다. 마찬가지로, PHI2의 상승은 트랜지스터(440)를 턴온 시킴으로써, 출력 노드(210)를 구동시킨다. PHI2는 입력 공급 신호(CLK)의 하강 에지에서 상승한다.

입력 클럭 신호(CLK)의 상승 및 하강 에지의 양쪽 모두에서 구동 출력 노드(210)는 신호(PHI1),(PHI2)의 부하를 균등하게 한다. 그것은 출력 노드(210)에서 전류의 정상 흐름을 보장하고, 출력 전압 Vpp의 리플을 감소시킨다. 마찬가지로, 전하펌프 회로(200)는 같은 정도의 출력 레귤레이션을 제공하면서, 오직 입력 클럭 신호의 상승 에지에서만 펌프 하는 균등한 사이즈의 싱글 캐스케이드 전하 펌프보다 더 높은 전류 또는 더 작은 출력 저장 커페시터(220)를 사용하여 구동될 수 있다.

도6A는 비오버래핑 클럭 신호 발생기(500)의 개략도이다. 비 오버래핑 클럭 신호발생기(500)는 입력 공급신호 CLK의 반대위상으로 구성되는 클럭 신호들(PHI1)및 (PHI2)를 발생시킨다. 비 오버래핑 클럭 신호 발생기(500)에 의해 발생되는 클럭 신호인(PHI1) 및 (PHI2)는, 5A에서 도시되는 회로와 같은, 전하 펌프 회로의 사용에 적절하다. 이와 같은 실시예로써, 전하펌프를 구동하는 클럭 신호(PHI1) 및 (PHI2)는 도6B에서 도시된 신호인 (PHI1) 및 (PHI2)와 유사하다.

비 오버래핑 클럭 신호 발생기(500)는 인버터(510)를 통한 클럭 신호(CLK) 와 PFET(690), PFET(710)및 전송 게이트(670)를 통하여 입력 공급 전압(Vdd)을 수신한다. 전송 게이트(670)는 아래와 같은 방식으로 배치되는 두개의 트랜지스터, NFET(735) 및 PFET(730)을 포함한다. NFET(735)는 PFET(730)의 드레인 단자에 결합되는 소스 단자를 갖고, PFET(730)의 소스 단자에 결합되는 드레인 단자를 갖는다. NFET(735)의 게이트 단자는 입력 공급전압 Vdd를 받는 반면에, PFET(730)의 게이트 단자는 그라운드에 연결되어진다.

인버터(510)는 전송게이트(670)와 인버터(520)에 연결된다. 전송 게이트(670)는 NAND게이트(530)에 입력을 공급하는 반면에, 인버터(520)는 NAND게이트(570)에 입력을 공급한다. NAND게이트(530)의 출력은 인버터(540), 저항(600) 및 인버터(620)를 통하여 NAND 게이트(570)의 하나의 입력 단으로 전송된다. NAND게이트(570)는 NAND게이트(570)의 출력이 인버터(580), 저항(610) 및 인버터(630)를 통하여 NAND 게이트(530)의 하나의 입력 단으로 전송되도록 구성되어 있다. 마찬가지로, NAND게이트(530)와(570)사이에서 교차로 결합된 연결은 두개의 클럭 신호 출력 (PHI1) 및 (PHI2)가 비 오버래핑 클럭신호가 되도록 보장한다.

인버터(540)는 NAND게이트(530)의 출력을 인버터(550)를 통하여 AND 게이트(560)의 입력 단자로 전송한다. 인버터(580)는 인버터(590)를 통하여 NAND게이트(570)의 출력을 AND 게이트(560)의 다른 입력 단자로 전송한다. AND게이트(560)은 제3의 입력으로써 OR게이트(660)의 출력을 받는다. OR게이트(660)는 입력으로써 레지스터(600),(610)를 통과하는 신호를 받는다. OR게이트(660)의 각각의 입력 단자는 또한 커페시터(640) 또는 (650)에 각각 결합된다.

NFET(680)는 인버터(540)의 출력에 결합된 게이트 단자를 갖고, 소스 단자는 그라운드에 결합되고, 드레인 단자는 PFET(710)의 드레인 단자에 결합된다. NFET(700)는 인버터(580)의 출력에 결합된 게이트 단자와 그라운드에 결합되는 소스 단자와, PFET(690)의 드레인 단자에 결합되는 드레인 단자를 갖는다. PFET(690)는 인버터(550)의 출력에 결합된 게이트 단자와, 입력 공급 전압(Vdd)에 결합되는 소스 단자와, NFET(700) 및 NFET(720)의 드레인 단자에 결합되는 드레인 단자를 갖는다. PFET(710)는 인버터(590)의 출력에 결합된 게이트 단자와, 입력공급전압(Vdd)에 결합되는 소스단자와, NFET(680)의 드레인 단자 및 NFET(720)의 소스 단자에 결합되는 드레인 단자를 갖는다. NFET(720)의 게이트 단자는 AND게이트(560)의 출력을 수신한다. 클럭신호(PHI1) 및 (PHI2)는 노드1 및 노드2에 인가된다.

도6B는 동작하는동안 비 오버래핑 클럭 신호 발생기(500)의 다양한 노드에서 발생되는 파형을 묘사하는 타이밍 도이다. 도6A에 도시된 바와 같이, 노드A(도6B에서 도시되지 않음)는 인버터(510)의 출력을 나타낸다. 노드 B 및 C는 두개의 입력 NAND게이트(530),(570)의 각각에서의 첫번째 입력을 나타낸다. 노드 D 및 E는 두개의 입력 NAND 게이트(530),(570)의 각각에서의 하나의 입력을 나타낸다. 노드 H 및 I는 OR게이트(660)의 입력을 나타낸다. 노드 J 및 K는 두개의 입력 NAND게이트(530),(570)의 각각에서의 두번째 입력을 나타낸다. 노드 L은 OR게이트(660)의 출력을 나타내고, 노드 M 및 N은 트랜지스터(690),(710)의 각각에서의 게이트 단자를 구동시킨다. 도6B는 또한 시스템 클럭(CLK), 균등 펄스 EQ 및 발생되는 클럭 신호(PHI1) 및 (PHI2)를 묘사한다.

비 오버래핑 클럭 신호 발생기(500)의 동작은 도6B에서 도시되는 타이밍 도에 연계되어 기술한다. 도6B로 부터 알 수 있는 바와 같이, 인버터(540),(620)및 (580),(630)의 연결된 크로스 결합 NAND게이트(530),(570)는 트랜지스터 쌍(680), (690) 및 (700), (710)의 동작을 제어하는 두개의 비 오버래핑(유사하게 높지 않은)신호를 발생시킨다. 트랜지스터 쌍(680),(690) 및 (700),(710)은 출력 클럭 신호 (PHI1) 및 (PHI2)를 구동하기 위한 3상 인버터를 형성한다. 전하 공유 트랜지스터(720)의 목적은 클럭 위상 사이의 비 오버래핑 주기 동안 전하 공유를 통한 출력클럭 신호 (PHI1) 및 (PHI2)를 균등화하는 것이다. 이와 같은 연결의 결과는 트랜지스터(680),(690) 및 (700),(710)에 의해 형성된 3상 인버터에 의한 전력 소비의 감소를 초래한다. 트랜지스터(720)는 AND게이트(560)의 출력이 되는 균등 펄스 EQ(도 6B)에 의해 제어된다. AND게이트(560)는 트랜지스터(680),(700)중 어느 하나가 턴 온 되기 전에 트랜지스터(720)를 턴 오프하도록 구동된다. 본질적으로, OR 게이트(660)는 인버터(540),(580)의 출력의 어떤 하나가 다시 논리적으로 하이 레벨로 되기 전에, 신호EQ는 균등 트랜지스터(720)를 턴 오프 하도록 하기 위하여, 균등 펄스 폭을 설정하는데 사용된다. 이것은 트랜지스터(720)의 동작이 4개의 구동 트랜지스터(680),(690),(700),(710)중의 어떤 것에서의 활성 작용에 따라 구비하여 완전히 비 오버래핑 되며, 이에 의거하여, 전하손실을 최소화하며, 전력 효율을 최대화시킨다. 비 오버래핑 클럭 신호 발생기(500)에 의해 제공되는 이 오버랩 보호기는 도4A 및 4B에서 도시되는 종래의 기술에 비해 향상을 가져온다.

최대 전하펌프의 효율을 달성하기 위해서는, PHI1 및 PHI2 클럭 신호를 발생시키는 회로가 PHI1가 로우로 될 때와 PHI2가 하이로 되는 비 오버랩주기의 기간 및 PHI2가 하이로 될 때와 PHI1이 로우로 되는 사이의 비 오버랩주기의 기간뿐만 아니라, PHI1 및 PHI2의 각각의 하이 및 로우주기에서 입력 클럭신호(CLK)의 듀티 사이클(duty cycle)을 보존하도록 디자인 되고있다. 이것은 인버터(520)에 의해 유도된 지연과 동등한 전파지연을 추가하기 위해 인버터(510) 및 NAND게이트(530)사이에 적절한 사이즈의 전송게이트(670)를 삽입함으로써 달성된다. 전송 게이트(670)를 포함시킴으로써 인버터(520)의 출력으로부터 NAND게이트(530)의 입력에까지의 지연 및 인버터(520)의 출력으로부터 NAND게이트(570)의 입력에까지의 지연을 균등화시킨다. 구동 트랜지스터가 모두 동작하지 못 할때의 비 오버랩 주기의 균등은 전하 공유 트랜지스터(720)의 효율을 최대화시키는데 중요하다.

비 오버래핑 신호 발생기(500)의 동작의 특성을 이하 기술한다. 시스템 클럭 신호(CLK)의 상승 에지에서의 시작과 함께, 노드A(도6B에서 도시되지 않은)는 논리적으로 로우로 하강하고, 노드C는 인버터(520)를 거쳐 논리적으로 하이로 상승한다. 노드A 에서의 신호는 전송 게이트(670)를 통하고, 통과한 후 노드B를 논리적으로 로우로 떨어지도록 한다. 전송 게이트(670)의 목적은 인버터(520)의 지연과 같은 지연을 야기함으로써, 그리하여 노드 B 및 C의 신호가 유사하게 각각의 NAND게이트(530) 및(570)에 동시에 도달할 수 있도록 한다. 전송 게이트(670)의 삽입은 시스템 클럭 신호(CLK)의 듀티 사이클을 출력 클럭 신호(PHI1) 및 (PHI2)의 각각의 하이 및 로우 세그먼트에서 유지될 수 있도록 한다. 노드J가 논리적으로 하이로 남아있는 동안 노드B가 논리적으로 로우로 떨어지는 결과에 의해, NAND게이트(530)의 출력, 즉 노드D의 출력은 논리적으로 하이로 된다. 반면에, 노드K는 논리적으로 로우로 되기때문에, 노드C에서의 상승 에지는 논리적으로 하이로 존재하는 NAND게이트(570)의 출력, 즉 노드E,에 영향을 주지 않는다. 노드D의 상승 에지는, 노드M이 인버터(540) 및 (550)을 통한 두개의 인버터 지연 후에 논리M의 상승을 야기시킨다. 또한, 노드 N에서의 논리적으로 하이이고 노드 L에서 논리적으로 하이를 결합함에 있어서, 노드 M의 상승 에지는 균등 AND게이트(560)가 균등 펄스 EQ상에 상승 에지를 발생하게 하는 원인이 된다. 이 시간, 즉 EQ가 트랜지스터(720)에서 턴온될때, 양 노드M 및 N이 논리적으로 하이인 경우에는, 구동 트랜지스터(680),(690),(700) 및 (710)모두는 작동 상태에 있지 않다는 것에 유의해야한다. 노드 D의 상승 에지는 또한 인버터(620)의 입력에서 노드H가 논리적으로 로우로 떨어지기 시작하는 요인이 된다. 노드 D로부터의 신호는 인버터(540) 및 레지스터(600) 및 커페시터(640)를 통하여 지연되고, 도6B에서 도시된 바와 같이, 노드H를 느린 비율로 떨어지도록 야기시킨다. OR게이트(660)는 입력노드 H 및 I를 갖고, 노드I는 초기에 로우이고, 한번 노드H가 떨어지기 시작하면, 노드L도 떨어지기 시작한다. OR게이트(660)의 출력에서 노드 L의 하강 에지는 AND게이트(560)가 균등 펄스 EQ위에서 하강 에지를 발생시키도록 함으로써, 노드 M과 N에서의 두개의3상 활성 신호(tri-state activating signals)가 높고, 3상 버퍼가 비 활성으로 지속시키면서, 균등 펄스를 종료시킨다. 일단 노드 H가 논리적으로 로우로 떨어지기 시작하면, 이 하강 에지로의 전이는 인버터(620)를 지나서 노드K로 전송되어진다. 그 결과로써, 노드 K는 상승하고, 노드 C와의 조합 하에서, NAND게이트의 출력, 즉 노드E를 논리적으로 로우로 전환시킨다. 노드 E의 하강 에지는 인버터(580)의 인버팅 작동에 기인하여 트랜지스터(700)를 턴온 시키고, 또한 인버터(580),(590)를 통한 두개의 인버터 지연 후에 노드N을 논리적으로 로우로 떨어지게 함으로써, 트랜지스터(710)를 턴온 시킨다. 노드 E와 N의 하강 에지의 결과로써, 비 오버래핑 클럭 출력(PHI1) 중의 하나는 트랜지스터(710)를 지나 논리적으로 하이로 되고, 다른 비 오버래핑 클럭 출력 (PHI2) 중의 하나는 트랜지스터(700)를 경유하여 논리적으로 로우로 된다.

도6B의 우측의 전송에 의해, 시스템 클럭의 다음의 하강 에지상에 유사한 과정이 발생한다. 레지스터(660,610)와 커페시터(640,650)에 의해 야기되는 RC지연과 OR게이트(660)및 AND게이트(560)와 연계하여 비 오버래핑 클럭 발생기 래치(NAND 게이트(530,570) 및 인버터(540, 620, 580 및 630)을 포함함)가 3상 버퍼 구동 트랜지스터 중의 하나가 작동되는 시간동안 두개의 출력 비 오버래핑 클럭신호의 균등화를 막는 오버랩 보호를 제공한다는 것에 유의해야한다.

상기 설명한 특별한 실시예는 오직 본 발명의 원칙들을 설명하며, 다양한 수정이 본 발명의 청구범위를 벗어나지 않고 당업자에 의해서 실행될 수 있다. 따라서, 본 발명의 범위는 오직 아래의 청구 항에 의해 한정되어진다.

Claims

다수의 펌프단을 가지는 복수의 전하 펌프 캐스케이드를 포함하는 전하 펌프 회로를 구비하고, 상기 다수의 전하펌프 캐스케이드는 시스템 클럭 신호의 교번 에지에 응답하여 전하를 공통 출력으로 펌프 하도록 구동되어지는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 시스템 클럭신호의 교번 상승 및 하강 에지에 응답하여 비 오버래핑 클럭 신호를 생성하는 비 오버래핑 클럭신호 발생기를 더 포함하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 공통의 출력은 전하 펌프 회로에 공급되는 전원 전압보다 더 큰 출력 공급 전압을 제공하는 것을 특징으로 하는 반도체 장치.
트랜지스터 및 커페시터를 포함하는 다수의 전하 펌프단을 포함하는 제1 및 제2 전하 펌프 캐스케이드를 포함하고,

상기 다수의 전하 펌프단은 시스템 클럭 신호의 상승 에지 및 하강 에지 양단에서 전하를 출력 노드로 펌프하는 것을 특징으로 하는 전하 펌프 회로를 포함하는 기억장치.
제4항에 있어서, 상기 트랜지스터는 다이오드로써 배치되는 PFET를 포함하는 것을 특징으로 하는 기억장치.
제4항에 있어서, 상기 커페시터는 커페시터로써 배치되는 PFET를 포함하는 것을 특징으로 하는 기억장치.
제4항에 있어서, 제1 및 제2 전하 펌프 캐스케이드는 전원 전압을 받고, 출력 노드에 연결되며, 상기 출력 노드는 전원 전압보다 더 큰 출력 공급 전압을 제공하는 것을 특징으로 하는 기억장치.
시스템 클록 신호의 반대위상에 응답하여 제1 및 제2 위상 신호를 발생하는 비 오버래핑 클럭 신호 발생기를 더 포함하고, 제1 위상 신호는 제1 전하펌프 캐스케이드의 2n번째 전하 펌프단 및 제2 전하 펌프 캐스케이드의 2n+1번째 전하 펌프 단을 구동시키고, 제2 위상 신호는 제 1전하 펌프 캐스케이드의 2n+1번째 전하 펌프단 및 제2 전하 펌프 캐스케이드의 2n번째 전하 펌프 단을 구동시키며, n은 0이상의 정수를 의미하는 것을 특징으로 하는 기억장치.
직렬로 결합된 다수의 펌프단을 포함하고 출력 노드에 병렬로 결합되는 제1 및 제2 펌프 캐스케이드를 포함하며,

상기 제1 펌프 캐스케이드의 2n번째 펌프단은 제 1 클럭 신호를 받도록 결합되고, 상기 제1 펌프 캐스케이드의 2n+1번째 펌프단은 제2클럭 신호를 받도록 결합되며,

상기 제2 펌프 캐스케이드의 2n번째 펌프단은 제2클럭 신호를 받도록 결합되며, 상기 제2 펌프 캐스케이드의 2n+1번째 펌프단은 제1클럭 신호를 받도록 결합되며, n은 0이상의 정수이고,

제1 및 제2 펌프 캐스케이드에 의해 펌프된 전하를 받는 상기 출력 노드는 전원 전압보다 큰 출력공급 전압을 제공하는 것을 특징으로 하는 전하 펌프.
제9항에 있어서, 각각의 펌프 단은 다이오드로써 배치되는 PFET 및 커페시터로써 배치되는 PFET를 포함하는 것을 특징으로 하는 전하 펌프.
제9항에 있어서, 제1 및 제2 펌프 캐스케이드 각각의 제1 펌프단은 다이오드로써 배치되는 박막 산화 PFET 및 커페시터로써 배치되는 박막 산화 PFET를 포함하는 것을 특징으로 하는 전하 펌프.
각각 다수의 제1 클럭 신호들에 의해 구동되어지는 다수의 전하 펌프단을 포함하는 제1 펌프 캐스케이드;

각각 다수의 제2 클럭 신호들에 의해 구동되어지는 다수의 전하 펌프단을 포함하는 제2 펌프 캐스케이드;

다수의 제2 클럭 신호들의 각각의 클록 신호는 다수의 제1 클럭 신호들의 각각의 클럭 신호에 반대 위상을 갖는 다수의 상기 제1 및 상기 제2 다수의 클럭 신호를 시스템 클록 신호의 전이에 응답하여 발생시키기 위한 비 오버래핑 클럭 신호 발생기를 포함하며,

상기 제1 및 제2 펌프 캐스케이드의 마지막 전하 펌프단이 고 전압원을 제공하기 위해 병렬로 결합되어지는 것을 특징으로 하는 고 전압원을 발생시키는 전하펌프.
전하를 받기 위한 수단 및 전하를 저장하기 위한 수단들을 포함하는 다수의 전하 펌프단을 포함하는 제1 및 제2 펌프 캐스케이드 및 시스템 클럭 신호의 상승 및 하강의 에지에서 다수의 전하 펌프단에 저장된 전하를 갖는 출력 노드를 구동하기 위한 수단을 포함하는 전하펌프를 포함 하는 기억장치.
제13항에 있어서, 상기 전하를 받기 위한 수단들은 다이오드로써 배치되는 PFET를 포함하는 것을 특징으로 하는 기억장치.
제13항에 있어서, 상기 전하를 저장하기 위한 수단들은 커페시터로써 배치되는 PFET를 포함하는 것을 특징으로 하는 기억장치.
제13항에 있어서, 상기 제1 및 제2 전하 펌프 캐스케이드는 전원 전압에 의해 전원이 공급되며, 출력 노드에 공통으로 결합되어지고, 상기 출력 노드는 전원 전압보다 더 큰 출력 공급 전압을 제공하는 것을 특징으로 하는 기억장치.
제13항에 있어서, 상기 출력 노드를 구동하기 위한 수단은 시스템 클록 신호의 반대 위상을 포함하는 제1 및 제2 위상 신호를 포함하며, 상기 제1 위상 신호는 제1 전하펌프 캐스케이드의 2n번째 전하 펌프단 및 제2 전하 펌프 캐스케이드의 2n+1번째 전하 펌프단을 구동시키고, 제2 위상 신호는 제1전하 펌프 캐스케이드의 2n+1번째 전하 펌프단 및 제2 전하 펌프 캐스케이드의 2n번째 전하 펌프 단을 구동시키며, n은 0이상의 정수인 것을 특징으로 하는 기억장치.
다수의 펌프단을 포함하는 다수의 펌프 캐스케이드에 전원 전압을 제공하는 단계;

시스템 클럭의 제1 에지에서, 동시에 전하 펌프단들의 제1그룹에서 전원으로부터 전하를 저장하고 전하 펌프 단들의 제2그룹으로부터 전하를 출력 노드로 펌프하는 단계; 및

시스템 클럭의 제2 에지에서, 동시에 전하 펌프단들의 제2그룹에서 전원으로부터 전하를 저장하고 전하 펌프 단들의 제1그룹으로부터 전하를 출력 노드로 펌프하는 단계를 포함하는 것을 특징으로 하는 전원 전압보다 더 큰 전압을 발생시키는 방법.
시스템 클럭의 선단 에지에 응답하여, 전하 펌프단의 제1그룹에서의 출력 노드를 전하 펌프단의 제1그룹에서의 각각의 입력 노드 위에 존재하는 전압으로 미리 충전하고, 이후 전하 펌프단의 제2그룹에서의 출력 노드를 각각의 승압된 전압으로 상승시키는 단계;

시스템 클럭의 후단 에지에 응답하여, 전하 펌프단의 제2그룹에서의 출력 노드를 전하 펌프단의 제2그룹에서의 각각의 입력 노드위에 존재하는 전압으로 미리 충전한후, 이후 전하 펌프단의 제1그룹에서의 출력노드를 각각의 승압된 전압으로 상승시키는 단계; 및

출력 공급 노드가 소정의 전압 레벨에 도달할 때까지, 시스템 클럭의 선단 및 후단 에지의 양단에 응답하여 전하펌프 캐스케이드의 각각으로부터 교대로 전하를 출력 공급 노드에 제공하는 단계를 포함하는 것을 특징으로 하는 전기적인 전하를 출력 공급 노드로 펌프하기위해 작동되고, 제1 및 제2 의 전하 펌프단을 포함하는 다수의 전하 펌프 캐스케이드의 작동방법.
시스템 클럭 입력 노드;

클럭 입력 단;

중간 래치(latch) 출력 및 상보 래치 출력을 갖는 클럭 입력 단에 결합되는 래치;

상기 상보 래치 출력에 결합되고, 비 오버래핑 클럭 신호 출력을 갖는 클럭출력 구동단; 및

상기 클럭 출력 구동단들 사이에 연결되고 상기 중간 래치(latch) 출력을 입력으로써 받는 균등화단을 포함하는 것을 특징으로 하는 비 오버래핑 클럭 신호 발생기.