JP6366433B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、例えばチャージポンプ回路を有する半導体装置に関する。

近年、環境保護の観点から、環境電波などから電力を得て回路を動作させるエナジーハーベスト技術が多く提案されている。このエナジーハーベスト技術において、ハーベスティング電源から得られる電圧は０．１〜０．２Ｖ程度と非常に低く、マイコンなどを駆動するには昇圧回路を用いて負荷回路に与える電源電圧を１Ｖ程度にまで昇圧する必要がある。ここで、例えば、インダクタを用いたスイッチングレギュレータの場合、０．１Ｖから１．０Ｖへ昇圧するためには０．６Ｖ程度以上の制御電圧が必要となる。そのため、初期電位が０Ｖの状態からの昇圧動作、いわゆるコールドスタートをするためにはトランスやチャージポンプ回路を用いて一旦高い電位を生成する必要がある。この内、外付け素子が不要で低コストなチャージポンプ回路については数段から１０段程度の段数が必要になるが、例えば基板電位を０Ｖ（接地電圧ＧＮＤ）に固定したＮＭＯＳトランジスタをダイオード接続してチャージポンプを構成した場合、後段ほど逆基板バイアスがかかる。そのため、チャージポンプ回路としての性能（昇圧電位や電流供給能力）が落ちる。そこで、低電圧駆動を前提としたチャージポンプ回路の例が特許文献１に開示されている。

特許文献１に記載のチャージポンプ回路では、整流素子となるＰＭＯＳトランジスタ（トランスファＭＯＳ）のバックゲート電圧を、ソースとドレインのうち電圧値が高い方の端子から供給するようにバックゲート電圧の供給元を切り替える基板制御ＭＯＳトランジスタを有する。

特開２００５−３３３６８５号公報

しかしながら、特許文献１に記載の技術では、ダイオード接続されたトランジスタ（トランスファＭＯＳ）が順方向に電流を流すときのソース−バックゲート間電圧が０Ｖとなるため、特に入力電圧の電圧値が低い領域において順方向電流を十分に流すことができない、そのため、特許文献１に記載の技術では、昇圧速度及び昇圧電圧等の昇圧能力を十分に向上させることができない問題がある。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、入力端子から出力端子に向かって直列に接続され、入力端子に与えられた電圧をクロック信号に応じて昇圧する複数の昇圧ユニットを有するチャージポンプ回路を有し、複数の昇圧ユニットが、それぞれ、内部入力端子と、内部出力端子と、ダイオード接続され、内部入力端子から内部出力端子に向かう方向に順方向電流を流すメイントランジスタと、メイントランジスタの第１の端子とメイントランジスタのバックゲート端子との間に接続され、制御端子が前記メイントランジスタの第２の端子に接続されるサブトランジスタと、メイントランジスタの第２の端子とメイントランジスタの抵抗とを接続するバックゲート配線と、内部出力端子とクロック信号が与えられるクロック配線との間に接続されるコンデンサと、を有する。

なお、上記実施の形態の装置を方法やシステムに置き換えて表現したものなども、本発明の態様としては有効である。

前記一実施の形態によれば、昇圧速度及び昇圧電圧等の昇圧能力を向上させることができる。

実施の形態１にかかる半導体装置のブロック図である。 実施の形態１にかかる発振器のブロック図である。 実施の形態１にかかる発振器のインバータの回路図である。 実施の形態１にかかる整流素子のブロック図である。 実施の形態１にかかる半導体装置の動作中における整流素子のバイアス状態を説明するタイミングチャートである。 実施の形態１にかかる半導体装置の比較例となる半導体装置のブロック図である。 実施の形態１にかかる整流素子と比較例にかかる整流素子との電流特性の違いを説明するグラフである。 実施の形態１にかかる半導体装置と比較例にかかる半導体装置の出力特性の違いを説明するグラフである。 実施の形態１にかかる半導体装置のレイアウトを説明する図である。 実施の形態１にかかるチャージポンプ回路のレイアウトを説明する図である。 実施の形態１にかかる整流素子のレイアウトを説明する図である。 実施の形態１にかかる整流素子の縦構造を説明する図である。 比較例にかかる整流素子の縦構造を説明する図である。 実施の形態２にかかる半導体装置のブロック図である。 実施の形態２にかかる整流素子のうちＮ型半導体のトランジスタを利用した整流素子のブロック図である。 実施の形態３にかかる半導体装置のブロック図である。 実施の形態３にかかる電力源のブロック図である。 実施の形態３にかかる昇圧回路のブロック図である。 実施の形態３にかかる電圧モニタ回路のブロック図である。 実施の形態３にかかる基準電圧生成回路のブロック図である。 実施の形態３にかかる比較器のブロック図である。 実施の形態３にかかる半導体装置の動作を説明するタイミングチャートである。

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

図１に実施の形態１にかかる半導体装置１のブロック図を示す。実施の形態１にかかる半導体装置１では、半導体チップ上にチャージポンプ回路を有する。図１では、このチャージポンプ回路を示した。図１に示すように、実施の形態１にかかる半導体装置１は、発振器１０、昇圧ユニットＢＣ１〜ＢＣｎ、整流素子ＰＤＰｎ＋１を有する。ここで、ｎは、ユニット或いは素子の個数を示す整数である。

昇圧ユニットＢＣ１〜ＢＣｎは、入力端子と出力端子との間に直列に接続される。昇圧ユニットＢＣ１〜ＢＣｎは、入力端子に与えられた入力電圧ＶＩＮをクロック信号ＣＫ、ＣＫＢに応じて昇圧して出力電圧ＶＯＵＴを出力する。なお、実施の形態１にかかる半導体装置１では、最終段の昇圧ユニットＢＣｎと出力端子との間に整流素子ＰＤＰｎ＋１を有する。整流素子ＰＤＰｎ＋１は、出力端子に接続される平滑コンデンサ（不図示）から昇圧ユニットＢＣｎ側に電流が逆流することを防止する。発振器１０は、複数の昇圧ユニットのうち奇数番目の昇圧ユニットのコンデンサに第１のクロック信号ＣＫを与え、偶数番目の昇圧ユニットのコンデンサに第１のクロック信号に対して反転した位相を有する第２のクロック信号ＣＫＢを与える。

昇圧ユニットＢＣ１〜ＢＣｎは、それぞれ、整流素子（例えば、ＰＤＰ１〜ＰＤＰｎ）及びコンデンサ（例えば、Ｃ１〜Ｃｎ）を有する。実施の形態１にかかる半導体装置１では、整流素子として、メイントランジスタ、サブトランジスタ及び抵抗を有する回路を用いる。この整流素子の詳細については後述する。また、場合に応じて、整流素子ＰＤＰ１〜ＰＤＰｎの総称として整流素子ＰＤＰを用いる。

また、昇圧ユニット内のコンデンサは一端が整流素子の出力端子側（例えば、ダイオード接続されたトランジスタのカソード側）と接続され、他端にクロック信号が与えられる。ここで、奇数番目の昇圧ユニットのコンデンサの他端にはクロック配線を介してクロック信号ＣＫが与えられ、偶数番目の昇圧ユニットのコンデンサの他端にはクロック配線を介してクロック信号ＣＫＢが与えられる。

続いて、実施の形態１にかかる発振器１０について詳細な説明を行う。実施の形態１にかかる半導体装置１の発振器のブロック図を図２に示す。図２に示すように実施の形態１にかかる発振器１０は、発振部２０、クロックバッファ３１、３２を有する。発振器１０は、インバータ２１〜２ｉ（ｉはインバータの数を示す整数）がループ状に接続されたリングオシレータである。そして、最終段に配置されるインバータ２ｉの出力端子にクロックバッファ３１が接続される。また、最終段の一段前に配置されるインバータ２ｉ−１の出力端子にクロックバッファ３２が接続される。クロックバッファ３１から出力されるクロック信号が第１のクロック信号ＣＫとなり、クロックバッファ３２から出力されるクロック信号が第２のクロック信号ＣＫＢとなる。

ここで、実施の形態１にかかる発振器１０は、入力電圧ＶＩＮを電源電圧として動作する。この入力電圧ＶＩＮは、例えば、電圧値が０．１〜０．２Ｖ程度となる微小電力源から出力されるものである。そのため、発振器１０は低い電源電圧から動作可能な回路のインバータが利用される。そこで、発振器１０のインバータ２１〜２ｉとなるインバータの一例の回路図を図３に示す。

図３に示すように、インバータは、ＰＭＯＳトランジスタＭＰ０〜ＭＰ２、ＮＭＯＳトランジスタＭＮ０〜ＭＮ２を有する。ＰＭＯＳトランジスタＭＰ０、ＭＰ１、ＮＭＯＳトランジスタＭＮ０、ＭＮ１は、電源端子と接地端子との間に直列に接続される。より具体的には、ＰＭＯＳトランジスタＭＰ０、ＭＰ１、ＮＭＯＳトランジスタＭＮ０、ＭＮ１は、電源端子から接地端子に向かって、ＰＭＯＳトランジスタＭＰ０、ＭＰ１、ＮＭＯＳトランジスタＭＮ１、ＭＮ０の順に配置される。そして、ＰＭＯＳトランジスタＭＰ０、ＭＰ１、ＮＭＯＳトランジスタＭＮ０、ＭＮ１のゲートには入力信号Ｓｉｎが入力される。また、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とを接続する接続点が出力端子となり、この端子から出力信号Ｓｏｕｔが出力される。

ＰＭＯＳトランジスタＭＰ１は、ＰＭＯＳトランジスタＭＰ０とＰＭＯＳトランジスタＭＰ１とを接続する接続点と接地端子との間に接続される。また、ＰＭＯＳトランジスタＭＰ１のゲートはインバータの出力端子に接続される。ＮＭＯＳトランジスタＭＮ１は、ＮＭＯＳトランジスタＭＮ０とＮＭＯＳトランジスタＭＮ１とを接続する接続点と電源端子との間に接続される。また、ＮＭＯＳトランジスタＭＮ１のゲートはインバータの出力端子に接続される。

図３で示したインバータでは、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＰ０を追加することで、ＰＭＯＳトランジスタＭＰ０及びＮＭＯＳトランジスタＭＮ０がオフ状態となったときのリーク電流が出力電流Ｉｏに影響しないように電流を流す。そのため、図３で示したインバータは、特に電源電圧が低い状態において、入力電流（例えば、電源端子から流れ込む電流又は接地端子に排出される電流）に対する出力電流Ｉｏの比率が高くなる。つまり、図３に示したインバータでは、低い電源電圧であっても信号レベルの変化の応答速度を高めることができる。

続いて、実施の形態１にかかる半導体装置１における整流素子について詳細に説明する。図４に実施の形態１にかかる半導体装置１における整流素子ＰＤＰの回路図を示す。なお、整流素子ＰＤＰ１〜ＰＤＰｎ＋１は同じ回路であるため、図４では、整流素子ＰＤＰｎの回路を示した。

図４に示すように、実施の形態１にかかる整流素子ＰＤＰｎは、メイントランジスタ４０、サブトランジスタ４１、抵抗４２、内部入力端子Ｔａ、内部出力端子Ｔｃを有する。内部入力端子Ｔａは、前段回路に接続される端子である。外部出力端子Ｔｃは、後段回路に接続される端子である。また、外部出力端子Ｔｃには、図１で示した昇圧ユニットＢＣｎのコンデンサＣｎの他端が接続される。

メイントランジスタ４０及びサブトランジスタ４１は、ＰＭＯＳトランジスタである。メイントランジスタ４０は、ダイオード接続され、内部入力端子Ｔａから内部出力端子Ｔｃに向かう方向に順方向電流を流す。つまり、メイントランジスタ４０は、第１の端子（例えば、ソース）が内部入力端子Ｔａに接続され、第２の端子（例えば、ドレイン）が内部出力端子Ｔｃに接続され、制御端子（例えば、ゲート）がドレインと接続される。また、メイントランジスタ４０のバックゲート端子には、サブトランジスタ４１及び抵抗４２を介してバックゲート電圧が与えられる。

サブトランジスタ４１は、メイントランジスタ４０のソースとメイントランジスタ４０のバックゲート端子との間に接続される。より具体的には、サブトランジスタ４１は、第１の端子（例えば、ソース）がメイントランジスタ４０のソースと接続され、第２の端子（例えば、ドレイン）がメイントランジスタ４０のバックゲート端子と接続される。サブトランジスタ４１の制御端子（例えば、ゲート）は、メイントランジスタ４０のドレインに接続される。サブトランジスタ４１のバックゲート端子は、サブトランジスタ４１のドレインと接続される。

また、整流素子ＰＤＰｎでは、メイントランジスタ４０のドレインとメイントランジスタ４０のバックゲート端子とを接続するバックゲート配線が設けられ、このバックゲート配線上に抵抗４２が設けられる。この抵抗４２は、例えば、ポリシリコンで形成される。また、抵抗４２の抵抗値は、サブトランジスタ４１のオン状態の時のソース−ドレイン間の抵抗値（以下オン抵抗と称す）よりも大きく、サブトランジスタ４１のオフ状態の時のソース−ドレイン間の抵抗値（以下オフ抵抗と称す）よりも小さくなるように設定される。

続いて、実施の形態１にかかる半導体装置１の動作について説明する。まず、実施の形態１にかかる整流素子ＰＤＰｎのバイアス状態について説明する。図５に実施の形態１にかかる半導体装置の動作中における整流素子ＰＤＰｎのバイアス状態を説明するタイミングチャートを示す。なお、図５に示すタイミングチャートは、図１の整流素子ＰＤＰｎに関するものである。

図５に示すように、実施の形態１にかかる半導体装置１では、整流素子ＰＤＰｎは、クロック信号ＣＫ、ＣＫＢの論理レベルの切り替わりに応じて順方向バイアス状態と逆方向バイアス状態とが繰り返される。

順方向バイアス状態の期間は、クロックＣＫＢがハイレベルとなり、コンデンサＣｎ−１の一端にハイレベルのクロック信号が入力される。また、この期間は、クロックＣＫがロウレベルとなり、コンデンサＣｎの一端にロウレベルのクロック信号が入力される。そのため、整流素子ＰＤＰｎはカソード側（内部入力端子Ｔａ側）の電圧がアノード側（内部出力端子Ｔｃ側）よりも高くなり、整流素子ＰＤＰｎに順方向電圧が印加され、コンデンサＣｎ−１からコンデンサＣｎに電流が流れる。このとき、整流素子ＰＤＰｎのサブトランジスタ４１はオン状態となる。そのため、メイントランジスタ４０のバックゲート端子には、メイントランジスタ４０のソース−ドレイン間電圧をサブトランジスタ４１のオン抵抗と抵抗４２の抵抗値とで分圧した電圧が印加される。

逆方向バイアス状態の期間は、クロックＣＫＢがロウレベルとなり、コンデンサＣｎ−１の一端にロウレベルのクロック信号が入力される。また、この期間は、クロックＣＫがハイレベルとなり、コンデンサＣｎの一端にハイレベルのクロック信号が入力される。そのため、整流素子ＰＤＰｎはカソード側（内部入力端子Ｔａ側）の電圧がアノード側（内部出力端子Ｔｃ側）よりも低くなり、整流素子ＰＤＰｎに逆方向電圧が印加され、コンデンサＣｎ−１からコンデンサＣｎに流れる電流は遮断される。このとき、整流素子ＰＤＰｎのサブトランジスタ４１はオフ状態となる。そのため、メイントランジスタ４０のバックゲート端子には、メイントランジスタ４０のドレインの電圧が抵抗４２を介して印加される。

つまり、実施の形態１にかかる整流素子ＰＤＰｎでは、順方向電圧が印加される期間には、メイントランジスタ４０が通常のバイアス状態（例えば、バックゲート端子にソース電圧が印加された状態）よりもフォワードバイアスがかかった状態となり、メイントランジスタ４０に流れる電流が増加する。一方、実施の形態１にかかる整流素子ＰＤＰｎでは、逆方向電圧が印加される期間は、メイントランジスタ４０基板電圧とドレイン電圧との差がゼロとなるためリーク電流が抑制される。

実施の形態１にかかる半導体装置１では、整流素子ＰＤＰｎを用いることで、順方向に流れる電流を増加させながら、逆方向に流れるリーク電流を低減できる。そのため、実施の形態１にかかる半導体装置１では、チャージポンプ回路の電荷転送の効率を向上して、昇圧速度及び昇圧電圧等の昇圧能力を向上させることができる。

ここで、上記効果を更に説明するために、比較例と実施の形態１にかかる半導体装置１とを比較して説明を行う。図６に実施の形態１にかかる半導体装置１の比較例となる半導体装置１００のブロック図を示す。

図６に示した比較例にかかる半導体装置１００は、チャージポンプ回路である。比較例にかかる半導体装置１００では、実施の形態１にかかる整流素子ＰＤＰｎに対応する素子を、ＰＭＯＳトランジスタＴＰ０〜ＴＰ３を用いて構成する。ＰＭＯＳトランジスタＴＰ１は、実施の形態１にかかる整流素子ＰＤＰｎのメイントランジスタ４０に相当するトランジスタであり、以下では、トランスファＭＯＳと称す。

そして、比較例にかかる半導体装置１００では、トランスファＭＯＳのバックゲート電圧の制御をＰＭＯＳトランジスタＴＰ２、ＴＰ３を用いて行う。このＰＭＯＳトランジスタＴＰ２、ＴＰ３を場合に応じて基板制御ＭＯＳと称す。ＰＭＯＳトランジスタＴＰ２は、トランスファＭＯＳに順方向電圧が印加されたときにオン状態となり、順方向電圧が印加された状態での高電位側配線の電圧をトランスファＭＯＳのバックゲートに与える。ＰＭＯＳトランジスタＴＰ３は、トランスファＭＯＳに逆方向電圧が印加されたときにオン状態となり、逆方向電圧が印加された状態での高電位側配線の電圧をトランスファＭＯＳのバックゲートに与える。

つまり、比較例にかかる半導体装置１では、トランスファＭＯＳのバックゲート端子に、トランスファＭＯＳのソース、ドレインの電圧のうち高い側の電圧が常に印加されるように基板制御ＭＯＳを制御する。このように、実施の形態１にかかる整流素子ＰＤＰｎと比較例にかかる半導体装置１００では、整流素子に順方向電圧が印加されたときのトランジスタのバックゲート電圧が異なる。この違いから、比較例にかかる半導体装置１００と実施の形態１にかかる半導体装置１とでは以下のような違いが生じる。

図７に実施の形態１にかかる整流素子と比較例にかかる整流素子との電流特性の差を説明するグラフを示す。図７に示すように、整流素子に順方向電圧が印加された状態では、実施の形態１にかかる半導体装置１の方が比較例にかかる半導体装置１００よりも低い順方向電圧でより多くの電流を流すことができる。一方、整流素子に逆方向電圧が印加された状態では、実施の形態１にかかる半導体装置１と比較例にかかる半導体装置１００とに大きな差はない。

また、図８に実施の形態１にかかる半導体装置と比較例にかかる半導体装置の出力特性の違いを説明するグラフを示す。図８に示す例では、入力電圧ＶＩＮを０．２Ｖ、チャージポンプ回路の段数ｎを８としたものである。図８に示すように、実施の形態１にかかる半導体装置１は、例えば、０．３２Ｖ程度まで出力電圧を高める場合、比較例にかかる半導体装置１００よりも早く昇圧することが可能である、また、最大昇圧電圧を比較した場合、実施の形態１にかかる半導体装置１は、比較例にかかる半導体装置１００に対して１０％程度高い電圧まで出力電圧を高めることができる。

このように、実施の形態１にかかる整流素子ＰＤＰｎを用いることで、チャージポンプ回路の昇圧速度及び昇圧電圧等の昇圧能力を向上させることができる。

続いて、実施の形態１にかかる半導体装置１のレイアウトについて説明する。図９に実施の形態１にかかる半導体装置のレイアウトを説明する図を示す。図９では、半導体装置１としてチャージポンプ回路１を示した。このチャージポンプ回路１は、半導体チップＣＨＰ上に形成される。また、半導体チップＣＨＰ上には、パッドＰＤ１〜ＰＤ３が形成されている。チャージポンプ回路１は、パッドＰＤ１〜ＰＤ３とチップ内配線で接続されている。また、パッドＰＤ１〜ＰＤ３は、半導体チップＣＨＰが搭載されている半導体パッケージＰＫＧのリードフレームＬＤＦとワイヤで接続されている。また、半導体チップＣＨＰ上には静電破壊保護用ダイオードＥＤが形成されている。静電破壊保護用ダイオードＥＤは、接地電圧ＧＮＤが印加されるパッドＰＤ２にアノードが接続され、他のパッドにカソードが接続されるように形成される。

続いて、実施の形態１にかかるチャージポンプ回路のレイアウトについて説明する。実施の形態１にかかるチャージポンプ回路のレイアウトを説明する図を図１０に示す。図１０に示す例は、チャージポンプ回路のみのレイアウトである。また、図１０に示す例では、チャージポンプ回路の段数ｎを１２とした例である。図１０に示すように、実施の形態１にかかるチャージポンプ回路は、発振器１０のクロックバッファ及び発振部２０が配置される両側に、整流素子ＰＤＰとコンデンサＣｎとが発振器１０が形成される領域に対して対象になるように配置されている。また、昇圧ユニット１段分のコンデンサは１０個のコンデンサを組み合わせることで形成される。ここで、整流素子ＰＤＰのレイアウトについて更に詳細に説明する。

図１１に実施の形態１にかかる整流素子ＰＤＰのレイアウトを説明する図を示す。図１０に示すように、実施の形態１にかかる整流素子ＰＤＰは、半導体基板Ｐｓｕｂに抵抗４２が形成され、半導体基板Ｐｓｕｂ内に形成されたＮウェル上にメイントランジスタ４０及びサブトランジスタ４１が形成される。半導体基板ＰｓｕｂにはＰｓｕｂコンタクトが設けられており、このＰｓｕｂコンタクトにより半導体基板Ｐｓｕｂに接地電圧が与えられる。また、Ｎウェルの周囲にはメイントランジスタ４０及びサブトランジスタ４１のバックゲート端子となるＮウェルコンタクトが設けられており、このＮウェルコンタクトを介してメイントランジスタ４０及びサブトランジスタ４１のバックゲート電圧が与えられる。

メイントランジスタ４０及びサブトランジスタ４１は、拡散領域とゲート電極を有する。そして、メイントランジスタ４０のソースとサブトランジスタ４１のソースは共通の拡散領域に形成される。この共通の拡散領域には、前段回路からの配線が接続される。サブトランジスタ４１のドレイン、Ｎウェルコンタクト、及び、抵抗４２の一端は、これら端子を電気的に接続する配線により互いに接続される。また、メイントランジスタ４０のゲート、サブトランジスタ４１のゲート、メイントランジスタ４０のドレイン、抵抗４２の他端は、これら端子を電気的に接続する配線により互いに接続される。また、抵抗４２の他端からは昇圧ユニットＢＣｎのコンデンサＣｎ及び後段回路に接続される配線がつながれる。

続いて、実施の形態１にかかる整流素子ＰＤＰと比較例にかかる整流素子とにおける寄生トランジスタに関する説明を行う。図１２に実施の形態１にかかる整流素子の縦構造を示し、図１３に比較例にかかる整流素子の縦構造を説明する図を示す。

図１２に示すように、実施の形態１にかかる整流素子ＰＤＰは、半導体基板Ｐｓｕｂの上にＮウェルが形成される。そして、このＮウェル内にメイントランジスタ４０及びサブトランジスタ４１の拡散領域となるＰ＋領域と、ＮウェルコンタクトとなるＮ＋領木が形成される。また、Ｎウェルの上にはゲート電極及び抵抗４２が形成される。そして、実施の形態１にかかる整流素子ＰＤＰでは、メイントランジスタ４０のソースをエミッタ、Ｎウェルをベース、半導体基板ＰｓｕｂをコレクタとするＰＮＰトランジスタが寄生トランジスタとして形成される。

しかしながら、実施の形態１にかかる整流素子ＰＤＰでは、整流素子に順方向電圧が印加された状態では順方向電圧の値に関わらず寄生トランジスタのベース−エミッタ間電圧が−０．２Ｖ以下程度となるため、逆方向電圧が印加された状態では寄生トランジスタのベース−エミッタ間電圧が０Ｖ程度の電圧となるため、この寄生トランジスタはオン状態となることはない。なお、抵抗４２が無い場合、整流素子に大きな順方向電圧が印加された状態で寄生トランジスタのベース−エミッタ間電圧が−０．５Ｖ以上程度となるため、寄生トランジスタがオンするおそれがある。

図１３に示すように、比較例にかかる整流素子は、図１２に示した実施の形態１にかかる整流素子の抵抗をＰＭＯＳトランジスタＴＰ３に置き換えた縦構造となる。そして、比較例にかかる整流素子では、ＰＭＯＳトランジスタＴＰ３のソースをエミッタ、Ｎウェルをベース、半導体基板ＰｓｕｂをコレクタとするＰＮＰトランジスタが寄生トランジスタとして形成される。

しかしながら、比較例にかかる整流素子では、整流素子に順方向電圧が印加された状態と逆方向電圧が印加された状態との両方の状態において、寄生トランジスタのベース−エミッタ間電圧が０Ｖとなるため、この寄生トランジスタはオン状態となることはない。

ここで、実施の形態１にかかる整流素子ＰＤＰについて検討する。図１２で説明したように、実施の形態１にかかる整流素子ＰＤＰでは、寄生トランジスタの活性化を起こさないことが重要である。実施の形態１にかかる整流素子ＰＤＰでは、サブトランジスタ４１及び抵抗４２により、メイントランジスタ４０のバックゲート電圧を印加される電圧の状態に応じて切り替えることができる。特に、実施の形態１にかかる整流素子ＰＤＰでは、順方向電圧が印加された状態で基板バイアスをフォワードバイアスにしながら、逆方向電圧が印加された状態で基板バイアスをほぼゼロとする。そのため、実施の形態１にかかる整流素子ＰＤＰでは、順方向電圧が印加された状態で寄生トランジスタを非活性化状態に維持しながら、逆方向電圧が印加された状態でバイアス状態を０Ｖとするための、サブトランジスタ４１の抵抗値と抵抗４２の抵抗値との関係が重要になる。

サブトランジスタ４１の抵抗値は、ソースからドレインに電流が流れるオン状態の時にはばらつきを考慮すると１ｋ〜１００ｋΩ程度である。サブトランジスタ４１がオン状態となるのは、整流素子ＰＤＰに順方向電圧が印加されている状態である。ここで、整流素子ＰＤＰに順方向電圧が印加されている状態において、メイントランジスタ４０のバックゲート電圧としてフォワードバイアスのかけ過ぎによる寄生バイポーラトランジスタが活性化することを防止するためには、抵抗４２の抵抗値は、サブトランジスタ４１のオン抵抗よりも大きくする必要がある。

一方、サブトランジスタ４１の抵抗値は、ソースからドレインに流れる電流が遮断されるオフ状態の時にはばらつきを考慮すると１００ＭΩ以上である。サブトランジスタ４１がオフ状態となるのは、整流素子ＰＤＰに逆方向電圧が印加されている状態である。ここで、整流素子ＰＤＰに逆方向電圧が印加されている状態において、メイントランジスタ４０のバックゲート電圧としてサブトランジスタ４１のドレイン側の電圧に近い電圧を印加するためには、抵抗４２の抵抗値は、サブトランジスタ４１のオフ抵抗よりも小さくする必要がある。

上記の抵抗４２の抵抗値をまとめると、抵抗４２の抵抗値Ｒは、サブトランジスタ４１のオフ抵抗（例えば、１００ＭΩ以上）＞＞抵抗値Ｒ＞＞サブトランジスタ４１のオン抵抗（例えば、１ｋ〜１００ｋΩ）となる。つまり、抵抗４２の抵抗値としては、数１００ｋΩ程度が好ましい。

上記説明より、実施の形態１にかかる半導体装置１では、図４で説明した整流素子ＰＤＰを用いることで、順方向電圧が印加された状態に流れる電流を増やしながら、逆方向電圧が印加された状態でのリーク電流を低減することができる。実施の形態１にかかる整流素子ＰＤＰを有する昇圧ユニットＢＣを直列に接続したチャージポンプ回路を用いることで、チャージポンプ回路の昇圧速度及び昇圧電圧等の昇圧能力を向上させることができる。特に、入力電圧ＶＩＮを供給する電力源が半導体装置１が電力供給を行う負荷回路の最低動作電源電圧よりも低い電圧が最高出力電圧となる微小電力源であった場合、入力電圧ＶＩＮがトランジスタが動作可能な電圧に対して余裕が小さな電圧となるため、整流素子ＰＤＰに流れる電流の増加及び整流素子ＰＤＰのリーク電流が削減される効果は大きい

また、実施の形態１にかかる半導体装置１では、整流素子ＰＤＰ内の抵抗４２の抵抗値を数１００ｋΩ程度とすることで、整流素子ＰＤＰのレイアウト上形成される寄生トランジスタの活性化を抑制することができる。

また、実施の形態１にかかる半導体装置１では、発振器１０の発振部２０を図３で説明したインバータ（例えば、シュミットトリガロジック型インバータ）を用いて実現する。これにより、実施の形態１にかかる半導体装置１では、入力電圧ＶＩＮの電圧値が低い状態においても発振部２０を動作させることができる。つまり、半導体装置１は、図３に示したシュミットトリガロジック型インバータを用いることで、低い入力電圧ＶＩＮに基づき高い出力電圧を生成することができる。

実施の形態２
実施の形態２では、実施の形態１にかかる半導体装置１の別の形態となる半導体装置２について説明する。実施の形態２にかかる半導体装置２のブロック図を図１４に示す。図１４に示すように、実施の形態２では、整流素子として２種類の整流素子を用いる。図１４に示す例では、実施の形態２にかかる半導体装置２は、ｎ段の昇圧ユニットのうち、入力端子側から数えて１段目からｋ段目（ｋは昇圧ユニットの段数を示す整数）の第１の昇圧ユニット群としてＰＭＯＳトランジスタをメイントランジスタとして利用した整流素子を有する昇圧ユニット用いる。また、実施の形態２にかかる半導体装置２は、ｎ段の昇圧ユニットうち、入力端子側から数えてｋ＋１段目からｎ段目の第２の昇圧ユニット群としてＮＭＯＳトランジスタをメイントランジスタとして利用した整流素子を有する昇圧ユニット用いる。図１４では、ＮＭＯＳトランジスタをメイントランジスタとして用いる整流素子の符号としてＰＤＮを用いた。なお、実施の形態２にかかる半導体装置２では、出力端子に接続される整流素子もＮＭＯＳトランジスタをメイントランジスタとして用いる整流素子を用いる。

ＰＭＯＳトランジスタをメイントランジスタとして用いた整流素子は、実施の形態１にかかる整流素子と同じであるためここでは説明を省略する。ＮＭＯＳトランジスタをメイントランジスタとして用いた整流素子ＰＤＮについて詳細に説明する。

図１５に実施の形態２にかかる整流素子ＰＤＮの回路図を示す。図１５に示すように、実施の形態２にかかる整流素子ＰＤＮｎは、メイントランジスタ５０、サブトランジスタ５１、抵抗５２、内部入力端子Ｔａ、内部出力端子Ｔｃを有する。内部入力端子Ｔａは、前段回路に接続される端子である。外部出力端子Ｔｃは、後段回路に接続される端子である。また、外部出力端子Ｔｃには、図１４で示した昇圧ユニットＢＣｎのコンデンサＣｎの他端が接続される。

メイントランジスタ４０及びサブトランジスタ４１は、ＮＭＯＳトランジスタである。メイントランジスタ５０は、ダイオード接続され、内部入力端子Ｔａから内部出力端子Ｔｃに向かう方向に順方向電流を流す。つまり、メイントランジスタ５０は、第１の端子（例えば、ソース）が内部出力端子Ｔｃに接続され、第２の端子（例えば、ドレイン）が内部入力端子Ｔａに接続され、制御端子（例えば、ゲート）がドレインと接続される。また、メイントランジスタ５０のバックゲート端子には、サブトランジスタ５１及び抵抗５２を介してバックゲート電圧が与えられる。

サブトランジスタ５１は、メイントランジスタ５０のソースとメイントランジスタ５０のバックゲート端子との間に接続される。より具体的には、サブトランジスタ５１は、第１の端子（例えば、ソース）がメイントランジスタ５０のソースと接続され、第２の端子（例えば、ドレイン）がメイントランジスタ５０のバックゲート端子と接続される。サブトランジスタ５１の制御端子（例えば、ゲート）は、メイントランジスタ５０のドレインに接続される。サブトランジスタ５１のバックゲート端子は、サブトランジスタ５１のドレインと接続される。

また、整流素子ＰＤＮｎでは、メイントランジスタ５０のドレインとメイントランジスタ５０のバックゲート端子とを接続するバックゲート配線が設けられ、このバックゲート配線上に抵抗５２が設けられる。この抵抗５２は、例えば、ポリシリコンで形成される。また、抵抗５２の抵抗値は、サブトランジスタ５１のオン抵抗よりも大きく、サブトランジスタ４１のオフ抵抗と称すよりも小さくなるように設定される。

図１５に示すように、実施の形態２にかかる整流素子ＰＤＮは、入力端子側にメイントランジスタ５０及びサブトランジスタ５１のゲートが接続され、出力端子側にメイントランジスタ５０及びサブトランジスタ５１のゲートが接続されない。一方、実施の形態１にかかる整流素子ＰＤＰは、図４で説明したように、入力端子側にメイントランジスタ５０及びサブトランジスタ５１のゲートが接続されず、出力端子側にメイントランジスタ５０及びサブトランジスタ５１のゲートが接続される。トランジスタは、ゲートに印加される静電気に対して破壊耐性が低い。ここで、実施の形態２にかかる半導体装置２のように、入力端子に直接接続される位置にＰＭＯＳトランジスタをメイントランジスタとして用いる整流素子ＰＤＰを配置し、出力端子に直接接続される位置にＮＭＯＳトランジスタをメイントランジスタとして用いた整流素子ＰＤＮを用いる。これにより、実施の形態２にかかる半導体装置２は、実施の形態１にかかる整流素子ＰＤＰを出力端子と直接接続される素子として利用した場合に比べて半導体装置の静電破壊耐性を高めることができる。

また、半導体装置２では、チャージポンプ回路の静電気に対する破壊耐性が高いため、静電破壊保護用ダイオードＥＤの能力を小さくすることができる。静電破壊保護用ダイオードＥＤは、保護能力を高めると素子サイズが大きくなりリーク電流が増える特性がある。したがって、静電破壊保護用ダイオードＥＤの能力を小さくすることで、実施の形態２にかかる半導体装置２は、チップサイズを小さくすることができる。また、実施の形態２にかかる半導体装置２は、静電破壊保護用ダイオードＥＤの能力を小さくすることで、静電破壊保護用ダイオードＥＤで生じるリーク電流を小さくして、チャージポンプ回路の昇圧速度及び昇圧電圧等の昇圧能力を向上させることができる。特に、低い電圧の入力電圧ＶＩＮに基づきチャージポンプ回路を動作させる場合、整流素子を流れる電流が極めて小さくリーク電流がチャージポンプ回路の昇圧能力に与える影響が大きいため、リーク電流削減の効果は入力電圧ＶＩＮの電圧が低い場合には効果が大きい。

なお、第１の昇圧ユニット群及び第２の昇圧ユニット群には、同じ導電型を利用した整流素子が少なくとも１つが含まれていればよく、それぞれのユニット群に必ずしも同じ導電型を利用した整流素子が複数含まれていなくても良い。

実施の形態３
実施の形態３では、実施の形態１、２で説明したチャージポンプ回路に他の回路を組み合わせた半導体装置６１を含む半導体システム３の例について説明する。図１６に実施の形態６にかかる半導体システム３のブロック図を示す。図１６に示すように、実施の形態３にかかる半導体システム３は、電力源６０、半導体装置６１、負荷回路６５を有する。

電力源６０は、例えば、太陽電池、熱電対、環境電波から電力を回収するエネルギーハーベスタ等の電源である。この電力源の例を図１７に示す。図１７の上段の図は、太陽電池、熱電対等の発電素子７０を電力源６０として利用する例である。図１７の中段の図は、アンテナ７２と、アンテナ７２を介して得たＲＦ信号を直流電圧に変換するＲＦ−ＤＣ変換回路７１と、を電力源６０として用いる例である。ＲＦ−ＤＣ変換回路７１は、アンテナ７２を介して得たＲＦ信号をダイオードＤａで半波整流し、かつ、整流したＲＦ信号をコンデンサＣａで平滑化することで直流電圧を得る。図１７の下段の図は、アンテナ７２と、アンテナ７２を介して得たＲＦ信号を直流電圧に変換するＲＦ−ＤＣ変換回路７３と、を電力源６０として用いる例である。ＲＦ−ＤＣ変換回路７３は、アンテナ７２を介して得たＲＦ信号をコンデンサＣｂ、ダイオードＤｂ、Ｄｃで全波整流して、かつ、整流したＲＦ信号をコンデンサＣｃで平滑化することで直流電圧を得る。

負荷回路６５は、例えば、ＭＣＵ（Micro Controller Unit）等の機能回路であって、半導体装置６１が出力する出力電圧ＶＯＵＴを動作電源として動作する回路である。

半導体装置６１は、チャージポンプ回路６２、昇圧回路６３、電圧モニタ回路６４を有する。チャージポンプ回路６２は、実施の形態１、２で説明したチャージポンプ回路である。昇圧回路６３は、チャージポンプ回路６２と並列して接続される。この昇圧回路６３は、例えば、スイッチングレギュレータ等のチャージポンプ回路よりも高効率な昇圧回路である。電圧モニタ回路６４は、出力端子に生成される出力電圧ＶＯＵＴをモニタして、出力電圧ＶＯＵＴが予め設定した閾値電圧よりも低い期間はチャージポンプ回路６２を動作させると共に昇圧回路６３を停止し、出力電圧が閾値電圧以上の電圧値の期間はチャージポンプ回路６２を停止すると共に昇圧回路６３を動作させる。より具体的には、チャージポンプ回路６２、昇圧回路６３は、電圧モニタ回路６４が出力電圧と閾値との比較結果に基づき出力する制御信号Ｓｃｏｍｐにしたがって動作状態と停止状態とが切り替えられる。

ここで、昇圧回路６３及び電圧モニタ回路６４の詳細について説明する。図１８に実施の形態３にかかる昇圧回路６３のブロック図を示す。図１８に示すように、昇圧回路６３は、インダクタ８０、ＮＭＯＳトランジスタ８１、ＰＭＯＳトランジスタ８２、発振器８３、コンデンサＣｏを有する。インダクタ８０の一端には入力電圧ＶＩＮが入力される。インダクタ８０の他端は、ＮＭＯＳトランジスタ８１のドレイン及びＰＭＯＳトランジスタ８２のドレインに接続される。ＮＭＯＳトランジスタ８１のソースは接地端子に接続される。ＮＭＯＳトランジスタ８１のゲートには、発振器８３からクロック信号ＣＬＫが入力される。ＰＭＯＳトランジスタ８２のソースは、出力端子に接続される。ＰＭＯＳトランジスタ８２のゲートには、発振器８３からクロック信号ＣＬＫが入力される。コンデンサＣｏは出力端子と接地端子との間に接続される。発振器８３は、出力電圧ＶＯＵＴを動作電源電圧として動作し、クロック信号ＣＬＫを出力する。なお、図示は省略したが、発振器８３には電圧モニタ回路６４が出力される制御信号Ｓｃｏｍｐが入力される。

続いて、実施の形態３にかかる電圧モニタ回路６４のブロック図を図１９に示す。図１９に示すように、実施の形態１にかかる電圧モニタ回路６４は、基準電圧生成回路８４、比較器８５、抵抗Ｒ１、Ｒ２を有する。また、電圧モニタ回路６４は、出力電圧ＶＯＵＴを電源電圧として動作する。

基準電圧生成回路８４は、基準電圧Ｖｒｅｆを出力する。抵抗Ｒ１、Ｒ２は、出力電圧ＶＯＵＴが与えられる出力配線と接地端子との間に直列に接続され、出力電圧ＶＯＵＴを抵抗Ｒ１、Ｒ２の抵抗値で分圧した検出電圧Ｖｄｅｔを出力する。比較器８５は、検出電圧Ｖｄｅｔと基準電圧Ｖｒｅｆとを比較して、その比較結果を制御信号Ｓｃｏｍｐとして出力する。具体的には、比較器８５は、非反転入力端子に検出電圧Ｖｄｅｔが入力され、反転入力端子に基準電圧Ｖｒｅｆが入力される。そして、比較器８５は、検出電圧Ｖｄｅｔが基準電圧Ｖｒｅｆ以上となったことに応じて制御信号Ｓｃｏｍｐをロウレベルからハイレベルに切り替える。

続いて、基準電圧生成回路８４の具体的回路の一例について説明する。基準電圧生成回路８４としては、例えば、バンドギャップ基準電圧源（ＢＧＲ）を用いることができる。そこで、基準電圧生成回路８４の一例としてバンドギャップ基準電圧源の回路図を図２０に示す。図２０に示すように、基準電圧生成回路８４は、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１３、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２、抵抗Ｒ３、Ｒ４を有する。

ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２は、カレントミラー回路を構成する。ＮＭＯＳトランジスタＭＮ１１は、ダイオード接続される。ＮＭＯＳトランジスタＭＮ１２のソースと接地端子との間には、抵抗Ｒ３が接続される。ＰＭＯＳトランジスタＭＰ１１は、ソースが出力配線に接続され、ドレインがＮＭＯＳトランジスタＭＮ１１のドレインと接続される。ＰＭＯＳトランジスタＭＰ１２は、ソースが出力配線に接続され、ドレインがＮＭＯＳトランジスタＭＮ１２のドレインと接続される。ＰＭＯＳトランジスタＭＰ１３は、ソースが出力配線に接続され、ドレインが抵抗Ｒ４を介して接地端子と接続される。また、ＰＭＯＳトランジスタＭＰ１２のゲートは、ＰＭＯＳトランジスタＭＰ１２のドレインと接続されると共に、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１３のゲートと共通接続される。そして、基準電圧生成回路８４では、ＰＭＯＳトランジスタＭＰ１３と抵抗Ｒ４とを接続する接点から基準電圧Ｖｒｅｆを出力する。

続いて、比較器８５の具体的回路の一例について説明する。そこで、比較器８５の一例の回路図を図２１に示す。図２１に示すように、比較器８５は、ＰＭＯＳトランジスタＭＰ２０〜ＭＰ２３、ＮＭＯＳトランジスタＭＮ２０〜ＭＮ２４を有する。

ＰＭＯＳトランジスタＭＰ２０は、ソースが出力配線に接続され、ゲートとドレインが互いに接続される。ＰＭＯＳトランジスタＭＰ２０のドレインとＮＭＯＳトランジスタＭＮ２０のドレインとが接続される。また、ＮＭＯＳトランジスタＭＮ２０は、ソースが接地端子に接続され、ゲートとドレインが互いに接続される。ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２のゲートは、ＮＭＯＳトランジスタＭＮ２０のゲートと共通接続される。ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２のソースは、接地端子に接続される。このＰＭＯＳトランジスタＭＰ２０及びＮＭＯＳトランジスタＭＮ２０〜ＭＮ２２は電流源として機能する。

ＮＭＯＳトランジスタＭＮ２３、ＭＮ２４は差動対を構成する。ＮＭＯＳトランジスタＭＮ２３、ＭＮ２４のソースは、ＮＭＯＳトランジスタＭＮ２１のドレインと接続される。そして、ＮＭＯＳトランジスタＭＮ２３のゲートは、比較器８５の非反転入力端子となる。ＮＭＯＳトランジスタＭＮ２４のゲートは、比較器８５の反転入力端子となる。

ＰＭＯＳトランジスタＭＮ２１、ＭＰ２２は、能動負荷回路として機能する。ＰＭＯＳトランジスタＭＮ２１、ＭＰ２２のソースは、出力配線に接続される。ＰＭＯＳトランジスタＭＰ２１のゲートは、ＰＭＯＳトランジスタＭＰ２１のドレインと接続される渡共に、ＰＭＯＳトランジスタＭＰ２２のゲートと共通接続される。ＰＭＯＳトランジスタＭＰ２１のドレインは、ＮＭＯＳトランジスタＭＮ２３のドレインと接続される。ＰＭＯＳトランジスタＭＰ２２のドレインは、ＮＭＯＳトランジスタＭＮ２４のドレインと接続される。

ＰＭＯＳトランジスタＭＰ２３のソースは、出力配線と接続される。ＰＭＯＳトランジスタＭＰ２３のゲートは、ＰＭＯＳトランジスタＭＰ２２のドレインとＮＭＯＳトランジスタＭＮ２２のドレインとを接続する配線に接続される。ＰＭＯＳトランジスタＭＰ２３ドレインは、ＮＭＯＳトランジスタＭＮ２２のドレインと接続される。そして、比較器８５は、ＰＭＯＳトランジスタＭＰ２３のドレインとＮＭＯＳトランジスタＭＮ２２のドレインとを接続する接続点から制御信号Ｓｃｏｍｐを出力する。

続いて、実施の形態３にかかる半導体装置６１の動作について説明する。そこで、図２２に実施の形態３にかかる半導体装置６１の動作を説明するタイミングチャートを示す。図２２に示すように、実施の形態３にかかる半導体装置６１では、タイミングｔ０の電力源６０からの電力供給が開始されたタイミングでは、出力電圧ＶＯＵＴが電圧モニタ回路６４の閾値電圧（例えば、検出電圧Ｖｄｅｔが基準電圧Ｖｒｅｆとなる電圧）よりも低いため、チャージポンプ回路６２を動作させると共に、昇圧回路６３を停止状態とする。これにより、タイミングｔ０からチャージポンプ回路６２による昇圧動作が開始される。そして、チャージポンプ回路６２の昇圧動作により出力電圧ＶＯＵＴが上昇して閾値電圧に達するタイミングｔ１で電圧モニタ回路６４は制御信号Ｓｃｏｍｐをロウレベルからハイレベルに切り替える。これにより、タイミングｔ１以降は、チャージポンプ回路６２が停止状態となり、かつ、昇圧回路６３が動作する状態となる。

つまり、実施の形態３にかかる半導体装置６１では、昇圧回路６３が効率よく動作できる出力電圧ＶＯＵＴとなるまで、チャージポンプ回路６２による昇圧動作により出力電圧ＶＯＵＴを上昇させる。そして、出力電圧ＶＯＵＴが昇圧回路６３を効率よく動作させることができる電圧よりも大きくなった場合には、チャージポンプ回路６２を停止して昇圧回路６３を動作させる。

上記説明より、実施の形態３にかかる半導体装置６１では、昇圧回路６３が効率よく動作可能な出力電圧ＶＯＵＴとなるまでチャージポンプ回路６２による出力電圧ＶＯＵＴの昇圧動作を行う。これにより、実施の形態３にかかる半導体装置６１では、出力電圧ＶＯＵＴの立ち上がりを高速化することができる。

ここで、実施の形態３にかかる半導体装置６１では、チャージポンプ回路６２として、実施の形態１、２において説明したチャージポンプ回路を用いる。これにより、実施の形態３にかかる半導体装置６１では、昇圧回路６３が効率よく動作可能な出力電圧ＶＯＵＴまでの昇圧時間を短縮することができる。つまり、実施の形態３にかかる半導体装置６１では、実施の形態１、２において説明したチャージポンプ回路を用いることで、出力電圧ＶＯＵＴの立ち上がりをより高速化することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

例えば、上記の実施の形態にかかる半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。

１、２、６１ 半導体装置
３ 半導体システム
１０ 発振器
２０ 発振部
２１ インバータ
３１、３２ クロックバッファ
４０、５０ メイントランジスタ
４１、５１ サブトランジスタ
４２、５２ 抵抗
６０ 電力源
６２ チャージポンプ回路
６３ 昇圧回路
６４ 電圧モニタ回路
６５ 負荷回路
７０ 発電素子
７１、７３ ＲＦ−ＤＣ変換回路
７２ アンテナ
８０ インダクタ
８１ ＮＭＯＳトランジスタ
８２ ＰＭＯＳトランジスタ
８３ 発振器
８４ 基準電圧生成回路
８５ 比較器
ＶＩＮ 入力電圧
ＶＯＵＴ 出力電圧
ＢＣ１〜ＢＣｎ 昇圧ユニット
ＰＤＰ１〜ＰＤＰｎ 整流素子
ＰＤＮｋ〜ＰＤＮｎ 整流素子
Ｔａ 内部入力端子
Ｔｃ 内部出力端子

Claims (8)

1. 入力端子から出力端子に向かって直列に接続され、前記入力端子に与えられた電圧をクロック信号に応じて昇圧する複数の昇圧ユニットを有し、
   前記複数の昇圧ユニットは、それぞれ、
   内部入力端子と、
   内部出力端子と、
   ダイオード接続され、前記内部入力端子から前記内部出力端子に向かう方向に順方向電流を流すメイントランジスタと、
   前記メイントランジスタの第１の端子と前記メイントランジスタのバックゲート端子との間に接続され、制御端子が前記メイントランジスタの第２の端子に接続されるサブトランジスタと、
   前記メイントランジスタの前記第２の端子と前記メイントランジスタの前記バックゲート端子とを接続する抵抗と、有し、
   前記複数の昇圧ユニットのうち、
   奇数番目の昇圧ユニットは、
   前記内部出力端子と第１のクロック信号が与えられるクロック配線との間に接続される第１のコンデンサを有し、
   前記複数の昇圧ユニットのうち、
   偶数番目の昇圧ユニットは、
   前記内部出力端子と前記第１のクロック信号に対して反転した位相を有する第２のクロック信号が与えられるクロック配線との間に接続される第２のコンデンサを有する半導体装置。
2. 前記抵抗の抵抗値は、前記サブトランジスタのオン状態の時のソース−ドレイン間の抵抗値よりも大きく、前記サブトランジスタのオフ状態の時のソース−ドレイン間の抵抗値よりも小さい請求項１に記載の半導体装置。
3. 前記複数の昇圧ユニットのうち、
   前記奇数番目の昇圧ユニットの前記第１のコンデンサに前記第１のクロック信号を与え、前記偶数番目の昇圧ユニットの前記第２のコンデンサに前記第１のクロック信号に対して反転した位相を有する前記第２のクロック信号を与える発振器を更に有する請求項１に記載の半導体装置。
4. 前記メイントランジスタ及び前記サブトランジスタは、Ｐ型半導体で形成され、前記第１の端子はソースであり、前記第２の端子はドレインである請求項１に記載の半導体装置。
5. 前記メイントランジスタ及び前記サブトランジスタは、Ｎ型半導体で形成され、前記第１の端子はソースであり、前記第２の端子はドレインである請求項１に記載の半導体装置。
6. 前記複数の昇圧ユニットは、
   前記入力端子側に配置され、Ｐ型半導体で形成された前記メイントランジスタ及び前記サブトランジスタを有する昇圧ユニットを少なくとも１つ含む第１の昇圧ユニット群と、
   前記出力端子側に配置され、Ｎ型半導体で形成された前記メイントランジスタ及び前記サブトランジスタを有する昇圧ユニットを少なくとも１つ含む第２の昇圧ユニット群と、を有する請求項１に記載の半導体装置。
7. 前記複数の昇圧ユニットを含むチャージポンプ回路と、
   前記チャージポンプ回路と並列に接続される昇圧回路と、
   前記出力端子に生成される出力電圧をモニタして、前記出力電圧が予め設定した閾値電圧よりも低い期間は前記チャージポンプ回路を動作させると共に前記昇圧回路を停止し、前記出力電圧が前記閾値電圧以上の電圧値の期間は前記チャージポンプ回路を停止すると共に前記昇圧回路を動作させる電圧モニタ回路と、を有する請求項１に記載の半導体装置。
8. 前記昇圧回路は、スイッチングレギュレータである請求項７に記載の半導体装置。

Images