JP2011109836A - 昇圧回路 - Google Patents

Abstract

【課題】Ｐ型半導体基板において、低コストの半導体製造プロセスを用いて、基板バイアス効果の影響が少なく、昇圧効率の良い昇圧回路を提供する。
【解決手段】転送用トランジスタとしてＰ型ＭＯＳトランジスタを用い、ゲート端子を昇圧電圧出力端子の電圧で生成したクロック信号で制御する。さらに、バックゲート端子とソース端子は抵抗で接続した。
【選択図】図１

Description

本発明は、電源電圧から昇圧電圧を生成する昇圧回路に関する。

図２は、従来の昇圧回路を示す図である。従来の昇圧回路の昇圧動作を、図を元に説明する。

クロック信号ＣＬＫ３が立ち下がり、容量Ｃ３の容量カップリングによってノードＮ５の電圧が低くなり、Ｎ型ＭＯＳトランジスタ１１がオフする。次に、クロック信号ＣＬＫ４が立ち上がり、容量Ｃ４の容量カップリングによってＮ型ＭＯＳトランジスタ１８のゲート端子電圧が昇圧され、Ｎ型ＭＯＳトランジスタ１８がオンする。また、クロック信号ＣＬＫ２が立ち下がり、容量Ｃ２の容量カップリングによってＮ型ＭＯＳトランジスタ１７のゲート端子電圧が低くなり、Ｎ型ＭＯＳトランジスタ１７がオフする。次に、クロック信号ＣＬＫ１が立ち上がり、容量Ｃ１の容量カップリングによってノードＮ４の電圧が高くなり、Ｎ型ＭＯＳトランジスタ１０がオンする。電源電圧ＶｃｃがノードＮ１に供給され、容量Ｃ２は充電される。

そして、クロック信号ＣＬＫ１が立ち下がり、容量Ｃ１の容量カップリングによってノードＮ４の電圧が低くなり、Ｎ型ＭＯＳトランジスタ１０がオフする。次に、クロック信号ＣＬＫ２が立ち上がり、容量Ｃ２の容量カップリングによってノードＮ１の電圧が昇圧される。同時に、ノードＮ５に昇圧電圧が供給される。また、クロック信号ＣＬＫ４が立ち下がり、容量Ｃ４の容量カップリングによってＮ型ＭＯＳトランジスタ１８のゲート端子電圧が低くなり、Ｎ型ＭＯＳトランジスタ１８がオフする。次に、クロック信号ＣＬＫ３が立ち上がり、容量Ｃ３の容量カップリングによってノードＮ５の電圧が昇圧され、Ｎ型ＭＯＳトランジスタ１１がオンして、昇圧されたノードＮ１の電圧がノードＮ２に供給される。

容量Ｃ５及びＣ６とＮ型ＭＯＳトランジスタ１２及び１９でも、同様に動作することにより、電源電圧Ｖｃｃは昇圧電圧Ｖｏｕｔに昇圧される。なお、Ｎ型ＭＯＳトランジスタ１３は、逆流防止用ダイオードとして機能する。

Ｎ型ＭＯＳトランジスタ１１〜１３のバックゲート端子は、ダイオード接続されたＮ型ＭＯＳトランジスタ１４〜１６をそれぞれ介して一段前のＮ型ＭＯＳトランジスタのソース端子に接続される。このように構成すると、ソース−バックゲート間の基板バイアス効果の影響が少なくなり、昇圧効率が良くなる（例えば、特許文献１参照）。

特開２００６−３１９０５６号公報

しかし、従来の昇圧回路では、Ｎ型ＭＯＳトランジスタ１１〜１３のバックゲート端子を制御するため、一般的なＰ型半導体基板の場合はＮ型ＭＯＳトランジスタ１１〜１３をトリプルウェル構造にしなければならない。従って、半導体製造プロセスのコストが高くなってしまう、と言う課題がある。

本発明は、上記課題に鑑みてなされ、Ｐ型半導体基板において、低コストの半導体製造プロセスを用いて、基板バイアス効果の影響が少なく、昇圧効率の良い昇圧回路を提供する。

本発明は、上記課題を解決するため、Ｐ型半導体基板において、電圧入力端子と昇圧電圧出力端子の間に直列に接続された複数のＰ型ＭＯＳトランジスタと、複数のＰ型ＭＯＳトランジスタのドレイン端子と昇圧電圧出力端子との間に、それぞれ設けられた複数のダイオードと、複数のＰ型ＭＯＳトランジスタのソース端子に一方の端子が夫々接続された複数の容量と、第１のクロック信号を出力する第１の出力回路と、第１のクロック信号と逆相の第２のクロック信号を出力する第２の出力回路とを備え、第１の出力回路と第２の出力回路は隣接する容量と交互に他方の端子で接続された第１制御回路と、第３のクロック信号を出力する第３の出力回路と、第３のクロック信号と逆相の第４のクロック信号を出力する第４の出力回路とを備え、第３の出力回路と第４の出力回路は隣接するＰ型ＭＯＳトランジスタのゲート端子と交互に接続された第２制御回路と、を備えることを特徴とする昇圧回路とした。

本発明の昇圧回路では、Ｐ型半導体基板において転送用トランジスタにＰ型ＭＯＳトランジスタを用いて、基板バイアス効果の影響が少なくなるように構成したので、トリプルウェル構造を必要とせず、半導体製造プロセスのコストを安くすることが出来る。

本発明の昇圧回路を示す図である。 従来の昇圧回路を示す図である。

以下、本発明の実施形態を、図面を参照して説明する。

まず、昇圧回路の構成について説明する。図１は、昇圧回路を示す図である。

本発明の昇圧回路は、Ｐ型ＭＯＳトランジスタ２１〜２４と、抵抗２６〜２９と、ダイオード３１〜３４と、タイミング生成回路３６〜３７と、容量４２〜４４と、バッファ４６〜４７と、インバータ４８〜４９を備える。また、昇圧回路は、電圧入力端子である電源端子ＶＤＤと、接地端子ＶＳＳと、昇圧電圧出力端子ＶＰＰと、クロック端子ＣＬＫを備える。

タイミング生成回路３６の入力端子は、クロック端子に接続され、第一出力端子は、インバータ４８の入力端子に接続され、第二出力端子は、バッファ４６の入力端子に接続される。インバータ４８の出力端子は、容量４３を介してＰ型ＭＯＳトランジスタ２３のドレイン端子に接続される。バッファ４６の出力端子は、容量４２を介してＰ型ＭＯＳトランジスタ２２のドレイン端子に接続され、また、容量４４を介してＰ型ＭＯＳトランジスタ２４のドレイン端子に接続される。

タイミング生成回路３７の入力端子は、クロック端子に接続され、第一出力端子は、インバータ４９の入力端子に接続され、第二出力端子は、バッファ４７の入力端子に接続される。インバータ４９の出力端子は、Ｐ型ＭＯＳトランジスタ２２及びＰ型ＭＯＳトランジスタ２４のゲート端子に接続される。バッファ４７の出力端子は、Ｐ型ＭＯＳトランジスタ２１及びＰ型ＭＯＳトランジスタ２３のゲート端子に接続される。

Ｐ型ＭＯＳトランジスタ２４のソース端子は、昇圧電圧出力端子に接続される。Ｐ型ＭＯＳトランジスタ２３のソース端子は、Ｐ型ＭＯＳトランジスタ２４のドレイン端子に接続される。Ｐ型ＭＯＳトランジスタ２２のソース端子は、Ｐ型ＭＯＳトランジスタ２３のドレイン端子に接続される。Ｐ型ＭＯＳトランジスタ２１のソース端子は、Ｐ型ＭＯＳトランジスタ２２のドレイン端子に接続され、ドレイン端子は、電源端子に接続される。

抵抗２６は、Ｐ型ＭＯＳトランジスタ２１のソース端子とバックゲート端子との間に設けられる。抵抗２７は、Ｐ型ＭＯＳトランジスタ２２のソース端子とバックゲート端子との間に設けられる。抵抗２８は、Ｐ型ＭＯＳトランジスタ２３のソース端子とバックゲート端子との間に設けられる。抵抗２９は、Ｐ型ＭＯＳトランジスタ２４のソース端子とバックゲート端子との間に設けられる。ダイオード３１のアノードは、Ｐ型ＭＯＳトランジスタ２１のドレイン端子に接続され、カソードは、昇圧電圧出力端子に接続される。ダイオード３２のアノードは、Ｐ型ＭＯＳトランジスタ２２のドレイン端子に接続され、カソードは、昇圧電圧出力端子に接続される。ダイオード３３のアノードは、Ｐ型ＭＯＳトランジスタ２３のドレイン端子に接続され、カソードは、昇圧電圧出力端子に接続される。ダイオード３４のアノードは、Ｐ型ＭＯＳトランジスタ２４のドレイン端子に接続され、カソードは、昇圧電圧出力端子に接続される。ここで、ダイオード３１〜３４の閾値電圧Ｖｆは、Ｐ型ＭＯＳトランジスタ２１〜２４の閾値電圧よりも低くなっている。

次に、本発明の昇圧回路の動作について説明する。

クロック信号ＣＬＫが、タイミング生成回路３６及び３７に入力する。タイミング生成回路３６及びインバータ４８は、電源電圧ＶＤＤ及び接地電圧ＶＳＳに基づき、パルス信号Ｓ３を生成する。タイミング生成回路３６及びバッファ４６は、電源電圧ＶＤＤ及び接地電圧ＶＳＳに基づき、パルス信号Ｓ４を生成する。パルス信号Ｓ３とパルス信号Ｓ４は、互いに逆相の信号で、容量４２〜４４に入力される昇圧用の信号である。また、タイミング生成回路３７及びインバータ４９は、昇圧電圧ＶＰＰ及び接地電圧ＶＳＳに基づき、パルス信号Ｓ１を生成する。タイミング生成回路３７及びバッファ４７は、昇圧電圧ＶＰＰ及び接地電圧ＶＳＳに基づき、パルス信号Ｓ２を生成する。パルス信号Ｓ１とパルス信号Ｓ２は、互いに逆相の信号で、Ｐ型ＭＯＳトランジスタ２１〜２４をオンオフ制御する、転送用の信号である。なお、タイミング生成回路３６とインバータ４８とバッファ４６とは第１制御回路を構成し、タイミング生成回路３７とインバータ４９とバッファ４７とは第２制御回路を構成する。

パルス信号Ｓ１とパルス信号Ｓ３が同相に、パルス信号Ｓ２とパルス信号Ｓ４が同相に制御される。パルス信号Ｓ１及びパルス信号Ｓ３がハイレベルで、パルス信号Ｓ２及びパルス信号Ｓ４がローレベルのとき、Ｐ型ＭＯＳトランジスタ２１及びＰ型ＭＯＳトランジスタ２３がオンし、Ｐ型ＭＯＳトランジスタ２２及びＰ型ＭＯＳトランジスタ２４がオフし、容量４３がポンピングされる。また、パルス信号Ｓ１及びパルス信号Ｓ３がローレベルで、パルス信号Ｓ２及びパルス信号Ｓ４がハイレベルのとき、Ｐ型ＭＯＳトランジスタ２１及びＰ型ＭＯＳトランジスタ２３がオフし、Ｐ型ＭＯＳトランジスタ２２及びＰ型ＭＯＳトランジスタ２４がオンし、容量４２と容量４４はポンピングされる。

上記のように昇圧回路は、パルス信号Ｓ１〜Ｓ４によって容量４２〜４３とＰ型ＭＯＳトランジスタ２１〜２４を制御して、昇圧動作をする。

電源起動時など、昇圧電圧ＶＰＰが出力されていない場合は、タイミング生成回路３７は電源電圧が供給されず、動作することが出来ない。ここで、Ｐ型ＭＯＳトランジスタ２１〜２４のドレイン端子と昇圧電圧出力端子の間にダイオード３１〜３４が接続されている。すなわち、ダイオード３１によって電源電圧ＶＤＤから電圧Ｖ_Fが降下した電圧が、ダイオード３２によって電圧Ｖ２から電圧Ｖ_Fが降下した電圧が、ダイオード３３によって電圧Ｖ３から電圧Ｖ_Fが降下した電圧が、ダイオード３４によって電圧Ｖ４から電圧Ｖ_Fが降下した電圧が、昇圧電圧出力端子に供給される。従って、その時点で一番高い電圧が昇圧電圧ＶＰＰとなり、タイミング生成回路３７の電源として供給される。従って、Ｐ型ＭＯＳトランジスタ２１〜２４は、上記昇圧電圧ＶＰＰがゲート端子に印加されることにより、十分にオフすることが出来るので、昇圧効率が高くなる。さらに、昇圧電圧出力端子が予めプリチャージされるので、昇圧効率が高くなる。

また、Ｐ型ＭＯＳトランジスタ２１〜２４において、各バックゲート端子電圧は各ソース端子電圧に基づくので、基板バイアス効果の影響が少なくなり、閾値電圧の変動が少なくなる。よって、Ｐ型ＭＯＳトランジスタ２２〜２４は、接地電圧ＶＳＳがゲート端子に印加されることにより、十分にオンすることが出来るので、昇圧効率が高くなる。

また、図示はしないが、Ｐ型半導体基板上のＮ型ウェル（バックゲート端子）に形成されるＰ型ＭＯＳトランジスタにおいて、寄生のＰＮＰ型バイポーラトランジスタが存在している。寄生のＰＮＰ型バイポーラトランジスタは、Ｎ型ウェルをベースとし、ドレイン端子をエミッタとし、Ｐ型半導体基板をコレクタとしている。ここで、Ｐ型ＭＯＳトランジスタ２１〜２４において、バックゲート端子とソース端子の間に抵抗２６〜２９が設けられている。すなわち、抵抗はソース端子から寄生のＰＮＰ型バイポーラトランジスタのベースまでの電流経路に存在する。従って、寄生のＰＮＰ型バイポーラトランジスタがリーク電流を流してしまうことがあっても、この抵抗によって寄生のＰＮＰ型バイポーラトランジスタのベース電流は少なくなり、エミッタ電流及びコレクタ電流を少なくすることが出来る。すなわち、寄生のＰＮＰ型バイポーラトランジスタによる電力損失が少なくして、昇圧効率を高くすることが出来る。

以上説明したように、本発明の昇圧回路によれば、Ｐ型半導体基板において転送用トランジスタにＰ型ＭＯＳトランジスタを用いて、基板バイアス効果の影響が少なくなるように構成したので、トリプルウェル構造を必要とせず、半導体製造プロセスのコストを安くすることが出来る。

なお、本発明の実施形態では、ダイオード３１〜３４によって昇圧電圧出力端子に電圧を供給するように説明したが、ダイオード接続されたＭＯＳトランジスタであっても良い。但し、これらのＭＯＳトランジスタの閾値電圧は、Ｐ型ＭＯＳトランジスタ２１〜２４の閾値電圧よりも低く設計する。

３６、３７ タイミング生成回路
４６、４７ バッファ
４８、４９ インバータ

Claims (2)

1. Ｐ型半導体基板に構成された昇圧回路であって、
   電圧入力端子と昇圧電圧出力端子の間に直列に接続された複数のＰ型ＭＯＳトランジスタと、
   前記複数のＰ型ＭＯＳトランジスタのドレイン端子と前記昇圧電圧出力端子との間に、それぞれ設けられた複数のダイオードと、
   前記複数のＰ型ＭＯＳトランジスタのソース端子に一方の端子が夫々接続された複数の容量と、
   第１のクロック信号を出力する第１の出力回路と、前記第１のクロック信号と逆相の第２のクロック信号を出力する第２の出力回路と、を備え、前記第１の出力回路と前記第２の出力回路は隣接する前記容量と交互に他方の端子で接続された、前記電圧入力端子の電圧で動作する第１制御回路と、
   第３のクロック信号を出力する第３の出力回路と、前記第３のクロック信号と逆相の第４のクロック信号を出力する第４の出力回路と、を備え、前記第３の出力回路と前記第４の出力回路は隣接する前記Ｐ型ＭＯＳトランジスタのゲート端子と交互に接続された、前記昇圧電圧出力端子の電圧で動作する第２制御回路と、
   を備えることを特徴とする昇圧回路。
2. 前記複数のＰ型ＭＯＳトランジスタは、ソース端子とバックゲート端子との間に抵抗が接続されたことを特徴とする請求項１記載の昇圧回路。
   
   
   

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