JPH08149802A - 昇圧回路 - Google Patents
昇圧回路Info
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- JPH08149802A JPH08149802A JP28676494A JP28676494A JPH08149802A JP H08149802 A JPH08149802 A JP H08149802A JP 28676494 A JP28676494 A JP 28676494A JP 28676494 A JP28676494 A JP 28676494A JP H08149802 A JPH08149802 A JP H08149802A
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Abstract
(57)【要約】
【目的】 昇圧回路の出力電圧の低下を防止する。
【構成】 昇圧部６０，７０は直流電圧の整数倍の電圧
を生成してキャパシタ２０を交互に充電する。即ち、制
御信号Ａが“Ｈ”かつ制御信号Ｂが“Ｌ”のとき、昇圧
部６０のキャパシタ２０に対する非充電期間であり、か
つ昇圧部７０のキャパシタ２０に対する充電期間であ
る。制御信号Ａが“Ｌ”かつ制御信号Ｂが“Ｈ”のと
き、昇圧部６０のキャパシタ２０に対する充電期間であ
り、かつ昇圧部７０のキャパシタ２０に対する非充電期
間である。そのため、キャパシタ２０に対して常に充電
が行われ、出力端子２１から負荷電流を取り出しても出
力電圧が低下しない。
を生成してキャパシタ２０を交互に充電する。即ち、制
御信号Ａが“Ｈ”かつ制御信号Ｂが“Ｌ”のとき、昇圧
部６０のキャパシタ２０に対する非充電期間であり、か
つ昇圧部７０のキャパシタ２０に対する充電期間であ
る。制御信号Ａが“Ｌ”かつ制御信号Ｂが“Ｈ”のと
き、昇圧部６０のキャパシタ２０に対する充電期間であ
り、かつ昇圧部７０のキャパシタ２０に対する非充電期
間である。そのため、キャパシタ２０に対して常に充電
が行われ、出力端子２１から負荷電流を取り出しても出
力電圧が低下しない。
Description
【０００１】
【産業上の利用分野】本発明は、例えばＤＣ／ＤＣコン
バータ等に用いられる直流電圧の昇圧回路に関するもの
である。
バータ等に用いられる直流電圧の昇圧回路に関するもの
である。
【０００２】
【従来の技術】図２は、従来の２倍昇圧回路を示す回路
図である。この昇圧回路は、昇圧部１０及びキャパシタ
２０を備えている。昇圧部１０は、電源電圧がＶｄｄの
直流電源部１１、端子１２、キャパシタ１３、及びスイ
ッチＳ１，Ｓ２，Ｓ３，Ｓ４を備えている。直流電源部
１１の−側はグランドに接続され、＋側が端子１２に接
続されている。キャパシタ１３の一方の電極１３ａは、
スイッチＳ１を介してグランドに接続され、キャパシタ
１３の他方の電極１３ｂは、スイッチＳ２を介して端子
１２に接続されている。又、キャパシタ１３の電極１３
ａは、スイッチＳ３を介して端子１２に接続され、キャ
パシタ１３の電極１３ｂは、スイッチＳ４を介し出力端
子ｃを経てキャパシタ２０の一方の電極２０ａに接続さ
れると共に、出力端子２１に接続されている。キャパシ
タ２０の他方の電極２０ｂは、グランドに接続されてい
る。入力端子ａは、スイッチＳ１，Ｓ２の制御入力側に
接続され、入力端子ｂは、スイッチＳ３，Ｓ４の制御入
力側に接続されている。スイッチＳ１，Ｓ２，Ｓ３，Ｓ
４は、図示しない制御回路からの制御信号の論理レベル
が高レベル（以下、“Ｈ”という）のときオン状態にな
り、低レベル（以下、“Ｌ”という）のときオフ状態に
なるように構成されている。
図である。この昇圧回路は、昇圧部１０及びキャパシタ
２０を備えている。昇圧部１０は、電源電圧がＶｄｄの
直流電源部１１、端子１２、キャパシタ１３、及びスイ
ッチＳ１，Ｓ２，Ｓ３，Ｓ４を備えている。直流電源部
１１の−側はグランドに接続され、＋側が端子１２に接
続されている。キャパシタ１３の一方の電極１３ａは、
スイッチＳ１を介してグランドに接続され、キャパシタ
１３の他方の電極１３ｂは、スイッチＳ２を介して端子
１２に接続されている。又、キャパシタ１３の電極１３
ａは、スイッチＳ３を介して端子１２に接続され、キャ
パシタ１３の電極１３ｂは、スイッチＳ４を介し出力端
子ｃを経てキャパシタ２０の一方の電極２０ａに接続さ
れると共に、出力端子２１に接続されている。キャパシ
タ２０の他方の電極２０ｂは、グランドに接続されてい
る。入力端子ａは、スイッチＳ１，Ｓ２の制御入力側に
接続され、入力端子ｂは、スイッチＳ３，Ｓ４の制御入
力側に接続されている。スイッチＳ１，Ｓ２，Ｓ３，Ｓ
４は、図示しない制御回路からの制御信号の論理レベル
が高レベル（以下、“Ｈ”という）のときオン状態にな
り、低レベル（以下、“Ｌ”という）のときオフ状態に
なるように構成されている。
【０００３】図３は図２の動作を説明するためのタイム
チャートであり、縦軸に制御信号Ａ，Ｂの論理レベル、
及び横軸に時間がとられている。この図を参照しつつ、
図２の動作を説明する。入力端子ａに制御信号Ａが入力
され、入力端子ｂには制御信号Ｂが入力されるものとす
る。制御信号Ａが“Ｈ”になり、かつ制御信号Ｂが
“Ｌ”になる期間Ｔａにおいて、スイッチＳ１，Ｓ２が
オンし、スイッチＳ３，Ｓ４がオフする。このため、キ
ャパシタ１３は直流電源部１１の電圧Ｖｄｄに充電され
る。次に、制御信号Ａが“Ｌ”になり、かつ制御信号Ｂ
が“Ｈ”になる期間ＴｂにおいてスイッチＳ１，Ｓ２が
オフし、スイッチＳ３，Ｓ４がオンする。従って、キャ
パシタ２０は電圧Ｖｄｄの２倍の電圧２×Ｖｄｄに充電
され、出力端子２１に電圧２×Ｖｄｄが出力される。以
下、同様に上記の動作を繰り返す。
チャートであり、縦軸に制御信号Ａ，Ｂの論理レベル、
及び横軸に時間がとられている。この図を参照しつつ、
図２の動作を説明する。入力端子ａに制御信号Ａが入力
され、入力端子ｂには制御信号Ｂが入力されるものとす
る。制御信号Ａが“Ｈ”になり、かつ制御信号Ｂが
“Ｌ”になる期間Ｔａにおいて、スイッチＳ１，Ｓ２が
オンし、スイッチＳ３，Ｓ４がオフする。このため、キ
ャパシタ１３は直流電源部１１の電圧Ｖｄｄに充電され
る。次に、制御信号Ａが“Ｌ”になり、かつ制御信号Ｂ
が“Ｈ”になる期間ＴｂにおいてスイッチＳ１，Ｓ２が
オフし、スイッチＳ３，Ｓ４がオンする。従って、キャ
パシタ２０は電圧Ｖｄｄの２倍の電圧２×Ｖｄｄに充電
され、出力端子２１に電圧２×Ｖｄｄが出力される。以
下、同様に上記の動作を繰り返す。
【０００４】図４は、従来の３倍昇圧回路を示す回路図
である。この昇圧回路は、昇圧部３０及びキャパシタ４
０，５０を備えている。昇圧部３０は、電源電圧がＶｄ
ｄの直流電源部３１、端子３２、キャパシタ３３、及び
スイッチＳ１１，Ｓ１２，Ｓ１３，Ｓ１４，Ｓ１５，Ｓ
１６を備えている。直流電源部３１の−側はグランドに
接続され、＋側が端子３２に接続されている。キャパシ
タ３３の一方の電極３３ａは、スイッチＳ１１を介して
グランドに接続され、キャパシタ３３の他方の電極３３
ｂは、スイッチＳ１２を介して端子３２に接続されてい
る。又、キャパシタ３３の電極３３ａは、スイッチＳ１
３を介して端子３２に接続されている。キャパシタ３３
の電極３３ｂは、スイッチＳ１４を介し、出力端子ｇを
経てキャパシタ４０の一方の電極４０ａに接続されると
共に、出力端子４１に接続されている。キャパシタ４０
の他方の電極４０ｂはグランドに接続されている。更
に、キャパシタ３３の電極３３ａは、スイッチＳ１５を
介して端子４１に接続されている。キャパシタ３３の電
極３３ｂは、スイッチＳ１６を介し、出力端子ｈを経て
キャパシタ５０の一方の電極５０ａに接続されると共
に、出力端子５１に接続されている。キャパシタ５０の
他方の電極５０ｂは、グランドに接続されている。入力
端子ｄはスイッチＳ１１，Ｓ１２の制御入力側に接続さ
れ、入力端子ｅはスイッチＳ１３，Ｓ１４の制御入力側
に接続され、入力端子ｆはスイッチＳ１５，Ｓ１６の制
御入力側に接続されている。スイッチＳ１１，Ｓ１２，
Ｓ１３，Ｓ１４，Ｓ１５，Ｓ１６は、図示しない制御回
路からの制御信号の論理レベルが“Ｈ”のときオン状態
になり、“Ｌ”のときオフ状態になるように構成されて
いる。
である。この昇圧回路は、昇圧部３０及びキャパシタ４
０，５０を備えている。昇圧部３０は、電源電圧がＶｄ
ｄの直流電源部３１、端子３２、キャパシタ３３、及び
スイッチＳ１１，Ｓ１２，Ｓ１３，Ｓ１４，Ｓ１５，Ｓ
１６を備えている。直流電源部３１の−側はグランドに
接続され、＋側が端子３２に接続されている。キャパシ
タ３３の一方の電極３３ａは、スイッチＳ１１を介して
グランドに接続され、キャパシタ３３の他方の電極３３
ｂは、スイッチＳ１２を介して端子３２に接続されてい
る。又、キャパシタ３３の電極３３ａは、スイッチＳ１
３を介して端子３２に接続されている。キャパシタ３３
の電極３３ｂは、スイッチＳ１４を介し、出力端子ｇを
経てキャパシタ４０の一方の電極４０ａに接続されると
共に、出力端子４１に接続されている。キャパシタ４０
の他方の電極４０ｂはグランドに接続されている。更
に、キャパシタ３３の電極３３ａは、スイッチＳ１５を
介して端子４１に接続されている。キャパシタ３３の電
極３３ｂは、スイッチＳ１６を介し、出力端子ｈを経て
キャパシタ５０の一方の電極５０ａに接続されると共
に、出力端子５１に接続されている。キャパシタ５０の
他方の電極５０ｂは、グランドに接続されている。入力
端子ｄはスイッチＳ１１，Ｓ１２の制御入力側に接続さ
れ、入力端子ｅはスイッチＳ１３，Ｓ１４の制御入力側
に接続され、入力端子ｆはスイッチＳ１５，Ｓ１６の制
御入力側に接続されている。スイッチＳ１１，Ｓ１２，
Ｓ１３，Ｓ１４，Ｓ１５，Ｓ１６は、図示しない制御回
路からの制御信号の論理レベルが“Ｈ”のときオン状態
になり、“Ｌ”のときオフ状態になるように構成されて
いる。
【０００５】図５は、図４に示す昇圧回路の動作を説明
するためのタイムチャートであり、縦軸には制御信号Ｔ
１，Ｔ２，Ｔ３の論理レベル、及び横軸には時間がとら
れている。この図を参照しつつ図４の動作を説明する。
入力端子ｄ，ｅ，ｆには制御信号Ｔ１，Ｔ２，Ｔ３がそ
れぞれ入力されるものとする。制御信号Ｔ１が“Ｈ”に
なり、かつ制御信号Ｔ２，Ｔ３が“Ｌ”になる期間ｔ１
においてスイッチＳ１１，Ｓ１２がオンし、スイッチＳ
１３，Ｓ１４，Ｓ１５，Ｓ１６がオフする。このため、
キャパシタ３３は直流電源部３１の電圧Ｖｄｄに充電さ
れる。制御信号Ｔ２が“Ｈ”になり、かつ制御信号Ｔ
１，Ｔ３が“Ｌ”になる期間ｔ２においてスイッチＳ１
３，Ｓ１４がオンし、スイッチＳ１１，Ｓ１２，Ｓ１
５，Ｓ１６がオフする。このため、キャパシタ４０は電
圧Ｖｄｄの２倍の電圧２×Ｖｄｄに充電され、出力端子
４１に電圧２×Ｖｄｄを出力する。制御信号Ｔ３が
“Ｈ”になり、かつ制御信号Ｔ１，Ｔ２が“Ｌ”になる
期間ｔ３においてスイッチＳ１５，Ｓ１６がオンし、ス
イッチＳ１１，Ｓ１２，Ｓ１３，Ｓ１４がオフする。こ
のため、キャパシタ５０は、キャパシタ４０の電圧２×
Ｖｄｄにキャパシタ３３の電圧Ｖｄｄが重畳された電
圧、即ち電圧Ｖｄｄの３倍の電圧３×Ｖｄｄに充電さ
れ、出力端子５１に電圧３×Ｖｄｄを出力する。以下、
同様に上記の動作を繰り返す。
するためのタイムチャートであり、縦軸には制御信号Ｔ
１，Ｔ２，Ｔ３の論理レベル、及び横軸には時間がとら
れている。この図を参照しつつ図４の動作を説明する。
入力端子ｄ，ｅ，ｆには制御信号Ｔ１，Ｔ２，Ｔ３がそ
れぞれ入力されるものとする。制御信号Ｔ１が“Ｈ”に
なり、かつ制御信号Ｔ２，Ｔ３が“Ｌ”になる期間ｔ１
においてスイッチＳ１１，Ｓ１２がオンし、スイッチＳ
１３，Ｓ１４，Ｓ１５，Ｓ１６がオフする。このため、
キャパシタ３３は直流電源部３１の電圧Ｖｄｄに充電さ
れる。制御信号Ｔ２が“Ｈ”になり、かつ制御信号Ｔ
１，Ｔ３が“Ｌ”になる期間ｔ２においてスイッチＳ１
３，Ｓ１４がオンし、スイッチＳ１１，Ｓ１２，Ｓ１
５，Ｓ１６がオフする。このため、キャパシタ４０は電
圧Ｖｄｄの２倍の電圧２×Ｖｄｄに充電され、出力端子
４１に電圧２×Ｖｄｄを出力する。制御信号Ｔ３が
“Ｈ”になり、かつ制御信号Ｔ１，Ｔ２が“Ｌ”になる
期間ｔ３においてスイッチＳ１５，Ｓ１６がオンし、ス
イッチＳ１１，Ｓ１２，Ｓ１３，Ｓ１４がオフする。こ
のため、キャパシタ５０は、キャパシタ４０の電圧２×
Ｖｄｄにキャパシタ３３の電圧Ｖｄｄが重畳された電
圧、即ち電圧Ｖｄｄの３倍の電圧３×Ｖｄｄに充電さ
れ、出力端子５１に電圧３×Ｖｄｄを出力する。以下、
同様に上記の動作を繰り返す。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
昇圧回路では、次のような課題があった。即ち、図２の
２倍昇圧回路では、キャパシタ２０への充電期間はスイ
ッチＳ４がオンしている間のみである。つまり、制御信
号Ｂが“Ｈ”の間のみであるため、出力端子２１から負
荷電流を取り出すとキャパシタ２０が短時間で放電し、
出力電圧が低下することがあった。図４の３倍昇圧回路
では、キャパシタ５０への充電期間はスイッチＳ１６が
オンしている間のみである。つまり、制御信号Ｔ３が
“Ｈ”の間のみであるため、出力端子５１から負荷電流
を取り出すとキャパシタ５０が短時間で放電し、出力電
圧が低下することがあった。又、一般に、昇圧回路は低
電源電圧で動作する電子機器に使用される。特に、携帯
用電子機器、例えばヘッドホンステレオや小型ラジオ等
は、電圧が３．０Ｖや１．５Ｖの電池で駆動するので、
内部能動部品の動作の電源マージンが殆ど取れないこと
が多く、電池の電圧を昇圧して使用することが多い。し
かし、内部能動部品の負荷電流が大きいと、従来の昇圧
回路では、その出力電圧が低下してしまい、使用できな
いことがあった。
昇圧回路では、次のような課題があった。即ち、図２の
２倍昇圧回路では、キャパシタ２０への充電期間はスイ
ッチＳ４がオンしている間のみである。つまり、制御信
号Ｂが“Ｈ”の間のみであるため、出力端子２１から負
荷電流を取り出すとキャパシタ２０が短時間で放電し、
出力電圧が低下することがあった。図４の３倍昇圧回路
では、キャパシタ５０への充電期間はスイッチＳ１６が
オンしている間のみである。つまり、制御信号Ｔ３が
“Ｈ”の間のみであるため、出力端子５１から負荷電流
を取り出すとキャパシタ５０が短時間で放電し、出力電
圧が低下することがあった。又、一般に、昇圧回路は低
電源電圧で動作する電子機器に使用される。特に、携帯
用電子機器、例えばヘッドホンステレオや小型ラジオ等
は、電圧が３．０Ｖや１．５Ｖの電池で駆動するので、
内部能動部品の動作の電源マージンが殆ど取れないこと
が多く、電池の電圧を昇圧して使用することが多い。し
かし、内部能動部品の負荷電流が大きいと、従来の昇圧
回路では、その出力電圧が低下してしまい、使用できな
いことがあった。
【０００７】
【課題を解決するための手段】本発明は、前記課題を解
決するために、電源の直流電圧を整数倍した電圧の供給
により充電されるキャパシタを有し、該キャパシタから
該整数倍の電圧を送出する昇圧回路において、次のよう
な手段を設けている。即ち、制御信号に応じて前記直流
電圧を重畳して前記整数倍の電圧を生成し、該整数倍の
電圧を前記キャパシタに間欠的に供給する複数の昇圧部
を設け、該各昇圧部は、前記整数倍の電圧を前記キャパ
シタへ供給するタイミングをそれぞれずらし、該キャパ
シタにおける非充電期間を補う構成としている。
決するために、電源の直流電圧を整数倍した電圧の供給
により充電されるキャパシタを有し、該キャパシタから
該整数倍の電圧を送出する昇圧回路において、次のよう
な手段を設けている。即ち、制御信号に応じて前記直流
電圧を重畳して前記整数倍の電圧を生成し、該整数倍の
電圧を前記キャパシタに間欠的に供給する複数の昇圧部
を設け、該各昇圧部は、前記整数倍の電圧を前記キャパ
シタへ供給するタイミングをそれぞれずらし、該キャパ
シタにおける非充電期間を補う構成としている。
【０００８】
【作用】本発明によれば、以上のように昇圧回路を構成
したので、各昇圧部は制御信号に応じて電源からの直流
電圧を重畳し、該各昇圧部のうちの或る１つの昇圧部の
キャパシタに対する非充電期間が他の昇圧部の該キャパ
シタに対する充電期間になるように前記直流電圧の整数
倍の電圧を期間をずらしてそれぞれ出力して該キャパシ
タを充電する。そのため、前記キャパシタへの充電が常
に行われ、負荷電流を取り出しても出力電圧が低下しな
い。従って、前記課題を解決できるのである。
したので、各昇圧部は制御信号に応じて電源からの直流
電圧を重畳し、該各昇圧部のうちの或る１つの昇圧部の
キャパシタに対する非充電期間が他の昇圧部の該キャパ
シタに対する充電期間になるように前記直流電圧の整数
倍の電圧を期間をずらしてそれぞれ出力して該キャパシ
タを充電する。そのため、前記キャパシタへの充電が常
に行われ、負荷電流を取り出しても出力電圧が低下しな
い。従って、前記課題を解決できるのである。
【０００９】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す昇圧回路の回路図
であり、図２中の要素と共通の要素には共通の符号が付
されている。この昇圧回路は昇圧部６０，７０を備えて
いる。昇圧部６０，７０は、図２中の昇圧部１０と同様
の構成であり、直流電源部１１、端子１２、キャパシタ
１３、及びスイッチＳ１，Ｓ２，Ｓ３，Ｓ４を備えてい
る。昇圧部６０の入力端子ａ，ｂには図３に示す制御信
号Ａ，Ｂがそれぞれ入力され、昇圧部７０の入力端子
ａ，ｂには制御信号Ａ，Ｂがそれぞれインバータ４１，
４２を介して入力されるようになっている。昇圧部６
０，７０の各出力端子ｃは、共にキャパシタ２０の一方
の電極２０ａに接続されると共に、出力端子２１に接続
されている。キャパシタ２０の他方の電極２０ｂはグラ
ンドに接続されている。次に、図１の動作を図２及び図
３を参照しつつ説明する。
であり、図２中の要素と共通の要素には共通の符号が付
されている。この昇圧回路は昇圧部６０，７０を備えて
いる。昇圧部６０，７０は、図２中の昇圧部１０と同様
の構成であり、直流電源部１１、端子１２、キャパシタ
１３、及びスイッチＳ１，Ｓ２，Ｓ３，Ｓ４を備えてい
る。昇圧部６０の入力端子ａ，ｂには図３に示す制御信
号Ａ，Ｂがそれぞれ入力され、昇圧部７０の入力端子
ａ，ｂには制御信号Ａ，Ｂがそれぞれインバータ４１，
４２を介して入力されるようになっている。昇圧部６
０，７０の各出力端子ｃは、共にキャパシタ２０の一方
の電極２０ａに接続されると共に、出力端子２１に接続
されている。キャパシタ２０の他方の電極２０ｂはグラ
ンドに接続されている。次に、図１の動作を図２及び図
３を参照しつつ説明する。
【００１０】図１に示す昇圧回路では、昇圧部６０，７
０は、制御信号Ａ，Ｂによりそれぞれ相補的なタイミン
グで駆動される。即ち、制御信号Ａが“Ｈ”になり、か
つ制御信号Ｂが“Ｌ”になる期間Ｔａにおいて、昇圧部
６０では、スイッチＳ１，Ｓ２がオンし、スイッチＳ
３，Ｓ４がオフする。このため、キャパシタ１３は直流
電源部１１の電圧Ｖｄｄに充電される。このとき、昇圧
部７０では、スイッチＳ１，Ｓ２がオフし、スイッチＳ
３，Ｓ４がオンしている。次に、制御信号Ａが“Ｌ”に
なり、かつ制御信号Ｂが“Ｈ”になる期間Ｔｂにおい
て、昇圧部６０では、スイッチＳ１，Ｓ２がオフし、ス
イッチＳ３，Ｓ４がオンする。従って、キャパシタ２０
は電圧Ｖｄｄの２倍の電圧２×Ｖｄｄに充電され、出力
端子２１に電圧２×Ｖｄｄが出力される。このとき、昇
圧部７０では、スイッチＳ１，Ｓ２がオンし、スイッチ
Ｓ３，Ｓ４がオフする。このため、キャパシタ１３は直
流電源部１１の電圧Ｖｄｄに充電される。次に、再び制
御信号Ａが“Ｈ”になり、かつ制御信号Ｂが“Ｌ”にな
る期間Ｔａにおいて、昇圧部６０では、スイッチＳ１，
Ｓ２がオンし、スイッチＳ３，Ｓ４がオフする。このた
め、キャパシタ１３は直流電源部１１の電圧Ｖｄｄに充
電される。昇圧部７０では、スイッチＳ１，Ｓ２がオフ
し、スイッチＳ３，Ｓ４がオンする。このため、キャパ
シタ２０は電圧Ｖｄｄの２倍の電圧２×Ｖｄｄに充電さ
れ、出力端子２１に電圧２×Ｖｄｄが出力される。以
下、同様に上記の動作を繰り返す。つまり、昇圧部６
０，７０のうちの一方のスイッチＳ４はオンしてキャパ
シタ２０に対する充電期間となりかつ他方のスイッチＳ
４がオフして非充電期間となり、これを交互に繰り返
す。そのため、キャパシタ２０は常に充電された状態に
なる。
０は、制御信号Ａ，Ｂによりそれぞれ相補的なタイミン
グで駆動される。即ち、制御信号Ａが“Ｈ”になり、か
つ制御信号Ｂが“Ｌ”になる期間Ｔａにおいて、昇圧部
６０では、スイッチＳ１，Ｓ２がオンし、スイッチＳ
３，Ｓ４がオフする。このため、キャパシタ１３は直流
電源部１１の電圧Ｖｄｄに充電される。このとき、昇圧
部７０では、スイッチＳ１，Ｓ２がオフし、スイッチＳ
３，Ｓ４がオンしている。次に、制御信号Ａが“Ｌ”に
なり、かつ制御信号Ｂが“Ｈ”になる期間Ｔｂにおい
て、昇圧部６０では、スイッチＳ１，Ｓ２がオフし、ス
イッチＳ３，Ｓ４がオンする。従って、キャパシタ２０
は電圧Ｖｄｄの２倍の電圧２×Ｖｄｄに充電され、出力
端子２１に電圧２×Ｖｄｄが出力される。このとき、昇
圧部７０では、スイッチＳ１，Ｓ２がオンし、スイッチ
Ｓ３，Ｓ４がオフする。このため、キャパシタ１３は直
流電源部１１の電圧Ｖｄｄに充電される。次に、再び制
御信号Ａが“Ｈ”になり、かつ制御信号Ｂが“Ｌ”にな
る期間Ｔａにおいて、昇圧部６０では、スイッチＳ１，
Ｓ２がオンし、スイッチＳ３，Ｓ４がオフする。このた
め、キャパシタ１３は直流電源部１１の電圧Ｖｄｄに充
電される。昇圧部７０では、スイッチＳ１，Ｓ２がオフ
し、スイッチＳ３，Ｓ４がオンする。このため、キャパ
シタ２０は電圧Ｖｄｄの２倍の電圧２×Ｖｄｄに充電さ
れ、出力端子２１に電圧２×Ｖｄｄが出力される。以
下、同様に上記の動作を繰り返す。つまり、昇圧部６
０，７０のうちの一方のスイッチＳ４はオンしてキャパ
シタ２０に対する充電期間となりかつ他方のスイッチＳ
４がオフして非充電期間となり、これを交互に繰り返
す。そのため、キャパシタ２０は常に充電された状態に
なる。
【００１１】以上のように、この第１の実施例では、次
のような利点がある。
のような利点がある。
【００１２】即ち、図２の従来の昇圧回路では、キャパ
シタ２０に対する充電期間と非充電期間は、それぞれ制
御信号Ｂが“Ｈ”の期間と制御信号Ａが“Ｈ”の期間で
ある。そのため、出力端子２１から負荷電流を取り出す
場合、キャパシタ２０は充電期間の後は放電状態になる
ので出力電圧が低下するが、本実施例の昇圧回路では、
キャパシタ２０への充電が常に行われるので、出力端子
２１から負荷電流を取り出しても出力電圧が低下するこ
とはない。
シタ２０に対する充電期間と非充電期間は、それぞれ制
御信号Ｂが“Ｈ”の期間と制御信号Ａが“Ｈ”の期間で
ある。そのため、出力端子２１から負荷電流を取り出す
場合、キャパシタ２０は充電期間の後は放電状態になる
ので出力電圧が低下するが、本実施例の昇圧回路では、
キャパシタ２０への充電が常に行われるので、出力端子
２１から負荷電流を取り出しても出力電圧が低下するこ
とはない。
【００１３】第２の実施例 図６は、本発明の第２の実施例を示す昇圧回路の回路図
であり、図４中の要素と共通の要素には共通の符号が付
されている。この昇圧回路回路は、昇圧部８０，９０，
１００を備えている。昇圧部８０，９０，１００は、図
４中の昇圧部３０と同様の構成であり、直流電源部３
１、端子３２、キャパシタ３３、及びスイッチＳ１１，
Ｓ１２，Ｓ１３，Ｓ１４，Ｓ１５，Ｓ１６を備えてい
る。昇圧部８０の入力端子ｄ，ｅ，ｆには、図５に示す
制御信号Ｔ１，Ｔ２，Ｔ３がそれぞれ入力されるように
なっている。一方、昇圧部９０の入力端子ｄ，ｅ，ｆに
は、昇圧部８０とは異なり、制御信号Ｔ２，Ｔ３，Ｔ１
がそれぞれ入力され、昇圧部１００の入力端子ｄ，ｅ，
ｆには制御信号Ｔ３，Ｔ１，Ｔ２がそれぞれ入力される
ようになっている。昇圧部８０，９０，１００の各出力
端子ｇは、共にキャパシタ４０の一方の電極４０ａに接
続されると共に、出力端子４１に接続されている。キャ
パシタ４０の他方の電極４０ｂはグランドに接続されて
いる。昇圧部８０，９０，１００の各出力端子ｈは、共
にキャパシタ５０の一方の電極５０ａに接続されると共
に、出力端子５１に接続されている。コンデンサ５０の
他方の電極５０ｂは、グランドに接続されている。次
に、図６の動作を図４及び図５を参照しつつ説明する。
であり、図４中の要素と共通の要素には共通の符号が付
されている。この昇圧回路回路は、昇圧部８０，９０，
１００を備えている。昇圧部８０，９０，１００は、図
４中の昇圧部３０と同様の構成であり、直流電源部３
１、端子３２、キャパシタ３３、及びスイッチＳ１１，
Ｓ１２，Ｓ１３，Ｓ１４，Ｓ１５，Ｓ１６を備えてい
る。昇圧部８０の入力端子ｄ，ｅ，ｆには、図５に示す
制御信号Ｔ１，Ｔ２，Ｔ３がそれぞれ入力されるように
なっている。一方、昇圧部９０の入力端子ｄ，ｅ，ｆに
は、昇圧部８０とは異なり、制御信号Ｔ２，Ｔ３，Ｔ１
がそれぞれ入力され、昇圧部１００の入力端子ｄ，ｅ，
ｆには制御信号Ｔ３，Ｔ１，Ｔ２がそれぞれ入力される
ようになっている。昇圧部８０，９０，１００の各出力
端子ｇは、共にキャパシタ４０の一方の電極４０ａに接
続されると共に、出力端子４１に接続されている。キャ
パシタ４０の他方の電極４０ｂはグランドに接続されて
いる。昇圧部８０，９０，１００の各出力端子ｈは、共
にキャパシタ５０の一方の電極５０ａに接続されると共
に、出力端子５１に接続されている。コンデンサ５０の
他方の電極５０ｂは、グランドに接続されている。次
に、図６の動作を図４及び図５を参照しつつ説明する。
【００１４】図６に示す昇圧回路では、制御信号Ｔ１，
Ｔ２，Ｔ３により、昇圧部８０，９０，１００がそれぞ
れタイミングをずらして駆動される。即ち、制御信号Ｔ
１が“Ｈ”になり、かつ制御信号Ｔ２，Ｔ３が“Ｌ”に
なる期間ｔ１において、昇圧部８０では、スイッチＳ１
１，Ｓ１２がオンし、スイッチＳ１３，Ｓ１４，Ｓ１
５，Ｓ１６がオフする。このため、キャパシタ３３は直
流電源部３１の電圧Ｖｄｄに充電される。このとき、昇
圧部９０では、スイッチＳ１５，Ｓ１６がオンし、スイ
ッチＳ１１，Ｓ１２，Ｓ１３，Ｓ１４がオフしている。
昇圧部１００では、スイッチＳ１３，Ｓ１４がオンし、
スイッチＳ１１，Ｓ１２，Ｓ１５，Ｓ１６がオフしてい
る。次に、制御信号Ｔ２が“Ｈ”になり、かつ制御信号
Ｔ１，Ｔ３が“Ｌ”になる期間ｔ２において、昇圧部８
０では、スイッチＳ１３，Ｓ１４がオンし、スイッチＳ
１１，Ｓ１２，Ｓ１５，Ｓ１６がオフする。このため、
キャパシタ４０は電圧Ｖｄｄの２倍の電圧２×Ｖｄｄに
充電される。このとき、昇圧部９０では、スイッチＳ１
１，Ｓ１２がオンし、スイッチＳ１３，Ｓ１４，Ｓ１
５，Ｓ１６がオフする。このため、キャパシタ３３は直
流電源部３１の電圧Ｖｄｄに充電される。昇圧部１００
では、スイッチＳ１５，Ｓ１６がオンし、スイッチＳ１
１，Ｓ１２，Ｓ１３，Ｓ１４がオフしている。次に、制
御信号Ｔ３が“Ｈ”になり、かつ制御信号Ｔ１，Ｔ２が
“Ｌ”になる期間ｔ３において、昇圧部８０では、スイ
ッチＳ１５，Ｓ１６がオンし、スイッチＳ１１，Ｓ１
２，Ｓ１３，Ｓ１４がオフする。このため、キャパシタ
５０は、キャパシタ４０の電圧２×Ｖｄｄにキャパシタ
３３の電圧Ｖｄｄが重畳された電圧、即ち電圧Ｖｄｄの
３倍の電圧３×Ｖｄｄに充電され、出力端子５１に電圧
３×Ｖｄｄを出力する。このとき、昇圧部９０では、ス
イッチＳ１３，Ｓ１４がオンし、スイッチＳ１１，Ｓ１
２，Ｓ１５，Ｓ１６がオフする。このため、キャパシタ
４０は電圧Ｖｄｄの２倍の電圧２×Ｖｄｄに充電され
る。昇圧部１００では、スイッチＳ１１，Ｓ１２がオン
し、スイッチＳ１３，Ｓ１４，Ｓ１５，Ｓ１６がオフし
ている。このため、キャパシタ３３は直流電源部３１の
電圧Ｖｄｄに充電される。次に、再び制御信号Ｔ１が
“Ｈ”になり、以下、同様に上記の動作を繰り返す。つ
まり、制御信号Ｔ３が“Ｈ”のとき、昇圧部８０のスイ
ッチＳ１６がオンし、出力端子５１に対して電圧３×Ｖ
ｄｄが出力される。制御信号Ｔ１が“Ｈ”のとき、昇圧
部９０のスイッチＳ１６がオンし、出力端子５１に対し
て電圧３×Ｖｄｄが出力される。制御信号Ｔ２が“Ｈ”
のとき、昇圧部１００のスイッチＳ１６がオンし、出力
端子５１に対して電圧３×Ｖｄｄが出力される。つま
り、昇圧部８０，９０，１００が交代でキャパシタ５０
に対して電圧３×Ｖｄｄで充電するので、キャパシタ５
０は常に充電された状態になる。
Ｔ２，Ｔ３により、昇圧部８０，９０，１００がそれぞ
れタイミングをずらして駆動される。即ち、制御信号Ｔ
１が“Ｈ”になり、かつ制御信号Ｔ２，Ｔ３が“Ｌ”に
なる期間ｔ１において、昇圧部８０では、スイッチＳ１
１，Ｓ１２がオンし、スイッチＳ１３，Ｓ１４，Ｓ１
５，Ｓ１６がオフする。このため、キャパシタ３３は直
流電源部３１の電圧Ｖｄｄに充電される。このとき、昇
圧部９０では、スイッチＳ１５，Ｓ１６がオンし、スイ
ッチＳ１１，Ｓ１２，Ｓ１３，Ｓ１４がオフしている。
昇圧部１００では、スイッチＳ１３，Ｓ１４がオンし、
スイッチＳ１１，Ｓ１２，Ｓ１５，Ｓ１６がオフしてい
る。次に、制御信号Ｔ２が“Ｈ”になり、かつ制御信号
Ｔ１，Ｔ３が“Ｌ”になる期間ｔ２において、昇圧部８
０では、スイッチＳ１３，Ｓ１４がオンし、スイッチＳ
１１，Ｓ１２，Ｓ１５，Ｓ１６がオフする。このため、
キャパシタ４０は電圧Ｖｄｄの２倍の電圧２×Ｖｄｄに
充電される。このとき、昇圧部９０では、スイッチＳ１
１，Ｓ１２がオンし、スイッチＳ１３，Ｓ１４，Ｓ１
５，Ｓ１６がオフする。このため、キャパシタ３３は直
流電源部３１の電圧Ｖｄｄに充電される。昇圧部１００
では、スイッチＳ１５，Ｓ１６がオンし、スイッチＳ１
１，Ｓ１２，Ｓ１３，Ｓ１４がオフしている。次に、制
御信号Ｔ３が“Ｈ”になり、かつ制御信号Ｔ１，Ｔ２が
“Ｌ”になる期間ｔ３において、昇圧部８０では、スイ
ッチＳ１５，Ｓ１６がオンし、スイッチＳ１１，Ｓ１
２，Ｓ１３，Ｓ１４がオフする。このため、キャパシタ
５０は、キャパシタ４０の電圧２×Ｖｄｄにキャパシタ
３３の電圧Ｖｄｄが重畳された電圧、即ち電圧Ｖｄｄの
３倍の電圧３×Ｖｄｄに充電され、出力端子５１に電圧
３×Ｖｄｄを出力する。このとき、昇圧部９０では、ス
イッチＳ１３，Ｓ１４がオンし、スイッチＳ１１，Ｓ１
２，Ｓ１５，Ｓ１６がオフする。このため、キャパシタ
４０は電圧Ｖｄｄの２倍の電圧２×Ｖｄｄに充電され
る。昇圧部１００では、スイッチＳ１１，Ｓ１２がオン
し、スイッチＳ１３，Ｓ１４，Ｓ１５，Ｓ１６がオフし
ている。このため、キャパシタ３３は直流電源部３１の
電圧Ｖｄｄに充電される。次に、再び制御信号Ｔ１が
“Ｈ”になり、以下、同様に上記の動作を繰り返す。つ
まり、制御信号Ｔ３が“Ｈ”のとき、昇圧部８０のスイ
ッチＳ１６がオンし、出力端子５１に対して電圧３×Ｖ
ｄｄが出力される。制御信号Ｔ１が“Ｈ”のとき、昇圧
部９０のスイッチＳ１６がオンし、出力端子５１に対し
て電圧３×Ｖｄｄが出力される。制御信号Ｔ２が“Ｈ”
のとき、昇圧部１００のスイッチＳ１６がオンし、出力
端子５１に対して電圧３×Ｖｄｄが出力される。つま
り、昇圧部８０，９０，１００が交代でキャパシタ５０
に対して電圧３×Ｖｄｄで充電するので、キャパシタ５
０は常に充電された状態になる。
【００１５】以上のように、この第２の実施例では、次
のような利点がある。即ち、昇圧部を１個備えた図４に
示す昇圧回路では、キャパシタ５０に対する充電期間と
非充電期間は、それぞれ制御信号Ｔ３が“Ｈ”の期間と
制御信号Ｔ１，Ｔ２が“Ｈ”の期間である。そのため、
昇圧回路の出力端子５１から負荷電流を取り出す場合、
キャパシタ５０は充電期間の後は放電状態になるので出
力電圧が低下するが、昇圧部を３個備えた本実施例の昇
圧回路では、或る昇圧部のキャパシタ５０に対する非充
電期間が他の昇圧部のキャパシタ５０に対する充電期間
になるので、キャパシタ５０への充電が常に行われ、出
力端子５１から負荷電流を取り出しても出力電圧が低下
することはない。尚、本発明は上記実施例に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。
のような利点がある。即ち、昇圧部を１個備えた図４に
示す昇圧回路では、キャパシタ５０に対する充電期間と
非充電期間は、それぞれ制御信号Ｔ３が“Ｈ”の期間と
制御信号Ｔ１，Ｔ２が“Ｈ”の期間である。そのため、
昇圧回路の出力端子５１から負荷電流を取り出す場合、
キャパシタ５０は充電期間の後は放電状態になるので出
力電圧が低下するが、昇圧部を３個備えた本実施例の昇
圧回路では、或る昇圧部のキャパシタ５０に対する非充
電期間が他の昇圧部のキャパシタ５０に対する充電期間
になるので、キャパシタ５０への充電が常に行われ、出
力端子５１から負荷電流を取り出しても出力電圧が低下
することはない。尚、本発明は上記実施例に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。
【００１６】（ａ） 第１の実施例では２倍昇圧回路を
示し、第２の実施例では３倍昇圧回路を示したが、例え
ば４倍昇圧回路や５倍昇圧回路等でも昇圧部を拡大した
構成で同様の効果が得られる。 （ｂ） 昇圧回路をＬＳＩ上にオンチップ化する場合、
昇圧部中の各スイッチは、ＭＯＳトランジスタ又はバイ
ポーラトランジスタで構成できる。 （ｃ） 第１及び第２の実施例では、正電源回路で説明
したが、負電源回路でも実現できる。
示し、第２の実施例では３倍昇圧回路を示したが、例え
ば４倍昇圧回路や５倍昇圧回路等でも昇圧部を拡大した
構成で同様の効果が得られる。 （ｂ） 昇圧回路をＬＳＩ上にオンチップ化する場合、
昇圧部中の各スイッチは、ＭＯＳトランジスタ又はバイ
ポーラトランジスタで構成できる。 （ｃ） 第１及び第２の実施例では、正電源回路で説明
したが、負電源回路でも実現できる。
【００１７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、電源からの直流電圧を整数倍した電圧で充電され
るキャパシタを有し、該キャパシタから該直流電圧の整
数倍の電圧を送出する昇圧回路において、制御信号に応
じて直流電圧を重畳し、この制御信号に基づいて直流電
圧の整数倍の電圧でキャパシタを間欠的に充電する複数
の昇圧部を設け、各昇圧部は、或る１つの昇圧部の前記
キャパシタに対する非充電期間が他の昇圧部の前記キャ
パシタに対する充電期間になるように前記直流電圧の整
数倍の電圧を期間をずらしてそれぞれ出力する構成とし
たので、前記キャパシタへの充電が常に行われ、負荷電
流を取り出しても出力電圧が低下しない。その上、本発
明の昇圧回路は、従来より大きい負荷電流を取り出すこ
とができるので、低電源電圧で動作する電子機器への適
用範囲が広がる。
れば、電源からの直流電圧を整数倍した電圧で充電され
るキャパシタを有し、該キャパシタから該直流電圧の整
数倍の電圧を送出する昇圧回路において、制御信号に応
じて直流電圧を重畳し、この制御信号に基づいて直流電
圧の整数倍の電圧でキャパシタを間欠的に充電する複数
の昇圧部を設け、各昇圧部は、或る１つの昇圧部の前記
キャパシタに対する非充電期間が他の昇圧部の前記キャ
パシタに対する充電期間になるように前記直流電圧の整
数倍の電圧を期間をずらしてそれぞれ出力する構成とし
たので、前記キャパシタへの充電が常に行われ、負荷電
流を取り出しても出力電圧が低下しない。その上、本発
明の昇圧回路は、従来より大きい負荷電流を取り出すこ
とができるので、低電源電圧で動作する電子機器への適
用範囲が広がる。
【図１】本発明の第１の実施例を示す昇圧回路の回路図
である。
である。
【図２】従来の２倍昇圧回路の回路図である。
【図３】図２のタイムチャートである。
【図４】従来の３倍昇圧回路の回路図である。
【図５】図４のタイムチャートである。
【図６】本発明の第２の実施例を示す昇圧回路の回路図
である。
である。
２０，４０，５０
キャパシタ １０，３０，６０，７０，８０，９０，１００
昇圧部
キャパシタ １０，３０，６０，７０，８０，９０，１００
昇圧部
Claims (1)
- 【請求項１】 電源の直流電圧を整数倍した電圧の供給
により充電されるキャパシタを有し、該キャパシタから
該整数倍の電圧を送出する昇圧回路において、 制御信号に応じて前記直流電圧を重畳して前記整数倍の
電圧を生成し、該整数倍の電圧を前記キャパシタに間欠
的に供給する複数の昇圧部を設け、 前記各昇圧部は、前記整数倍の電圧を前記キャパシタへ
供給するタイミングをそれぞれずらし、該キャパシタに
おける非充電期間を補う構成としたことを、 特徴とする昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28676494A JPH08149802A (ja) | 1994-11-21 | 1994-11-21 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28676494A JPH08149802A (ja) | 1994-11-21 | 1994-11-21 | 昇圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08149802A true JPH08149802A (ja) | 1996-06-07 |
Family
ID=17708750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28676494A Withdrawn JPH08149802A (ja) | 1994-11-21 | 1994-11-21 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08149802A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006067739A (ja) * | 2004-08-27 | 2006-03-09 | Kawasaki Microelectronics Kk | チャージポンプ回路 |
| US7663427B2 (en) | 2006-12-27 | 2010-02-16 | Nec Electronics Corporation | Booster circuit |
| JP2016054586A (ja) * | 2014-09-03 | 2016-04-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| WO2018211980A1 (ja) * | 2017-05-17 | 2018-11-22 | ソニーセミコンダクタソリューションズ株式会社 | 電源回路および電源装置 |
-
1994
- 1994-11-21 JP JP28676494A patent/JPH08149802A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006067739A (ja) * | 2004-08-27 | 2006-03-09 | Kawasaki Microelectronics Kk | チャージポンプ回路 |
| US7663427B2 (en) | 2006-12-27 | 2010-02-16 | Nec Electronics Corporation | Booster circuit |
| JP2016054586A (ja) * | 2014-09-03 | 2016-04-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| WO2018211980A1 (ja) * | 2017-05-17 | 2018-11-22 | ソニーセミコンダクタソリューションズ株式会社 | 電源回路および電源装置 |
| CN110612661A (zh) * | 2017-05-17 | 2019-12-24 | 索尼半导体解决方案公司 | 电源电路和电源装置 |
| US11165343B2 (en) | 2017-05-17 | 2021-11-02 | Sony Semiconductor Solutions Corporation | Power supply circuit and power supply apparatus |
| CN110612661B (zh) * | 2017-05-17 | 2023-01-31 | 索尼半导体解决方案公司 | 电源电路和电源装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020205 |