JPH05160697A - 情報転送制御回路及びこれを使用する情報伝達回路 - Google Patents
情報転送制御回路及びこれを使用する情報伝達回路Info
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- JPH05160697A JPH05160697A JP3323453A JP32345391A JPH05160697A JP H05160697 A JPH05160697 A JP H05160697A JP 3323453 A JP3323453 A JP 3323453A JP 32345391 A JP32345391 A JP 32345391A JP H05160697 A JPH05160697 A JP H05160697A
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Abstract
(57)【要約】 （修正有）
【目的】 出力端の電圧が制御信号電圧より大きくなる
場合に出力電圧へ影響を与えず、且つ出力端の電圧が少
なくとも電源電圧まで振れることを可能として、入力信
号が出力信号にそのまま伝送される情報転送制御回路を
使用する情報伝達回路。 【構成】 出力信号の電圧が制御信号電圧より大きくな
る場合に、制御信号を出力信号の少なくとも最大電位に
する電圧変更手段を備える情報転送制御回路を使用する
情報伝達回路は、ＭＯＳトランジスタＴ５を介してゲー
ト入力信号ＶＩＮをソース出力信号Ｖｏｕｔとして出力
する情報伝達回路であって、信号転送制御回路が信号を
転送中に、ゲート入力信号をホールドするレベル保持手
段と、信号出力時には、前記信号転送制御回路が信号の
転送を停止し、ホールドされたゲート入力信号にトラン
ジスタＴ５での降圧に相当する昇圧を行う第１の昇圧手
段と、前記制御信号に、少なくともトランジスタＴ５で
の降圧に相当する昇圧を行う第２の昇圧手段とを備え
る。
場合に出力電圧へ影響を与えず、且つ出力端の電圧が少
なくとも電源電圧まで振れることを可能として、入力信
号が出力信号にそのまま伝送される情報転送制御回路を
使用する情報伝達回路。 【構成】 出力信号の電圧が制御信号電圧より大きくな
る場合に、制御信号を出力信号の少なくとも最大電位に
する電圧変更手段を備える情報転送制御回路を使用する
情報伝達回路は、ＭＯＳトランジスタＴ５を介してゲー
ト入力信号ＶＩＮをソース出力信号Ｖｏｕｔとして出力
する情報伝達回路であって、信号転送制御回路が信号を
転送中に、ゲート入力信号をホールドするレベル保持手
段と、信号出力時には、前記信号転送制御回路が信号の
転送を停止し、ホールドされたゲート入力信号にトラン
ジスタＴ５での降圧に相当する昇圧を行う第１の昇圧手
段と、前記制御信号に、少なくともトランジスタＴ５で
の降圧に相当する昇圧を行う第２の昇圧手段とを備え
る。
Description
【０００１】
【産業上の利用分野】本発明は、入力信号に対応する信
号の出力側への転送を所定の制御信号に基づいて制御す
る情報転送制御回路、及び該情報転送制御回路を使用す
る情報伝達回路に関するものである。
号の出力側への転送を所定の制御信号に基づいて制御す
る情報転送制御回路、及び該情報転送制御回路を使用す
る情報伝達回路に関するものである。
【０００２】
【従来の技術】従来の情報転送制御回路の代表として
は、図６に示すようなｐｎカップリングされたＭＯＳ転
送回路がある。図６の例では、制御信号φがハイで／φ
（φの反転信号）がローの場合に、入力信号ＶINが出力
信号ＶOUT として転送され、逆にφがローで／φがハイ
の場合は、入力信号ＶINは転送されない。
は、図６に示すようなｐｎカップリングされたＭＯＳ転
送回路がある。図６の例では、制御信号φがハイで／φ
（φの反転信号）がローの場合に、入力信号ＶINが出力
信号ＶOUT として転送され、逆にφがローで／φがハイ
の場合は、入力信号ＶINは転送されない。
【０００３】
【発明が解決しようとしている課題】ところが、種々の
回路では、動作中に出力信号ＶOUT を回路の制御信号電
圧より大きくしたい場合がある。この場合、上記のｐｎ
カップリング型では、断状態であるにも係わらず、出力
信号ＶOUT が制御信号電圧より大きくなつた場合に断状
態が崩れ、出力信号ＶOUT が変動するため回路動作が出
来なくなり、これを補償するには制御回路が複雑になっ
てしまう。更に、極端な場合にはＭＯＳ転送回路の破壊
につながる。例えば、図６の例で出力信号ＶOUT が制御
信号電圧より大きくなつた場合には、ＶOUT からＶINに
向けてｐチヤネルを通して電流が流れてる。
回路では、動作中に出力信号ＶOUT を回路の制御信号電
圧より大きくしたい場合がある。この場合、上記のｐｎ
カップリング型では、断状態であるにも係わらず、出力
信号ＶOUT が制御信号電圧より大きくなつた場合に断状
態が崩れ、出力信号ＶOUT が変動するため回路動作が出
来なくなり、これを補償するには制御回路が複雑になっ
てしまう。更に、極端な場合にはＭＯＳ転送回路の破壊
につながる。例えば、図６の例で出力信号ＶOUT が制御
信号電圧より大きくなつた場合には、ＶOUT からＶINに
向けてｐチヤネルを通して電流が流れてる。
【０００４】又、上記問題を回避するために、図７に示
すように一方のチヤネルのみから成るＭＯＳ転送回路を
使用する場合には、ゲートの制御信号が電源電圧までし
か大きくならないと、ゲートしきい値分の電圧降下によ
り、出力信号ＶOUT を電源電圧まで大きくすることが出
来なくなる。例えば、ｎチヤネルのみのＭＯＳ転送回路
を考えると、出力信号ＶOUT の電圧は最大（ＶDD−
Ｖth）にまでしか上がらない。このため、入力信号ＶIN
が電源電圧ＶDDまで振れる場合に、入力信号ＶINが出力
信号ＶOUTに転送されないことになる。
すように一方のチヤネルのみから成るＭＯＳ転送回路を
使用する場合には、ゲートの制御信号が電源電圧までし
か大きくならないと、ゲートしきい値分の電圧降下によ
り、出力信号ＶOUT を電源電圧まで大きくすることが出
来なくなる。例えば、ｎチヤネルのみのＭＯＳ転送回路
を考えると、出力信号ＶOUT の電圧は最大（ＶDD−
Ｖth）にまでしか上がらない。このため、入力信号ＶIN
が電源電圧ＶDDまで振れる場合に、入力信号ＶINが出力
信号ＶOUTに転送されないことになる。
【０００５】本発明は、前記従来の欠点を除去し、出力
端の電圧が制御信号電圧より大きくなる場合に出力電圧
へ影響を与えず、且つ出力端の電圧が少なくとも電源電
圧まで振れることを可能として、入力信号が出力信号に
そのまま転送される情報転送制御回路、及び該情報転送
制御回路を使用する情報伝達回路を提供する。
端の電圧が制御信号電圧より大きくなる場合に出力電圧
へ影響を与えず、且つ出力端の電圧が少なくとも電源電
圧まで振れることを可能として、入力信号が出力信号に
そのまま転送される情報転送制御回路、及び該情報転送
制御回路を使用する情報伝達回路を提供する。
【０００６】
【課題を解決するための手段】この課題を解決するため
に、本発明の情報転送制御回路は、入力信号に対応する
信号の出力側への転送を所定の制御信号に基づいて制御
する情報転送制御回路であつて、出力信号の電圧が前記
制御信号の電圧より大きくなる場合に、前記制御信号を
前記出力信号の少なくとも最大電位にする電圧変更手段
を備える。ここで、前記情報転送制御回路がｎチヤネル
のＭＯＳトランジスタからなる場合に、前記入力信号は
ドレインに入力され、前記出力信号はソースから出力さ
れ、前記制御信号は昇圧されてゲートに入力される。ま
た、前記情報転送制御回路がｐチヤネルのＭＯＳトラン
ジスタからなる場合に、前記入力信号はドレインに入力
され、前記出力信号はソースから出力され、前記制御信
号は降圧されてゲートに入力される。
に、本発明の情報転送制御回路は、入力信号に対応する
信号の出力側への転送を所定の制御信号に基づいて制御
する情報転送制御回路であつて、出力信号の電圧が前記
制御信号の電圧より大きくなる場合に、前記制御信号を
前記出力信号の少なくとも最大電位にする電圧変更手段
を備える。ここで、前記情報転送制御回路がｎチヤネル
のＭＯＳトランジスタからなる場合に、前記入力信号は
ドレインに入力され、前記出力信号はソースから出力さ
れ、前記制御信号は昇圧されてゲートに入力される。ま
た、前記情報転送制御回路がｐチヤネルのＭＯＳトラン
ジスタからなる場合に、前記入力信号はドレインに入力
され、前記出力信号はソースから出力され、前記制御信
号は降圧されてゲートに入力される。
【０００７】又、本発明の情報伝達回路は、ＭＯＳトラ
ンジスタを介してゲート入力信号をソース出力信号とし
て出力する情報伝達回路であって、ゲート入力信号の転
送を所定の制御信号に基づいて制御する信号転送制御回
路を含み、該信号転送制御回路が信号を転送中に、ゲー
ト入力信号をホールドするレベル保持手段と、信号出力
時には、前記信号転送制御回路が信号の転送を停止し、
前記ホールドされたゲート入力信号に前記トランジスタ
での降圧に相当する昇圧を行う第１の昇圧手段と、前記
制御信号に、少なくとも前記トランジスタでの降圧に相
当する昇圧を行う第２の昇圧手段とを備える。
ンジスタを介してゲート入力信号をソース出力信号とし
て出力する情報伝達回路であって、ゲート入力信号の転
送を所定の制御信号に基づいて制御する信号転送制御回
路を含み、該信号転送制御回路が信号を転送中に、ゲー
ト入力信号をホールドするレベル保持手段と、信号出力
時には、前記信号転送制御回路が信号の転送を停止し、
前記ホールドされたゲート入力信号に前記トランジスタ
での降圧に相当する昇圧を行う第１の昇圧手段と、前記
制御信号に、少なくとも前記トランジスタでの降圧に相
当する昇圧を行う第２の昇圧手段とを備える。
【０００８】
【実施例】図１は本実施例の情報転送制御回路の構成を
示す概略図である。尚、以下の実施例では、ｎチヤネル
のみのＭＯＳ転送回路を含み、制御信号φをφ´に昇圧
する例を示すが、ｐチヤネルのみのＭＯＳ転送回路を含
み、制御信号−φを−φ´に降圧する場合もその技術思
想は同じであり、本発明はこれをも含むものである。
示す概略図である。尚、以下の実施例では、ｎチヤネル
のみのＭＯＳ転送回路を含み、制御信号φをφ´に昇圧
する例を示すが、ｐチヤネルのみのＭＯＳ転送回路を含
み、制御信号−φを−φ´に降圧する場合もその技術思
想は同じであり、本発明はこれをも含むものである。
【０００９】図１はｎチヤネルのみのＭＯＳ転送回路Ｔ
0であり、ドレインに入力される入力信号ＶINがゲート
に入力される制御信号φ´（≧ＶDD＋Ｖth）によりスイ
ッチングされて、出力信号ＶOUT に現れる。 この時、出
力信号ＶOUT が動作時に電源電圧ＶDDよりも高い（ＶDD
＋Ｖx ）となるとすると、まずｐチヤネルを通したＶ IN
への電流の流れによる電圧降下はなくなる。更に、制御
信号φを昇圧回路１０で少なくともＶth昇圧したφ´に
よつて、入力信号ＶINが電源電圧ＶDDまで振れる場合に
も、入力信号ＶINがそのまま出力信号ＶOUTに転送され
る。
0であり、ドレインに入力される入力信号ＶINがゲート
に入力される制御信号φ´（≧ＶDD＋Ｖth）によりスイ
ッチングされて、出力信号ＶOUT に現れる。 この時、出
力信号ＶOUT が動作時に電源電圧ＶDDよりも高い（ＶDD
＋Ｖx ）となるとすると、まずｐチヤネルを通したＶ IN
への電流の流れによる電圧降下はなくなる。更に、制御
信号φを昇圧回路１０で少なくともＶth昇圧したφ´に
よつて、入力信号ＶINが電源電圧ＶDDまで振れる場合に
も、入力信号ＶINがそのまま出力信号ＶOUTに転送され
る。
【００１０】図２は本実施例の昇圧回路１０の一例を示
す回路図である。昇圧回路１０は、所定周期のパルスを
発生するパルス発生回路２１と、該パルスに従つて動作
し電源電圧ＶDDから高電源電圧（≧ＶDD＋Ｖth ）を発
生する高電圧発生回路２２と、高電源電圧（≧ＶDD＋Ｖ
th）に基づいて制御電圧φから昇圧されたφ´及び／φ
´を作成するインバータ回路２３とから成る。
す回路図である。昇圧回路１０は、所定周期のパルスを
発生するパルス発生回路２１と、該パルスに従つて動作
し電源電圧ＶDDから高電源電圧（≧ＶDD＋Ｖth ）を発
生する高電圧発生回路２２と、高電源電圧（≧ＶDD＋Ｖ
th）に基づいて制御電圧φから昇圧されたφ´及び／φ
´を作成するインバータ回路２３とから成る。
【００１１】ここで、パルスがハイの時にキャパシタＣ
1 に充電された電圧が、パルスがローになるとＭＯＳト
ランジスタＴ1 の導通により電源電圧ＶDDに上乗せされ
て、ＭＯＳトランジスタＴ1 を介してキャパシタＣ2 を
充電することにより、高電源電圧が生成される。この高
電源電圧はパルス発生回路２１からのパルスにより制御
され、所望の電圧（≧ＶDD＋Ｖth ）が得られる。イン
バータ回路２３については周知であり詳説しない。尚、
実施例の最初に述べた制御信号−φの−φ´への降圧
も、昇圧回路１０と同様な構成で達成されることは、自
明である。
1 に充電された電圧が、パルスがローになるとＭＯＳト
ランジスタＴ1 の導通により電源電圧ＶDDに上乗せされ
て、ＭＯＳトランジスタＴ1 を介してキャパシタＣ2 を
充電することにより、高電源電圧が生成される。この高
電源電圧はパルス発生回路２１からのパルスにより制御
され、所望の電圧（≧ＶDD＋Ｖth ）が得られる。イン
バータ回路２３については周知であり詳説しない。尚、
実施例の最初に述べた制御信号−φの−φ´への降圧
も、昇圧回路１０と同様な構成で達成されることは、自
明である。
【００１２】本実施例に示す情報転送制御回路を使用す
る回路の一例として、ＭＯＳトランジスタを介してゲー
ト入力信号をドレイン出力信号として出力する情報伝達
回路を説明する。
る回路の一例として、ＭＯＳトランジスタを介してゲー
ト入力信号をドレイン出力信号として出力する情報伝達
回路を説明する。
【００１３】図３は本実施例の情報転送制御回路を使用
する情報伝達回路の構成を示すブロツク図である。尚、
図３で図２と同じ参照番号は、同様の要素を表す。尚、
本情報伝達回路に含まれるＭＯＳトランジスタのゲート
しきい値はＶthで表されている。
する情報伝達回路の構成を示すブロツク図である。尚、
図３で図２と同じ参照番号は、同様の要素を表す。尚、
本情報伝達回路に含まれるＭＯＳトランジスタのゲート
しきい値はＶthで表されている。
【００１４】図３で、３１は上記情報転送制御回路Ｔ0
から成るｎチヤネル・アナログ転送ゲート、３２はｎチ
ヤネル・アナログ転送ゲート３１からの出力信号にゲー
トしきい値Ｖthの電圧を加算するＶthアナログ加算回
路、３３はＶthアナログ加算回路３２の出力（ＶIN＋Ｖ
th）を制御信号としてゲートに入力するＭＯＳトランジ
スタから成るソースホロア型出力回路である。
から成るｎチヤネル・アナログ転送ゲート、３２はｎチ
ヤネル・アナログ転送ゲート３１からの出力信号にゲー
トしきい値Ｖthの電圧を加算するＶthアナログ加算回
路、３３はＶthアナログ加算回路３２の出力（ＶIN＋Ｖ
th）を制御信号としてゲートに入力するＭＯＳトランジ
スタから成るソースホロア型出力回路である。
【００１５】かかる構成によると、ソースホロア型出力
回路３３のＭＯＳトランジスタによるゲートしきい値Ｖ
th分の電圧降下が補償されて、出力信号ＶOUT を電源電
圧から接地電圧まで入力電圧ＶINに対応して正確に出力
可能となる。
回路３３のＭＯＳトランジスタによるゲートしきい値Ｖ
th分の電圧降下が補償されて、出力信号ＶOUT を電源電
圧から接地電圧まで入力電圧ＶINに対応して正確に出力
可能となる。
【００１６】図４は本実施例の情報転送制御回路を使用
する情報伝達回路を更に詳細に示した回路図である。Ｖ
thアナログ加算回路３２では、制御信号φ及びφ´がハ
イの時に入力電圧ＶINがキャパシタＣ3 に充電され、制
御信号φ及びφ´がローの時にキャパシタＣ3 に充電さ
れたＶINにＭＯＳトランジスタＴ4 のゲートしきい値Ｖ
thが加算される。ソースホロア型出力回路では、制御信
号φ及びφ´がハイの時には出力信号ＶOUT は接地電
圧、制御信号φ及びφ´がローの時にＶINにＶthが加算
された（ＶIN＋Ｖth）がゲートに入力され、ゲートしき
い値Ｖth降下した出力電圧ＶOUT ＝（ＶIN＋Ｖth）−Ｖ
th＝ＶINが出力される。
する情報伝達回路を更に詳細に示した回路図である。Ｖ
thアナログ加算回路３２では、制御信号φ及びφ´がハ
イの時に入力電圧ＶINがキャパシタＣ3 に充電され、制
御信号φ及びφ´がローの時にキャパシタＣ3 に充電さ
れたＶINにＭＯＳトランジスタＴ4 のゲートしきい値Ｖ
thが加算される。ソースホロア型出力回路では、制御信
号φ及びφ´がハイの時には出力信号ＶOUT は接地電
圧、制御信号φ及びφ´がローの時にＶINにＶthが加算
された（ＶIN＋Ｖth）がゲートに入力され、ゲートしき
い値Ｖth降下した出力電圧ＶOUT ＝（ＶIN＋Ｖth）−Ｖ
th＝ＶINが出力される。
【００１７】図４の回路の動作原理を説明したのが図５
Ａ及び図５Ｂである。図５ＡはキャパシタＣ3 を充電す
る出力信号ＶOUT のない待機モードを示し、図５ＢはＶ
INが出力信号ＶOUT として出力される動作モードを示
す。ＳＷ1として、本実施例の情報転送制御回路が使用
される。
Ａ及び図５Ｂである。図５ＡはキャパシタＣ3 を充電す
る出力信号ＶOUT のない待機モードを示し、図５ＢはＶ
INが出力信号ＶOUT として出力される動作モードを示
す。ＳＷ1として、本実施例の情報転送制御回路が使用
される。
【００１８】図中、Ｔ5 は信号伝達用のＭＯＳトランジ
スタ、Ｃ3 は入力信号をホールドするキャパシタ、Ｖth
はゲートしきい値の降下電圧を補償する電圧を供給する
定電圧電源、ＳＷ1 〜ＳＷ3 は本回路を動作させるため
に使用されるスイッチである。ここで、定電圧電源Ｖth
は電池，キャパシタ，トランジスタあるいはダイオード
で実現できる。また、スイッチＳＷ1 〜ＳＷ3 としては
上記ＭＯＳ転送回路が好ましい。
スタ、Ｃ3 は入力信号をホールドするキャパシタ、Ｖth
はゲートしきい値の降下電圧を補償する電圧を供給する
定電圧電源、ＳＷ1 〜ＳＷ3 は本回路を動作させるため
に使用されるスイッチである。ここで、定電圧電源Ｖth
は電池，キャパシタ，トランジスタあるいはダイオード
で実現できる。また、スイッチＳＷ1 〜ＳＷ3 としては
上記ＭＯＳ転送回路が好ましい。
【００１９】待機時（図５Ａ）には、スイッチＳＷ1 と
ＳＷ3が接で、ＳＷ4 は断、ＳＷ2は接地側に接続され
る。ここに、入力信号電圧ＶINが入ってくると、キャパ
シタＣ1 を充電して入力電圧がホールドされる。
ＳＷ3が接で、ＳＷ4 は断、ＳＷ2は接地側に接続され
る。ここに、入力信号電圧ＶINが入ってくると、キャパ
シタＣ1 を充電して入力電圧がホールドされる。
【００２０】動作時（図５Ｂ）には、スイッチＳＷ1 と
ＳＷ3が断、ＳＷ4 が接、ＳＷ2 は定電圧電源Ｖthに接
続される。キャパシタＣ3 にホールドされた入力信号電
圧Ｖ sig は、定電圧電源Ｖthの電圧ＶT だけ昇圧され、
ＭＯＳトランジスタのゲートには電圧ＶIN＋Ｖthが入力
される。したがって、出力信号Ｖout には電圧（ＶIN＋
Ｖth）−Ｖth＝ＶINが出力され、入力信号電圧ＶINがそ
のままの電圧で出力される。
ＳＷ3が断、ＳＷ4 が接、ＳＷ2 は定電圧電源Ｖthに接
続される。キャパシタＣ3 にホールドされた入力信号電
圧Ｖ sig は、定電圧電源Ｖthの電圧ＶT だけ昇圧され、
ＭＯＳトランジスタのゲートには電圧ＶIN＋Ｖthが入力
される。したがって、出力信号Ｖout には電圧（ＶIN＋
Ｖth）−Ｖth＝ＶINが出力され、入力信号電圧ＶINがそ
のままの電圧で出力される。
【００２１】ところで、上記回路では待機時と動作時と
が交互に繰り返されるため、待機時には出力信号を使用
出来ない。本回路の使用個所によっては常時出力信号が
必要な場合もある。その場合には、ホールド及び昇圧を
含む回路部分を並列につないで交互に待機モードと動作
モードを繰り返す。こうすることにより、出力信号Ｖ
out には常時ＶINが出力されることになる。
が交互に繰り返されるため、待機時には出力信号を使用
出来ない。本回路の使用個所によっては常時出力信号が
必要な場合もある。その場合には、ホールド及び昇圧を
含む回路部分を並列につないで交互に待機モードと動作
モードを繰り返す。こうすることにより、出力信号Ｖ
out には常時ＶINが出力されることになる。
【００２２】尚、本実施例では情報伝達回路への情報転
送制御回路の使用を示したが、これは一例に過ぎず、本
発明は出力端に電源電圧より大きな電圧が発生するあら
ゆる回路に適用される。
送制御回路の使用を示したが、これは一例に過ぎず、本
発明は出力端に電源電圧より大きな電圧が発生するあら
ゆる回路に適用される。
【００２３】
【発明の効果】本発明により、出力端の電圧が制御信号
電圧より大きくなる場合に出力電圧へ影響を与えず、且
つ出力端の電圧を少なくとも電源電圧まで振れることを
可能として、入力信号が出力信号にそのまま転送される
情報転送制御回路、及び該情報転送制御回路を使用する
情報伝達回路を提供できる。
電圧より大きくなる場合に出力電圧へ影響を与えず、且
つ出力端の電圧を少なくとも電源電圧まで振れることを
可能として、入力信号が出力信号にそのまま転送される
情報転送制御回路、及び該情報転送制御回路を使用する
情報伝達回路を提供できる。
【図１】本実施例の情報転送制御回路の基本的回路構成
を示す図である。
を示す図である。
【図２】本実施例の昇圧回路の構成を詳細に示す図であ
る。
る。
【図３】本実施例の情報転送制御回路を使用する情報伝
達回路の構成例を示すブロツク図である。
達回路の構成例を示すブロツク図である。
【図４】本実施例の情報転送制御回路を使用する情報伝
達回路の回路例を詳細に示す図である。
達回路の回路例を詳細に示す図である。
【図５Ａ】，
【図５Ｂ】本実施例の情報伝達回路の動作原理を説明す
る図である。
る図である。
【図６】従来のｐｎカップリング型の情報転送制御回路
の例を示す図である。
の例を示す図である。
【図７】従来のｎチヤネルのみの情報転送制御回路の例
を示す図である。
を示す図である。
Ｔ0 〜Ｔ5 …ＭＯＳトランジスタ、Ｃ1 〜Ｃ3 …キャパ
シタ、Ｖth…ゲートしきい値（定電圧電源）、１０…昇
圧回路、２１…パルス発生回路、２２…高電圧発生回
路、２３…インバータ回路
シタ、Ｖth…ゲートしきい値（定電圧電源）、１０…昇
圧回路、２１…パルス発生回路、２２…高電圧発生回
路、２３…インバータ回路
Claims (4)
- 【請求項１】 入力信号に対応する信号の出力側への転
送を所定の制御信号に基づいて制御する情報転送制御回
路であつて、 出力信号の電圧が前記制御信号の電圧より大きくなる場
合に、前記制御信号を前記出力信号の少なくとも最大電
位にする電圧変更手段を備えることを特徴とする情報転
送制御回路。 - 【請求項２】 前記情報転送制御回路がｎチヤネルのＭ
ＯＳトランジスタからなる場合に、前記入力信号はドレ
インに入力され、前記出力信号はソースから出力され、
前記制御信号は昇圧されてゲートに入力されることを特
徴とする請求項１記載の情報転送制御回路。 - 【請求項３】 前記情報転送制御回路がｐチヤネルのＭ
ＯＳトランジスタからなる場合に、前記入力信号はドレ
インに入力され、前記出力信号はソースから出力され、
前記制御信号は降圧されてゲートに入力されることを特
徴とする請求項１記載の情報転送制御回路。 - 【請求項４】 ＭＯＳトランジスタを介してゲート入力
信号をソ−ス出力信号として出力する情報伝達回路であ
って、 ゲート入力信号の転送を所定の制御信号に基づいて制御
する信号転送制御回路を含み、 該信号転送制御回路が信号を転送中に、ゲート入力信号
をホールドするレベル保持手段と、 信号出力時には、前記信号転送制御回路が信号の転送を
停止し、前記ホールドされたゲート入力信号に前記トラ
ンジスタでの降圧に相当する昇圧を行う第１の昇圧手段
と、 前記制御信号に、少なくとも前記トランジスタでの降圧
に相当する昇圧を行う第２の昇圧手段とを備えることを
特徴とする情報伝達回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3323453A JPH05160697A (ja) | 1991-12-06 | 1991-12-06 | 情報転送制御回路及びこれを使用する情報伝達回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3323453A JPH05160697A (ja) | 1991-12-06 | 1991-12-06 | 情報転送制御回路及びこれを使用する情報伝達回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160697A true JPH05160697A (ja) | 1993-06-25 |
Family
ID=18154843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3323453A Pending JPH05160697A (ja) | 1991-12-06 | 1991-12-06 | 情報転送制御回路及びこれを使用する情報伝達回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160697A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072353A (en) * | 1995-04-26 | 2000-06-06 | Matsushita Electric Industrial Co., Ltd. | Logic circuit with overdriven off-state switching |
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1991
- 1991-12-06 JP JP3323453A patent/JPH05160697A/ja active Pending
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