JPH05276737A - 昇圧回路 - Google Patents
昇圧回路Info
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- JPH05276737A JPH05276737A JP4064416A JP6441692A JPH05276737A JP H05276737 A JPH05276737 A JP H05276737A JP 4064416 A JP4064416 A JP 4064416A JP 6441692 A JP6441692 A JP 6441692A JP H05276737 A JPH05276737 A JP H05276737A
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- Japan
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- voltage
- switches
- booster circuit
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- capacitor
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Liquid Crystal Display Device Control (AREA)
- Direct Current Feeding And Distribution (AREA)
Abstract
(57)【要約】
【目的】スイッチトキャパシタ型昇圧回路において、消
費電流を増加させることなく、電源電圧の1倍から2倍
の中間電圧を発生させる。 【構成】平滑用キャパシタ1,電荷供給用キャパシタ
2,第1〜第4のスイッチ3〜6,定電圧素子7,電源
端子8,出力端子9から構成される。電荷供給用キャパ
シタ2は、電源電圧から定電圧素子7の電圧降下分を差
し引いた値に充電されるため、出力端子9には電源電圧
の2倍から定電圧素子7の電圧降下分を差し引いた値が
出力される。
費電流を増加させることなく、電源電圧の1倍から2倍
の中間電圧を発生させる。 【構成】平滑用キャパシタ1,電荷供給用キャパシタ
2,第1〜第4のスイッチ3〜6,定電圧素子7,電源
端子8,出力端子9から構成される。電荷供給用キャパ
シタ2は、電源電圧から定電圧素子7の電圧降下分を差
し引いた値に充電されるため、出力端子9には電源電圧
の2倍から定電圧素子7の電圧降下分を差し引いた値が
出力される。
Description
【0001】
【産業上の利用分野】本発明は昇圧回路に関し、特にキ
ャパシタとスイッチとで構成されたスイッチトキャパシ
タ型の昇圧回路に関する。
ャパシタとスイッチとで構成されたスイッチトキャパシ
タ型の昇圧回路に関する。
【0002】
【従来の技術】近年、携帯電話機や携帯用テレビゲーム
機器等が開発され、電子機器の小型化、低消費電力化が
進んでいる。電子機器を構成する半導体集積回路のほと
んどは、現在5Vの電源電圧の下で動作しているが、液
晶表示パネル等を駆動する場合5V以上の電圧が必要と
なる。
機器等が開発され、電子機器の小型化、低消費電力化が
進んでいる。電子機器を構成する半導体集積回路のほと
んどは、現在5Vの電源電圧の下で動作しているが、液
晶表示パネル等を駆動する場合5V以上の電圧が必要と
なる。
【0003】装置の小型化、低消費電力化を実現するた
めに、昇圧回路を内蔵し、5V以上の電圧を発生させる
という手法が通常とられる。スイッチトキャパシタ型の
昇圧回路は、スイッチとキャパシタとで構成されるの
で、半導体集積回路で容易に実現でき、よく使用され
る。このスイッチトキャパシタ型の昇回路は、電源電圧
のn倍,1/n倍(nは整数)の電圧を発生さするのは
容易である。例えば、5Vの電源電圧から10Vの出力
は容易に得られる。
めに、昇圧回路を内蔵し、5V以上の電圧を発生させる
という手法が通常とられる。スイッチトキャパシタ型の
昇圧回路は、スイッチとキャパシタとで構成されるの
で、半導体集積回路で容易に実現でき、よく使用され
る。このスイッチトキャパシタ型の昇回路は、電源電圧
のn倍,1/n倍(nは整数)の電圧を発生さするのは
容易である。例えば、5Vの電源電圧から10Vの出力
は容易に得られる。
【0004】ところが、用途によっては5Vの電源電圧
から5〜10Vの間の中間電圧を発生させたい場合があ
る。例えば、液晶表示パネルは温度によりコントラスト
が変化するため、6〜9Vの範囲で駆動電圧を調整す
る。
から5〜10Vの間の中間電圧を発生させたい場合があ
る。例えば、液晶表示パネルは温度によりコントラスト
が変化するため、6〜9Vの範囲で駆動電圧を調整す
る。
【0005】従来では、図7に示すように、昇圧回路に
より電源電圧の2倍に昇圧後、オペアンプ等を用いて必
要な電圧を発生させていた。
より電源電圧の2倍に昇圧後、オペアンプ等を用いて必
要な電圧を発生させていた。
【0006】図7を参照しながら、従来の昇圧回路11
の動作を説明する。図7において、従来の昇圧回路11
は、平滑用キャパシタ1、電荷供給用キャパシタ2、第
1〜第4スイッチ3〜6、電源端子8、出力端子9から
構成される。
の動作を説明する。図7において、従来の昇圧回路11
は、平滑用キャパシタ1、電荷供給用キャパシタ2、第
1〜第4スイッチ3〜6、電源端子8、出力端子9から
構成される。
【0007】第1,第2のスイッチ3,4と、第3,第
4のスイッチ5,6は、互いに逆相で開閉する。第1,
第2のスイッチ3,4が閉じている時、電荷供給用キャ
パシタ2は、電源電圧VDDまで充電される。第1,第
2のスイッチ3,4が開き、第3,第4のスイッチ5,
6が閉じると、電荷供給用キャパシタ2は、電源端子8
と出力端子9との間に接続され、出力端子9には電源電
圧の2倍の2VDDが出力される。この昇圧された2倍
のVDDの電圧は、出力電圧調整用正転増幅器12の電
源として利用される。
4のスイッチ5,6は、互いに逆相で開閉する。第1,
第2のスイッチ3,4が閉じている時、電荷供給用キャ
パシタ2は、電源電圧VDDまで充電される。第1,第
2のスイッチ3,4が開き、第3,第4のスイッチ5,
6が閉じると、電荷供給用キャパシタ2は、電源端子8
と出力端子9との間に接続され、出力端子9には電源電
圧の2倍の2VDDが出力される。この昇圧された2倍
のVDDの電圧は、出力電圧調整用正転増幅器12の電
源として利用される。
【0008】出力電圧調整用正転増幅器12は、演算増
幅器(オペアンプ)13,基準電圧源14、抵抗値R1
の抵抗15,可変抵抗値R2の可変抵抗16から構成さ
れる。基準電圧源14の値は通常VDDに設定される。
オペアンプ13、抵抗15,可変抵抗16から構成され
た正転増幅器の電圧利得Aは次式で与えられる。
幅器(オペアンプ)13,基準電圧源14、抵抗値R1
の抵抗15,可変抵抗値R2の可変抵抗16から構成さ
れる。基準電圧源14の値は通常VDDに設定される。
オペアンプ13、抵抗15,可変抵抗16から構成され
た正転増幅器の電圧利得Aは次式で与えられる。
【0009】A=1+R2/R1 Aの値を1.0〜2.0に設定すれば、出力端子17に
は電源電圧の1倍から2倍の間の中間電圧〔(1+R2
/R1)×VREF〕が出力される。ここで、VREF
は基準電圧源14の電圧値である。
は電源電圧の1倍から2倍の間の中間電圧〔(1+R2
/R1)×VREF〕が出力される。ここで、VREF
は基準電圧源14の電圧値である。
【0010】
【発明が解決しようとする課題】この従来の昇圧回路1
1は、電源電圧VDDの1〜2倍の間の中間電圧を発生
させるために、オペアンプ13を用いた正転増幅器12
を使用しており、オペアンプ13の消費電流およびフィ
ードバック抵抗R2に流れる電流等の余分な電流が流
れ、低消費電力化には適さなかった。
1は、電源電圧VDDの1〜2倍の間の中間電圧を発生
させるために、オペアンプ13を用いた正転増幅器12
を使用しており、オペアンプ13の消費電流およびフィ
ードバック抵抗R2に流れる電流等の余分な電流が流
れ、低消費電力化には適さなかった。
【0011】特に、これらの余分な電流は、昇圧された
2VDDの電源から流れるため、エネルギの保存則によ
り、元電源の消費電流に換算すると、2倍の係数がかか
るため、バッテリ駆動を行う場合には適さない。
2VDDの電源から流れるため、エネルギの保存則によ
り、元電源の消費電流に換算すると、2倍の係数がかか
るため、バッテリ駆動を行う場合には適さない。
【0012】例えば、電源電圧VDD=5.0Vで、出
力電圧を7.5Vとするには、R1=50kΩ,R2=
25kΩとすれば、A=1+25/50=1.5倍とな
り、出力電圧は5.0V×1.5=7.5Vとなる。こ
のとき、フィードバックの抵抗R2には、7.5V/
(50kΩ+25kΩ)=0.1mAの直流電流が流れ
る。この電流は、5Vの元電源の消費電流に換算すると
0.2mAとなり、場合によっては出力端子17に接続
される負荷に流れる電流よりも多くなることがある。
力電圧を7.5Vとするには、R1=50kΩ,R2=
25kΩとすれば、A=1+25/50=1.5倍とな
り、出力電圧は5.0V×1.5=7.5Vとなる。こ
のとき、フィードバックの抵抗R2には、7.5V/
(50kΩ+25kΩ)=0.1mAの直流電流が流れ
る。この電流は、5Vの元電源の消費電流に換算すると
0.2mAとなり、場合によっては出力端子17に接続
される負荷に流れる電流よりも多くなることがある。
【0013】本発明の目的は、前記問題点を解決し、余
分な電流が流れないようにした昇圧回路を提供すること
にある。
分な電流が流れないようにした昇圧回路を提供すること
にある。
【0014】
【課題を解決するための手段】本発明の昇圧回路の構成
は、平滑用キャパシタと、電荷供給用キャパシタと、第
1,第2,第3,第4のスイッチと、定電圧素子と第
1,第2の端子間に電源電圧を供給する手段と、第1,
第2のクロック信号を前記第1乃至第4のスイッチに供
給する手段と、出力端子とを備え、前記平滑用キャパシ
タは前記第1の端子と前記出力端子との間に接続され、
前記電荷供給用キャパシタは前記定電圧素子、前記第
1,第2のスイッチを介して、前記第1,第2の端子間
に接続されると同時に前記第3,第4のスイッチを介し
て前記第2の端子と前記出力端子との間に接続され、前
記第1,第2のクロック信号は互いに逆相であり、前記
第1,第2のスイッチ、前記第3,第4のスイッチはそ
れぞれ前記第1,第2のクロック信号に同期して開閉
し、前記出力端子に前記電源電圧の1倍から2倍までの
間の電圧を出力するようにしたことを特徴とする。
は、平滑用キャパシタと、電荷供給用キャパシタと、第
1,第2,第3,第4のスイッチと、定電圧素子と第
1,第2の端子間に電源電圧を供給する手段と、第1,
第2のクロック信号を前記第1乃至第4のスイッチに供
給する手段と、出力端子とを備え、前記平滑用キャパシ
タは前記第1の端子と前記出力端子との間に接続され、
前記電荷供給用キャパシタは前記定電圧素子、前記第
1,第2のスイッチを介して、前記第1,第2の端子間
に接続されると同時に前記第3,第4のスイッチを介し
て前記第2の端子と前記出力端子との間に接続され、前
記第1,第2のクロック信号は互いに逆相であり、前記
第1,第2のスイッチ、前記第3,第4のスイッチはそ
れぞれ前記第1,第2のクロック信号に同期して開閉
し、前記出力端子に前記電源電圧の1倍から2倍までの
間の電圧を出力するようにしたことを特徴とする。
【0015】
【実施例】図1は本発明の第1の実施例の昇圧回路を示
す回路図である。
す回路図である。
【0016】図1において、本実施例の昇圧回路は、平
滑用キャパシタ1と、電荷供給用キャパシタ2と、第
1,第2,第3,第4のスイッチ3,4,5,6と、定
電圧素子7と、端子8−接地間に電源電圧を供給する手
段と、第1,第2のクロック信号を前記第1乃至第4の
スイッチ3,4,5,6に供給する手段と、出力端子9
とを備えており、さらに前記平滑用キャパシタ1は端子
8と前記出力端子との間に接続され、前記電荷供給用キ
ャパシタ2は前記定電圧素子7、前記第1,第2のスイ
ッチ3,4を介して、前記端子8−接地間に接続される
と同時に前記第3,第4のスイッチ5,6を介して前記
接地と前記出力端子9との間に接続され、前記第1,第
2のクロック信号は互いに逆相であり、前記第1,第2
のスイッチ3,4、前記第3,第4のスイッチ5,6は
それぞれ前記第1,第2のクロック信号に同期して開閉
し、前記出力端子9に前記電源電圧の1倍から2倍まで
の間の電圧を出力するようにしたことを特徴とする。
滑用キャパシタ1と、電荷供給用キャパシタ2と、第
1,第2,第3,第4のスイッチ3,4,5,6と、定
電圧素子7と、端子8−接地間に電源電圧を供給する手
段と、第1,第2のクロック信号を前記第1乃至第4の
スイッチ3,4,5,6に供給する手段と、出力端子9
とを備えており、さらに前記平滑用キャパシタ1は端子
8と前記出力端子との間に接続され、前記電荷供給用キ
ャパシタ2は前記定電圧素子7、前記第1,第2のスイ
ッチ3,4を介して、前記端子8−接地間に接続される
と同時に前記第3,第4のスイッチ5,6を介して前記
接地と前記出力端子9との間に接続され、前記第1,第
2のクロック信号は互いに逆相であり、前記第1,第2
のスイッチ3,4、前記第3,第4のスイッチ5,6は
それぞれ前記第1,第2のクロック信号に同期して開閉
し、前記出力端子9に前記電源電圧の1倍から2倍まで
の間の電圧を出力するようにしたことを特徴とする。
【0017】電荷供給用キャパシタ2は、第1,第2の
スイッチ3,4および定電圧素子7を介して、電源端子
8−接地間に接続される。
スイッチ3,4および定電圧素子7を介して、電源端子
8−接地間に接続される。
【0018】第1,第2のスイッチ3,4が閉じると、
電荷供給用キャパシタ2は〔VDD−ΔV〕まで充電さ
れる。ここで、ΔVは定電圧素子7の電圧降下分であ
る。第1,第2のスイッチ3,4が開き、第3,第4の
スイッチ5,6が閉じると、電荷供給用キャパシタ2は
電源端子8−出力端子間に接続され、出力端子9には
〔2VDD−ΔV〕の電圧が出力される。
電荷供給用キャパシタ2は〔VDD−ΔV〕まで充電さ
れる。ここで、ΔVは定電圧素子7の電圧降下分であ
る。第1,第2のスイッチ3,4が開き、第3,第4の
スイッチ5,6が閉じると、電荷供給用キャパシタ2は
電源端子8−出力端子間に接続され、出力端子9には
〔2VDD−ΔV〕の電圧が出力される。
【0019】図2は本発明の第2の実施例の回路図であ
る。図2において、本実施例は、定電圧素子7が接地側
に接続されており、その他の部分は、図1と同様であ
る。
る。図2において、本実施例は、定電圧素子7が接地側
に接続されており、その他の部分は、図1と同様であ
る。
【0020】図3は本発明の第3の実施例の回路図であ
る。
る。
【0021】図3において、本実施例は、定電圧素子7
として、NチャネルMOSトランジスタのソースフォロ
ワを用いている。本実施例は、図1のより具体的な例を
示している。
として、NチャネルMOSトランジスタのソースフォロ
ワを用いている。本実施例は、図1のより具体的な例を
示している。
【0022】NチャネルMOSトランジスタのドレイン
は、電源端子8に接続し、ソースは第1のスイッチ3に
接続し、ゲートは出力電圧調整用端子10として外部に
出す。出力電圧調整用端子10の電位がVINのとき、
NチャネルMOSトランジスタのドレイン−ソース間の
電位は〔ΔV=VDD−VIN+VTN〕となるため、
電荷供給用キャパシタ2は〔VIN−VTN〕に充電さ
れる。ここでVTNはNチャネルMOSトランジスタの
しきい値電圧である。出力端子9には〔VDD+VIN
−VTN〕の電圧が出力される。例えばVDD=5.0
V,VTN=0.7Vのとき、VIN=3.7Vを入力
すれば、8.0Vが出力される。
は、電源端子8に接続し、ソースは第1のスイッチ3に
接続し、ゲートは出力電圧調整用端子10として外部に
出す。出力電圧調整用端子10の電位がVINのとき、
NチャネルMOSトランジスタのドレイン−ソース間の
電位は〔ΔV=VDD−VIN+VTN〕となるため、
電荷供給用キャパシタ2は〔VIN−VTN〕に充電さ
れる。ここでVTNはNチャネルMOSトランジスタの
しきい値電圧である。出力端子9には〔VDD+VIN
−VTN〕の電圧が出力される。例えばVDD=5.0
V,VTN=0.7Vのとき、VIN=3.7Vを入力
すれば、8.0Vが出力される。
【0023】図4は本発明の第4の実施例の回路図であ
る。
る。
【0024】図4において、本実施例は、図2のより具
体的な例を示している。即ち、定電圧素子7として、P
チャネルMOSトランジスタのソースフォロワを用いて
いる。本実施例の場合、出力端子9には〔2VDD−V
IN−|VTP|〕の電圧が出力される。ここで、VT
PはPチャネルMOSトランジスタのしきい値電圧であ
る。例えばVDD=5.0V,VTP=−0.7Vのと
き、VIN=1.3Vを入力すれば、8.0Vが出力あ
れる。
体的な例を示している。即ち、定電圧素子7として、P
チャネルMOSトランジスタのソースフォロワを用いて
いる。本実施例の場合、出力端子9には〔2VDD−V
IN−|VTP|〕の電圧が出力される。ここで、VT
PはPチャネルMOSトランジスタのしきい値電圧であ
る。例えばVDD=5.0V,VTP=−0.7Vのと
き、VIN=1.3Vを入力すれば、8.0Vが出力あ
れる。
【0025】図5は本発明の第5の実施例の回路図であ
る。
る。
【0026】図5において、本実施例は、図1のより具
体的な例であり、定電圧素子7として、ダイオードを直
列に2段接続している。出力電圧は、〔2VDD−2V
F〕となる。ここで、VFはダイオードの順方向電圧で
ある。
体的な例であり、定電圧素子7として、ダイオードを直
列に2段接続している。出力電圧は、〔2VDD−2V
F〕となる。ここで、VFはダイオードの順方向電圧で
ある。
【0027】図6は本発明の第6の実施例の回路図であ
る。
る。
【0028】図6において、本実施例は図2のより具体
的な例であり、定電圧素子7として、NチャネルMOS
トランジスタのゲート−ドレイン間をショートしたもの
を用いている。この出力電圧は〔2VDD−VTN〕と
なる。
的な例であり、定電圧素子7として、NチャネルMOS
トランジスタのゲート−ドレイン間をショートしたもの
を用いている。この出力電圧は〔2VDD−VTN〕と
なる。
【0029】
【発明の効果】以上説明したように、本発明は、電荷供
給用キャパシタを充電する際に、直列に定電圧素子を挿
入することにより、出力電圧値を調整するので、従来の
ようにオペアンプを用いて出力電圧値を調整する場合と
異なり、直流電流が流れないため、低消費電力化が可能
となるという効果がある。
給用キャパシタを充電する際に、直列に定電圧素子を挿
入することにより、出力電圧値を調整するので、従来の
ようにオペアンプを用いて出力電圧値を調整する場合と
異なり、直流電流が流れないため、低消費電力化が可能
となるという効果がある。
【図1】本発明の第1の実施例の昇圧回路を示す回路図
である。
である。
【図2】本発明の第2の実施例の回路図である。
【図3】本発明の第3の実施例の回路図である。
【図4】本発明の第4の実施例の回路図である。
【図5】本発明の第5の実施例の回路図である。
【図6】本発明の第6の実施例の回路図である。
【図7】従来の昇圧回路の回路図である。
1 平滑用キャパシタ 2 電荷供給用キャパシタ 3〜6 第1〜第4のスイッチ 7 定電圧素子 8 電源端子 9 出力端子 10 出力調整用端子 11 昇圧回路 12 出力電圧調整用正転増幅器 13 オペアンプ 14 基準電圧源 15 抵抗 16 可変抵抗 17 出力端子
Claims (6)
- 【請求項1】 平滑用キャパシタと、電荷供給用キャパ
シタと、第1,第2,第3,第4のスイッチと、定電圧
素子と第1,第2の端子間に電源電圧を供給する手段
と、第1,第2のクロック信号を前記第1乃至第4のス
イッチに供給する手段と、出力端子とを備え、前記平滑
用キャパシタは前記第1の端子と前記出力端子との間に
接続され、前記電荷供給用キャパシタは前記定電圧素
子、前記第1,第2のスイッチを介して、前記第1,第
2の端子間に接続されると同時に前記第3,第4のスイ
ッチを介して前記第2の端子と前記出力端子との間に接
続され、前記第1,第2のクロック信号は互いに逆相で
あり、前記第1,第2のスイッチ、前記第3,第4のス
イッチはそれぞれ前記第1,第2のクロック信号に同期
して開閉し、前記出力端子に前記電源電圧の1倍から2
倍までの間の電圧を出力するようにしたことを特徴とす
る昇圧回路。 - 【請求項2】 前記定電圧素子が、前記第1の端子に接
続されている請求項1記載の昇圧回路。 - 【請求項3】 前記定電圧素子が、前記第2の端子に接
続されている請求項1記載の昇圧回路。 - 【請求項4】 定電圧素子が、Nチャネル又はPチャネ
ル型の電界効果トランジスタのソースフォロワからなる
請求項1記載の昇圧回路。 - 【請求項5】 定電圧素子が、1個のダイオード若しく
は複数個のダイオードの直列体からなる請求項1記載の
昇圧回路。 - 【請求項6】 定電圧素子が、Nチャネル又はPチャネ
ル型の電界効果トランジスタのゲートとドレイン間をシ
ョートしたものからなる請求項1記載の昇圧回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4064416A JP2783044B2 (ja) | 1992-03-23 | 1992-03-23 | 昇圧回路 |
US08/021,809 US5339236A (en) | 1992-03-23 | 1993-02-24 | Charge pump circuit for intermediate voltage between power supply voltage and its double voltage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4064416A JP2783044B2 (ja) | 1992-03-23 | 1992-03-23 | 昇圧回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05276737A true JPH05276737A (ja) | 1993-10-22 |
JP2783044B2 JP2783044B2 (ja) | 1998-08-06 |
Family
ID=13257666
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4064416A Expired - Lifetime JP2783044B2 (ja) | 1992-03-23 | 1992-03-23 | 昇圧回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5339236A (ja) |
JP (1) | JP2783044B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
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