JP4087229B2 - 振幅変換回路およびそれを用いた半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は振幅変換回路およびそれを用いた半導体装置に関し、特に、信号の振幅を変換するための振幅変換回路およびそれを用いた半導体装置に関する。
【０００２】
【従来の技術】
図２７は、従来の携帯電話機の画像表示に関連する部分の構成を示すブロック図である。
【０００３】
図２７において、この携帯電話機は、ＭＯＳＴ（ＭＯＳトランジスタ）型集積回路である制御用ＬＳＩ７１と、ＭＯＳＴ型集積回路であるレベルシフタ７２と、ＴＦＴ（薄膜トランジスタ）型集積回路である液晶表示装置７３とを備える。
【０００４】
制御用ＬＳＩ７１は、液晶表示装置７３用の制御信号を生成する。この制御信号の「Ｈ」レベルは３Ｖであり、その「Ｌ」レベルは０Ｖである。制御信号は実際には多数生成されるが、ここでは説明の簡単化のため制御信号は１つとする。レベルシフタ７２は、制御用ＬＳＩ７１からの制御信号の論理レベルを変換して内部制御信号を生成する。この内部制御信号の「Ｈ」レベルは７．５Ｖであり、その「Ｌ」レベルは０Ｖである。液晶表示装置７３は、レベルシフタ７２からの内部制御信号に従って画像を表示する。
【０００５】
図２８は、レベルシフタ７２の構成を示す回路図である。図２８において、このレベルシフタ７２は、ＰチャネルＭＯＳトランジスタ７４，７５およびＮチャネルＭＯＳトランジスタ７６，７７を含む。ＰチャネルＭＯＳトランジスタ７４，７５は、それぞれ電源電位ＶＣＣ（７．５Ｖ）のノードＮ７１と出力ノードＮ７４，Ｎ７５との間に接続され、それらのゲートはそれぞれ出力ノードＮ７５，Ｎ７４に接続される。ＮチャネルＭＯＳトランジスタ７６，７７は、それぞれ出力ノードＮ７４，７５と接地電位ＧＮＤのノードとの間に接続され、それらのゲートはそれぞれ入力信号ＶＩ，／ＶＩを受ける。
【０００６】
今、入力信号ＶＩ，／ＶＩがそれぞれ「Ｌ」レベル（０Ｖ）および「Ｈ」レベル（３Ｖ）にされ、出力信号ＶＯ，／ＶＯがそれぞれ「Ｈ」レベル（７．５Ｖ）および「Ｌ」レベル（０Ｖ）にされているものとする。このとき、ＭＯＳトランジスタ７４，７７が導通し、ＭＯＳトランジスタ７５，７６が非導通になっている。
【０００７】
この状態で、入力信号ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられるとともに入力信号／ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられると、まずＮチャネルＭＯＳトランジスタ７６が導通して出力ノードＮ７４の電位が低下する。出力ノードＮ７４の電位が、電源電位ＶＣＣからＰチャネルＭＯＳトランジスタ７５のしきい値電圧の絶対値を減算した電位よりも低くなると、ＰチャネルＭＯＳトランジスタ７５が導通し始め、出力ノードＮ７５の電位が上昇し始める。出力ノードＮ７５の電位が上昇し始めると、ＰチャネルＭＯＳトランジスタ７４のソース−ゲート間の電圧が小さくなってＰチャネルＭＯＳトランジスタ７４の導通抵抗値が高くなり、出力ノードＮ７４の電位がさらに低下する。したがって、回路は正帰還的に動作し、出力ノードＶＯ，／ＶＯはそれぞれ「Ｌ」レベル（０Ｖ）および「Ｈ」レベル（７．５Ｖ）になってレベル変換動作が完了する。
【０００８】
また、ＰチャネルＭＯＳトランジスタ７４，７５のゲートの両方を１つの出力ノードＮ７４またはＮ７５に接続したレベルシフタもある。このようなレベルシフタは、たとえば特許文献１に開示されている。
【０００９】
【特許文献１】
特開平１１−１４５８２１号公報
【００１０】
【発明が解決しようとする課題】
このように、従来のレベルシフタ７２では、入力信号ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられたことに応じてＮチャネルＭＯＳトランジスタ７６が導通することが動作の前提となる。ＮチャネルＭＯＳトランジスタ７６が導通するためには、ＮチャネルＭＯＳトランジスタ７６のしきい値電位が入力信号ＶＩの「Ｈ」レベル（３Ｖ）以下である必要がある。
【００１１】
一般的な半導体ＬＳＩではトランジスタのしきい値電圧を３Ｖ以下にすることは容易であるが、液晶表示装置に含まれている低温ポリシリコンＴＦＴはしきい値電圧のばらつきが大きく、ＴＦＴのしきい値電圧を３Ｖ以下にすることは困難である。このため、図２７で示したように、高耐圧のＭＯＳトランジスタで構成されたレベルシフタ７２を制御用ＬＳＩ７１と液晶表示装置７３との間に設けて信号の論理レベルの変換を行なっている。
【００１２】
しかし、このようなレベルシフタ７２を設けると、レベルシフタ７２のコストがシステムコストに加算されることになり、システムコストの上昇を招く。
【００１３】
それゆえに、この発明の主たる目的は、入力トランジスタのしきい値電圧よりも入力信号の振幅電圧が低い場合でも正常に動作する振幅変換回路およびそれを用いた半導体装置を提供することである。
【００１４】
【課題を解決するための手段】
この発明に係る振幅変換回路は、その振幅が第１の電圧である第１の信号を、その振幅が第１の電圧よりも高い第２の電圧である第２の信号に変換する振幅変換回路であって、それらの第１の電極がともに第２の電圧を受け、それらの第２の電極が第２の信号およびその相補信号を出力するための第１および第２の出力ノードにそれぞれ接続され、それらの入力電極がそれぞれ第２および第１の出力ノードに接続された第１の導電形式の第１および第２のトランジスタと、それらの第１の電極がそれぞれ第１および第２の出力ノードに接続された第２の導電形式の第３および第４のトランジスタと、第１の信号およびその相補信号によって駆動され、第１の信号の相補信号の前縁に応答して第１の電圧よりも高い第３の電圧を第３のトランジスタの入力電極および第２の電極間に与えて第３のトランジスタを導通させ、第１の信号の相補信号の後縁に対応する第１の信号の前縁に応答して第３の電圧を第４のトランジスタの入力電極および第２の電極間に与えて第４のトランジスタを導通させる駆動回路とを備えたものである。この駆動回路は、その一方電極が第３のトランジスタの入力電極に接続され、その他方電極が第１の信号の相補信号を受ける第１のキャパシタと、その一方電極が第４のトランジスタの入力電極に接続され、その他方電極が第１の信号を受ける第２のキャパシタと、第１および第２のキャパシタの各々の端子間電圧が第３および第４のトランジスタのしきい値電圧になるように第１および第２のキャパシタの各々を充放電するための充放電回路を含む。
【００１５】
この発明に係る他の振幅変換回路は、その振幅が第１の電圧である第１の信号を、その振幅が第１の電圧よりも高い第２の電圧である第２の信号に変換する振幅変換回路であって、それらの第１の電極がともに第２の電圧を受け、それらの第２の電極が第２の信号およびその相補信号を出力するための第１および第２の出力ノードにそれぞれ接続され、それらの入力電極がともに第２の出力ノードに接続された第１の導電形式の第１および第２のトランジスタと、それらの第１の電極がそれぞれ第１および第２の出力ノードに接続された第２の導電形式の第３および第４のトランジスタと、第１の信号およびその相補信号によって駆動され、第１の信号の相補信号の前縁に応答して第１の電圧よりも高い第３の電圧を第３のトランジスタの入力電極および第２の電極間に与えて第３のトランジスタを導通させ、第１の信号の相補信号の後縁に対応する第１の信号の前縁に応答して第３の電圧を第４のトランジスタの入力電極および第２の電極間に与えて第４のトランジスタを導通させる駆動回路とを備えたものである。この駆動回路は、その一方電極が第３のトランジスタの入力電極に接続され、その他方電極が第１の信号の相補信号を受ける第１のキャパシタと、その一方電極が第４のトランジスタの入力電極に接続され、その他方電極が第１の信号を受ける第２のキャパシタと、第１および第２のキャパシタの各々の端子間電圧が第３および第４のトランジスタのしきい値電圧になるように第１および第２のキャパシタの各々を充放電するための充放電回路を含む。
【００１６】
【発明の実施の形態】
図１は、この発明の一実施の形態による携帯電話機の画像表示に関連する部分の構成を示すブロック図である。
【００１７】
図１において、この携帯電話機は、ＭＯＳＴ型集積回路である制御用ＬＳＩ１と、ＴＦＴ型集積回路である液晶表示装置２とを備え、液晶表示装置２はレベルシフタ３および液晶表示部４を含む。
【００１８】
制御用ＬＳＩ１は、液晶表示装置２用の制御信号を出力する。この制御信号の「Ｈ」レベルは３Ｖであり、その「Ｌ」レベルは０Ｖである。制御信号は実際には多数生成されるが、ここでは説明の簡単化のため制御信号は１つとする。レベルシフタ３は、制御用ＬＳＩ１からの制御信号の論理レベルを変換して内部制御信号を生成する。この内部制御信号の「Ｈ」レベルは７．５Ｖであり、その「Ｌ」レベルは０Ｖである。液晶表示部４は、レベルシフタ３からの内部制御信号に従って画像を表示する。
【００１９】
図２は、レベルシフタ３の構成を示す回路図である。図２において、このレベルシフタ３は、Ｐ型ＴＦＴ５，６、Ｎ型ＴＦＴ７〜１４、キャパシタ１５，１６、および抵抗素子１７を含む。Ｐ型ＴＦＴ５，６は、それぞれ電源電位ＶＣＣ（７．５Ｖ）のノードＮ１と出力ノードＮ５，Ｎ６との間に接続され、それらのゲートはそれぞれ出力ノードＮ６，Ｎ５に接続される。出力ノードＮ５，Ｎ６に現われる信号は、それぞれ、このレベルシフタ３の出力信号ＶＯ，／ＶＯとなる。Ｎ型ＴＦＴ７は、ノードＮ５とＮ７の間に接続され、そのゲートはノードＮ１１に接続される。Ｎ型ＴＦＴ８は、ノードＮ６とＮ８の間に接続され、そのゲートはノードＮ１３に接続される。ノードＮ７，Ｎ８には、それぞれ入力信号ＶＩおよびその相補信号／ＶＩが与えられる。
【００２０】
抵抗素子１７およびＮ型ＴＦＴ９，１０は、電源電位ＶＣＣのノードＮ１と接地電位ＧＮＤのノードとの間に直列接続される。Ｎ型ＴＦＴ９のゲートはそのドレイン（ノードＮ９）に接続され、Ｎ型ＴＦＴ１０のゲートはそのドレインに接続される。Ｎ型ＴＦＴ９，１０の各々はダイオード素子を構成し、抵抗素子１７およびＮ型ＴＦＴ９，１０は定電位発生回路を構成する。抵抗素子１７の抵抗値を十分に大きく設定し（たとえば１００ＭΩ）、Ｎ型ＴＦＴ９，１０の導通抵抗値を抵抗素子１７の抵抗値に比べて十分小さく設定すると、ノードＮ９の電位Ｖ９はＶ９＝２ＶＴＮとなる。ここで、ＶＴＮは、Ｎ型ＴＦＴのしきい値電位である。
【００２１】
Ｎ型ＴＦＴ１１は、電源電位ＶＣＣのノードＮ１とノードＮ１１との間に接続され、そのゲートはノードＮ９の電位Ｖ９を受ける。Ｎ型ＴＦＴ１２は、ノードＮ１１とＮ１２との間に接続され、そのゲートはノードＮ１１に接続される。Ｎ型ＴＦＴ１２は、ダイオード素子を構成する。キャパシタ１５は、ノードＮ１１とＮ１２の間に接続される。ノードＮ１２には、信号／ＶＩが与えられる。
【００２２】
Ｎ型ＴＦＴ１３は、電源電位ＶＣＣのノードＮ１とノードＮ１３との間に接続され、そのゲートはノードＮ９の電位Ｖ９を受ける。Ｎ型ＴＦＴ１４は、ノードＮ１３とＮ１４との間に接続され、そのゲートはノードＮ１３に接続される。Ｎ型ＴＦＴ１４は、ダイオード素子を構成する。キャパシタ１６は、ノードＮ１３とＮ１４の間に接続される。ノードＮ１４には、入力信号ＶＩが与えられる。
【００２３】
次に、このレベルシフタ３の動作について説明する。今、入力信号ＶＩ，／ＶＩがそれぞれ３Ｖ，０Ｖになっているものとすると、Ｎ型ＴＦＴ１１がソースフォロア動作することにより、ノードＮ１１の電位Ｖ１１はＶ１１＝２ＶＴＮ−ＶＴＮ＝ＶＴＮとなる。また、ダイオード接続されたＮ型ＴＦＴ１２のしきい値電位はＶＴＮであるので、電源電位ＶＣＣのノードＮ１からノードＮ１２には電流はほとんど流れない。Ｎ型ＴＦＴ７のゲート電位はＶ１１＝ＶＴＮであり、そのソース電位は３Ｖであるので、Ｎ型ＴＦＴ７は非導通になっている。キャパシタ１５は、しきい値電圧ＶＴＮに充電されている。
【００２４】
一方、後述のように、ノードＮ１３の電位Ｖ１３はＶＴＮ以上に昇圧されており、ノードＮ８は０Ｖにされているので、Ｎ型ＴＦＴ８が導通する。この結果、出力ノードＮ６は入力ノードＮ８の電位（０Ｖ）になり、Ｐ型ＴＦＴ５が導通し、出力ノードＮ５は電源電位ＶＣＣになる。これにより、Ｐ型ＴＦＴ６は非導通になり、電源電位ＶＣＣのノードＮ１と入力ノードＮ８との間に電流は流れない。
【００２５】
次に、入力信号ＶＩが３Ｖから０Ｖに立下げられるとともに入力信号／ＶＩが０Ｖから３Ｖに立上げられると、入力信号／ＶＩの電位変化が容量結合によりキャパシタ１５を介してノードＮ１１に伝達され、ノードＮ１１の電位Ｖ１１が昇圧される。キャパシタ１５の容量値をノードＮ１１の寄生容量（図示せず）の容量値よりも十分に大きくすると、出力ノードＮ１１の電位Ｖ１１はＶ１１≒ＶＴＮ＋ΔＶＩ＝ＶＴＮ＋３Ｖとなる。ただし、ΔＶＩは、入力信号ＶＩ，／ＶＩの振幅であり、３Ｖである。Ｎ型ＴＦＴ７のソース（ノードＮ７）の電位は０Ｖとなっているので、Ｎ型ＴＦＴ７のゲート−ソース間電圧はＶＴＮ＋３Ｖとなり、Ｎ型ＴＦＴ７が導通する。この結果、出力ノードＮ５の電位は０Ｖとなり、Ｐ型ＴＦＴ６が導通する。
【００２６】
一方、入力信号ＶＩの３Ｖから０Ｖへの電位変化が容量結合によりキャパシタ１６を介してノードＮ１３に伝達され、ノードＮ１３の電位Ｖ１３が降圧される。入力信号ＶＩ，／ＶＩの変化サイクルが短い場合は、降圧前のノードＮ１３の電位Ｖ１３はＶ１３＝ＶＴＮ＋３Ｖになっているので、降圧時のノードＮ１３の電位Ｖ１３はＶ１３＝ＶＴＮ＋３Ｖ−３Ｖ＝ＶＴＮとなる。入力信号ＶＩ，／ＶＩの変化サイクルが長い場合は、ノードＮ１３の電位Ｖ１３は容量結合によって昇圧された電位であるので、時間とともに低下していく。このためノードＮ１３の電位Ｖ１３は入力信号ＶＩ，／ＶＩの変化サイクルが短い場合の値ＶＴＮよりも低下分だけ低くなるが、この場合、Ｎ型ＴＦＴ１３が導通し、ノードＮ１３の電位Ｖ１３をＶＴＮに引上げる。
【００２７】
以上のとおり、Ｎ型ＴＦＴ８のゲート電位Ｖ１３はＶＴＮとなり、そのソース（ノードＮ８）の電位は３Ｖとなるので、Ｎ型ＴＦＴ８は非導通になる。この結果、出力ノードＮ６の電位は７．５Ｖになり、Ｐ型ＴＦＴ５が非導通になる。このようにして、出力ノードＮ５，Ｎ６はそれぞれ０Ｖ，７．５Ｖとなり、３Ｖから７．５Ｖへの論理レベルの変換が行なわれたことになる。
【００２８】
この実施の形態では、入力信号ＶＩの立下りエッジに応答して、Ｎ型ＴＦＴ７のしきい値電圧ＶＴＮに入力信号／ＶＩの振幅電圧（３Ｖ）を加算した電圧ＶＴＮ＋３ＶをＮ型ＴＦＴ７のゲート−ソース間に与えるので、入力信号／ＶＩの振幅電圧（３Ｖ）がＮ型ＴＦＴ７のしきい値電圧ＶＴＮよりも低い場合でもレベルシフタ３が正常に動作する。したがって、図１に示したように、レベルシフタ３と液晶表示部４を１つの液晶表示装置２（ＴＦＴ型集積回路）にすることができる。よって、レベルシフタ５２と液晶表示装置５３とを別個に設ける必要があった従来に比べ、部品点数が少なくてすみ、システムコストが低くなる。
【００２９】
また、動作の途中で過渡的に電源電流が流れるが、抵抗素子１７およびＮ型ＴＦＴ９，１０以外には直流的な電流は流れない。抵抗素子１７の抵抗値は大きな値に設定されており、微小電流しか流れないので、レベルシフタ３の消費電力は極めて小さくなる。
【００３０】
なお、この実施の形態では、ＴＦＴ５〜１４を用いたが、ＴＦＴの代わりにＭＯＳトランジスタを用いてもよい。この場合は、入力信号ＶＩ，／ＶＩの振幅がＭＯＳトランジスタのしきい値電圧よりも小さい場合でも動作する。
【００３１】
また、この実施の形態では、絶縁ゲート型電界効果トランジスタであるＴＦＴを用いたが、他の形式の電界効果トランジスタを用いてもよいことはいうまでもない。
【００３２】
以下、この実施の形態の種々の変更例について説明する。図３のレベルシフタ２０では、Ｎ型ＴＦＴ１２，１４のソースが接地される。この変更例では、Ｎ型ＴＦＴ１２，１４の電流を入力ノードＮ１２，Ｎ１４に流さずに接地電位ＧＮＤのノードに流すので、入力信号ＶＩ，／ＶＩの駆動力が小さくてすむ。
【００３３】
図４のレベルシフタ２１では、Ｐ型ＴＦＴ５，６のソースに電源電位ＶＣＣ（７．５Ｖ）が与えられ、Ｎ型ＴＦＴ１１のドレインには電源電位ＶＣＣと異なる正の電源電位ＶＣＣ′が与えられ、抵抗素子１７の一方電極（ノードＮ９に接続されていない方の電極）には電源電位ＶＣＣ，ＶＣＣ′と異なる電源電位ＶＣＣ″が与えられる。この変更例では、たとえば電源電位ＶＣＣのノードに生じたノイズによってノードＮ９，Ｎ１１，Ｎ１３の電位Ｖ９，Ｖ１１，Ｖ１３が変動するのを防止することができる。
【００３４】
図５のレベルシフタ２２では、抵抗素子１７がＰ型ＴＦＴ２３で構成される。すなわち、Ｐ型ＴＦＴ２３は、電源電位ＶＣＣのノードＮ１とノードＮ９との間に接続され、そのゲートは接地電位ＧＮＤのノードに接続される。ＴＦＴで構成された抵抗素子の単位面積当りの抵抗値は、拡散層で構成された抵抗素子の単位面積当りの抵抗値よりも大きくなる。したがって、この変更例では、抵抗素子の占有面積を小さくすることができる。なお、そのゲートが電源電位ＶＣＣを受けるＮ型ＴＦＴで抵抗素子１７を構成しても同じ効果が得られる。
【００３５】
図６のレベルシフタ２４では、Ｎ型ＴＦＴ２５，２６が追加される。Ｎ型ＴＦＴ２５は、ノードＮ５とＮ７の間に接続され、そのゲートはノードＮ６に接続される。Ｎ型ＴＦＴ２６は、ノードＮ６とＮ８の間に接続され、そのゲートはノードＮ５に接続される。入力信号ＶＩ，／ＶＩのそれぞれが「Ｈ」レベルおよび「Ｌ」レベルになって出力信号ＶＯ，／ＶＯがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになると、Ｎ型ＴＦＴ２５が非導通になるとともにＮ型ＴＦＴ２６が導通し、出力ノードＮ５，Ｎ６がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに保持される。入力信号ＶＩ，／ＶＩがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになって出力信号ＶＯ，／ＶＯがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになると、Ｎ型ＴＦＴ２５が導通するとともにＮ型ＴＦＴ２６が非導通になり、出力ノードＮ５，Ｎ６がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルに保持される。
【００３６】
入力信号ＶＩ，／ＶＩの変化サイクルが非常に長い場合、ノードＮ１１，Ｎ１３の電位Ｖ１１，Ｖ１３は両方ともＮ型ＴＦＴのしきい値電位ＶＴＮになり、出力ノードＮ５とＮ６の電位関係が逆転する可能性がある。Ｎ型ＴＦＴ２５，２６は、このような出力ノードＮ５とＮ６の電位関係の逆転を防止するためのものであり、ノードＮ１１，Ｎ１３の電位Ｖ１１，Ｖ１３に関係なく、出力ノードＮ５，Ｎ６の電位を固定する。
【００３７】
図７のレベルシフタ２７は、図６のレベルシフタ２４のＮ型ＴＦＴ２５，２６のソースを接地電位ＧＮＤのノードに接続したものである。この変更例では、Ｎ型ＴＦＴ２５，２６の電流を入力ノードＮ７，Ｎ８に流さずに接地電位ＧＮＤのノードに流すので、入力信号ＶＩ，／ＶＩの駆動力が小さくてすむ。
【００３８】
図８のレベルシフタ３０は、図２のレベルシフタ３のＮ型ＴＦＴ７，８のソースをともに接地電位ＧＮＤのノードに接続したものである。この変更例では、Ｎ型ＴＦＴ７，８の電流を入力ノードＮ７，Ｎ８に流さずに接地電位ＧＮＤのノードに流すので、入力信号ＶＩ，／ＶＩの駆動力が小さくてすむ。
【００３９】
図９のレベルシフタ３１は、図７のレベルシフタ２７のＮ型ＴＦＴ７，８，２５，２６のソースをともに接地電位ＧＮＤのノードに接続したものである。この変更例では、Ｎ型ＴＦＴ７，８，２５，２６の電流を入力ノードＮ７，Ｎ８に流さずに接地電位ＧＮＤのノードに流すので、入力信号ＶＩ，／ＶＩの駆動力が一層小さくてすむ。
【００４０】
図１０のレベルシフタ３２は、図２のレベルシフタ３のＰ型ＴＦＴ５，６のゲートをともにノードＮ５に接続したものである。Ｐ型ＴＦＴ５，６は、カレントミラー回路を構成する。Ｐ型ＴＦＴ５と６には、同じ値の電流が流れる。入力信号ＶＩ，／ＶＩがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになってＮ型ＴＦＴ７，８がそれぞれ導通状態および非導通状態になった場合は、ＴＦＴ５，７に流れる電流と同じ値の電流がＰ型ＴＦＴ６にも流れ差動増幅が行われる。出力ノードＮ５，Ｎ６はそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになる。この変更例でも、図２のレベルシフタ３と同じ振幅変換効果が得られる。
【００４１】
図１１のレベルシフタ３３は、図６のレベルシフタ２４のＰ型ＴＦＴ５，６のゲートをともにノードＮ５に接続したものである。この変更例では、図６のレベルシフタ２４と同じ効果が得られる。
【００４２】
図１２のレベルシフタ３４は、図１０のレベルシフタ３２のＮ型ＴＦＴ７，８のソースをともに接地したものである。この変更例では、Ｎ型ＴＦＴ７，８に流れる電流を入力ノードＮ７，Ｎ８に流さずに接地電位ＧＮＤのノードに流すので、入力信号ＶＩ，／ＶＩの駆動力が小さくてすむ。
【００４３】
図１３のレベルシフタ３５は、図１１のレベルシフタ３３のＮ型ＴＦＴ７，８，２５，２６のソースをともに接地したものである。この変更例では、Ｎ型ＴＦＴ７，８，２５，２６に流れる電流を入力ノードＮ７，Ｎ８に流さずに接地電位ＧＮＤのノードに流すので、入力信号ＶＩ，／ＶＩの駆動力が小さくてすむ。
【００４４】
図１４の変更例では、抵抗素子１７およびＮ型ＴＦＴ９，１０を含む定電位発生回路３６が、複数のレベルシフタ３８，３９，…に対して共通に設けられる。定電位発生回路３６の出力ノードＮ９と接地電位ＧＮＤのノードとの間には、電位安定化用のキャパシタ３７が接続される。抵抗素子１７の抵抗値を大きくするためには抵抗素子１７の面積を大きくする必要があるが、この変更例では、定電位発生回路３６を複数のレベルシフタ３８，３９，…に対して共通に設けるので、回路全体としての占有面積は小さくてすむ。
【００４５】
図１５のレベルシフタ４０は、図２のレベルシフタ３にＰ型ＴＦＴ４１，４２を追加したものである。Ｐ型ＴＦＴ４１は、Ｐ型ＴＦＴ５のドレインと出力ノードＮ５との間に接続され、そのゲートはノードＮ１１に接続される。Ｐ型ＴＦＴ４２は、Ｐ型ＴＦＴ６のドレインと出力ノードＮ６との間に接続され、そのゲートはノードＮ１３に接続される。入力信号／ＶＩが０Ｖから３Ｖに立上げられると、ノードＮ１１の電位Ｖ１１がＶＴＮ＋３Ｖになり、Ｐ型ＴＦＴ４１が非導通になるとともにＮ型ＴＦＴ７が導通し、出力ノードＮ５の電位は０Ｖになる。このときＰ型ＴＦＴ４１が非導通になるので、電源電位ＶＣＣのノードＮ１から出力ノードＮ５に電流は流れず、出力ノードＮ５の電位が０Ｖに下がりやすくなる。入力信号／ＶＩが３Ｖから０Ｖに立下げられると、ノードＮ１１の電位Ｖ１１がＶＴＮになり、Ｎ型ＴＦＴ７が非導通になるとともにＰ型ＴＦＴ４１が導通し、出力ノードＮ５の電位は７．５Ｖになる。
【００４６】
また、入力信号ＶＩが０Ｖから３Ｖに立上げられると、ノードＮ１３の電位Ｖ１３がＶＴＮ＋３Ｖになり、Ｐ型ＴＦＴ４２が非導通になるとともにＮ型ＴＦＴ８が導通し、出力ノードＮ６の電位は０Ｖになる。このときＰ型ＴＦＴ４２が非導通になるので、電源電位ＶＣＣのノードＮ１から出力ノードＮ６に電流は流れず、出力ノードＮ６の電位が０Ｖに下がりやすくなる。入力信号ＶＩが３Ｖから０Ｖに立下げられると、ノードＮ１３の電位Ｖ１３がＶＴＮになり、Ｎ型ＴＦＴ８が非導通になるとともにＰ型ＴＦＴ４２が導通し、出力ノードＮ６の電位は７．５Ｖになる。この変更例では、出力ノードＮ５，Ｎ６の電位が０Ｖに低下しやすくなるので、その分だけ入力信号ＶＩ，／ＶＩの振幅を小さくすることができ、入力信号ＶＩ，／ＶＩの振幅のマージンが大きくなる。
【００４７】
図１６〜図２６のレベルシフタ４５〜５５は、それぞれ図３〜図１３のレベルシフタ２０〜２２，２４，２７，３０〜３５にＰ型ＴＦＴ４１，４２を追加したものである。これらの変更例でも図１５のレベルシフタ４０と同じ効果が得られる。
【００４８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００４９】
【発明の効果】
以上のように、この発明に係る振幅変換回路では、その振幅が第１の電圧である第１の信号を、その振幅が第１の電圧よりも高い第２の電圧である第２の信号に変換するために、第１の導電形式の第１および第２のトランジスタと、第２の導電形式の第３および第４のトランジスタと、駆動回路とが設けられる。第１および第２のトランジスタの第１の電極はともに第２の電圧を受け、それらの第２の電極は第２の信号およびその相補信号を出力するための第１および第２の出力ノードにそれぞれ接続され、それらの入力電極はそれぞれ第２および第１の出力ノードに接続される。第３および第４のトランジスタの第１の電極は、それぞれ第１および第２の出力ノードに接続される。駆動回路は、第１の信号およびその相補信号によって駆動され、第１の信号の相補信号の前縁に応答して第１の電圧よりも高い第３の電圧を第３のトランジスタの入力電極および第２の電極間に与えて第３のトランジスタを導通させ、第１の信号の相補信号の後縁に対応する第１の信号の前縁に応答して第３の電圧を第４のトランジスタの入力電極および第２の電極間に与えて第４のトランジスタを導通させる。この駆動回路は、その一方電極が第３のトランジスタの入力電極に接続され、その他方電極が第１の信号の相補信号を受ける第１のキャパシタと、その一方電極が第４のトランジスタの入力電極に接続され、その他方電極が第１の信号を受ける第２のキャパシタと、第１および第２のキャパシタの各々の端子間電圧が第３および第４のトランジスタのしきい値電圧になるように第１および第２のキャパシタの各々を充放電するための充放電回路を含む。したがって、第１の信号の相補信号の前縁または第１の信号の前縁に応答して第１の電圧よりも高い第３の電圧を第３または第４のトランジスタの入力電極および第２の電極間に与えて第３または第４のトランジスタを導通させるので、第１の信号の振幅が第３および第４のトランジスタのしきい値電圧よりも低い場合でも正常に動作する。
【００５０】
また、この発明に係る他の振幅変換回路では、その振幅が第１の電圧である第１の信号を、その振幅が第１の電圧よりも高い第２の電圧である第２の信号に変換するために、第１の導電形式の第１および第２のトランジスタと、第２の導電形式の第３および第４のトランジスタと、駆動回路とが設けられる。第１および第２のトランジスタの第１の電極はともに第２の電圧を受け、それらの第２の電極は第２の信号およびその相補信号を出力するための第１および第２の出力ノードにそれぞれ接続され、それらの入力電極はともに第２の出力ノードに接続される。第３および第４のトランジスタの第１の電極は、それぞれ第１および第２の出力ノードに接続される。駆動回路は、第１の信号およびその相補信号によって駆動され、第１の信号の相補信号の前縁に応答して第１の電圧よりも高い第３の電圧を第３のトランジスタの入力電極および第２の電極間に与えて第３のトランジスタを導通させ、第１の信号の相補信号の後縁に対応する第１の信号の前縁に応答して第３の電圧を第４のトランジスタの入力電極および第２の電極間に与えて第４のトランジスタを導通させる。この駆動回路は、その一方電極が第３のトランジスタの入力電極に接続され、その他方電極が第１の信号の相補信号を受ける第１のキャパシタと、その一方電極が第４のトランジスタの入力電極に接続され、その他方電極が第１の信号を受ける第２のキャパシタと、第１および第２のキャパシタの各々の端子間電圧が第３および第４のトランジスタのしきい値電圧になるように第１および第２のキャパシタの各々を充放電するための充放電回路を含む。したがって、第１の信号の相補信号の前縁または第１の信号の前縁に応答して第１の電圧よりも高い第３の電圧を第３または第４のトランジスタの入力電極および第２の電極間に与えて第３または第４のトランジスタを導通させるので、第１の信号の振幅が第３および第４のトランジスタのしきい値電圧よりも低い場合でも正常に動作する。
【図面の簡単な説明】
【図１】 この発明の一実施の形態による携帯電話機の画像表示に関連する部分の構成を示すブロック図である。
【図２】 図１に示したレベルシフタの構成を示す回路図である。
【図３】 この実施の形態の変更例を示す回路図である。
【図４】 この実施の形態の他の変更例を示す回路図である。
【図５】 この実施の形態のさらに他の変更例を示す回路図である。
【図６】 この実施の形態のさらに他の変更例を示す回路図である。
【図７】 この実施の形態のさらに他の変更例を示す回路図である。
【図８】 この実施の形態のさらに他の変更例を示す回路図である。
【図９】 この実施の形態のさらに他の変更例を示す回路図である。
【図１０】 この実施の形態のさらに他の変更例を示す回路図である。
【図１１】 この実施の形態のさらに他の変更例を示す回路図である。
【図１２】 この実施の形態のさらに他の変更例を示す回路図である。
【図１３】 この実施の形態のさらに他の変更例を示す回路図である。
【図１４】 この実施の形態のさらに他の変更例を示す回路図である。
【図１５】 この実施の形態のさらに他の変更例を示す回路図である。
【図１６】 この実施の形態のさらに他の変更例を示す回路図である。
【図１７】 この実施の形態のさらに他の変更例を示す回路図である。
【図１８】 この実施の形態のさらに他の変更例を示す回路図である。
【図１９】 この実施の形態のさらに他の変更例を示す回路図である。
【図２０】 この実施の形態のさらに他の変更例を示す回路図である。
【図２１】 この実施の形態のさらに他の変更例を示す回路図である。
【図２２】 この実施の形態のさらに他の変更例を示す回路図である。
【図２３】 この実施の形態のさらに他の変更例を示す回路図である。
【図２４】 この実施の形態のさらに他の変更例を示す回路図である。
【図２５】 この実施の形態のさらに他の変更例を示す回路図である。
【図２６】 この実施の形態のさらに他の変更例を示す回路図である。
【図２７】 従来の携帯電話機の画像表示に関連する部分の構成を示すブロック図である。
【図２８】 図２７に示したレベルシフタの構成を示す回路図である。
【符号の説明】
１，７１ 制御用ＬＳＩ、２，７３ 液晶表示装置、３，２０〜２２，２４，２７，３０〜３５，３８〜４０，４５〜５５，７２ レベルシフタ、４ 液晶表示部、５，６，２３，４１，４２ Ｐ型ＴＦＴ、７〜１４，２５，２６ Ｎ型ＴＦＴ、１５，１６，３７ キャパシタ、１７ 抵抗素子、３６ 定電位発生回路、７４，７５ ＰチャネルＭＯＳトランジスタ、７６，７７ ＮチャネルＭＯＳトランジスタ。
【発明の属する技術分野】
この発明は振幅変換回路およびそれを用いた半導体装置に関し、特に、信号の振幅を変換するための振幅変換回路およびそれを用いた半導体装置に関する。
【０００２】
【従来の技術】
図２７は、従来の携帯電話機の画像表示に関連する部分の構成を示すブロック図である。
【０００３】
図２７において、この携帯電話機は、ＭＯＳＴ（ＭＯＳトランジスタ）型集積回路である制御用ＬＳＩ７１と、ＭＯＳＴ型集積回路であるレベルシフタ７２と、ＴＦＴ（薄膜トランジスタ）型集積回路である液晶表示装置７３とを備える。
【０００４】
制御用ＬＳＩ７１は、液晶表示装置７３用の制御信号を生成する。この制御信号の「Ｈ」レベルは３Ｖであり、その「Ｌ」レベルは０Ｖである。制御信号は実際には多数生成されるが、ここでは説明の簡単化のため制御信号は１つとする。レベルシフタ７２は、制御用ＬＳＩ７１からの制御信号の論理レベルを変換して内部制御信号を生成する。この内部制御信号の「Ｈ」レベルは７．５Ｖであり、その「Ｌ」レベルは０Ｖである。液晶表示装置７３は、レベルシフタ７２からの内部制御信号に従って画像を表示する。
【０００５】
図２８は、レベルシフタ７２の構成を示す回路図である。図２８において、このレベルシフタ７２は、ＰチャネルＭＯＳトランジスタ７４，７５およびＮチャネルＭＯＳトランジスタ７６，７７を含む。ＰチャネルＭＯＳトランジスタ７４，７５は、それぞれ電源電位ＶＣＣ（７．５Ｖ）のノードＮ７１と出力ノードＮ７４，Ｎ７５との間に接続され、それらのゲートはそれぞれ出力ノードＮ７５，Ｎ７４に接続される。ＮチャネルＭＯＳトランジスタ７６，７７は、それぞれ出力ノードＮ７４，７５と接地電位ＧＮＤのノードとの間に接続され、それらのゲートはそれぞれ入力信号ＶＩ，／ＶＩを受ける。
【０００６】
今、入力信号ＶＩ，／ＶＩがそれぞれ「Ｌ」レベル（０Ｖ）および「Ｈ」レベル（３Ｖ）にされ、出力信号ＶＯ，／ＶＯがそれぞれ「Ｈ」レベル（７．５Ｖ）および「Ｌ」レベル（０Ｖ）にされているものとする。このとき、ＭＯＳトランジスタ７４，７７が導通し、ＭＯＳトランジスタ７５，７６が非導通になっている。
【０００７】
この状態で、入力信号ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられるとともに入力信号／ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられると、まずＮチャネルＭＯＳトランジスタ７６が導通して出力ノードＮ７４の電位が低下する。出力ノードＮ７４の電位が、電源電位ＶＣＣからＰチャネルＭＯＳトランジスタ７５のしきい値電圧の絶対値を減算した電位よりも低くなると、ＰチャネルＭＯＳトランジスタ７５が導通し始め、出力ノードＮ７５の電位が上昇し始める。出力ノードＮ７５の電位が上昇し始めると、ＰチャネルＭＯＳトランジスタ７４のソース−ゲート間の電圧が小さくなってＰチャネルＭＯＳトランジスタ７４の導通抵抗値が高くなり、出力ノードＮ７４の電位がさらに低下する。したがって、回路は正帰還的に動作し、出力ノードＶＯ，／ＶＯはそれぞれ「Ｌ」レベル（０Ｖ）および「Ｈ」レベル（７．５Ｖ）になってレベル変換動作が完了する。
【０００８】
また、ＰチャネルＭＯＳトランジスタ７４，７５のゲートの両方を１つの出力ノードＮ７４またはＮ７５に接続したレベルシフタもある。このようなレベルシフタは、たとえば特許文献１に開示されている。
【０００９】
【特許文献１】
特開平１１−１４５８２１号公報
【００１０】
【発明が解決しようとする課題】
このように、従来のレベルシフタ７２では、入力信号ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられたことに応じてＮチャネルＭＯＳトランジスタ７６が導通することが動作の前提となる。ＮチャネルＭＯＳトランジスタ７６が導通するためには、ＮチャネルＭＯＳトランジスタ７６のしきい値電位が入力信号ＶＩの「Ｈ」レベル（３Ｖ）以下である必要がある。
【００１１】
一般的な半導体ＬＳＩではトランジスタのしきい値電圧を３Ｖ以下にすることは容易であるが、液晶表示装置に含まれている低温ポリシリコンＴＦＴはしきい値電圧のばらつきが大きく、ＴＦＴのしきい値電圧を３Ｖ以下にすることは困難である。このため、図２７で示したように、高耐圧のＭＯＳトランジスタで構成されたレベルシフタ７２を制御用ＬＳＩ７１と液晶表示装置７３との間に設けて信号の論理レベルの変換を行なっている。
【００１２】
しかし、このようなレベルシフタ７２を設けると、レベルシフタ７２のコストがシステムコストに加算されることになり、システムコストの上昇を招く。
【００１３】
それゆえに、この発明の主たる目的は、入力トランジスタのしきい値電圧よりも入力信号の振幅電圧が低い場合でも正常に動作する振幅変換回路およびそれを用いた半導体装置を提供することである。
【００１４】
【課題を解決するための手段】
この発明に係る振幅変換回路は、その振幅が第１の電圧である第１の信号を、その振幅が第１の電圧よりも高い第２の電圧である第２の信号に変換する振幅変換回路であって、それらの第１の電極がともに第２の電圧を受け、それらの第２の電極が第２の信号およびその相補信号を出力するための第１および第２の出力ノードにそれぞれ接続され、それらの入力電極がそれぞれ第２および第１の出力ノードに接続された第１の導電形式の第１および第２のトランジスタと、それらの第１の電極がそれぞれ第１および第２の出力ノードに接続された第２の導電形式の第３および第４のトランジスタと、第１の信号およびその相補信号によって駆動され、第１の信号の相補信号の前縁に応答して第１の電圧よりも高い第３の電圧を第３のトランジスタの入力電極および第２の電極間に与えて第３のトランジスタを導通させ、第１の信号の相補信号の後縁に対応する第１の信号の前縁に応答して第３の電圧を第４のトランジスタの入力電極および第２の電極間に与えて第４のトランジスタを導通させる駆動回路とを備えたものである。この駆動回路は、その一方電極が第３のトランジスタの入力電極に接続され、その他方電極が第１の信号の相補信号を受ける第１のキャパシタと、その一方電極が第４のトランジスタの入力電極に接続され、その他方電極が第１の信号を受ける第２のキャパシタと、第１および第２のキャパシタの各々の端子間電圧が第３および第４のトランジスタのしきい値電圧になるように第１および第２のキャパシタの各々を充放電するための充放電回路を含む。
【００１５】
この発明に係る他の振幅変換回路は、その振幅が第１の電圧である第１の信号を、その振幅が第１の電圧よりも高い第２の電圧である第２の信号に変換する振幅変換回路であって、それらの第１の電極がともに第２の電圧を受け、それらの第２の電極が第２の信号およびその相補信号を出力するための第１および第２の出力ノードにそれぞれ接続され、それらの入力電極がともに第２の出力ノードに接続された第１の導電形式の第１および第２のトランジスタと、それらの第１の電極がそれぞれ第１および第２の出力ノードに接続された第２の導電形式の第３および第４のトランジスタと、第１の信号およびその相補信号によって駆動され、第１の信号の相補信号の前縁に応答して第１の電圧よりも高い第３の電圧を第３のトランジスタの入力電極および第２の電極間に与えて第３のトランジスタを導通させ、第１の信号の相補信号の後縁に対応する第１の信号の前縁に応答して第３の電圧を第４のトランジスタの入力電極および第２の電極間に与えて第４のトランジスタを導通させる駆動回路とを備えたものである。この駆動回路は、その一方電極が第３のトランジスタの入力電極に接続され、その他方電極が第１の信号の相補信号を受ける第１のキャパシタと、その一方電極が第４のトランジスタの入力電極に接続され、その他方電極が第１の信号を受ける第２のキャパシタと、第１および第２のキャパシタの各々の端子間電圧が第３および第４のトランジスタのしきい値電圧になるように第１および第２のキャパシタの各々を充放電するための充放電回路を含む。
【００１６】
【発明の実施の形態】
図１は、この発明の一実施の形態による携帯電話機の画像表示に関連する部分の構成を示すブロック図である。
【００１７】
図１において、この携帯電話機は、ＭＯＳＴ型集積回路である制御用ＬＳＩ１と、ＴＦＴ型集積回路である液晶表示装置２とを備え、液晶表示装置２はレベルシフタ３および液晶表示部４を含む。
【００１８】
制御用ＬＳＩ１は、液晶表示装置２用の制御信号を出力する。この制御信号の「Ｈ」レベルは３Ｖであり、その「Ｌ」レベルは０Ｖである。制御信号は実際には多数生成されるが、ここでは説明の簡単化のため制御信号は１つとする。レベルシフタ３は、制御用ＬＳＩ１からの制御信号の論理レベルを変換して内部制御信号を生成する。この内部制御信号の「Ｈ」レベルは７．５Ｖであり、その「Ｌ」レベルは０Ｖである。液晶表示部４は、レベルシフタ３からの内部制御信号に従って画像を表示する。
【００１９】
図２は、レベルシフタ３の構成を示す回路図である。図２において、このレベルシフタ３は、Ｐ型ＴＦＴ５，６、Ｎ型ＴＦＴ７〜１４、キャパシタ１５，１６、および抵抗素子１７を含む。Ｐ型ＴＦＴ５，６は、それぞれ電源電位ＶＣＣ（７．５Ｖ）のノードＮ１と出力ノードＮ５，Ｎ６との間に接続され、それらのゲートはそれぞれ出力ノードＮ６，Ｎ５に接続される。出力ノードＮ５，Ｎ６に現われる信号は、それぞれ、このレベルシフタ３の出力信号ＶＯ，／ＶＯとなる。Ｎ型ＴＦＴ７は、ノードＮ５とＮ７の間に接続され、そのゲートはノードＮ１１に接続される。Ｎ型ＴＦＴ８は、ノードＮ６とＮ８の間に接続され、そのゲートはノードＮ１３に接続される。ノードＮ７，Ｎ８には、それぞれ入力信号ＶＩおよびその相補信号／ＶＩが与えられる。
【００２０】
抵抗素子１７およびＮ型ＴＦＴ９，１０は、電源電位ＶＣＣのノードＮ１と接地電位ＧＮＤのノードとの間に直列接続される。Ｎ型ＴＦＴ９のゲートはそのドレイン（ノードＮ９）に接続され、Ｎ型ＴＦＴ１０のゲートはそのドレインに接続される。Ｎ型ＴＦＴ９，１０の各々はダイオード素子を構成し、抵抗素子１７およびＮ型ＴＦＴ９，１０は定電位発生回路を構成する。抵抗素子１７の抵抗値を十分に大きく設定し（たとえば１００ＭΩ）、Ｎ型ＴＦＴ９，１０の導通抵抗値を抵抗素子１７の抵抗値に比べて十分小さく設定すると、ノードＮ９の電位Ｖ９はＶ９＝２ＶＴＮとなる。ここで、ＶＴＮは、Ｎ型ＴＦＴのしきい値電位である。
【００２１】
Ｎ型ＴＦＴ１１は、電源電位ＶＣＣのノードＮ１とノードＮ１１との間に接続され、そのゲートはノードＮ９の電位Ｖ９を受ける。Ｎ型ＴＦＴ１２は、ノードＮ１１とＮ１２との間に接続され、そのゲートはノードＮ１１に接続される。Ｎ型ＴＦＴ１２は、ダイオード素子を構成する。キャパシタ１５は、ノードＮ１１とＮ１２の間に接続される。ノードＮ１２には、信号／ＶＩが与えられる。
【００２２】
Ｎ型ＴＦＴ１３は、電源電位ＶＣＣのノードＮ１とノードＮ１３との間に接続され、そのゲートはノードＮ９の電位Ｖ９を受ける。Ｎ型ＴＦＴ１４は、ノードＮ１３とＮ１４との間に接続され、そのゲートはノードＮ１３に接続される。Ｎ型ＴＦＴ１４は、ダイオード素子を構成する。キャパシタ１６は、ノードＮ１３とＮ１４の間に接続される。ノードＮ１４には、入力信号ＶＩが与えられる。
【００２３】
次に、このレベルシフタ３の動作について説明する。今、入力信号ＶＩ，／ＶＩがそれぞれ３Ｖ，０Ｖになっているものとすると、Ｎ型ＴＦＴ１１がソースフォロア動作することにより、ノードＮ１１の電位Ｖ１１はＶ１１＝２ＶＴＮ−ＶＴＮ＝ＶＴＮとなる。また、ダイオード接続されたＮ型ＴＦＴ１２のしきい値電位はＶＴＮであるので、電源電位ＶＣＣのノードＮ１からノードＮ１２には電流はほとんど流れない。Ｎ型ＴＦＴ７のゲート電位はＶ１１＝ＶＴＮであり、そのソース電位は３Ｖであるので、Ｎ型ＴＦＴ７は非導通になっている。キャパシタ１５は、しきい値電圧ＶＴＮに充電されている。
【００２４】
一方、後述のように、ノードＮ１３の電位Ｖ１３はＶＴＮ以上に昇圧されており、ノードＮ８は０Ｖにされているので、Ｎ型ＴＦＴ８が導通する。この結果、出力ノードＮ６は入力ノードＮ８の電位（０Ｖ）になり、Ｐ型ＴＦＴ５が導通し、出力ノードＮ５は電源電位ＶＣＣになる。これにより、Ｐ型ＴＦＴ６は非導通になり、電源電位ＶＣＣのノードＮ１と入力ノードＮ８との間に電流は流れない。
【００２５】
次に、入力信号ＶＩが３Ｖから０Ｖに立下げられるとともに入力信号／ＶＩが０Ｖから３Ｖに立上げられると、入力信号／ＶＩの電位変化が容量結合によりキャパシタ１５を介してノードＮ１１に伝達され、ノードＮ１１の電位Ｖ１１が昇圧される。キャパシタ１５の容量値をノードＮ１１の寄生容量（図示せず）の容量値よりも十分に大きくすると、出力ノードＮ１１の電位Ｖ１１はＶ１１≒ＶＴＮ＋ΔＶＩ＝ＶＴＮ＋３Ｖとなる。ただし、ΔＶＩは、入力信号ＶＩ，／ＶＩの振幅であり、３Ｖである。Ｎ型ＴＦＴ７のソース（ノードＮ７）の電位は０Ｖとなっているので、Ｎ型ＴＦＴ７のゲート−ソース間電圧はＶＴＮ＋３Ｖとなり、Ｎ型ＴＦＴ７が導通する。この結果、出力ノードＮ５の電位は０Ｖとなり、Ｐ型ＴＦＴ６が導通する。
【００２６】
一方、入力信号ＶＩの３Ｖから０Ｖへの電位変化が容量結合によりキャパシタ１６を介してノードＮ１３に伝達され、ノードＮ１３の電位Ｖ１３が降圧される。入力信号ＶＩ，／ＶＩの変化サイクルが短い場合は、降圧前のノードＮ１３の電位Ｖ１３はＶ１３＝ＶＴＮ＋３Ｖになっているので、降圧時のノードＮ１３の電位Ｖ１３はＶ１３＝ＶＴＮ＋３Ｖ−３Ｖ＝ＶＴＮとなる。入力信号ＶＩ，／ＶＩの変化サイクルが長い場合は、ノードＮ１３の電位Ｖ１３は容量結合によって昇圧された電位であるので、時間とともに低下していく。このためノードＮ１３の電位Ｖ１３は入力信号ＶＩ，／ＶＩの変化サイクルが短い場合の値ＶＴＮよりも低下分だけ低くなるが、この場合、Ｎ型ＴＦＴ１３が導通し、ノードＮ１３の電位Ｖ１３をＶＴＮに引上げる。
【００２７】
以上のとおり、Ｎ型ＴＦＴ８のゲート電位Ｖ１３はＶＴＮとなり、そのソース（ノードＮ８）の電位は３Ｖとなるので、Ｎ型ＴＦＴ８は非導通になる。この結果、出力ノードＮ６の電位は７．５Ｖになり、Ｐ型ＴＦＴ５が非導通になる。このようにして、出力ノードＮ５，Ｎ６はそれぞれ０Ｖ，７．５Ｖとなり、３Ｖから７．５Ｖへの論理レベルの変換が行なわれたことになる。
【００２８】
この実施の形態では、入力信号ＶＩの立下りエッジに応答して、Ｎ型ＴＦＴ７のしきい値電圧ＶＴＮに入力信号／ＶＩの振幅電圧（３Ｖ）を加算した電圧ＶＴＮ＋３ＶをＮ型ＴＦＴ７のゲート−ソース間に与えるので、入力信号／ＶＩの振幅電圧（３Ｖ）がＮ型ＴＦＴ７のしきい値電圧ＶＴＮよりも低い場合でもレベルシフタ３が正常に動作する。したがって、図１に示したように、レベルシフタ３と液晶表示部４を１つの液晶表示装置２（ＴＦＴ型集積回路）にすることができる。よって、レベルシフタ５２と液晶表示装置５３とを別個に設ける必要があった従来に比べ、部品点数が少なくてすみ、システムコストが低くなる。
【００２９】
また、動作の途中で過渡的に電源電流が流れるが、抵抗素子１７およびＮ型ＴＦＴ９，１０以外には直流的な電流は流れない。抵抗素子１７の抵抗値は大きな値に設定されており、微小電流しか流れないので、レベルシフタ３の消費電力は極めて小さくなる。
【００３０】
なお、この実施の形態では、ＴＦＴ５〜１４を用いたが、ＴＦＴの代わりにＭＯＳトランジスタを用いてもよい。この場合は、入力信号ＶＩ，／ＶＩの振幅がＭＯＳトランジスタのしきい値電圧よりも小さい場合でも動作する。
【００３１】
また、この実施の形態では、絶縁ゲート型電界効果トランジスタであるＴＦＴを用いたが、他の形式の電界効果トランジスタを用いてもよいことはいうまでもない。
【００３２】
以下、この実施の形態の種々の変更例について説明する。図３のレベルシフタ２０では、Ｎ型ＴＦＴ１２，１４のソースが接地される。この変更例では、Ｎ型ＴＦＴ１２，１４の電流を入力ノードＮ１２，Ｎ１４に流さずに接地電位ＧＮＤのノードに流すので、入力信号ＶＩ，／ＶＩの駆動力が小さくてすむ。
【００３３】
図４のレベルシフタ２１では、Ｐ型ＴＦＴ５，６のソースに電源電位ＶＣＣ（７．５Ｖ）が与えられ、Ｎ型ＴＦＴ１１のドレインには電源電位ＶＣＣと異なる正の電源電位ＶＣＣ′が与えられ、抵抗素子１７の一方電極（ノードＮ９に接続されていない方の電極）には電源電位ＶＣＣ，ＶＣＣ′と異なる電源電位ＶＣＣ″が与えられる。この変更例では、たとえば電源電位ＶＣＣのノードに生じたノイズによってノードＮ９，Ｎ１１，Ｎ１３の電位Ｖ９，Ｖ１１，Ｖ１３が変動するのを防止することができる。
【００３４】
図５のレベルシフタ２２では、抵抗素子１７がＰ型ＴＦＴ２３で構成される。すなわち、Ｐ型ＴＦＴ２３は、電源電位ＶＣＣのノードＮ１とノードＮ９との間に接続され、そのゲートは接地電位ＧＮＤのノードに接続される。ＴＦＴで構成された抵抗素子の単位面積当りの抵抗値は、拡散層で構成された抵抗素子の単位面積当りの抵抗値よりも大きくなる。したがって、この変更例では、抵抗素子の占有面積を小さくすることができる。なお、そのゲートが電源電位ＶＣＣを受けるＮ型ＴＦＴで抵抗素子１７を構成しても同じ効果が得られる。
【００３５】
図６のレベルシフタ２４では、Ｎ型ＴＦＴ２５，２６が追加される。Ｎ型ＴＦＴ２５は、ノードＮ５とＮ７の間に接続され、そのゲートはノードＮ６に接続される。Ｎ型ＴＦＴ２６は、ノードＮ６とＮ８の間に接続され、そのゲートはノードＮ５に接続される。入力信号ＶＩ，／ＶＩのそれぞれが「Ｈ」レベルおよび「Ｌ」レベルになって出力信号ＶＯ，／ＶＯがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになると、Ｎ型ＴＦＴ２５が非導通になるとともにＮ型ＴＦＴ２６が導通し、出力ノードＮ５，Ｎ６がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに保持される。入力信号ＶＩ，／ＶＩがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになって出力信号ＶＯ，／ＶＯがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになると、Ｎ型ＴＦＴ２５が導通するとともにＮ型ＴＦＴ２６が非導通になり、出力ノードＮ５，Ｎ６がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルに保持される。
【００３６】
入力信号ＶＩ，／ＶＩの変化サイクルが非常に長い場合、ノードＮ１１，Ｎ１３の電位Ｖ１１，Ｖ１３は両方ともＮ型ＴＦＴのしきい値電位ＶＴＮになり、出力ノードＮ５とＮ６の電位関係が逆転する可能性がある。Ｎ型ＴＦＴ２５，２６は、このような出力ノードＮ５とＮ６の電位関係の逆転を防止するためのものであり、ノードＮ１１，Ｎ１３の電位Ｖ１１，Ｖ１３に関係なく、出力ノードＮ５，Ｎ６の電位を固定する。
【００３７】
図７のレベルシフタ２７は、図６のレベルシフタ２４のＮ型ＴＦＴ２５，２６のソースを接地電位ＧＮＤのノードに接続したものである。この変更例では、Ｎ型ＴＦＴ２５，２６の電流を入力ノードＮ７，Ｎ８に流さずに接地電位ＧＮＤのノードに流すので、入力信号ＶＩ，／ＶＩの駆動力が小さくてすむ。
【００３８】
図８のレベルシフタ３０は、図２のレベルシフタ３のＮ型ＴＦＴ７，８のソースをともに接地電位ＧＮＤのノードに接続したものである。この変更例では、Ｎ型ＴＦＴ７，８の電流を入力ノードＮ７，Ｎ８に流さずに接地電位ＧＮＤのノードに流すので、入力信号ＶＩ，／ＶＩの駆動力が小さくてすむ。
【００３９】
図９のレベルシフタ３１は、図７のレベルシフタ２７のＮ型ＴＦＴ７，８，２５，２６のソースをともに接地電位ＧＮＤのノードに接続したものである。この変更例では、Ｎ型ＴＦＴ７，８，２５，２６の電流を入力ノードＮ７，Ｎ８に流さずに接地電位ＧＮＤのノードに流すので、入力信号ＶＩ，／ＶＩの駆動力が一層小さくてすむ。
【００４０】
図１０のレベルシフタ３２は、図２のレベルシフタ３のＰ型ＴＦＴ５，６のゲートをともにノードＮ５に接続したものである。Ｐ型ＴＦＴ５，６は、カレントミラー回路を構成する。Ｐ型ＴＦＴ５と６には、同じ値の電流が流れる。入力信号ＶＩ，／ＶＩがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになってＮ型ＴＦＴ７，８がそれぞれ導通状態および非導通状態になった場合は、ＴＦＴ５，７に流れる電流と同じ値の電流がＰ型ＴＦＴ６にも流れ差動増幅が行われる。出力ノードＮ５，Ｎ６はそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになる。この変更例でも、図２のレベルシフタ３と同じ振幅変換効果が得られる。
【００４１】
図１１のレベルシフタ３３は、図６のレベルシフタ２４のＰ型ＴＦＴ５，６のゲートをともにノードＮ５に接続したものである。この変更例では、図６のレベルシフタ２４と同じ効果が得られる。
【００４２】
図１２のレベルシフタ３４は、図１０のレベルシフタ３２のＮ型ＴＦＴ７，８のソースをともに接地したものである。この変更例では、Ｎ型ＴＦＴ７，８に流れる電流を入力ノードＮ７，Ｎ８に流さずに接地電位ＧＮＤのノードに流すので、入力信号ＶＩ，／ＶＩの駆動力が小さくてすむ。
【００４３】
図１３のレベルシフタ３５は、図１１のレベルシフタ３３のＮ型ＴＦＴ７，８，２５，２６のソースをともに接地したものである。この変更例では、Ｎ型ＴＦＴ７，８，２５，２６に流れる電流を入力ノードＮ７，Ｎ８に流さずに接地電位ＧＮＤのノードに流すので、入力信号ＶＩ，／ＶＩの駆動力が小さくてすむ。
【００４４】
図１４の変更例では、抵抗素子１７およびＮ型ＴＦＴ９，１０を含む定電位発生回路３６が、複数のレベルシフタ３８，３９，…に対して共通に設けられる。定電位発生回路３６の出力ノードＮ９と接地電位ＧＮＤのノードとの間には、電位安定化用のキャパシタ３７が接続される。抵抗素子１７の抵抗値を大きくするためには抵抗素子１７の面積を大きくする必要があるが、この変更例では、定電位発生回路３６を複数のレベルシフタ３８，３９，…に対して共通に設けるので、回路全体としての占有面積は小さくてすむ。
【００４５】
図１５のレベルシフタ４０は、図２のレベルシフタ３にＰ型ＴＦＴ４１，４２を追加したものである。Ｐ型ＴＦＴ４１は、Ｐ型ＴＦＴ５のドレインと出力ノードＮ５との間に接続され、そのゲートはノードＮ１１に接続される。Ｐ型ＴＦＴ４２は、Ｐ型ＴＦＴ６のドレインと出力ノードＮ６との間に接続され、そのゲートはノードＮ１３に接続される。入力信号／ＶＩが０Ｖから３Ｖに立上げられると、ノードＮ１１の電位Ｖ１１がＶＴＮ＋３Ｖになり、Ｐ型ＴＦＴ４１が非導通になるとともにＮ型ＴＦＴ７が導通し、出力ノードＮ５の電位は０Ｖになる。このときＰ型ＴＦＴ４１が非導通になるので、電源電位ＶＣＣのノードＮ１から出力ノードＮ５に電流は流れず、出力ノードＮ５の電位が０Ｖに下がりやすくなる。入力信号／ＶＩが３Ｖから０Ｖに立下げられると、ノードＮ１１の電位Ｖ１１がＶＴＮになり、Ｎ型ＴＦＴ７が非導通になるとともにＰ型ＴＦＴ４１が導通し、出力ノードＮ５の電位は７．５Ｖになる。
【００４６】
また、入力信号ＶＩが０Ｖから３Ｖに立上げられると、ノードＮ１３の電位Ｖ１３がＶＴＮ＋３Ｖになり、Ｐ型ＴＦＴ４２が非導通になるとともにＮ型ＴＦＴ８が導通し、出力ノードＮ６の電位は０Ｖになる。このときＰ型ＴＦＴ４２が非導通になるので、電源電位ＶＣＣのノードＮ１から出力ノードＮ６に電流は流れず、出力ノードＮ６の電位が０Ｖに下がりやすくなる。入力信号ＶＩが３Ｖから０Ｖに立下げられると、ノードＮ１３の電位Ｖ１３がＶＴＮになり、Ｎ型ＴＦＴ８が非導通になるとともにＰ型ＴＦＴ４２が導通し、出力ノードＮ６の電位は７．５Ｖになる。この変更例では、出力ノードＮ５，Ｎ６の電位が０Ｖに低下しやすくなるので、その分だけ入力信号ＶＩ，／ＶＩの振幅を小さくすることができ、入力信号ＶＩ，／ＶＩの振幅のマージンが大きくなる。
【００４７】
図１６〜図２６のレベルシフタ４５〜５５は、それぞれ図３〜図１３のレベルシフタ２０〜２２，２４，２７，３０〜３５にＰ型ＴＦＴ４１，４２を追加したものである。これらの変更例でも図１５のレベルシフタ４０と同じ効果が得られる。
【００４８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００４９】
【発明の効果】
以上のように、この発明に係る振幅変換回路では、その振幅が第１の電圧である第１の信号を、その振幅が第１の電圧よりも高い第２の電圧である第２の信号に変換するために、第１の導電形式の第１および第２のトランジスタと、第２の導電形式の第３および第４のトランジスタと、駆動回路とが設けられる。第１および第２のトランジスタの第１の電極はともに第２の電圧を受け、それらの第２の電極は第２の信号およびその相補信号を出力するための第１および第２の出力ノードにそれぞれ接続され、それらの入力電極はそれぞれ第２および第１の出力ノードに接続される。第３および第４のトランジスタの第１の電極は、それぞれ第１および第２の出力ノードに接続される。駆動回路は、第１の信号およびその相補信号によって駆動され、第１の信号の相補信号の前縁に応答して第１の電圧よりも高い第３の電圧を第３のトランジスタの入力電極および第２の電極間に与えて第３のトランジスタを導通させ、第１の信号の相補信号の後縁に対応する第１の信号の前縁に応答して第３の電圧を第４のトランジスタの入力電極および第２の電極間に与えて第４のトランジスタを導通させる。この駆動回路は、その一方電極が第３のトランジスタの入力電極に接続され、その他方電極が第１の信号の相補信号を受ける第１のキャパシタと、その一方電極が第４のトランジスタの入力電極に接続され、その他方電極が第１の信号を受ける第２のキャパシタと、第１および第２のキャパシタの各々の端子間電圧が第３および第４のトランジスタのしきい値電圧になるように第１および第２のキャパシタの各々を充放電するための充放電回路を含む。したがって、第１の信号の相補信号の前縁または第１の信号の前縁に応答して第１の電圧よりも高い第３の電圧を第３または第４のトランジスタの入力電極および第２の電極間に与えて第３または第４のトランジスタを導通させるので、第１の信号の振幅が第３および第４のトランジスタのしきい値電圧よりも低い場合でも正常に動作する。
【００５０】
また、この発明に係る他の振幅変換回路では、その振幅が第１の電圧である第１の信号を、その振幅が第１の電圧よりも高い第２の電圧である第２の信号に変換するために、第１の導電形式の第１および第２のトランジスタと、第２の導電形式の第３および第４のトランジスタと、駆動回路とが設けられる。第１および第２のトランジスタの第１の電極はともに第２の電圧を受け、それらの第２の電極は第２の信号およびその相補信号を出力するための第１および第２の出力ノードにそれぞれ接続され、それらの入力電極はともに第２の出力ノードに接続される。第３および第４のトランジスタの第１の電極は、それぞれ第１および第２の出力ノードに接続される。駆動回路は、第１の信号およびその相補信号によって駆動され、第１の信号の相補信号の前縁に応答して第１の電圧よりも高い第３の電圧を第３のトランジスタの入力電極および第２の電極間に与えて第３のトランジスタを導通させ、第１の信号の相補信号の後縁に対応する第１の信号の前縁に応答して第３の電圧を第４のトランジスタの入力電極および第２の電極間に与えて第４のトランジスタを導通させる。この駆動回路は、その一方電極が第３のトランジスタの入力電極に接続され、その他方電極が第１の信号の相補信号を受ける第１のキャパシタと、その一方電極が第４のトランジスタの入力電極に接続され、その他方電極が第１の信号を受ける第２のキャパシタと、第１および第２のキャパシタの各々の端子間電圧が第３および第４のトランジスタのしきい値電圧になるように第１および第２のキャパシタの各々を充放電するための充放電回路を含む。したがって、第１の信号の相補信号の前縁または第１の信号の前縁に応答して第１の電圧よりも高い第３の電圧を第３または第４のトランジスタの入力電極および第２の電極間に与えて第３または第４のトランジスタを導通させるので、第１の信号の振幅が第３および第４のトランジスタのしきい値電圧よりも低い場合でも正常に動作する。
【図面の簡単な説明】
【図１】 この発明の一実施の形態による携帯電話機の画像表示に関連する部分の構成を示すブロック図である。
【図２】 図１に示したレベルシフタの構成を示す回路図である。
【図３】 この実施の形態の変更例を示す回路図である。
【図４】 この実施の形態の他の変更例を示す回路図である。
【図５】 この実施の形態のさらに他の変更例を示す回路図である。
【図６】 この実施の形態のさらに他の変更例を示す回路図である。
【図７】 この実施の形態のさらに他の変更例を示す回路図である。
【図８】 この実施の形態のさらに他の変更例を示す回路図である。
【図９】 この実施の形態のさらに他の変更例を示す回路図である。
【図１０】 この実施の形態のさらに他の変更例を示す回路図である。
【図１１】 この実施の形態のさらに他の変更例を示す回路図である。
【図１２】 この実施の形態のさらに他の変更例を示す回路図である。
【図１３】 この実施の形態のさらに他の変更例を示す回路図である。
【図１４】 この実施の形態のさらに他の変更例を示す回路図である。
【図１５】 この実施の形態のさらに他の変更例を示す回路図である。
【図１６】 この実施の形態のさらに他の変更例を示す回路図である。
【図１７】 この実施の形態のさらに他の変更例を示す回路図である。
【図１８】 この実施の形態のさらに他の変更例を示す回路図である。
【図１９】 この実施の形態のさらに他の変更例を示す回路図である。
【図２０】 この実施の形態のさらに他の変更例を示す回路図である。
【図２１】 この実施の形態のさらに他の変更例を示す回路図である。
【図２２】 この実施の形態のさらに他の変更例を示す回路図である。
【図２３】 この実施の形態のさらに他の変更例を示す回路図である。
【図２４】 この実施の形態のさらに他の変更例を示す回路図である。
【図２５】 この実施の形態のさらに他の変更例を示す回路図である。
【図２６】 この実施の形態のさらに他の変更例を示す回路図である。
【図２７】 従来の携帯電話機の画像表示に関連する部分の構成を示すブロック図である。
【図２８】 図２７に示したレベルシフタの構成を示す回路図である。
【符号の説明】
１，７１ 制御用ＬＳＩ、２，７３ 液晶表示装置、３，２０〜２２，２４，２７，３０〜３５，３８〜４０，４５〜５５，７２ レベルシフタ、４ 液晶表示部、５，６，２３，４１，４２ Ｐ型ＴＦＴ、７〜１４，２５，２６ Ｎ型ＴＦＴ、１５，１６，３７ キャパシタ、１７ 抵抗素子、３６ 定電位発生回路、７４，７５ ＰチャネルＭＯＳトランジスタ、７６，７７ ＮチャネルＭＯＳトランジスタ。
Claims (21)
- その振幅が第１の電圧である第１の信号を、その振幅が前記第１の電圧よりも高い第２の電圧である第２の信号に変換する振幅変換回路であって、
それらの第１の電極がともに前記第２の電圧を受け、それらの第２の電極が前記第２の信号およびその相補信号を出力するための第１および第２の出力ノードにそれぞれ接続され、それらの入力電極がそれぞれ前記第２および第１の出力ノードに接続された第１の導電形式の第１および第２のトランジスタ、
それらの第１の電極がそれぞれ前記第１および第２の出力ノードに接続された第２の導電形式の第３および第４のトランジスタ、および
前記第１の信号およびその相補信号によって駆動され、前記第１の信号の相補信号の前縁に応答して前記第１の電圧よりも高い第３の電圧を前記第３のトランジスタの入力電極および第２の電極間に与えて前記第３のトランジスタを導通させ、前記第１の信号の相補信号の後縁に対応する前記第１の信号の前縁に応答して前記第３の電圧を前記第４のトランジスタの入力電極および第２の電極間に与えて前記第４のトランジスタを導通させる駆動回路を備え、
前記駆動回路は、
その一方電極が前記第３のトランジスタの入力電極に接続され、その他方電極が前記第１の信号の相補信号を受ける第１のキャパシタ、
その一方電極が前記第４のトランジスタの入力電極に接続され、その他方電極が前記第１の信号を受ける第２のキャパシタ、および
前記第１および第２のキャパシタの各々の端子間電圧が前記第３および第４のトランジスタのしきい値電圧になるように前記第１および第２のキャパシタの各々を充放電するための充放電回路を含む、振幅変換回路。 - その振幅が第１の電圧である第１の信号を、その振幅が前記第１の電圧よりも高い第２の電圧である第２の信号に変換する振幅変換回路であって、
それらの第１の電極がともに前記第２の電圧を受け、それらの第２の電極が前記第２の信号およびその相補信号を出力するための第１および第２の出力ノードにそれぞれ接続され、それらの入力電極がともに前記第２の出力ノードに接続された第１の導電形式の第１および第２のトランジスタ、
それらの第１の電極がそれぞれ前記第１および第２の出力ノードに接続された第２の導電形式の第３および第４のトランジスタ、および
前記第１の信号およびその相補信号によって駆動され、前記第１の信号の相補信号の前縁に応答して前記第１の電圧よりも高い第３の電圧を前記第３のトランジスタの入力電極および第２の電極間に与えて前記第３のトランジスタを導通させ、前記第１の信号の相補信号の後縁に対応する前記第１の信号の前縁に応答して前記第３の電圧を前記第４のトランジスタの入力電極および第２の電極間に与えて前記第４のトランジスタを導通させる駆動回路を備え、
前記駆動回路は、
その一方電極が前記第３のトランジスタの入力電極に接続され、その他方電極が前記第１の信号の相補信号を受ける第１のキャパシタ、
その一方電極が前記第４のトランジスタの入力電極に接続され、その他方電極が前記第１の信号を受ける第２のキャパシタ、および
前記第１および第２のキャパシタの各々の端子間電圧が前記第３および第４のトランジスタのしきい値電圧になるように前記第１および第２のキャパシタの各々を充放電するための充放電回路を含む、振幅変換回路。 - 前記充放電回路は、
前記第３および第４のトランジスタのしきい値電圧の略２倍の電圧を発生する電圧発生回路、
それぞれ前記第３および第４のトランジスタに対応して設けられ、各々が、前記電圧発生回路の出力電圧よりも前記第３および第４のトランジスタのしきい値電圧だけ低い電圧を生成して対応のトランジスタの入力電極に与える第１および第２のレベルシフト回路、および
それぞれ前記第１および第２のキャパシタに並列接続された第１および第２のダイオード素子を含む、請求項１または請求項２に記載の振幅変換回路。 - 前記第１および第２のダイオード素子は、それぞれ前記第１および第２のキャパシタに並列接続され、それらの入力電極がそれぞれ前記第３および第４のトランジスタの入力電極に接続された第２の導電形式の第５および第６のトランジスタを含む、請求項３に記載の振幅変換回路。
- 前記充放電回路は、
前記第３および第４のトランジスタのしきい値電圧の略２倍の電圧を発生する電圧発生回路、
それぞれ前記第３および第４のトランジスタに対応して設けられ、各々が、前記電圧発生回路の出力電圧よりも前記第３および第４のトランジスタのしきい値電圧だけ低い電圧を生成して対応のトランジスタの入力電極に与える第１および第２のレベルシフト回路、および
それぞれ前記第３および第４のトランジスタの入力電極と基準電圧のノードとの間に接続された第１および第２のダイオード素子を含む、請求項１または請求項２に記載の振幅変換回路。 - 前記第１および第２のダイオード素子は、それぞれ前記第３および第４のトランジスタの入力電極と前記基準電圧のノードとの間に接続され、それらの入力電極がそれぞれ前記第３および第４のトランジスタの入力電極に接続された第２の導電形式の第５および第６のトランジスタを含む、請求項５に記載の振幅変換回路。
- 前記電圧発生回路は、
第４の電圧のノードと前記第３および第４のトランジスタのしきい値電圧の略２倍の電圧を出力するための第３の出力ノードとの間に接続された抵抗素子、および
前記第３の出力ノードと基準電圧のノードとの間に直列接続された第３および第４のダイオード素子を含む、請求項３から請求項６のいずれかに記載の振幅変換回路。 - 前記抵抗素子は、前記第４の電圧のノードと前記第３の出力ノードとの間に接続され、その入力電極が予め定められた定電圧を受ける第７のトランジスタを含む、請求項７に記載の振幅変換回路。
- 前記第３のダイオード素子は、その入力電極および第１の電極が前記第３の出力ノードに接続された第２の導電形式の第８のトランジスタを含み、
前記第４のダイオード素子は、その入力電極および第１の電極が前記第８のトランジスタの第２の電極に接続され、その第２の電極が前記基準電圧のノードに接続された第２の導電形式の第９のトランジスタを含む、請求項７または請求項８に記載の振幅変換回路。 - 前記第４の電圧は前記第２の電圧と同じである、請求項７から請求項９のいずれかに記載の振幅変換回路。
- 前記第１のレベルシフト回路は、第５の電圧のノードと前記第３のトランジスタの入力電極との間に接続され、その入力電極が前記電圧発生回路の出力電圧を受ける第２の導電形式の第１０のトランジスタを含み、
前記第２のレベルシフト回路は、前記第５の電圧のノードと前記第４のトランジスタの入力電極との間に接続され、その入力電極が前記電圧発生回路の出力電圧を受ける第２の導電形式の第１１のトランジスタを含む、請求項３から請求項１０のいずれかに記載の振幅変換回路。 - 前記第５の電圧は前記第２の電圧と同じである、請求項１１に記載の振幅変換回路。
- 前記第３および第４のトランジスタの第２の電極は、それぞれ前記第１の信号およびその相補信号を受ける、請求項１から請求項１２のいずれかに記載の振幅変換回路。
- 前記第３および第４のトランジスタの第２の電極は、ともに基準電圧を受ける、請求項１から請求項１２のいずれかに記載の振幅変換回路。
- さらに、それぞれ前記第３および第４のトランジスタに並列接続され、それらの入力電極がそれぞれ前記第２および第１の出力ノードに接続された第２の導電形式の第１２および第１３のトランジスタを備える、請求項１から請求項１４のいずれかに記載の振幅変換回路。
- さらに、それぞれ前記第１および第２の出力ノードと基準電圧のノードとの間に接続され、それらの入力電極がそれぞれ前記第２および第１の出力ノードに接続された第２の導電形式の第１２および第１３のトランジスタを備える、請求項１から請求項１４のいずれかに記載の振幅変換回路。
- さらに、前記第２の電圧のノードと前記第１の出力ノードとの間に前記第１のトランジスタと直列接続され、前記第１の信号の相補信号の前縁に応答して非導通になる第１のスイッチング素子、および
前記第２の電圧のノードと前記第２の出力ノードとの間に前記第２のトランジスタと直列接続され、前記第１の信号の相補信号の後縁に対応する前記第１の信号の前縁に応答して非導通になる第２のスイッチング素子を備える、請求項１から請求項１６のいずれかに記載の振幅変換回路。 - 前記第１のスイッチング素子は、前記第１のトランジスタの第２の電極と前記第１の出力ノードとの間に接続され、その入力電極が前記第３のトランジスタの入力電極に接続された第１の導電形式の第１４のトランジスタを含み、
前記第２のスイッチング素子は、前記第２のトランジスタの第２の電極と前記第２の出力ノードとの間に接続され、その入力電極が前記第４のトランジスタの入力電極に接続された第１の導電形式の第１５のトランジスタを含む、請求項１７に記載の振幅変換回路。 - 前記前縁は立上がりエッジであり、
前記後縁は立下りエッジである、請求項１から請求項１８のいずれかに記載の振幅変換回路。 - 前記第１〜第４のトランジスタの各々は、薄膜トランジスタである、請求項１から請求項１９のいずれかに記載の振幅変換回路。
- 請求項３から請求項１２の振幅変換回路を複数備えた半導体装置であって、
前記電圧発生回路は、複数の振幅変換回路に共通に設けられている、半導体装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002345939A JP4087229B2 (ja) | 2002-03-11 | 2002-11-28 | 振幅変換回路およびそれを用いた半導体装置 |
| TW092104380A TWI223498B (en) | 2002-03-11 | 2003-03-03 | Amplitude conversion circuit |
| US10/376,241 US6980194B2 (en) | 2002-03-11 | 2003-03-03 | Amplitude conversion circuit for converting signal amplitude |
| KR10-2003-0014679A KR100516093B1 (ko) | 2002-03-11 | 2003-03-10 | 신호의 진폭을 변환하기 위한 진폭 변환 회로 |
| CN2006100792612A CN1841935B (zh) | 2002-03-11 | 2003-03-11 | 用于变换信号振幅的振幅变换电路 |
| CN2006100776588A CN1848686B (zh) | 2002-03-11 | 2003-03-11 | 用于变换信号振幅的振幅变换电路 |
| CNB031216374A CN1260890C (zh) | 2002-03-11 | 2003-03-11 | 用于变换信号振幅的振幅变换电路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002065311 | 2002-03-11 | ||
| JP2002-65311 | 2002-03-11 | ||
| JP2002345939A JP4087229B2 (ja) | 2002-03-11 | 2002-11-28 | 振幅変換回路およびそれを用いた半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003338749A JP2003338749A (ja) | 2003-11-28 |
| JP2003338749A5 JP2003338749A5 (ja) | 2005-12-08 |
| JP4087229B2 true JP4087229B2 (ja) | 2008-05-21 |
Family
ID=28043685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002345939A Expired - Fee Related JP4087229B2 (ja) | 2002-03-11 | 2002-11-28 | 振幅変換回路およびそれを用いた半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP4087229B2 (ja) |
| KR (1) | KR100516093B1 (ja) |
| CN (1) | CN1260890C (ja) |
| TW (1) | TWI223498B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030169224A1 (en) * | 2002-03-11 | 2003-09-11 | Mitsubishi Denki Kabushiki Kaisha | Amplitude conversion circuit for converting signal amplitude and semiconductor device using the amplitude conversion circuit |
| WO2005010629A1 (ja) * | 2003-07-28 | 2005-02-03 | Koninklijke Philips Electronics N.V. | 電圧変換装置 |
| KR101147358B1 (ko) | 2005-12-19 | 2012-05-22 | 매그나칩 반도체 유한회사 | 레벨 시프팅 인버터 회로 |
| KR100719678B1 (ko) * | 2006-01-20 | 2007-05-17 | 삼성에스디아이 주식회사 | 레벨 쉬프터 |
| KR101959185B1 (ko) | 2008-11-28 | 2019-03-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 표시 장치 및 표시 장치를 포함하는 전자 장치 |
| JP5404235B2 (ja) * | 2009-08-03 | 2014-01-29 | 三菱電機株式会社 | 振幅変換回路 |
| TWI459341B (zh) * | 2012-03-19 | 2014-11-01 | Raydium Semiconductor Corp | 電位平移電路 |
| US10855281B2 (en) * | 2018-10-04 | 2020-12-01 | Raytheon Company | Wide supply range digital level shifter cell |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3144166B2 (ja) * | 1992-11-25 | 2001-03-12 | ソニー株式会社 | 低振幅入力レベル変換回路 |
| KR100218336B1 (ko) * | 1996-11-28 | 1999-09-01 | 구본준 | 레벨 시프터 |
| JP3552500B2 (ja) * | 1997-11-12 | 2004-08-11 | セイコーエプソン株式会社 | 論理振幅レベル変換回路，液晶装置及び電子機器 |
| JP3697873B2 (ja) * | 1997-12-05 | 2005-09-21 | セイコーエプソン株式会社 | レベルシフト回路、これを用いた信号ドライバおよび表示装置ならびに半導体装置 |
| JP2001085989A (ja) * | 1999-09-16 | 2001-03-30 | Matsushita Electric Ind Co Ltd | 信号レベル変換回路および信号レベル変換回路を備えたアクティブマトリクス型液晶表示装置 |
| JP4748884B2 (ja) * | 2000-06-27 | 2011-08-17 | 株式会社半導体エネルギー研究所 | レベルシフタ |
-
2002
- 2002-11-28 JP JP2002345939A patent/JP4087229B2/ja not_active Expired - Fee Related
-
2003
- 2003-03-03 TW TW092104380A patent/TWI223498B/zh not_active IP Right Cessation
- 2003-03-10 KR KR10-2003-0014679A patent/KR100516093B1/ko not_active IP Right Cessation
- 2003-03-11 CN CNB031216374A patent/CN1260890C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003338749A (ja) | 2003-11-28 |
| CN1260890C (zh) | 2006-06-21 |
| TWI223498B (en) | 2004-11-01 |
| KR100516093B1 (ko) | 2005-09-22 |
| KR20030074331A (ko) | 2003-09-19 |
| CN1444337A (zh) | 2003-09-24 |
| TW200306074A (en) | 2003-11-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051021 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051021 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071016 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071204 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080118 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080212 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080220 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110228 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120229 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130228 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130228 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140228 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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|
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