KR20030074331A - 신호의 진폭을 변환하기 위한 진폭 변환 회로 - Google Patents

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KR20030074331A KR10-2003-0014679A KR20030014679A KR20030074331A KR 20030074331 A KR20030074331 A KR 20030074331A KR 20030014679 A KR20030014679 A KR 20030014679A KR 20030074331 A KR20030074331 A KR 20030074331A
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Abstract

입력 트랜지스터의 임계값 전압보다 입력 신호의 진폭 전압이 낮은 경우에도 정상적으로 동작하는 진폭 변환 회로 및 그것을 이용한 반도체 장치를 제공하는 것을 과제로 한다.
레벨 시프터(3)는, 제1 및 제2 출력 노드 N5, N6의 레벨을 래치하기 위한 제1 및 제2 P형 TFT(5, 6)과, 제1 및 제2 출력 노드 N5, N6의 레벨을 설정하기 위한 제1 및 제2 N형 TFT(7, 8)와, 입력 신호 VI의 하강 및 상승 엣지에 응답하여 제1 및 제2 N형 TFT(7, 8)의 임계값 VIN보다 높은 전압을 각각 제1 및 제2 N형 TFT(7, 8)의 게이트-소스간에 제공하기 위한 제3∼제8 N형 TFT(9∼14), 제1 및 제2 캐패시터(15, 16) 및 저항 소자(17)를 포함하는 구동 회로를 구비한다. 따라서, 입력 신호 VI의 진폭 전압 3V이 제1 및 제2 N형 TFT(7, 8)의 임계값 전압 VIN보다 낮은 경우에도 정상적으로 동작한다.

Description

신호의 진폭을 변환하기 위한 진폭 변환 회로{AMPLITUDE TRANSFORMATION CIRCUIT FOR TRANSFORMING AMPLITUDE OF SIGNAL}
본 발명은 진폭 변환 회로에 관한 것으로, 특히 신호의 진폭을 변환하기 위한 진폭 변환 회로에 관한 것이다.
도 27는 종래의 휴대 전화기의 화상 표시에 관련하는 부분의 구성을 도시한 블록도이다.
도 27에서, 이 휴대 전화기는 MOST(MOS 트랜지스터)형 집적 회로인 제어용 LSI(71)과, MOST형 집적 회로인 레벨 시프터(72)와, TFT(박막 트랜지스터)형 집적 회로인 액정 표시 장치(73)를 포함한다.
제어용 LSI(71)은, 액정 표시 장치(73)용의 제어 신호를 생성한다. 이 제어 신호의「H」 레벨은 3V이고, 그「L」 레벨은 0V이다. 제어 신호는 실제로는 다수 생성되지만, 여기서는 설명의 간단화를 위해 제어 신호는 1개로 한다. 레벨 시프터(72)는, 제어용 LSI(71)으로부터의 제어 신호의 논리 레벨을 변환하여 내부 제어 신호를 생성한다. 이 내부 제어 신호의「H」레벨은 7.5V이고, 그「L」 레벨은 0V 이다. 액정 표시 장치(73)는, 레벨 시프터(72)로부터의 내부 제어 신호에 따라서화상을 표시한다.
도 28은, 레벨 시프터(72)의 구성을 나타내는 회로도이다. 도 28에 있어서, 이 레벨 시프터(72)는, P 채널 MOS 트랜지스터(74, 75) 및 N채널 MOS 트랜지스터(76, 77)를 포함한다. P 채널 MOS 트랜지스터(74, 75)는, 각각 전원 전위 VCC(7.5V)의 노드 N71과 출력 노드 N74, N75과의 사이에 접속되고, 그들의 게이트는 각각 출력 노드 N75, N74에 접속된다. N 채널 MOS 트랜지스터(76, 77)는, 각각 출력 노드 N74, 75과 접지 전위 GND의 노드와의 사이에 접속되고, 그들의 게이트는 각각 입력 신호 VI, /VI를 받는다.
지금, 입력 신호 VI, /VI가 각각「L」 레벨(0V) 및「H」 레벨(3V)로 되고, 출력 신호 VO, /VO가 각각「H」 레벨(7.5V) 및「L」 레벨(0V)로 되어 있는 것으로 한다. 이 때, MOS 트랜지스터(74, 77)가 도통하고, MOS 트랜지스터(75, 76)가 비도통 상태로 되어 있다.
이 상태에서, 입력 신호 VI가「L」 레벨(0V)로부터「H」 레벨(3V)로 상승됨과 함께, 입력 신호 /VI가「H」 레벨(3V)로부터「L」 레벨(0V)로 강하되면, 우선 N채널 MOS 트랜지스터(76)가 도통하여 출력 노드 N74의 전위가 저하한다. 출력 노드 N74의 전위가, 전원 전위 VCC에서 P 채널 MOS 트랜지스터(75)의 임계값 전압의 절대값을 감산한 전위보다도 낮게 되면, P 채널 MOS 트랜지스터(75)가 도통하기 시작하여, 출력 노드 N75의 전위가 상승하기 시작한다. 출력 노드 N75의 전위가 상승하기 시작하면, P 채널 MOS 트랜지스터(74)의 소스-게이트 사이의 전압이 작아져 P 채널 MOS 트랜지스터(74)의 도통 저항값이 높게 되어, 출력 노드 N74의 전위가더욱 저하한다. 따라서, 회로는 정귀환적으로 동작하고, 출력 노드 VO, /VO는 각각「L」 레벨(0V) 및「H」 레벨(7.5V)로 되어 레벨 변환 동작이 완료한다.
또한, P 채널 MOS 트랜지스터(74, 75)의 게이트의 양방을 1개의 출력 노드 N74 또는 N75에 접속한 레벨 시프터도 있다. 이와 같은 레벨 시프터는, 예컨대, 특개평 11-145821호 공보에 개시되어 있다.
이와 같이, 종래의 레벨 시프터(72)에서는, 입력 신호 VI가「L」 레벨(0V)로부터「H」 레벨(3V)에 상승함에 따라 N채널 MOS 트랜지스터(76)가 도통하는 것이 동작의 전제로 된다. N채널 MOS 트랜지스터(76)가 도통하기 위해서는, N채널 MOS 트랜지스터(76)의 임계값 전위가 입력 신호 VI의「H」 레벨(3V) 이하일 필요가 있다.
일반적인 반도체 LSI에서는 트랜지스터의 임계값 전압을 3V 이하로 하는 것은 용이하지만, 액정 표시 장치에 포함되어 있는 저온 폴리실리콘 TFT는 임계값 전압의 변동이 커, TFT의 임계값 전압을 3V 이하로 하는 것은 곤란하다. 이 때문에, 도 27에 도시한 바와 같이, 고내압의 MOS 트랜지스터로 구성된 레벨 시프터(72)를 제어용 LSI(71)와 액정 표시 장치(73)와의 사이에 설치하여 신호의 논리 레벨의 변환을 행하고 있다.
그러나, 이러한 레벨 시프터(72)를 설치하면, 레벨 시프터(72)의 비용이 시스템 비용에 가산되게 되어, 시스템 비용의 상승을 초래한다.
도 1은 본 발명의 일 실시예에 따른 휴대 전화기의 화상 표시에 관련하는 부분의 구성을 나타내는 블록도.
도 2는 도 1에 도시한 레벨 시프터의 구성을 나타내는 회로도.
도 3∼도 26 각각은 이 실시예의 변경예를 나타내는 회로도.
도 27은 종래의 휴대 전화기의 화상 표시에 관련하는 부분의 구성을 나타내는 블록도.
도 28은 도 27에 도시한 레벨 시프터의 구성을 나타내는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1, 71: 제어용 LSI
2, 73: 액정 표시 장치
3, 20∼22, 24, 27, 30∼35, 38, 39, 72: 레벨 시프터
4: 액정 표시부
5, 6, 23: P형 TFT
7∼14, 25, 26: N형 TFT
15, 16, 37: 캐패시터
17: 저항 소자
36: 정전위 발생 회로
74, 75: P 채널 MOS 트랜지스터
76, 77: N채널 MOS 트랜지스터
그 때문에, 본 발명의 주된 목적은, 입력 트랜지스터의 임계값 전압보다 입력 신호의 진폭 전압이 낮은 경우에도 정상적으로 동작하는 진폭 변환 회로 및 그것을 이용한 반도체 장치를 제공하는 것이다.
본 발명에 따른 진폭 변환 회로에서는, 그 진폭이 제1 전압인 제1 신호를, 그 진폭이 제1 전압보다 높은 제2 전압인 제2 신호로 변환하기 위해서, 제1 도전 형식의 제1 및 제2 트랜지스터와, 제2 도전 형식의 제3 및 제4 트랜지스터와, 구동 회로가 설치된다. 제1 및 제2 트랜지스터의 제1 전극은 모두 제2 전압을 받고, 그들의 제2 전극은 제2 신호 및 그 상보 신호를 출력하기 위한 제1 및 제2 출력 노드에 각각 접속되고, 그들의 입력 전극은 각각 제2 및 제1 출력 노드에 접속된다. 제3 및 제4 트랜지스터의 제1 전극은, 각각 제1 및 제2 출력 노드에 접속된다. 구동 회로는, 제1 신호 및 그 상보 신호에 의해서 구동되고, 제1 신호의 상보 신호의 전연에 응답하여 제1 전압보다 높은 제3 전압을 제3 트랜지스터의 입력 전극 및 제2 전극 사이에 제공하여 제3 트랜지스터를 도통시키고, 제1 신호의 상보 신호의 후연에 대응하는 제1 신호의 전연에 응답하여 제3 전압을 제4 트랜지스터의 입력 전극 및 제2 전극간에 제공하여 제4 트랜지스터를 도통시킨다. 따라서, 제1 신호의 상보 신호의 전연 또는 제1 신호의 전연에 응답하여 제1 전압보다 높은 제3 전압을 제3 또는 제4 트랜지스터의 입력 전극 및 제2 전극 사이에 제공하여 제3 또는 제4 트랜지스터를 도통시키므로, 제1 신호의 진폭이 제3 및 제4 트랜지스터의 임계값 전압보다도 낮은 경우에도 정상적으로 동작한다.
또한, 본 발명에 따른 다른 진폭 변환 회로에서는, 그 진폭이 제1 전압인제1 신호를, 그 진폭이 제1 전압보다도 높은 제2 전압인 제2 신호로 변환하기 위해서, 제1 도전 형식의 제1 및 제2 트랜지스터와, 제2 도전 형식의 제3 및 제4 트랜지스터와, 구동 회로가 설치된다. 제1 및 제2 트랜지스터의 제1 전극은 모두 제2 전압을 받고, 그들의 제2 전극은 제2 신호 및 그 상보 신호를 출력하기 위한 제1 및 제2 출력 노드에 각각 접속되고, 그들의 입력 전극은 모두 제2 출력 노드에 접속된다. 제3 및 제4 트랜지스터의 제1 전극은, 각각 제1 및 제2 출력 노드에 접속된다. 구동 회로는, 제1 신호 및 그 상보 신호에 의해서 구동되고, 제1 신호의 상보 신호의 전연에 응답하여 제1 전압보다 높은 제3 전압을 제3 트랜지스터의 입력 전극 및 제2 전극 사이에 제공하여 제3 트랜지스터를 도통시키고, 제1 신호의 상보 신호의 후연에 대응하는 제1 신호의 전연에 응답하여 제3 전압을 제4 트랜지스터의 입력 전극 및 제2 전극 사이에 제공하여 제4 트랜지스터를 도통시킨다. 따라서, 제1 신호의 상보 신호의 전연 또는 제1 신호의 전연에 응답하여 제1 전압보다 높은 제3 전압을 제3 또는 제4 트랜지스터의 입력 전극 및 제2 전극 사이에 제공하여 제3 또는 제4 트랜지스터를 도통시키므로, 제1 신호의 진폭이 제3 및 제4 트랜지스터의 임계값 전압보다 낮은 경우에도 정상적으로 동작한다.
[발명의 실시예]
도 1은, 본 발명의 일 실시예에 따른 휴대 전화기의 화상 표시에 관련하는 부분의 구성을 나타내는 블록도이다.
도 1에 있어서, 이 휴대 전화기는, MOST형 집적 회로인 제어용 LSI(1)과, TFT형 집적 회로인 액정 표시 장치(2)를 포함하며, 액정 표시 장치(2)는 레벨 시프터(3) 및 액정 표시부(4)를 포함한다.
제어용 LSI(1)은, 액정 표시 장치(2)용의 제어 신호를 출력한다. 이 제어 신호의「H」레벨은 3V이고, 그「L」레벨은 0V이다. 제어 신호는 실제로는 다수 생성되지만, 여기서는 설명의 간단화를 위해 제어 신호는 1개로 한다. 레벨 시프터(3)는, 제어용 LSI(1)로부터의 제어 신호의 논리 레벨을 변환하여 내부 제어 신호를 생성한다. 이 내부 제어 신호의「H」레벨은 7.5V이고, 그「L」레벨은 0V이다. 액정 표시부(4)는, 레벨 시프터(3)로부터의 내부 제어 신호에 따라서 화상을 표시한다.
도 2는, 레벨 시프터(3)의 구성을 나타내는 회로도이다. 도 2에 있어서, 이 레벨 시프터(3)는, P형 TFT(5, 6), N형 TFT(7∼14), 캐패시터(15, l6), 및 저항 소자(17)를 포함한다. P형 TFT(5, 6)은, 각각 전원 전위 VCC(7.5V)의 노드 N1과 출력 노드 N5, N6과의 사이에 접속되고, 그들의 게이트는 각각 출력 노드 N6, N5에 접속된다. 출력 노드 N5, N6에 나타나는 신호는, 각각, 이 레벨 시프터(3)의 출력 신호 VO, /VO로 된다. N형 TFT(7)은, 노드 N5과 N7과의 사이에 접속되고, 그 게이트는 노드 Nl1에 접속된다. N형 TFT(8)은, 노드 N6과 N8의 사이에 접속되고, 그 게이트는 노드 N13에 접속된다. 노드 N7, N8에는, 각각 입력 신호 VI 및 그 상보 신호/VI가 주어진다.
저항 소자(17) 및 N형 TFT(9, 10)은, 전원 전위 VCC의 노드 N1과 접지 전위 GND의 노드와의 사이에 직렬 접속된다. N형 TFT(9)의 게이트는 그 드레인(노드 N9)에 접속되고, N형 TFT(l0)의 게이트는 그 드레인에 접속된다. N형 TFT(9, 10)의 각각은 다이오드 소자를 구성하고, 저항 소자(17) 및 N형 TFT(9, 10)은 정전위 발생 회로를 구성한다. 저항 소자(17)의 저항값을 충분히 크게 설정하고(예를 들면 100MΩ), N형 TFT(9, 10)의 도통 저항값을 저항 소자(17)의 저항값에 비하여 충분히 작게 설정하면, 노드 N9의 전위 V9는 V9= 2VTN이 된다. 여기서, VTN은, N형 TFT의 임계값 전위이다.
N형 TFT(l1)은, 전원 전위 VCC의 노드 N1과 노드 Nl1과의 사이에 접속되고, 그 게이트는 노드 N9의 전위 V9를 받는다. N형 TFT(12)은, 노드 Nl1와 N12와의 사이에 접속되며, 그 게이트는 노드 Nl1에 접속된다. N형 TFT(12)은, 다이오드 소자를 구성한다. 캐패시터(15)는, 노드 Nl1와 N12와의 사이에 접속된다. 노드 N12에는, 신호 /VI가 주어진다.
N형 TFT(13)은, 전원 전위 VCC의 노드 N1과 노드 N13와의 사이에 접속되고, 그 게이트는 노드 N9의 전위 V9를 받는다. N형 TFT(14)은, 노드 N13과 Nl4와의 사이에 접속되고, 그 게이트는 노드 N13에 접속된다. N형 TFT(14)은, 다이오드 소자를 구성한다. 캐패시터(16)는, 노드 N13과 N14와의 사이에 접속된다. 노드 N14에는, 입력 신호 VI가 주어진다.
이어서, 이 레벨 시프터(3)의 동작에 대하여 설명한다. 지금, 입력 신호 VI, /VI가 각각 3V, 0V로 되어 있는 것으로 하면, N형 TFT(l1)이 소스 폴로워 동작함으로써, 노드 Nl1의 전위 V11는 V11= 2VTN-VTN= VTN이 된다. 또한, 다이오드 접속된 N형 TFT(l2)의 임계값 전위는 VTN이기 때문에, 전원 전위 VCC의 노드 N1으로부터 노드 N12로는 전류는 거의 흐르지 않는다. N형 TFT(7)의 게이트 전위는 V11=VTN이고, 그 소스 전위는 3V이기 때문에, N형 TFT(7)은 비도통으로 되어 있다. 캐패시터(15)는, 임계값 전압 VTN으로 충전되어 있다.
한편, 후술하는 바와 같이, 노드 N13의 전위 V13는 VTN 이상으로 승압되어 있고, 노드 N8은 0V로 되어 있기 때문에, N형 TFT(8)이 도통한다. 이 결과, 출력 노드 N6은 입력 노드 N8의 전위(0V)로 되어, P형 TFT(5)이 도통하여, 출력 노드 N5은 전원 전위 VCC로 된다. 이에 의해, P형 TFT(6)은 비도통으로 되어, 전원 전위 VCC의 노드 N1와 입력 노드 N8와의 사이에 전류는 흐르지 않는다.
이어서, 입력 신호 VI가 3V로부터 0V로 강하됨과 함께 입력 신호 /VI가 0V로부터 3V로 상승되면, 입력 신호 /VI의 전위 변화가 용량 결합에 의해 캐패시터(15)를 통해 노드 Nl1에 전달되어, 노드 Nl1의 전위 Vl1가 승압된다. 캐패시터(15)의 용량값을 노드 Nl1의 기생 용량(도시 생략)의 용량값보다 충분히 크게 하면, 출력 노드 Nl1의 전위 V11는 V11≒VTN+△VI=VTN+3V로 된다. 단, △VI는, 입력 신호 VI, /VI의 진폭이고, 3V이다. N형 TFT(7)의 소스(노드 N7)의 전위는 0V로 되어 있기 때문에, N형 TFT(7)의 게이트- 소스 간 전압은 VTN+3V로 되어, N형 TFT(7)이 도통한다. 이 결과, 출력 노드 N5의 전위는 0V로 되어, P형 TFT(6)이 도통한다.
한편, 입력 신호 VI의 3V로부터 0V로의 전위 변화가 용량 결합에 의해 캐패시터(16)를 통해 노드 N13에 전달되어, 노드 N13의 전위 V13가 강압된다. 입력 신호 VI, /VI의 변화 사이클이 짧은 경우에는, 강압전의 노드 N13의 전위 V13는 V13= VTN+3V로 되어 있기 때문에, 강압시의 노드 N13의 전위 V13는 V13=VTN+3V-3V=VTN으로 된다. 입력 신호 VI, /VI의 변화 사이클이 긴 경우에는, 노드 N13의 전위 V13는 용량 결합에 의해서 승압된 전위이기 때문에, 시간과 함께 저하해 간다. 이 때문에 노드 N13의 전위 V13는 입력 신호 VI, /VI의 변화 사이클이 짧은 경우의 값 VTN보다 저하분 만큼 낮게 되지만, 이 경우, N형 TFT(13)이 도통하여, 노드 N13의 전위 V13를 VTN로 상승시킨다.
이상과 같이, N형 TFT(8)의 게이트 전위 V13는 VTN로 되고, 그 소스(노드 N8)의 전위는 3V로 되기 때문에, N형 TFT(8)은 비도통 상태로 된다. 이 결과, 출력 노드 N6의 전위는 7.5V가 되어, P형 TFT(5)이 비도통 상태로 된다. 이와 같이 하여, 출력 노드 N5, N6은 각각 0V, 7.5V로 되고, 3V로부터 7.5V로의 논리 레벨의 변환이 행하여진 것으로 된다.
이 실시예에서는, 입력 신호 VI의 하강 엣지에 응답하여, N형 TFT(7)의 임계값 전압 VTN에 입력 신호 /VI의 진폭 전압(3V)을 가산한 전압 VTN+3V를 N형 TFT(7)의 게이트- 소스 사이에 제공하기 때문에, 입력 신호 /VI의 진폭 전압(3V)이 N형 TFT(7)의 임계값 전압 VTN보다 낮은 경우에도 레벨 시프터(3)가 정상적으로 동작한다. 따라서, 도 1에 도시한 바와 같이, 레벨 시프터(3)와 액정 표시부(4)를 1개의 액정 표시 장치(2)(TFT형 집적 회로)로 할 수 있다. 따라서, 레벨 시프터(52)와 액정 표시 장치(53)를 별개로 설치할 필요가 있는 종래에 비하여, 부품 점수가 적어, 시스템 비용이 낮게 된다.
또한, 동작의 도중에 과도적으로 전원 전류가 흐르지만, 저항 소자(17) 및 N형 TFT(9, 10) 이외에는 직류적인 전류는 흐르지 않는다. 저항 소자(17)의 저항값은 큰 값으로 설정되어 있어, 미소 전류밖에 흐르지 않기 때문에, 레벨 시프터(3)의 소비 전력은 매우 작아진다.
또, 이 실시예에서는, TFT(5∼14)를 이용하였지만, TFT대신에 MOS 트랜지스터를 이용하여도 된다. 이 경우에는, 입력 신호 VI, /VI의 진폭이 MOS 트랜지스터의 임계값 전압보다도 작은 경우에도 동작한다.
또한, 이 실시예에서는, 절연 게이트형 전계 효과 트랜지스터인 TFT를 이용하였지만, 다른 형식의 전계 효과 트랜지스터를 이용하여도 되는 것은 물론이다.
이하, 이 실시예의 여러가지의 변경예에 대하여 설명한다. 도 3의 레벨 시프터(20)에서는, N형 TFT(12, 14)의 소스가 접지된다. 이 변경예에서는, N형 TFT(12, 14)의 전류를 입력 노드 N12, N14에 흘리지 않고 접지 전위 GND의 노드에 흘리기 때문에, 입력 신호 VI, /VI의 구동력을 작게 할 수 있다.
도 4의 레벨 시프터(21)에서는, P형 TFT(5, 6)의 소스에 전원 전위 VCC (7.5V)가 주어지고, N형 TFT(l1)의 드레인에는 전원 전위 VCC와 다른 플러스의 전원 전위 VCC'가 주어지며, 저항 소자(17)의 한쪽 전극(노드 N9에 접속되어 있지 않은 쪽의 전극)에는 전원 전위 VCC, VCC'와 다른 전원 전위 VCC〃가 주어진다. 이 변경예에서는, 예를 들면 전원 전위 VCC의 노드에서 생긴 노이즈에 의해서 노드 N9, Nl1, N13의 전위 V9, V11, V13가 변동하는 것을 방지할 수 있다.
도 5의 레벨 시프터(22)에서는, 저항 소자(17)가 P형 TFT(23)으로 구성된다. 즉, P형 TFT(23)은, 전원 전위 VCC의 노드 N1과 노드 N9 사이에 접속되고, 그 게이트는 접지 전위 GND의 노드에 접속된다. TFT로 구성된 저항 소자의 단위 면적당저항값은, 확산층으로 구성된 저항 소자의 단위 면적당 저항값보다도 커진다. 따라서, 이 변경예에서는, 저항 소자의 점유 면적을 작게 할 수 있다. 또, 그 게이트가 전원 전위 VCC를 받는 N형 TFT으로 저항 소자(17)를 구성해도 동일한 효과가 얻어진다.
도 6의 레벨 시프터(24)에서는, N형 TFT(25, 26)이 추가된다. N형 TFT(25)는, 노드 N5과 N7의 사이에 접속되고, 그 게이트는 노드 N6에 접속된다. N형 TFT(26)은, 노드 N6과 N8의 사이에 접속되고, 그 게이트는 노드 N5에 접속된다. 입력 신호 VI, /VI의 각각이「H」 레벨 및「L」 레벨로 되어 출력 신호 VO, /VO가 각각「H」 레벨 및「L」 레벨이 되면, N형 TFT(25)이 비도통 상태로 됨과 함께 N형 TFT(26)이 도통하여, 출력 노드 N5, N6이 각각「H」 레벨 및「L」 레벨로 유지된다. 입력 신호 VI, /VI가 각각「L」 레벨 및「H」 레벨로 되어 출력 신호 VO, /VO가 각각「L」 레벨 및「H」 레벨이 되면, N형 TFT(25)이 도통함과 함께 N형 TFT(26)이 비도통 상태로 되어, 출력 노드 N5, N6이 각각「L」 레벨 및「H」 레벨로 유지된다.
입력 신호 VI, /VI의 변화 사이클이 매우 긴 경우, 노드 Nl1, N13의 전위 V 1l, V13는 양쪽 모두 N형 TFT의 임계값 전위 VTN로 되어, 출력 노드 N5과 N6의 전위 관계가 역전할 가능성이 있다. N형 TFT(25, 26)은, 이러한 출력 노드 N5과 N6의 전위 관계의 역전을 방지하기 위한 것이며, 노드 Nl1, N13의 전위 V11, V13에 관계없이, 출력 노드 N5, N6의 전위를 고정한다.
도 7의 레벨 시프터(27)는, 도 6의 레벨 시프터(24)의 N형 TFT(25, 26)의 소스를 접지 전위 GND의 노드에 접속한 것이다. 이 변경예에서는, N형 TFT(25, 26)의 전류를 입력 노드 N7, N8에 흘리지 않고 접지 전위 GND의 노드에 흘리기 때문에, 입력 신호 VI, /VI의 구동력을 작게 할 수 있다.
도 8의 레벨 시프터(30)는, 도 2의 레벨 시프터(3)의 N형 TFT(7, 8)의 소스를 모두 접지 전위 GND의 노드에 접속한 것이다. 이 변경예에서는, N형 TFT(7, 8)의 전류를 입력 노드 N7, N8에 흘리지 않고 접지 전위 GND의 노드에 흘리기 때문에, 입력 신호 VI, /VI의 구동력을 작게 할 수 있다.
도 9의 레벨 시프터(31)는, 도 7의 레벨 시프터(27)의 N형 TFT(7, 8, 25, 26)의 소스를 모두 접지 전위 GND의 노드에 접속한 것이다. 이 변경예에서는, N형 TFT(7, 8, 25, 26)의 전류를 입력 노드 N7, N8에 흘리지 않고 접지 전위 GND의 노드에 흘리기 때문에, 입력 신호 VI, /VI의 구동력을 한층 작게 할 수 있다.
도 10의 레벨 시프터(32)는, 도 2의 레벨 시프터(3)의 P형 TFT(5, 6)의 게이트를 모두 노드 N5에 접속한 것이다. P형 TFT(5, 6)은, 전류 미러 회로를 구성한다. P형 TFT(5, 6)에는, 동일한 값의 전류가 흐른다. 입력 신호 VI, /VI가 각각「L」 레벨 및「H」 레벨로 되어 N형 TFT(7, 8)이 각각 도통 상태 및 비도통 상태가 된 경우에는, TFT(5, 7)에 흐르는 전류와 동일한 값의 전류가 P형 TFT(6)에도 흘러 차동 증폭이 행하여진다. 출력 노드 N5, N6은 각각「L」 레벨 및「H」 레벨이 된다. 이 변경예에서도, 도 2의 레벨 시프터(3)와 동일한 진폭 변환 효과가 얻어진다.
도 11의 레벨 시프터(33)는, 도 6의 레벨 시프터(24)의 P형 TFT(5, 6)의 게이트를 모두 노드 N5에 접속한 것이다. 이 변경예에서는, 도 6의 레벨 시프터(24)와 동일한 효과가 얻어진다.
도 12의 레벨 시프터(34)는, 도 10의 레벨 시프터(32)의 N형 TFT(7, 8)의 소스를 모두 접지한 것이다. 이 변경예에서는, N형 TFT(7, 8)에 흐르는 전류를 입력 노드 N7, N8에 흘리지 않고 접지 전위 GND의 노드에 흘리기 때문에, 입력 신호 VI, /VI의 구동력을 작게 할 수 있다.
도 13의 레벨 시프터(35)는, 도 11의 레벨 시프터(33)의 N형 TFT(7, 8, 25, 26)의 소스를 모두 접지한 것이다. 이 변경예에서는, N형 TFT(7, 8, 25, 26)에 흐르는 전류를 입력 노드 N7, N8에 흘리지 않고 접지 전위 GND의 노드에 흘리기 때문에, 입력 신호 VI, /VI의 구동력을 작게 할 수 있다.
도 14의 변경예에서는, 저항 소자(17) 및 N형 TFT(9, 10)을 포함하는 정전위 발생 회로(36)가, 복수의 레벨 시프터(38, 39, …)에 대하여 공통으로 설치된다. 정전위 발생 회로(36)의 출력 노드 N9과 접지 전위 GND의 노드와의 사이에는, 전위 안정화용의 캐패시터(37)가 접속된다. 저항 소자(17)의 저항값을 크게 하기 위해서는 저항 소자(17)의 면적을 크게 할 필요가 있지만, 이 변경예에서는,정전위 발생 회로(36)를 복수의 레벨 시프터(38, 39, …)에 대하여 공통으로 설치하기 때문에, 회로 전체로서의 점유 면적을 작게 할 수 있다.
도 15의 레벨 시프터(40)는, 도 2의 레벨 시프터(3)에 P형 TFT(41, 42)를 추가한 것이다. P형 TFT(41)는 P형 TFT(5)의 드레인과 출력 노드 N5 사이에 접속되고, 그 게이트는 노드 N11에 접속된다. P형 TFT(42)는, P형 TFT(6)의 드레인과 출력 노드 N6 사이에 접속되고, 그 게이트는 노드 N13에 접속된다. 입력 신호/VI가 0V에서 3V로 높아지면, 노드 N11의 전위 V11는 VTN+3V가 되어, P형 TFT(41)가 비도통하게 됨과 동시에 N형 TFT(7)가 도통하여, 출력 노드 N5의 전위는 0V가 된다. 이 때, P형 TFT(41)가 비도통이 되기 때문에, 전원 전위 VCC의 노드 N1에서 출력 노드 N5로 전류가 흐르지 않고, 출력 노드 N5의 전위가 0V로 내려가기 쉽게 된다. 입력 신호/VI가 3V에서 0V로 낮아지면, 노드 N11의 전위 V11는 VTN이 되고, N형 TFT(7)가 비도통이 됨과 동시에 P형 TFT(41)는 도통하고, 출력 노드 N5의 전위는 7.5가 된다.
또한, 입력 신호 VI가 0V에서 3V로 높아지면, 노드 N13의 전위 V13는 VTN+3V가 되고, P형 TFT(42)가 비도통이 됨과 동시에 N형 TFT(8)는 도통하여, 출력 노드 N6의 전위는 0V가 된다. 그 때, P형 TFT(42)가 비도통이 되기 때문에, 전원 전위 VCC의 노드 N1에서 출력 노드 N6로 전류는 흐르지 않고, 출력 노드 N6의 전위가 OV로 내려가기 쉽게 된다. 입력 신호 VI가 3V에서 0V로 낮아지면, 노드 N13의 전위 V13는 VTN이 되고, N형 TFT(8)가 비도통이 됨과 동시에 P형 TFT(42)이 도통하여, 출력 노드(6)의 전위는 7.5V가 된다. 이러한 변형예에서는, 출력 노드 N5, N6의 전위가 0V로 저하되기 쉬게 되기 때문에, 그 만큼만 입력 신호 VI, /VI의 진폭을 작게 할 수 있어, 입력 신호 VI, /VI의 진폭의 마진이 커진다.
도 16 ~ 도 26의 레벨 시프터(45~55)는 각각 도 3 ~ 도 13의 레벨 시프터(20~22, 24, 27, 30~35)에 P형 TFT(41, 42)를 추가한 것이다. 이러한 변형예에서도 도 15의 레벨 시프터(40)와 동일한 효과가 얻어진다.
금회 개시된 실시예는 모든 점에서 예시이며 제한적인 것은 아닌 것으로 간주되어야 한다. 본 발명의 범위는 상기한 설명이 아니고 특허 청구의 범위에서 정의되며, 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명에 따른 반도체 장치에서는, 상기 진폭 변환 회로가 복수 설치되고, 전압 발생 회로는 복수의 진폭 변환 회로에 공통으로 설치되어 있다. 이 경우에는, 진폭 변환 회로 1개 당의 점유 면적을 작게 할 수 있다.

Claims (3)

  1. 그 진폭이 제1 전압인 제1 신호를, 그 진폭이 상기 제1 전압보다 높은 제2 전압인 제2 신호로 변환하는 진폭 변환 회로에 있어서,
    그들의 제1 전극이 모두 상기 제2 전압을 받고, 그들의 제2 전극이 상기 제2 신호 및 그 상보 신호를 출력하기 위한 제1 및 제2 출력 노드에 각각 접속되고, 그들의 입력 전극이 각각 상기 제2 및 제1 출력 노드에 접속된 제1 도전 형식의 제1 및 제2 트랜지스터,
    그들의 제1 전극이 각각 상기 제1 및 제2 출력 노드에 접속된 제2 도전 형식의 제3 및 제4 트랜지스터, 및
    상기 제1 신호 및 그 상보 신호에 의해 구동되고, 상기 제1 신호의 상보 신호의 전연(前緣)에 응답하여 상기 제1 전압보다 높은 제3 전압을 상기 제3 트랜지스터의 입력 전극 및 제2 전극 사이에 제공하여 상기 제3 트랜지스터를 도통시키고, 상기 제1 신호의 상보 신호의 후연(後緣)에 대응하는 상기 제1 신호의 전연에 응답하여 상기 제3 전압을 상기 제4 트랜지스터의 입력 전극 및 제2 전극 사이에 제공하여 상기 제4 트랜지스터를 도통시키는 구동 회로
    를 포함하는 진폭 변환 회로.
  2. 그 진폭이 제1 전압인 제1 신호를, 그 진폭이 상기 제1 전압보다 높은 제2 전압인 제2 신호로 변환하는 진폭 변환 회로에 있어서,
    그들의 제1 전극이 모두 상기 제2 전압을 받고, 그들의 제2 전극이 상기 제2 신호 및 그 상보 신호를 출력하기 위한 제1 및 제2 출력 노드에 각각 접속되며, 그들의 입력 전극이 모두 상기 제2 출력 노드에 접속된 제1 도전 형식의 제1 및 제2 트랜지스터,
    그들의 제1 전극이 각각 상기 제1 및 제2 출력 노드에 접속된 제2 도전 형식의 제3 및 제4 트랜지스터, 및
    상기 제1 신호 및 그 상보 신호에 의해 구동되고, 상기 제1 신호의 상보 신호의 전연에 응답하여 상기 제1 전압보다 높은 제3 전압을 상기 제3 트랜지스터의 입력 전극 및 제2 전극 사이에 제공하여 상기 제3 트랜지스터를 도통시키고, 상기 제1 신호의 상보 신호의 후연에 대응하는 상기 제1 신호의 전연에 응답하여 상기 제3 전압을 상기 제4 트랜지스터의 입력 전극 및 제2 전극 사이에 제공하여 상기 제4 트랜지스터를 도통시키는 구동 회로
    를 포함하는 진폭 변환 회로.
  3. 제1항에 있어서,
    상기 구동 회로는,
    그 한쪽 전극이 상기 제3 트랜지스터의 입력 전극에 접속되고, 다른 한쪽 전극이 상기 제1 신호의 상보 신호를 받는 제1 캐패시터,
    그 한쪽 전극이 상기 제4 트랜지스터의 입력 전극에 접속되고, 다른 한쪽 전극이 상기 제1 신호를 받는 제2 캐패시터, 및
    상기 제1 및 제2 캐패시터의 각각의 단자 간 전압이 상기 제3 및 제4 트랜지스터의 임계값 전압이 되도록 상기 제1 및 제2 캐패시터의 각각을 충방전하기 위한 충방전 회로를 포함하는 진폭 변환 회로.
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