JP3832575B2 - 負電圧出力チャージポンプ回路 - Google Patents
負電圧出力チャージポンプ回路 Download PDFInfo
- Publication number
- JP3832575B2 JP3832575B2 JP2002033340A JP2002033340A JP3832575B2 JP 3832575 B2 JP3832575 B2 JP 3832575B2 JP 2002033340 A JP2002033340 A JP 2002033340A JP 2002033340 A JP2002033340 A JP 2002033340A JP 3832575 B2 JP3832575 B2 JP 3832575B2
- Authority
- JP
- Japan
- Prior art keywords
- negative voltage
- capacitor
- charge pump
- pump circuit
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/071—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps adapted to generate a negative voltage output from a positive voltage source
Description
【０００１】
【発明の属する技術分野】
本発明は、入力電圧から負電圧を生成して出力する負電圧出力チャージポンプ回路に関するものである。
【０００２】
【従来の技術】
図５は負電圧出力チャージポンプ回路の一従来例を示す回路図である。本図に示す負電圧出力チャージポンプ回路１’は、スイッチ素子であるＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３（いずれもエンハンスメント型）を、制御信号Ｓ１、Ｓ２に基づいて周期的にオン／オフすることで、入力端子ＩＮに印加される入力電圧Ｖｉｎを第１コンデンサＣ１に充電し、該第１コンデンサＣ１の充電電圧を出力端子ＯＵＴから負電圧−Ｖｉｎとして出力する構成である。
【０００３】
上記の負電圧出力動作について具体的に説明する。負電圧出力に際し、まず、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１をオン、ＮＭＯＳトランジスタＮ２、Ｎ３をオフとする制御信号Ｓ１、Ｓ２が入力される。このような制御信号Ｓ１、Ｓ２が入力されると、第１コンデンサＣ１の一端（Ａ点）には入力電圧Ｖｉｎが印加され、他端（Ｂ点）にはグランド電位が印加される。従って、第１コンデンサＣ１は、両端電位差が入力電圧Ｖｉｎとなるまで充電される。
【０００４】
第１コンデンサＣ１の充電完了後、今度はＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１をオフ、ＮＭＯＳトランジスタＮ２、Ｎ３をオンとするように、制御信号Ｓ１、Ｓ２の論理が切り換えられる。該スイッチ制御により、Ａ点はＮＭＯＳトランジスタＮ３を介してグランド端子ＧＮＤと導通されるため、Ａ点電位は入力電圧Ｖｉｎからグランド電位へと引き下げられる。
【０００５】
ここで、第１コンデンサＣ１の両端間には、充電によって入力電圧Ｖｉｎに等しい電位差が与えられているため、Ａ点電位に上記変動が生じると、Ｂ点電位はグランド電位から負電圧−Ｖｉｎまで引き下げられる。このとき、Ｂ点はＮＭＯＳトランジスタＮ２を介して出力端子ＯＵＴと導通状態にあるので、第２コンデンサＣ２の電荷が第１コンデンサＣ１へと移動する。その結果、出力端子ＯＵＴの電位は負電圧−Ｖｉｎまで引き下げられる。
【０００６】
ところで、上記のようにスイッチ素子としてＭＯＳトランジスタを用いる構成では、通常ＭＯＳトランジスタのバックゲート電位を取る必要がある。ここで、ＮＭＯＳトランジスタのバックゲート電位は、チャネル電位よりも低くする必要がある。これは、ＮＭＯＳトランジスタのバックゲート電位がチャネル電位よりも高くなると、バックゲート・チャネル間にＰＮダイオードが形成されて、バックゲートからチャネルに電流が流れてしまい、誤動作の原因となるからである。
【０００７】
例えば、上記構成から成る負電圧出力チャージポンプ回路１’を、ｐ型基板上にツインウェル構造で形成した場合には、全てのＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３がｐ型基板上に形成されることになる。従って、基板電位がそのままバックゲート電位となる。この場合、上記の理由により、ｐ型基板を回路内の最低電位にバイアスすることで、基板電位を各ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３のチャネル電位よりも低くしておく必要がある。
【０００８】
ここで、回路内の最低電位は、第１コンデンサＣ１の電荷によって出力側に負電圧−Ｖｉｎを発生させるときのＢ点電位である。しかし、該Ｂ点電位は、第１コンデンサの充電中にはグランド電位となるため、常時最低電位とはならない。よって、上記構成から成る負電圧出力チャージポンプ回路１’では、各ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３のバックゲートが、負電圧−Ｖｉｎを常時出力すべき出力端子ＯＵＴに接続されている。
【０００９】
【発明が解決しようとする課題】
確かに、上記構成から成る負電圧出力チャージポンプ回路１’であれば、ＮＭＯＳトランジスタのバックゲートからチャネルに電流が流れてしまうといった誤動作を生じることなく、所望の負電圧−Ｖｉｎを出力することが可能である。
【００１０】
しかしながら、上記構成から成る負電圧出力チャージポンプ回路１’では、ｐ型基板を回路内の最低電位（出力端子ＯＵＴの負電圧−Ｖｉｎ）にバイアスしておくといった余計な動作が必要となるため、損失の増大が課題となっていた。
【００１１】
また、上記構成から成る負電圧出力チャージポンプ回路１’では、マルチコレクタの寄生ＮＰＮトランジスタによって誤動作を生じるおそれがあった。図６はｐ型基板上にツインウェル構造で形成された負電圧出力チャージポンプ回路１’の概略縦断面図である。
【００１２】
本図に示す通り、寄生ＮＰＮトランジスタＱ１は、エミッタがＢ点、ベースがｐ型基板ＳＵＢ、コレクタがＰＭＯＳトランジスタＰ１のｎ型ウェルＷ及びＮＭＯＳトランジスタＮ１のソースで構成されている。
【００１３】
寄生ＮＰＮトランジスタＱ１のエミッタであるＢ点の電位は、出力端子ＯＵＴ及びｐ型基板ＳＵＢの電位を下げる際、負電圧−Ｖｉｎまで下がる。このとき、寄生ＮＰＮトランジスタＱ１のベースであるｐ型基板ＳＵＢは、グランド電位となっている。そのため、寄生ＮＰＮトランジスタＱ１のベース・エミッタ間は順方向にバイアスされ、コレクタからエミッタへ電流が流れる。
【００１４】
上記のように、意図しない電流がＢ点に流れ込むと、本来負電圧−Ｖｉｎを発生するために第１コンデンサＣ１へ補充される電荷が捕らわれてしまい、結果として、ｐ型基板ＳＵＢの電位も出力端子ＯＵＴの電位も下がらず、負電圧が発生しないことになる。これは、ｐ型基板ＳＵＢからＢ点へ流れ込む電流が、寄生ＮＰＮトランジスタＱ１のベース電流に相当するため、その電流のｈｆｅ倍の電流がＢ点に流れ込むためである。また、寄生ＮＰＮトランジスタＱ１を構成するマルチコレクタの１つであるｎ型ウェルＷの電位が、出力端子ＯＵＴやｐ型基板ＳＵＢの電位よりも高い分、Ｂ点に電流が多く流れ込むためである。
【００１５】
なお、上記した寄生ＮＰＮトランジスタＱ１による誤動作は、負電圧が印加されるＮＭＯＳトランジスタＮ１、Ｎ２を、両方ともＰＭＯＳトランジスタに置き換えることで解決することができる。
【００１６】
図７は負電圧出力チャージポンプ回路の別従来例を示す回路図である。本図に示す負電圧出力チャージポンプ回路１”をｐ型基板上にツインウェル構造で形成した場合、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３は、ｐ型基板と電気的に分離されたｎ型ウェルに形成され、該ｎ型ウェルのバックゲートは、チャネルよりも高い電位（本図では入力電圧Ｖｉｎ）に接続される。
【００１７】
確かに、上記構成から成る負電圧出力チャージポンプ回路１”であれば、上記チャネルの電位が負電圧−Ｖｉｎまで低下したとしても、耐圧問題さえクリアしていれば、特段の問題が生じることはない。また、ＮＭＯＳトランジスタを用いた負電圧出力チャージポンプ回路１’と違って、基板電位を負電圧−Ｖｉｎまで下げる必要もない。
【００１８】
しかしながら、上記構成から成る負電圧出力チャージポンプ回路１”では、その回路構成上、ＰＭＯＳトランジスタＰ２、Ｐ３のゲート電圧をドレイン電圧以下に設定することができない。従って、ＰＭＯＳトランジスタＰ２、Ｐ３のオン時における最低ドレイン・ソース間電圧は、ドレイン・ゲート間電圧、すなわちＰＭＯＳトランジスタＰ２、Ｐ３のスレッショルド電圧となる。
【００１９】
ここで、上記スレッショルド電圧をＶｔｈとすると、出力電圧は−（Ｖｉｎ−２Ｖｔｈ）となり、この２Ｖｔｈがそのまま損失電圧となってしまう。例えば、Ｖｉｎ＝３Ｖ、Ｖｔｈ＝０．７Ｖとすると、出力端子ＯＵＴには−１．６Ｖしか出力されないことになる。このように、上記構成から成る負電圧出力チャージポンプ回路１”は、寄生素子による誤動作を防ぐことができる反面、損失の増大が課題となっていた。
【００２０】
本発明は、上記問題点に鑑み、寄生素子による誤動作を防ぎ、かつ低損失・低コストを実現した負電圧出力チャージポンプ回路を提供することを目的とする。
【００２１】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る負電圧出力チャージポンプ回路は、基準電圧に対する正電圧でコンデンサを充電した後、該コンデンサの高電位端子を前記基準電圧に導通させるとともに、該コンデンサの低電位端子を出力端子に導通させることで、前記コンデンサの充電電圧を前記出力端子から負電圧として出力する負電圧出力チャージポンプ回路において、前記コンデンサの充電時にオンとされ、前記基準電圧を前記コンデンサの低電位端子に印加するスイッチ素子と、前記負電圧の出力時にオンとされ、前記コンデンサの低電位端子を前記出力端子に導通させるスイッチ素子のうち、少なくとも一方がディプリーション型トランジスタである構成としている。
【００２２】
なお、上記構成から成る負電圧出力チャージポンプ回路は、前記スイッチ素子を、基板と電気的に分離されたウェルに形成する構成にするとよい。
【００２３】
より具体的に言うと、本発明に係る負電圧出力チャージポンプ回路は、基準電圧に対する正電圧が印加される入力端子と第１コンデンサの一端との間に接続された第１スイッチ素子と、前記基準電圧が印加される基準端子と第１コンデンサの他端との間に接続された第２スイッチ素子と、第１コンデンサの他端と第２コンデンサの一端及び負電圧を出力する出力端子との間に接続された第３スイッチ素子と、第１コンデンサの一端と第２コンデンサの他端及び前記基準端子との間に接続された第４スイッチ素子と、を有して成り、第１、第２スイッチ素子をオンとし、第３、第４スイッチ素子をオフとすることによって前記正電圧で第１コンデンサを充電し、第１、第２スイッチ素子をオフとし、第３、第４スイッチ素子をオンとすることによって第１コンデンサの充電電圧を前記出力端子から負電圧として出力する負電圧出力チャージポンプ回路において、第１スイッチ素子がエンハンスメント型ＰＭＯＳトランジスタであり、第２、第３スイッチ素子の少なくとも一方がディプリーション型ＰＭＯＳトランジスタであり、第４スイッチ素子がエンハンスメント型ＮＭＯＳトランジスタである構成にするとよい。
【００２４】
なお、上記構成から成る負電圧出力チャージポンプ回路は、第１、第２、第３スイッチ素子を、ｐ型基板と電気的に分離されたｎ型ウェルに形成する構成にするとよい。
【００２５】
また、上記構成から成る負電圧出力チャージポンプ回路において、前記各スイッチ素子のオン／オフ制御を行う制御回路は、第１コンデンサの充電に際して、第３、第４スイッチ素子をオフとしてから所定時間経過後に第１、第２スイッチ素子をオンとし、負電圧の出力に際して、第１、第２スイッチ素子をオフとしてから所定時間経過後に第３、第４スイッチ素子をオンとする構成にするとよい。
【００２６】
【発明の実施の形態】
本発明は、負電圧出力チャージポンプ回路１’（図５参照）のＮＭＯＳトランジスタＮ１、Ｎ２を両方ともＰＭＯＳトランジスタＰ２、Ｐ３に置き換えた負電圧出力チャージポンプ回路１”（図７参照）において、課題となる損失増大が、ＰＭＯＳトランジスタＰ２、Ｐ３としてエンハンスメント型ＰＭＯＳトランジスタを用いていたために生じていたことに着目して為されたものである。
【００２７】
周知の通り、ＭＯＳトランジスタには、エンハンスメント型とディプリーション型という２種類の型が存在する。図２はエンハンスメント型ＰＭＯＳトランジスタとディプリーション型ＰＭＯＳトランジスタの電気的特性を示す図であり、本図の横軸はソース・ゲート間電圧を示し、縦軸はドレイン電流を示している。なお、実線Ｅはエンハンスメント型ＰＭＯＳトランジスタの電気的特性を示し、破線Ｄはディプリーション型ＰＭＯＳトランジスタの電気的特性を示している。
【００２８】
本図から分かるように、エンハンスメント型ＰＭＯＳトランジスタをオンするには、ゲート電位をソース電位よりもスレッショルド電圧ＶｔｈＥだけ低くする必要がある。逆に、エンハンスメント型ＰＭＯＳトランジスタをオフするには、ソース・ゲート間電圧がスレッショルド電圧ＶｔｈＥを超えないようにすればよい。一方、ディプリーション型ＰＭＯＳトランジスタはノーマリオンのため、ソース・ゲート間電圧が０Ｖでもオンとなる。逆に、ディプリーション型ＰＭＯＳトランジスタをオフするには、ゲート電位をソース電位よりもスレッショルド電圧ＶｔｈＤだけ高くする必要がある。
【００２９】
以上のことから、図７に示した負電圧出力チャージポンプ回路１”を構成するＰＭＯＳトランジスタＰ２、Ｐ３として、エンハンスメント型ＰＭＯＳトランジスタではなく、ディプリーション型ＰＭＯＳトランジスタを用いれば、該ＰＭＯＳトランジスタＰ２、Ｐ３のオン時における最低ドレイン・ソース間電圧を０Ｖとすることができるので、従来課題であった損失を低減することが可能となる。もちろん、ＮＭＯＳトランジスタを用いた負電圧出力チャージポンプ回路１’と違って、基板電位を負電圧に下げる必要もなくなり、寄生素子による誤動作のおそれも少なくなる。
【００３０】
図２は本発明に係る負電圧出力チャージポンプ回路の一実施形態を示す回路図である。本図に示す負電圧出力チャージポンプ回路１は、スイッチ素子として、エンハンスメント型ＰＭＯＳトランジスタＥＰ１（以下、Ｅ−ＰＭＯＳトランジスタＥＰ１と呼ぶ）と、ディプリーション型ＰＭＯＳトランジスタＤＰ１、ＤＰ２（以下、Ｄ−ＰＭＯＳトランジスタＤＰ１、ＤＰ２と呼ぶ）と、エンハンスメント型ＮＭＯＳトランジスタＥＮ１（以下、Ｅ−ＮＭＯＳトランジスタＥＮ１と呼ぶ）と、を有して成り、各トランジスタを制御信号Ｓ１、Ｓ２に基づいて周期的にオン／オフすることで、入力端子ＩＮに印加される入力電圧Ｖｉｎを第１コンデンサＣ１に充電し、該第１コンデンサＣ１の充電電圧を出力端子ＯＵＴから負電圧−Ｖｉｎとして出力する構成である。
【００３１】
入力端子ＩＮとグランド端子ＧＮＤ間には、直流電源Ｅ１が接続されており、入力端子ＩＮには、グランド端子ＧＮＤを基準として入力電圧Ｖｉｎが印加されている。Ｅ−ＰＭＯＳトランジスタＥＰ１のソースは、入力端子ＩＮに接続されており、Ｅ−ＰＭＯＳトランジスタＥＰ１のドレインは、第１コンデンサＣ１の一端（Ａ点）とＥ−ＮＭＯＳトランジスタＥＮ１のドレインに接続されている。
【００３２】
Ｄ−ＰＭＯＳトランジスタＤＰ１のドレインは、グランド端子ＧＮＤとＥ−ＮＭＯＳトランジスタＥＮ１のソースと第２コンデンサの一端に接続されており、Ｄ−ＰＭＯＳトランジスタＤＰ１のソースは、第１コンデンサの他端（Ｂ点）とＤ−ＰＭＯＳトランジスタＤＰ２のドレインに接続されている。Ｄ−ＰＭＯＳトランジスタＤＰ２のソースは、第２コンデンサＣ２の他端と出力端子ＯＵＴに接続されている。
【００３３】
Ｅ−ＰＭＯＳトランジスタＥＰ１及びＤ−ＰＭＯＳトランジスタＤＰ１の両ゲートには、制御信号Ｓ１が与えられており、Ｄ−ＰＭＯＳトランジスタＤＰ２及びＥ−ＮＭＯＳトランジスタＥＮ１の両ゲートには、制御信号Ｓ２が与えられている。なお、Ｅ−ＰＭＯＳトランジスタＥＰ１及びＤ−ＰＭＯＳトランジスタＤＰ１、ＤＰ２のバックゲートは、入力端子ＩＮに接続されており、Ｅ−ＮＭＯＳトランジスタＥＮ１のバックゲートは、グランド端子ＧＮＤに接続されている。
【００３４】
このように、負電圧出力チャージポンプ回路１を構成する４つのトランジスタは２組のペアに分けられており、ペア同士が同時にオン／オフするように、また異なるペア同士が同時にオン／オフしないように、制御信号Ｓ１、Ｓ２の論理制御が互いに逆論理で行われる。
【００３５】
なお、制御信号Ｓ１、Ｓ２を互いに逆論理としたのは、入力端子ＩＮとグランド端子ＧＮＤがショートしたり、第１コンデンサＣ１で発生した負電位−Ｖｉｎがグランド電位ＧＮＤにショートしたりする誤動作を防ぐためである。場合によっては、制御信号Ｓ１、Ｓ２のどちらかがオフ制御からオン制御へ変遷するタイミングを遅延させるディレイ回路を追加するとよい。
【００３６】
図３は制御信号Ｓ１、Ｓ２を生成する制御回路の一実施形態を示すブロック図である。本実施形態の制御回路ＣＮＴ１は、１つの制御信号を２つに分岐し、その一方をインバータ回路ＩＮＶ１で反転させることにより、制御信号Ｓ１、Ｓ２を生成する回路であり、各制御信号Ｓ１、Ｓ２の出力経路に第１、第２ディレイ回路Ｄ１、Ｄ２を有する構成である。
【００３７】
このように、制御回路ＣＮＴ１に第１、第２ディレイ回路Ｄ１、Ｄ２を設ければ、各トランジスタのターンオン／ターンオフ時に、全てのトランジスタが同時オンすることを防止できるので、動作の安定性を向上することが可能となる。
【００３８】
上記構成から成る負電圧出力チャージポンプ回路１の負電圧出力動作について具体的な説明を行う。負電圧出力に際し、まず、Ｅ−ＰＭＯＳトランジスタＥＰ１とＤ−ＰＭＯＳトランジスタＤＰ１をオン、Ｄ−ＰＭＯＳトランジスタＤＰ２とＥ−ＮＭＯＳトランジスタＥＮ１をオフとする制御信号Ｓ１、Ｓ２が入力される。このような制御信号Ｓ１、Ｓ２が入力されると、第１コンデンサＣ１の一端（Ａ点）には入力電圧Ｖｉｎが印加され、他端（Ｂ点）にはグランド電位が印加される。
【００３９】
このとき、Ｂ点とグランド端子ＧＮＤを導通状態にするＤ−ＰＭＯＳトランジスタＤＰ１のゲート電位は、ドレイン電位であるグランド電位以下にできない。しかし、Ｄ−ＰＭＯＳトランジスタＤＰ１はディプリーション型であるため、そのドレイン・ソース間電圧は、エンハンスメント型で形成した場合に生じる電圧（ソース・ゲートの電位差）ほどの損失とはならない。よって、第１コンデンサＣ１は、両端電位差がほぼ入力電圧Ｖｉｎとなるまで充電される。
【００４０】
第１コンデンサＣ１の充電完了後、今度はＥ−ＰＭＯＳトランジスタＥＰ１とＤ−ＰＭＯＳトランジスタＤＰ１をオフ、Ｄ−ＰＭＯＳトランジスタＤＰ２とＥ−ＮＭＯＳトランジスタＥＮ１をオンとするように、制御信号Ｓ１、Ｓ２の論理が切り換えられる。該スイッチ制御により、Ａ点はＥ−ＮＭＯＳトランジスタＥＮ１を介してグランド端子ＧＮＤと導通されるため、Ａ点電位は入力電圧Ｖｉｎからグランド電位へと引き下げられる。
【００４１】
ここで、第１コンデンサＣ１の両端間には、充電によって入力電圧Ｖｉｎに等しい電位差が与えられているため、Ａ点電位に上記変動が生じると、Ｂ点電位はグランド電位から負電圧−Ｖｉｎまで引き下げられる。このとき、Ｂ点はＤ−ＰＭＯＳトランジスタＤＰ２を介して出力端子ＯＵＴと導通状態にあるので、第２コンデンサＣ２の電荷が第１コンデンサＣ１へと移動する。
【００４２】
なお、Ｂ点と出力端子ＯＵＴを導通状態にするＤ−ＰＭＯＳトランジスタＤＰ２のゲート電位は、ドレイン電位である負電圧−Ｖｉｎ以下にはできない。しかし、Ｄ−ＰＭＯＳトランジスタＤＰ２はディプリーション型であるため、そのドレイン・ソース間電圧は、エンハンスメント型で形成した場合に生じる電圧（ソース・ゲートの電位差）ほどの損失とはならない。よって、出力端子ＯＵＴの電位はほぼ負電圧−Ｖｉｎまで引き下げられる。
【００４３】
図４はｐ型基板上にツインウェル構造で形成された負電圧出力チャージポンプ回路１の概略縦断面図である。本図に示すように、負電圧出力チャージポンプ回路１をｐ型基板上にツインウェル構造で形成した場合、Ｅ−ＰＭＯＳトランジスタＥＰ１、及びＤ−ＰＭＯＳトランジスタＤＰ１、ＤＰ２は、ｐ型基板ＳＵＢと電気的に分離されたｎ型ウェルＷに形成され、該ｎ型ウェルＷのバックゲートはチャネルよりも高い電位（本実施形態では入力電圧Ｖｉｎ）に接続される。
【００４４】
従って、上記構成から成る負電圧出力チャージポンプ回路１であれば、上記チャネルの電位が負電圧−Ｖｉｎまで低下したとしても、耐圧問題さえクリアしていれば、特段の問題が生じることはない。また、ＮＭＯＳトランジスタを用いた従来の負電圧出力チャージポンプ回路１’と違って、基板電位を負電圧−Ｖｉｎまで下げる必要もない。
【００４５】
なお、本発明は上記の実施形態で例示した回路構成に限らず、同様の構成から成る負電圧出力チャージポンプ回路に適用が可能である。
【００４６】
【発明の効果】
上記したように、本発明に係る負電圧出力チャージポンプ回路は、基準電圧に対する正電圧でコンデンサを充電した後、該コンデンサの高電位端子を前記基準電圧に導通させるとともに、該コンデンサの低電位端子を出力端子に導通させることで、前記コンデンサの充電電圧を前記出力端子から負電圧として出力する負電圧出力チャージポンプ回路において、前記コンデンサの充電時にオンとされ、前記基準電圧を前記コンデンサの低電位端子に印加するスイッチ素子と、前記負電圧の出力時にオンとされ、前記コンデンサの低電位端子を前記出力端子に導通させるスイッチ素子のうち、少なくとも一方がディプリーション型トランジスタである構成としている。なお、前記スイッチ素子は、基板と電気的に分離されたウェルに形成するとよい。
【００４７】
より具体的に言うと、本発明に係る負電圧出力チャージポンプ回路は、基準電圧に対する正電圧が印加される入力端子と第１コンデンサの一端との間に接続された第１スイッチ素子と、前記基準電圧が印加される基準端子と第１コンデンサの他端との間に接続された第２スイッチ素子と、第１コンデンサの他端と第２コンデンサの一端及び負電圧を出力する出力端子との間に接続された第３スイッチ素子と、第１コンデンサの一端と第２コンデンサの他端及び前記基準端子との間に接続された第４スイッチ素子と、を有して成り、第１、第２スイッチ素子をオンとし、第３、第４スイッチ素子をオフとすることによって前記正電圧で第１コンデンサを充電し、第１、第２スイッチ素子をオフとし、第３、第４スイッチ素子をオンとすることによって第１コンデンサの充電電圧を前記出力端子から負電圧として出力する負電圧出力チャージポンプ回路において、第１スイッチ素子がエンハンスメント型ＰＭＯＳトランジスタであり、第２、第３スイッチ素子のうち少なくとも一方がディプリーション型ＰＭＯＳトランジスタであり、第４スイッチ素子がエンハンスメント型ＮＭＯＳトランジスタである構成にするとよい。なお、第１、第２、第３スイッチ素子は、ｐ型基板と電気的に分離されたｎ型ウェルに形成するとよい。
【００４８】
このような構成とすることにより、寄生素子による誤動作を防ぎ、かつ低損失で低コストを実現した負電圧出力チャージポンプ回路を実現することができる。
【００４９】
また、上記構成から成る負電圧出力チャージポンプ回路において、前記各スイッチ素子のオン／オフ制御を行う制御回路は、第１コンデンサの充電に際して、第３、第４スイッチ素子をオフとしてから所定時間経過後に第１、第２スイッチ素子をオンとし、負電圧の出力に際して、第１、第２スイッチ素子をオフとしてから所定時間経過後に第３、第４スイッチ素子をオンとする構成にするとよい。
【００５０】
このような構成とすることにより、各スイッチ素子のターンオン／ターンオフ時に、全てのスイッチ素子が同時オンすることを防止できるので、動作の安定性を向上することが可能となる。
【図面の簡単な説明】
【図１】 エンハンスメント型ＰＭＯＳトランジスタとディプリーション型ＰＭＯＳトランジスタの電気的特性を示す図である。
【図２】 本発明に係る負電圧出力チャージポンプ回路の一実施形態を示す回路図である。
【図３】 制御信号Ｓ１、Ｓ２を生成する制御回路の一実施形態を示すブロック図である。
【図４】 ｐ型基板上にツインウェル構造で形成された負電圧出力チャージポンプ回路１の概略縦断面図である。
【図５】 負電圧出力チャージポンプ回路の一従来例を示す回路図である。
【図６】 ｐ型基板上にツインウェル構造で形成された負電圧出力チャージポンプ回路１’の概略縦断面図である。
【図７】 負電圧出力チャージポンプ回路の別従来例を示す回路図である。
【符号の説明】
１ 負電圧出力チャージポンプ回路
ＩＮ 入力端子
ＯＵＴ 出力端子
ＧＮＤ グランド端子
Ｅ１ 直流電源
ＥＰ１ エンハンスメント型ＰＭＯＳトランジスタ
ＤＰ１、ＤＰ２ ディプリーション型ＰＭＯＳトランジスタ
ＥＮ１ エンハンスメント型ＮＭＯＳトランジスタ
Ｃ１、Ｃ２ 第１、第２コンデンサ
Ｓ１、Ｓ２ 制御信号
ＣＮＴ１ 制御回路
Ｄ１、Ｄ２ 第１、第２ディレイ回路
ＩＮＶ１ インバータ回路
ＳＵＢ ｐ型基板
Ｗ ｎ型ウェル
【発明の属する技術分野】
本発明は、入力電圧から負電圧を生成して出力する負電圧出力チャージポンプ回路に関するものである。
【０００２】
【従来の技術】
図５は負電圧出力チャージポンプ回路の一従来例を示す回路図である。本図に示す負電圧出力チャージポンプ回路１’は、スイッチ素子であるＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３（いずれもエンハンスメント型）を、制御信号Ｓ１、Ｓ２に基づいて周期的にオン／オフすることで、入力端子ＩＮに印加される入力電圧Ｖｉｎを第１コンデンサＣ１に充電し、該第１コンデンサＣ１の充電電圧を出力端子ＯＵＴから負電圧−Ｖｉｎとして出力する構成である。
【０００３】
上記の負電圧出力動作について具体的に説明する。負電圧出力に際し、まず、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１をオン、ＮＭＯＳトランジスタＮ２、Ｎ３をオフとする制御信号Ｓ１、Ｓ２が入力される。このような制御信号Ｓ１、Ｓ２が入力されると、第１コンデンサＣ１の一端（Ａ点）には入力電圧Ｖｉｎが印加され、他端（Ｂ点）にはグランド電位が印加される。従って、第１コンデンサＣ１は、両端電位差が入力電圧Ｖｉｎとなるまで充電される。
【０００４】
第１コンデンサＣ１の充電完了後、今度はＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１をオフ、ＮＭＯＳトランジスタＮ２、Ｎ３をオンとするように、制御信号Ｓ１、Ｓ２の論理が切り換えられる。該スイッチ制御により、Ａ点はＮＭＯＳトランジスタＮ３を介してグランド端子ＧＮＤと導通されるため、Ａ点電位は入力電圧Ｖｉｎからグランド電位へと引き下げられる。
【０００５】
ここで、第１コンデンサＣ１の両端間には、充電によって入力電圧Ｖｉｎに等しい電位差が与えられているため、Ａ点電位に上記変動が生じると、Ｂ点電位はグランド電位から負電圧−Ｖｉｎまで引き下げられる。このとき、Ｂ点はＮＭＯＳトランジスタＮ２を介して出力端子ＯＵＴと導通状態にあるので、第２コンデンサＣ２の電荷が第１コンデンサＣ１へと移動する。その結果、出力端子ＯＵＴの電位は負電圧−Ｖｉｎまで引き下げられる。
【０００６】
ところで、上記のようにスイッチ素子としてＭＯＳトランジスタを用いる構成では、通常ＭＯＳトランジスタのバックゲート電位を取る必要がある。ここで、ＮＭＯＳトランジスタのバックゲート電位は、チャネル電位よりも低くする必要がある。これは、ＮＭＯＳトランジスタのバックゲート電位がチャネル電位よりも高くなると、バックゲート・チャネル間にＰＮダイオードが形成されて、バックゲートからチャネルに電流が流れてしまい、誤動作の原因となるからである。
【０００７】
例えば、上記構成から成る負電圧出力チャージポンプ回路１’を、ｐ型基板上にツインウェル構造で形成した場合には、全てのＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３がｐ型基板上に形成されることになる。従って、基板電位がそのままバックゲート電位となる。この場合、上記の理由により、ｐ型基板を回路内の最低電位にバイアスすることで、基板電位を各ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３のチャネル電位よりも低くしておく必要がある。
【０００８】
ここで、回路内の最低電位は、第１コンデンサＣ１の電荷によって出力側に負電圧−Ｖｉｎを発生させるときのＢ点電位である。しかし、該Ｂ点電位は、第１コンデンサの充電中にはグランド電位となるため、常時最低電位とはならない。よって、上記構成から成る負電圧出力チャージポンプ回路１’では、各ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３のバックゲートが、負電圧−Ｖｉｎを常時出力すべき出力端子ＯＵＴに接続されている。
【０００９】
【発明が解決しようとする課題】
確かに、上記構成から成る負電圧出力チャージポンプ回路１’であれば、ＮＭＯＳトランジスタのバックゲートからチャネルに電流が流れてしまうといった誤動作を生じることなく、所望の負電圧−Ｖｉｎを出力することが可能である。
【００１０】
しかしながら、上記構成から成る負電圧出力チャージポンプ回路１’では、ｐ型基板を回路内の最低電位（出力端子ＯＵＴの負電圧−Ｖｉｎ）にバイアスしておくといった余計な動作が必要となるため、損失の増大が課題となっていた。
【００１１】
また、上記構成から成る負電圧出力チャージポンプ回路１’では、マルチコレクタの寄生ＮＰＮトランジスタによって誤動作を生じるおそれがあった。図６はｐ型基板上にツインウェル構造で形成された負電圧出力チャージポンプ回路１’の概略縦断面図である。
【００１２】
本図に示す通り、寄生ＮＰＮトランジスタＱ１は、エミッタがＢ点、ベースがｐ型基板ＳＵＢ、コレクタがＰＭＯＳトランジスタＰ１のｎ型ウェルＷ及びＮＭＯＳトランジスタＮ１のソースで構成されている。
【００１３】
寄生ＮＰＮトランジスタＱ１のエミッタであるＢ点の電位は、出力端子ＯＵＴ及びｐ型基板ＳＵＢの電位を下げる際、負電圧−Ｖｉｎまで下がる。このとき、寄生ＮＰＮトランジスタＱ１のベースであるｐ型基板ＳＵＢは、グランド電位となっている。そのため、寄生ＮＰＮトランジスタＱ１のベース・エミッタ間は順方向にバイアスされ、コレクタからエミッタへ電流が流れる。
【００１４】
上記のように、意図しない電流がＢ点に流れ込むと、本来負電圧−Ｖｉｎを発生するために第１コンデンサＣ１へ補充される電荷が捕らわれてしまい、結果として、ｐ型基板ＳＵＢの電位も出力端子ＯＵＴの電位も下がらず、負電圧が発生しないことになる。これは、ｐ型基板ＳＵＢからＢ点へ流れ込む電流が、寄生ＮＰＮトランジスタＱ１のベース電流に相当するため、その電流のｈｆｅ倍の電流がＢ点に流れ込むためである。また、寄生ＮＰＮトランジスタＱ１を構成するマルチコレクタの１つであるｎ型ウェルＷの電位が、出力端子ＯＵＴやｐ型基板ＳＵＢの電位よりも高い分、Ｂ点に電流が多く流れ込むためである。
【００１５】
なお、上記した寄生ＮＰＮトランジスタＱ１による誤動作は、負電圧が印加されるＮＭＯＳトランジスタＮ１、Ｎ２を、両方ともＰＭＯＳトランジスタに置き換えることで解決することができる。
【００１６】
図７は負電圧出力チャージポンプ回路の別従来例を示す回路図である。本図に示す負電圧出力チャージポンプ回路１”をｐ型基板上にツインウェル構造で形成した場合、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３は、ｐ型基板と電気的に分離されたｎ型ウェルに形成され、該ｎ型ウェルのバックゲートは、チャネルよりも高い電位（本図では入力電圧Ｖｉｎ）に接続される。
【００１７】
確かに、上記構成から成る負電圧出力チャージポンプ回路１”であれば、上記チャネルの電位が負電圧−Ｖｉｎまで低下したとしても、耐圧問題さえクリアしていれば、特段の問題が生じることはない。また、ＮＭＯＳトランジスタを用いた負電圧出力チャージポンプ回路１’と違って、基板電位を負電圧−Ｖｉｎまで下げる必要もない。
【００１８】
しかしながら、上記構成から成る負電圧出力チャージポンプ回路１”では、その回路構成上、ＰＭＯＳトランジスタＰ２、Ｐ３のゲート電圧をドレイン電圧以下に設定することができない。従って、ＰＭＯＳトランジスタＰ２、Ｐ３のオン時における最低ドレイン・ソース間電圧は、ドレイン・ゲート間電圧、すなわちＰＭＯＳトランジスタＰ２、Ｐ３のスレッショルド電圧となる。
【００１９】
ここで、上記スレッショルド電圧をＶｔｈとすると、出力電圧は−（Ｖｉｎ−２Ｖｔｈ）となり、この２Ｖｔｈがそのまま損失電圧となってしまう。例えば、Ｖｉｎ＝３Ｖ、Ｖｔｈ＝０．７Ｖとすると、出力端子ＯＵＴには−１．６Ｖしか出力されないことになる。このように、上記構成から成る負電圧出力チャージポンプ回路１”は、寄生素子による誤動作を防ぐことができる反面、損失の増大が課題となっていた。
【００２０】
本発明は、上記問題点に鑑み、寄生素子による誤動作を防ぎ、かつ低損失・低コストを実現した負電圧出力チャージポンプ回路を提供することを目的とする。
【００２１】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る負電圧出力チャージポンプ回路は、基準電圧に対する正電圧でコンデンサを充電した後、該コンデンサの高電位端子を前記基準電圧に導通させるとともに、該コンデンサの低電位端子を出力端子に導通させることで、前記コンデンサの充電電圧を前記出力端子から負電圧として出力する負電圧出力チャージポンプ回路において、前記コンデンサの充電時にオンとされ、前記基準電圧を前記コンデンサの低電位端子に印加するスイッチ素子と、前記負電圧の出力時にオンとされ、前記コンデンサの低電位端子を前記出力端子に導通させるスイッチ素子のうち、少なくとも一方がディプリーション型トランジスタである構成としている。
【００２２】
なお、上記構成から成る負電圧出力チャージポンプ回路は、前記スイッチ素子を、基板と電気的に分離されたウェルに形成する構成にするとよい。
【００２３】
より具体的に言うと、本発明に係る負電圧出力チャージポンプ回路は、基準電圧に対する正電圧が印加される入力端子と第１コンデンサの一端との間に接続された第１スイッチ素子と、前記基準電圧が印加される基準端子と第１コンデンサの他端との間に接続された第２スイッチ素子と、第１コンデンサの他端と第２コンデンサの一端及び負電圧を出力する出力端子との間に接続された第３スイッチ素子と、第１コンデンサの一端と第２コンデンサの他端及び前記基準端子との間に接続された第４スイッチ素子と、を有して成り、第１、第２スイッチ素子をオンとし、第３、第４スイッチ素子をオフとすることによって前記正電圧で第１コンデンサを充電し、第１、第２スイッチ素子をオフとし、第３、第４スイッチ素子をオンとすることによって第１コンデンサの充電電圧を前記出力端子から負電圧として出力する負電圧出力チャージポンプ回路において、第１スイッチ素子がエンハンスメント型ＰＭＯＳトランジスタであり、第２、第３スイッチ素子の少なくとも一方がディプリーション型ＰＭＯＳトランジスタであり、第４スイッチ素子がエンハンスメント型ＮＭＯＳトランジスタである構成にするとよい。
【００２４】
なお、上記構成から成る負電圧出力チャージポンプ回路は、第１、第２、第３スイッチ素子を、ｐ型基板と電気的に分離されたｎ型ウェルに形成する構成にするとよい。
【００２５】
また、上記構成から成る負電圧出力チャージポンプ回路において、前記各スイッチ素子のオン／オフ制御を行う制御回路は、第１コンデンサの充電に際して、第３、第４スイッチ素子をオフとしてから所定時間経過後に第１、第２スイッチ素子をオンとし、負電圧の出力に際して、第１、第２スイッチ素子をオフとしてから所定時間経過後に第３、第４スイッチ素子をオンとする構成にするとよい。
【００２６】
【発明の実施の形態】
本発明は、負電圧出力チャージポンプ回路１’（図５参照）のＮＭＯＳトランジスタＮ１、Ｎ２を両方ともＰＭＯＳトランジスタＰ２、Ｐ３に置き換えた負電圧出力チャージポンプ回路１”（図７参照）において、課題となる損失増大が、ＰＭＯＳトランジスタＰ２、Ｐ３としてエンハンスメント型ＰＭＯＳトランジスタを用いていたために生じていたことに着目して為されたものである。
【００２７】
周知の通り、ＭＯＳトランジスタには、エンハンスメント型とディプリーション型という２種類の型が存在する。図２はエンハンスメント型ＰＭＯＳトランジスタとディプリーション型ＰＭＯＳトランジスタの電気的特性を示す図であり、本図の横軸はソース・ゲート間電圧を示し、縦軸はドレイン電流を示している。なお、実線Ｅはエンハンスメント型ＰＭＯＳトランジスタの電気的特性を示し、破線Ｄはディプリーション型ＰＭＯＳトランジスタの電気的特性を示している。
【００２８】
本図から分かるように、エンハンスメント型ＰＭＯＳトランジスタをオンするには、ゲート電位をソース電位よりもスレッショルド電圧ＶｔｈＥだけ低くする必要がある。逆に、エンハンスメント型ＰＭＯＳトランジスタをオフするには、ソース・ゲート間電圧がスレッショルド電圧ＶｔｈＥを超えないようにすればよい。一方、ディプリーション型ＰＭＯＳトランジスタはノーマリオンのため、ソース・ゲート間電圧が０Ｖでもオンとなる。逆に、ディプリーション型ＰＭＯＳトランジスタをオフするには、ゲート電位をソース電位よりもスレッショルド電圧ＶｔｈＤだけ高くする必要がある。
【００２９】
以上のことから、図７に示した負電圧出力チャージポンプ回路１”を構成するＰＭＯＳトランジスタＰ２、Ｐ３として、エンハンスメント型ＰＭＯＳトランジスタではなく、ディプリーション型ＰＭＯＳトランジスタを用いれば、該ＰＭＯＳトランジスタＰ２、Ｐ３のオン時における最低ドレイン・ソース間電圧を０Ｖとすることができるので、従来課題であった損失を低減することが可能となる。もちろん、ＮＭＯＳトランジスタを用いた負電圧出力チャージポンプ回路１’と違って、基板電位を負電圧に下げる必要もなくなり、寄生素子による誤動作のおそれも少なくなる。
【００３０】
図２は本発明に係る負電圧出力チャージポンプ回路の一実施形態を示す回路図である。本図に示す負電圧出力チャージポンプ回路１は、スイッチ素子として、エンハンスメント型ＰＭＯＳトランジスタＥＰ１（以下、Ｅ−ＰＭＯＳトランジスタＥＰ１と呼ぶ）と、ディプリーション型ＰＭＯＳトランジスタＤＰ１、ＤＰ２（以下、Ｄ−ＰＭＯＳトランジスタＤＰ１、ＤＰ２と呼ぶ）と、エンハンスメント型ＮＭＯＳトランジスタＥＮ１（以下、Ｅ−ＮＭＯＳトランジスタＥＮ１と呼ぶ）と、を有して成り、各トランジスタを制御信号Ｓ１、Ｓ２に基づいて周期的にオン／オフすることで、入力端子ＩＮに印加される入力電圧Ｖｉｎを第１コンデンサＣ１に充電し、該第１コンデンサＣ１の充電電圧を出力端子ＯＵＴから負電圧−Ｖｉｎとして出力する構成である。
【００３１】
入力端子ＩＮとグランド端子ＧＮＤ間には、直流電源Ｅ１が接続されており、入力端子ＩＮには、グランド端子ＧＮＤを基準として入力電圧Ｖｉｎが印加されている。Ｅ−ＰＭＯＳトランジスタＥＰ１のソースは、入力端子ＩＮに接続されており、Ｅ−ＰＭＯＳトランジスタＥＰ１のドレインは、第１コンデンサＣ１の一端（Ａ点）とＥ−ＮＭＯＳトランジスタＥＮ１のドレインに接続されている。
【００３２】
Ｄ−ＰＭＯＳトランジスタＤＰ１のドレインは、グランド端子ＧＮＤとＥ−ＮＭＯＳトランジスタＥＮ１のソースと第２コンデンサの一端に接続されており、Ｄ−ＰＭＯＳトランジスタＤＰ１のソースは、第１コンデンサの他端（Ｂ点）とＤ−ＰＭＯＳトランジスタＤＰ２のドレインに接続されている。Ｄ−ＰＭＯＳトランジスタＤＰ２のソースは、第２コンデンサＣ２の他端と出力端子ＯＵＴに接続されている。
【００３３】
Ｅ−ＰＭＯＳトランジスタＥＰ１及びＤ−ＰＭＯＳトランジスタＤＰ１の両ゲートには、制御信号Ｓ１が与えられており、Ｄ−ＰＭＯＳトランジスタＤＰ２及びＥ−ＮＭＯＳトランジスタＥＮ１の両ゲートには、制御信号Ｓ２が与えられている。なお、Ｅ−ＰＭＯＳトランジスタＥＰ１及びＤ−ＰＭＯＳトランジスタＤＰ１、ＤＰ２のバックゲートは、入力端子ＩＮに接続されており、Ｅ−ＮＭＯＳトランジスタＥＮ１のバックゲートは、グランド端子ＧＮＤに接続されている。
【００３４】
このように、負電圧出力チャージポンプ回路１を構成する４つのトランジスタは２組のペアに分けられており、ペア同士が同時にオン／オフするように、また異なるペア同士が同時にオン／オフしないように、制御信号Ｓ１、Ｓ２の論理制御が互いに逆論理で行われる。
【００３５】
なお、制御信号Ｓ１、Ｓ２を互いに逆論理としたのは、入力端子ＩＮとグランド端子ＧＮＤがショートしたり、第１コンデンサＣ１で発生した負電位−Ｖｉｎがグランド電位ＧＮＤにショートしたりする誤動作を防ぐためである。場合によっては、制御信号Ｓ１、Ｓ２のどちらかがオフ制御からオン制御へ変遷するタイミングを遅延させるディレイ回路を追加するとよい。
【００３６】
図３は制御信号Ｓ１、Ｓ２を生成する制御回路の一実施形態を示すブロック図である。本実施形態の制御回路ＣＮＴ１は、１つの制御信号を２つに分岐し、その一方をインバータ回路ＩＮＶ１で反転させることにより、制御信号Ｓ１、Ｓ２を生成する回路であり、各制御信号Ｓ１、Ｓ２の出力経路に第１、第２ディレイ回路Ｄ１、Ｄ２を有する構成である。
【００３７】
このように、制御回路ＣＮＴ１に第１、第２ディレイ回路Ｄ１、Ｄ２を設ければ、各トランジスタのターンオン／ターンオフ時に、全てのトランジスタが同時オンすることを防止できるので、動作の安定性を向上することが可能となる。
【００３８】
上記構成から成る負電圧出力チャージポンプ回路１の負電圧出力動作について具体的な説明を行う。負電圧出力に際し、まず、Ｅ−ＰＭＯＳトランジスタＥＰ１とＤ−ＰＭＯＳトランジスタＤＰ１をオン、Ｄ−ＰＭＯＳトランジスタＤＰ２とＥ−ＮＭＯＳトランジスタＥＮ１をオフとする制御信号Ｓ１、Ｓ２が入力される。このような制御信号Ｓ１、Ｓ２が入力されると、第１コンデンサＣ１の一端（Ａ点）には入力電圧Ｖｉｎが印加され、他端（Ｂ点）にはグランド電位が印加される。
【００３９】
このとき、Ｂ点とグランド端子ＧＮＤを導通状態にするＤ−ＰＭＯＳトランジスタＤＰ１のゲート電位は、ドレイン電位であるグランド電位以下にできない。しかし、Ｄ−ＰＭＯＳトランジスタＤＰ１はディプリーション型であるため、そのドレイン・ソース間電圧は、エンハンスメント型で形成した場合に生じる電圧（ソース・ゲートの電位差）ほどの損失とはならない。よって、第１コンデンサＣ１は、両端電位差がほぼ入力電圧Ｖｉｎとなるまで充電される。
【００４０】
第１コンデンサＣ１の充電完了後、今度はＥ−ＰＭＯＳトランジスタＥＰ１とＤ−ＰＭＯＳトランジスタＤＰ１をオフ、Ｄ−ＰＭＯＳトランジスタＤＰ２とＥ−ＮＭＯＳトランジスタＥＮ１をオンとするように、制御信号Ｓ１、Ｓ２の論理が切り換えられる。該スイッチ制御により、Ａ点はＥ−ＮＭＯＳトランジスタＥＮ１を介してグランド端子ＧＮＤと導通されるため、Ａ点電位は入力電圧Ｖｉｎからグランド電位へと引き下げられる。
【００４１】
ここで、第１コンデンサＣ１の両端間には、充電によって入力電圧Ｖｉｎに等しい電位差が与えられているため、Ａ点電位に上記変動が生じると、Ｂ点電位はグランド電位から負電圧−Ｖｉｎまで引き下げられる。このとき、Ｂ点はＤ−ＰＭＯＳトランジスタＤＰ２を介して出力端子ＯＵＴと導通状態にあるので、第２コンデンサＣ２の電荷が第１コンデンサＣ１へと移動する。
【００４２】
なお、Ｂ点と出力端子ＯＵＴを導通状態にするＤ−ＰＭＯＳトランジスタＤＰ２のゲート電位は、ドレイン電位である負電圧−Ｖｉｎ以下にはできない。しかし、Ｄ−ＰＭＯＳトランジスタＤＰ２はディプリーション型であるため、そのドレイン・ソース間電圧は、エンハンスメント型で形成した場合に生じる電圧（ソース・ゲートの電位差）ほどの損失とはならない。よって、出力端子ＯＵＴの電位はほぼ負電圧−Ｖｉｎまで引き下げられる。
【００４３】
図４はｐ型基板上にツインウェル構造で形成された負電圧出力チャージポンプ回路１の概略縦断面図である。本図に示すように、負電圧出力チャージポンプ回路１をｐ型基板上にツインウェル構造で形成した場合、Ｅ−ＰＭＯＳトランジスタＥＰ１、及びＤ−ＰＭＯＳトランジスタＤＰ１、ＤＰ２は、ｐ型基板ＳＵＢと電気的に分離されたｎ型ウェルＷに形成され、該ｎ型ウェルＷのバックゲートはチャネルよりも高い電位（本実施形態では入力電圧Ｖｉｎ）に接続される。
【００４４】
従って、上記構成から成る負電圧出力チャージポンプ回路１であれば、上記チャネルの電位が負電圧−Ｖｉｎまで低下したとしても、耐圧問題さえクリアしていれば、特段の問題が生じることはない。また、ＮＭＯＳトランジスタを用いた従来の負電圧出力チャージポンプ回路１’と違って、基板電位を負電圧−Ｖｉｎまで下げる必要もない。
【００４５】
なお、本発明は上記の実施形態で例示した回路構成に限らず、同様の構成から成る負電圧出力チャージポンプ回路に適用が可能である。
【００４６】
【発明の効果】
上記したように、本発明に係る負電圧出力チャージポンプ回路は、基準電圧に対する正電圧でコンデンサを充電した後、該コンデンサの高電位端子を前記基準電圧に導通させるとともに、該コンデンサの低電位端子を出力端子に導通させることで、前記コンデンサの充電電圧を前記出力端子から負電圧として出力する負電圧出力チャージポンプ回路において、前記コンデンサの充電時にオンとされ、前記基準電圧を前記コンデンサの低電位端子に印加するスイッチ素子と、前記負電圧の出力時にオンとされ、前記コンデンサの低電位端子を前記出力端子に導通させるスイッチ素子のうち、少なくとも一方がディプリーション型トランジスタである構成としている。なお、前記スイッチ素子は、基板と電気的に分離されたウェルに形成するとよい。
【００４７】
より具体的に言うと、本発明に係る負電圧出力チャージポンプ回路は、基準電圧に対する正電圧が印加される入力端子と第１コンデンサの一端との間に接続された第１スイッチ素子と、前記基準電圧が印加される基準端子と第１コンデンサの他端との間に接続された第２スイッチ素子と、第１コンデンサの他端と第２コンデンサの一端及び負電圧を出力する出力端子との間に接続された第３スイッチ素子と、第１コンデンサの一端と第２コンデンサの他端及び前記基準端子との間に接続された第４スイッチ素子と、を有して成り、第１、第２スイッチ素子をオンとし、第３、第４スイッチ素子をオフとすることによって前記正電圧で第１コンデンサを充電し、第１、第２スイッチ素子をオフとし、第３、第４スイッチ素子をオンとすることによって第１コンデンサの充電電圧を前記出力端子から負電圧として出力する負電圧出力チャージポンプ回路において、第１スイッチ素子がエンハンスメント型ＰＭＯＳトランジスタであり、第２、第３スイッチ素子のうち少なくとも一方がディプリーション型ＰＭＯＳトランジスタであり、第４スイッチ素子がエンハンスメント型ＮＭＯＳトランジスタである構成にするとよい。なお、第１、第２、第３スイッチ素子は、ｐ型基板と電気的に分離されたｎ型ウェルに形成するとよい。
【００４８】
このような構成とすることにより、寄生素子による誤動作を防ぎ、かつ低損失で低コストを実現した負電圧出力チャージポンプ回路を実現することができる。
【００４９】
また、上記構成から成る負電圧出力チャージポンプ回路において、前記各スイッチ素子のオン／オフ制御を行う制御回路は、第１コンデンサの充電に際して、第３、第４スイッチ素子をオフとしてから所定時間経過後に第１、第２スイッチ素子をオンとし、負電圧の出力に際して、第１、第２スイッチ素子をオフとしてから所定時間経過後に第３、第４スイッチ素子をオンとする構成にするとよい。
【００５０】
このような構成とすることにより、各スイッチ素子のターンオン／ターンオフ時に、全てのスイッチ素子が同時オンすることを防止できるので、動作の安定性を向上することが可能となる。
【図面の簡単な説明】
【図１】 エンハンスメント型ＰＭＯＳトランジスタとディプリーション型ＰＭＯＳトランジスタの電気的特性を示す図である。
【図２】 本発明に係る負電圧出力チャージポンプ回路の一実施形態を示す回路図である。
【図３】 制御信号Ｓ１、Ｓ２を生成する制御回路の一実施形態を示すブロック図である。
【図４】 ｐ型基板上にツインウェル構造で形成された負電圧出力チャージポンプ回路１の概略縦断面図である。
【図５】 負電圧出力チャージポンプ回路の一従来例を示す回路図である。
【図６】 ｐ型基板上にツインウェル構造で形成された負電圧出力チャージポンプ回路１’の概略縦断面図である。
【図７】 負電圧出力チャージポンプ回路の別従来例を示す回路図である。
【符号の説明】
１ 負電圧出力チャージポンプ回路
ＩＮ 入力端子
ＯＵＴ 出力端子
ＧＮＤ グランド端子
Ｅ１ 直流電源
ＥＰ１ エンハンスメント型ＰＭＯＳトランジスタ
ＤＰ１、ＤＰ２ ディプリーション型ＰＭＯＳトランジスタ
ＥＮ１ エンハンスメント型ＮＭＯＳトランジスタ
Ｃ１、Ｃ２ 第１、第２コンデンサ
Ｓ１、Ｓ２ 制御信号
ＣＮＴ１ 制御回路
Ｄ１、Ｄ２ 第１、第２ディレイ回路
ＩＮＶ１ インバータ回路
ＳＵＢ ｐ型基板
Ｗ ｎ型ウェル
Claims (3)
- 基準電圧に対する正電圧が印加される入力端子と第１コンデンサの一端との間に接続された第１スイッチ素子と、前記基準電圧が印加される基準端子と第１コンデンサの他端との間に接続された第２スイッチ素子と、第１コンデンサの他端と第２コンデンサの一端及び負電圧を出力する出力端子との間に接続された第３スイッチ素子と、第１コンデンサの一端と第２コンデンサの他端及び前記基準端子との間に接続された第４スイッチ素子と、を有して成り、
第１、第２スイッチ素子をオンとし、第３、第４スイッチ素子をオフとすることによって前記正電圧で第１コンデンサを充電し、
第１、第２スイッチ素子をオフとし、第３、第４スイッチ素子をオンとすることによって第１コンデンサの充電電圧を前記出力端子から負電圧として出力する負電圧出力チャージポンプ回路において、
第１スイッチ素子がエンハンスメント型ＰＭＯＳトランジスタであり、第２、第３スイッチ素子の少なくとも一方がディプリーション型ＰＭＯＳトランジスタであり、第４スイッチ素子がエンハンスメント型ＮＭＯＳトランジスタであることを特徴とする負電圧出力チャージポンプ回路。 - 第１、第２、第３スイッチ素子は、ｐ型基板と電気的に分離されたｎ型ウェルに形成されることを特徴とする請求項１に記載の負電圧出力チャージポンプ回路。
- 前記各スイッチ素子のオン／オフ制御を行う制御回路は、第１コンデンサの充電に際して、第３、第４スイッチ素子をオフとしてから所定時間経過後に第１、第２スイッチ素子をオンとし、負電圧の出力に際して、第１、第２スイッチ素子をオフとしてから所定時間経過後に第３、第４スイッチ素子をオンとすることを特徴とする請求項１又は請求項２に記載の負電圧出力チャージポンプ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002033340A JP3832575B2 (ja) | 2002-02-12 | 2002-02-12 | 負電圧出力チャージポンプ回路 |
| US10/358,189 US6803807B2 (en) | 2002-02-12 | 2003-02-05 | Negative voltage output charge pump circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002033340A JP3832575B2 (ja) | 2002-02-12 | 2002-02-12 | 負電圧出力チャージポンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003235245A JP2003235245A (ja) | 2003-08-22 |
| JP3832575B2 true JP3832575B2 (ja) | 2006-10-11 |
Family
ID=27654877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002033340A Expired - Fee Related JP3832575B2 (ja) | 2002-02-12 | 2002-02-12 | 負電圧出力チャージポンプ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6803807B2 (ja) |
| JP (1) | JP3832575B2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7719343B2 (en) | 2003-09-08 | 2010-05-18 | Peregrine Semiconductor Corporation | Low noise charge pump method and apparatus |
| US20070279021A1 (en) * | 2004-12-28 | 2007-12-06 | Rohm Co., Ltd. | Power Supply Circuit, Charge Pump Circuit, and Portable Appliance Therewith |
| JP4980652B2 (ja) * | 2006-06-12 | 2012-07-18 | 新日本無線株式会社 | チャージポンプ回路 |
| TWI328925B (en) * | 2007-04-11 | 2010-08-11 | Au Optronics Corp | Negative voltage converter |
| CN100592153C (zh) * | 2007-06-08 | 2010-02-24 | 群康科技(深圳)有限公司 | 负电压产生电路 |
| US8040175B2 (en) * | 2007-10-24 | 2011-10-18 | Cypress Semiconductor Corporation | Supply regulated charge pump system |
| US9660590B2 (en) | 2008-07-18 | 2017-05-23 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
| US8994452B2 (en) | 2008-07-18 | 2015-03-31 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
| US9209680B2 (en) * | 2009-04-29 | 2015-12-08 | Infineon Technologies Ag | Circuit for providing negative voltages with selectable charge pump or buck-boost operating mode |
| KR101764125B1 (ko) | 2010-12-15 | 2017-08-02 | 삼성전자주식회사 | 음의 고전압 발생기 및 음의 고전압 발생기를 포함하는 비휘발성 메모리 장치 |
| US8686787B2 (en) | 2011-05-11 | 2014-04-01 | Peregrine Semiconductor Corporation | High voltage ring pump with inverter stages and voltage boosting stages |
| US9264053B2 (en) | 2011-01-18 | 2016-02-16 | Peregrine Semiconductor Corporation | Variable frequency charge pump |
| US8867281B2 (en) * | 2013-03-15 | 2014-10-21 | Silicon Storage Technology, Inc. | Hybrid chargepump and regulation means and method for flash memory device |
| TWI486929B (zh) * | 2013-05-13 | 2015-06-01 | Sitronix Technology Corp | Can produce self-voltage or negative voltage switching circuit |
| EP3178160B1 (en) * | 2014-08-08 | 2020-04-29 | ABB Power Grids Switzerland AG | A switching cell, a switching module for a chain link, and a chain link for a multilevel converter |
| FR3029713B1 (fr) * | 2014-12-08 | 2017-01-13 | Commissariat Energie Atomique | Convertisseur continu-continu a demarrage a froid |
| KR102284842B1 (ko) * | 2014-12-30 | 2021-08-03 | 엘지디스플레이 주식회사 | 반도체 집적 회로 및 그 구동 방법 |
| JP5911614B1 (ja) * | 2015-01-19 | 2016-04-27 | 力晶科技股▲ふん▼有限公司 | 負基準電圧発生回路 |
| DE102016106015A1 (de) * | 2016-04-01 | 2017-10-05 | Tdk Corporation | Negative Ladungspumpe und Audio-ASIC mit einer negativen Ladungspumpe |
| US10243451B1 (en) | 2018-03-21 | 2019-03-26 | Dialog Semiconductor (Uk) Limited | System and method for powering a switching converter |
| CN111245221B (zh) * | 2020-03-23 | 2021-03-12 | 厦门傅里叶电子有限公司 | 一种双倍电荷泵 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4433253A (en) * | 1981-12-10 | 1984-02-21 | Standard Microsystems Corporation | Three-phase regulated high-voltage charge pump |
| US5892400A (en) * | 1995-12-15 | 1999-04-06 | Anadigics, Inc. | Amplifier using a single polarity power supply and including depletion mode FET and negative voltage generator |
-
2002
- 2002-02-12 JP JP2002033340A patent/JP3832575B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-05 US US10/358,189 patent/US6803807B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003235245A (ja) | 2003-08-22 |
| US6803807B2 (en) | 2004-10-12 |
| US20030151448A1 (en) | 2003-08-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3832575B2 (ja) | 負電圧出力チャージポンプ回路 | |
| US7990667B2 (en) | Semiconductor device including esd protection field effect transistor with adjustable back gate potential | |
| US6194952B1 (en) | Transmission gate circuit | |
| US8218377B2 (en) | Fail-safe high speed level shifter for wide supply voltage range | |
| KR100229850B1 (ko) | 출력신호 노이즈가 저감된 신호출력회로 | |
| JP5341780B2 (ja) | 電力供給制御回路 | |
| US8013642B2 (en) | Output drive circuit | |
| KR20040098566A (ko) | 레벨시프트회로 | |
| JP2011139404A (ja) | 電力供給制御回路 | |
| JP3983220B2 (ja) | アナログスイッチ | |
| JP3702159B2 (ja) | 半導体集積回路装置 | |
| US7724069B1 (en) | Analog switch for operation outside power rails with low supply current | |
| US20110050317A1 (en) | Bootstrap circuit | |
| US6980194B2 (en) | Amplitude conversion circuit for converting signal amplitude | |
| US6998668B2 (en) | Semiconductor integrated circuit device including a level shifter | |
| KR100308208B1 (ko) | 반도체집적회로장치의입력회로 | |
| US7084697B2 (en) | Charge pump circuit capable of completely cutting off parasitic transistors | |
| US20110050327A1 (en) | Semiconductor device | |
| US7514960B2 (en) | Level shifter circuit | |
| US7692479B2 (en) | Semiconductor integrated circuit device including charge pump circuit capable of suppressing noise | |
| JP2021150532A (ja) | 半導体装置 | |
| JP2009260832A (ja) | 半導体装置 | |
| KR100516093B1 (ko) | 신호의 진폭을 변환하기 위한 진폭 변환 회로 | |
| TW202222037A (zh) | 延遲電路 | |
| KR100304675B1 (ko) | 풀업및풀다운회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040728 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060323 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060404 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060526 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060711 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060711 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100728 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110728 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110728 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120728 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120728 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130728 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |