JP5341780B2

JP5341780B2 - 電力供給制御回路

Info

Publication number: JP5341780B2
Application number: JP2010000132A
Authority: JP
Inventors: 治相馬; 明宏中原
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-01-04
Filing date: 2010-01-04
Publication date: 2013-11-13
Anticipated expiration: 2030-01-04
Also published as: JP2011139403A; US20110163800A1; US8242830B2

Description

本発明は、電力供給制御回路に関し、特に負荷への電源供給を制御する出力トランジスタを有する電力供給制御回路に関する。

電源から負荷に対する電力の供給を制御する回路として電力供給制御回路が知られている。電力供給制御回路は、応用分野の一つとして、自動車のアクチュエータやランプを駆動するために用いられている。

電力供給制御回路は、電源から負荷に対して電力を供給するか否かを切り替えるスイッチとして、出力トランジスタを備えている。例えば、ハイサイドスイッチ用の出力トランジスタには、ＮチャネルＭＯＳトランジスタが用いられる。ここで、出力トランジスタをオン状態にする場合、電源電圧以上の電圧をゲートに印加してオン抵抗を十分に小さくする必要がある。一方、出力トランジスタをオフ状態にする場合、ゲートに蓄積された電荷を放電する必要があるが、スイッチング時のノイズを抑制するために、ターンオフ時間及びスルーレートに関して厳しい制約が設けられている。

図７に、特許文献１に開示された半導体出力回路（電力供給制御回路）１００の回路図を示す。図７に示すように、電力供給制御回路１００は、ゲート駆動回路１３１と、出力トランジスタ１３２と、放電回路１３３と、電圧検出部１３４と、放電回路１３５と、を備える。電力供給制御回路１００の回路構成については、特許文献中に詳細な説明が記載されているため、説明を省略する。図８は、図７の電力供給制御回路１００の動作を説明するためのタイミングチャートである。なお、縦軸は電圧及び電流を示し、横軸は時間を示す。

図７及び図８を参照して、電力供給制御回路１００の動作について説明する。まず、時刻ｔ１において、入力信号ｉｎおよび制御信号ａがハイレベル（例えば、電源電圧Ｖｃｃ）からロウレベル（例えば、接地電圧ＧＮＤ）に遷移する。同時に、制御信号ｂがロウレベルから電源電圧Ｖｃｃ以上の電圧（例えば、Ｖｃｃ＋１０Ｖ）に遷移する。時刻ｔ２において、出力トランジスタ１３２のゲート電圧Ｇがロウレベルから電源電圧Ｖｃｃ以上の電圧（例えばＶｃｃ＋１０Ｖ）に遷移する。それにより、出力トランジスタ１３２がオン状態となる。それにより、電力供給制御回路１００は、電源から出力端子Ｔｏに対して電力を供給する。このとき、出力端子Ｔｏの出力電圧Ｖｏは、電源電圧Ｖｃｃとほぼ同じ電圧レベルを示す。この出力電圧Ｖｏは、次段の負荷（不図示）に供給される。また、容量１３６には、ＮＭＯＳトランジスタ１３８の寄生ダイオードを介して、出力電圧Ｖｏの電荷が充電される。制御信号ｃの電圧が出力電圧Ｖｏと同じ電圧レベルになるため、ＮＭＯＳトランジスタ１３７はオフ状態となる。

時刻ｔ３において、入力信号ｉｎおよび制御信号ａがロウレベルからハイレベル（電源電圧Ｖｃｃ）に遷移する。同時に、ゲート駆動回路１３１において、制御信号ｂを出力する端子側がハイインピーダンス状態となる。このとき、デプレッション型のＮＭＯＳトランジスタ１３９はオン状態となる。そのため、出力トランジスタ１３２のゲート電荷は、電流制限素子１４０およびＮＭＯＳトランジスタ１３９を介して緩やかに放電される。

さらに時刻ｔ３において、制御信号ｃの電圧が、制御信号ａの電圧に出力電圧Ｖｏを重畳した電圧レベルとなる。そのため、ＮＭＯＳトランジスタ１３７がオン状態となる。それにより、出力トランジスタ１３２のゲート電荷が、ＮＭＯＳトランジスタ１３７を介して高速に放電される。

時刻ｔ３から遅れ時間ｔｄ経過後の時刻ｔ４において、ゲート電圧Ｇが電源電圧Ｖｃｃと同じ電圧レベルまで低下すると、出力電圧Ｖｏが低下し始める。時刻ｔ５において、出力電圧Ｖｏが電源電圧ＶｃｃよりもＮＭＯＳトランジスタ１３８のしきい値電圧ｈだけ低くなると、ＮＭＯＳトランジスタ１３８がオン状態となる。これにより、ＮＭＯＳトランジスタ１３７がオフ状態となる。つまり、出力トランジスタ１３２のゲート電荷は、ＮＭＯＳトランジスタ１３７を介して放電されなくなる。一方、ＮＭＯＳトランジスタ１３９を介した緩やかな放電は継続される。時刻ｔ６において、放電が完了してゲート電圧Ｇがロウレベルになると、出力電圧Ｖｏもロウレベルとなる。なお、出力端子Ｔｏに接続される負荷（不図示）が抵抗性の場合、図８に示すように、出力電流Ｉｏも、出力電圧Ｖｏと同様の変化を示す。

このように、出力トランジスタ１３２をオン状態からオフ状態に切り替える場合において、出力電圧Ｖｏが電源電圧Ｖｃｃと同等程度である場合、ＮＭＯＳトランジスタ１３７がオン状態となる。それにより、出力トランジスタ１３２のゲート電荷は高速に放電される。その後、出力電圧Ｖｏが電源電圧ＶｃｃよりもＮＭＯＳトランジスタ１３８のしきい値電圧だけ低くなった場合、ＮＭＯＳトランジスタ１３７がオフ状態となる。それにより、出力トランジスタ１３２のゲート電荷は高速に放電されなくなる。

一方、出力トランジスタ１３２をオン状態からオフ状態に切り替える場合において、ＮＭＯＳトランジスタ１３９は、ロウレベルの制御信号ａによってオン状態となる。それにより、出力トランジスタ１３２のゲート電荷は、電流制限素子１４０及びトランジスタ１３９を介して、ＮＭＯＳトランジスタ１３７よりも緩やかに放電され続ける。

つまり、電力供給制御回路１００は、上記２つの放電経路を用いて放電動作を行うことにより、ターンオフ動作を開始してから（時刻ｔ３）、出力電圧Ｖｏが変化を開始（時刻ｔ４）するまでの時間（遅れ時間ｔｄ）を短縮することができる。つまり、ターンオフ時間（時刻ｔ３〜ｔ６）を短縮することができる。同時に、電力供給制御回路１００は、ターンオフ時の出力電圧Ｖｏのスルーレートを緩やかにすることができる。

特開２００５−１３０２４５号公報

図６は、出力トランジスタのオン抵抗及びゲート・ソース間電圧の特性を示す図である。縦軸がオン抵抗を示し、横軸がゲート・ソース間電圧を示す。図６に示すように、オン抵抗を十分に小さくするためには、ゲート電圧を十分に昇圧させる必要がある。しかし、出力トランジスタをオン状態からオフ状態に切り替える（ターンオフする）場合において、ゲート電圧が高い場合、ゲート電荷の放電に長い時間を要する。そのため、オフ時間に関する制約を満足することが困難である。一方、高速にゲート電荷を放電した場合、出力電圧（Ｖｏ）のスルーレートが大きくなるため、スイッチングノイズが大きくなってしまう。

特許文献１は、このような問題を解決するために提案されたものである。しかし、従来技術の場合、ターンオフ時において、ＮＭＯＳトランジスタ１３７を高速にオフ状態からオン状態に移行させるためには、容量１３６に多くの電荷を蓄積する必要があった。つまり、ＮＭＯＳトランジスタ１３７を高速にオフ状態からオン状態に移行させるためには、容量１３６を十分に大きくする必要があった。そのため、従来技術では、回路規模が増大するという問題があった。

本発明にかかる電力供給制御回路は、電源ラインと出力端子との間に設けられ、負荷に対する電力の供給を制御するＮチャネル型の出力トランジスタと、外部入力信号に基づいて前記出力トランジスタのオンオフを制御するための制御信号を生成するゲート駆動回路と、前記出力トランジスタのゲート−ソース間に設けられ、前記出力トランジスタをオフする場合、前記制御信号に基づいて前記出力トランジスタのゲートに蓄積された電荷を放電するための第１のデプレション型ＮチャネルＭＯＳトランジスタと、前記出力トランジスタのゲート−ソース間に設けられ、前記出力トランジスタをオフする場合、前記制御信号に基づいて前記出力トランジスタのゲートに蓄積された電荷を前記第１のデプレション型ＮチャネルＭＯＳトランジスタよりも緩やかに放電するための第２のデプレション型ＮチャネルＭＯＳトランジスタと、前記第１のデプレション型ＮチャネルＭＯＳトランジスタに直列に接続され、前記出力トランジスタをオフする場合において、前記出力トランジスタのゲート電圧が所定の電圧レベルに低下したことを検出し、前記出力トランジスタのゲートに蓄積された電荷の放電を遮断する放電遮断回路と、を備える。

上述のような回路構成により、回路規模の増大を抑制することができる。

本発明により、回路規模の増大を抑制することが可能な電力供給制御回路を提供することができる。

本発明の実施の形態１にかかる電力供給制御回路を示す図である。本発明の実施の形態１にかかる電力供給制御回路の動作を示すタイミングチャートである。本発明の実施の形態２にかかる電力供給制御回路を示す図である。本発明の実施の形態３にかかる電力供給制御回路を示す図である。本発明の実施の形態３にかかる電力供給制御回路に用いられるトランジスタの構造を示す図である。出力トランジスタのオン抵抗及びゲート・ソース間電圧の特性を示す図である。従来の電力供給制御回路を示す図ある。従来の電力供給制御回路の動作を示すタイミングチャートである。

以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。説明の明確化のため、必要に応じて重複説明は省略される。

実施の形態１
図１に、本発明の実施の形態１にかかる電力供給制御回路１の回路図を示す。図１に示す電力供給制御回路１は、ゲート駆動回路３１と、出力トランジスタ３２と、放電回路３３ａと、放電回路３５と、を備える。また、放電回路３３ａは、トランジスタ（第１のデプレション型ＮチャネルＭＯＳトランジスタ）３７と、放電遮断回路４０ａと、を有する。放電回路３５は、電流制限素子４０と、トランジスタ（第２のデプレション型ＮチャネルＭＯＳトランジスタ）３９と、を有する。なお、出力トランジスタ３２は、ＮチャネルＭＯＳトランジスタである。トランジスタ３７，３９は、デプレッション型のＮチャネルＭＯＳトランジスタである。また、放電遮断回路４０ａとして、ツェナーダイオード４０ａが用いられている。

ゲート駆動回路３１では、入力端子が外部入力端子ｉｎに接続され、一方の出力端子がトランジスタ３９のゲートに接続され、他方の出力端子が電流制限素子４０の一方の端子に接続される。トランジスタ３９では、ドレインが電流制限素子４０の一方の端子に接続され、ソースが出力トランジスタ３２のソースに接続される。出力トランジスタ３２では、ドレインが電源電圧端子（電源ライン）Ｖｃｃに接続され、ゲートが電流制限素子４０の他方の端子に接続され、ドレインが外部出力端子（出力端子）Ｔｏに接続される。トランジスタ３７では、ドレインがツェナーダイオード４０ａのアノードに接続され、ゲートがゲート駆動回路３１の一方の出力端子に接続され、ソースが出力トランジスタ３２のソースに接続される。ツェナーダイオード４０ａのカソードは、出力トランジスタ３２のゲートに接続される。なお、便宜上、記号「Ｖｃｃ」、「ｉｎ」は、それぞれ端子名を示すと同時に、電源電圧、入力信号、を示すものとする。

ゲート駆動回路３１は、入力端子ｉｎを介して外部から供給された入力信号（外部入力信号）ｉｎに基づいて、制御信号ａ、ｂを生成する。

より具体的には、ゲート駆動回路３１は、ロウレベルの入力信号ｉｎに基づいてロウレベルの制御信号ａを生成し、トランジスタ３９のゲート及びトランジスタ３７のゲートに対して出力する。同時に、ゲート駆動回路３１は、電源電圧Ｖｃｃよりも電圧レベルの高いハイレベルの制御信号ｂを生成し、電流制限素子４０を介して出力トランジスタ３２のゲートに対して出力する。このとき、ゲート駆動回路３１は、内部に設けられたチャージポンプ回路（不図示）によって制御信号ｂの電圧を昇圧する。

一方、ゲート駆動回路３１は、ハイレベルの入力信号ｉｎに基づいてハイレベルの制御信号ａを生成し、トランジスタ３９のゲート及びトランジスタ３７のゲートに対して出力する。同時に、ゲート駆動回路３１は、制御信号ｂを出力する側の出力端子（他方の出力端子）をハイインピーダンス状態にする。

出力トランジスタ３２は、ゲートに印加される電圧（以下、ゲート電圧Ｇと称す）によってオンオフが制御される。例えば、出力トランジスタ３２は、ハイレベルの制御信号ｂによってオン状態に制御される。それにより、電力供給制御回路１は、電源電圧端子Ｖｃｃから外部出力端子Ｔｏに対して電力を供給する。そして、この電力は後段の負荷（不図示）に供給される。このとき、外部出力端子Ｔｏの電圧（出力電圧Ｖｏ）は、電源電圧Ｖｃｃとほぼ同じ電圧レベルを示す。

また、出力トランジスタ３２は、放電回路３３ａ，３５を介してゲート電荷が放電されることにより、オフ状態に制御される。それにより、電力供給制御回路１は、電源電圧端子Ｖｃｃから外部出力端子Ｔｏに対して電力の供給を停止する。

放電回路３３ａは、出力トランジスタ３２をオン状態からオフ状態に切り替える（ターンオフする）場合に、出力トランジスタ３２のゲート−ソース間を電気的に接続する第１の電流経路を形成する。つまり、出力トランジスタ３２のゲート−ソース間は、ツェナーダイオード４０ａ及びトランジスタ３７を介して、第１の電流経路を形成する。なお、トランジスタ３７は、制御信号ａに基づいてオンオフが制御される。また、ツェナーダイオード４０ａは、出力トランジスタ３２のゲート−ソース間電圧に基づいてオンオフが制御される。

例えば、出力トランジスタ３２をオフ状態からオン状態に切り替える（ターンオンする）場合、トランジスタ３７はロウレベルの制御信号ａに基づいてオフ状態に制御される。つまり、出力トランジスタ３２をターンオンする場合、第１の電流経路は遮断される。

一方、出力トランジスタ３２をターンオフする場合、トランジスタ３７はハイレベルの制御信号ａに基づいてオン状態に制御される。このとき、出力トランジスタ３２のゲート−ソース間電圧がツェナーダイオード４０ａの降伏電圧以上の場合には、第１の電流経路は導通状態となる。それにより、出力トランジスタ３２のゲート電荷は、第１の電流経路を介して放電される。他方、出力トランジスタ３２のゲート−ソース間電圧がツェナーダイオード４０ａの降伏電圧よりも低い場合には、第１の電流経路は遮断される。それにより、出力トランジスタ３２のゲート電荷は、第１の電流経路を介して放電されなくなる。なお、第１の電流経路は、後述する第２の電流経路よりも、急速に出力トランジスタ３２のゲート電荷を放電する。また、本実施の形態では、ツェナーダイオード４０ａの耐圧は、製造上の公差が小さく温度依存性の少ない、６Ｖ程度に設定されている。

放電回路３５は、出力トランジスタ３２をターンオフする場合に、出力トランジスタ３２のゲート−ソース間を電気的に接続する第２の電流経路を形成する。つまり、出力トランジスタ３２のゲート−ソース間は、電流制限素子４０及びトランジスタ３９を介して、第２の電流経路を形成する。なお、トランジスタ３９は、制御信号ａに基づいてオンオフが制御される。また、電流制限素子４０は、例えば抵抗等により構成され、トランジスタ３９に流れる電流を制限する。

例えば、出力トランジスタ３２をターンオンする場合、トランジスタ３９はロウレベルの制御信号ａに基づいてオフ状態に制御される。一方、出力トランジスタ３２をターンオフする場合、トランジスタ３９はハイレベルの制御信号ａに基づいてオン状態に制御される。なお、本実施の形態では、第２の電流経路は、第１の電流経路よりも、緩やかに出力トランジスタ３２のゲート電荷を放電する。

次に、図１に示す回路の動作について、図２を用いてさらに具体的に説明する。図２は、本実施の形態にかかる電力供給制御回路１の動作を示すタイミングチャートである。なお、縦軸は電圧及び電流を示し、横軸は時間を示す。

まず、時刻ｔ１において、出力トランジスタ３２のターンオン動作が開始する。つまり、入力信号ｉｎがハイレベル（例えば電源電圧Ｖｃｃ）からロウレベル（例えば接地電圧）に遷移する。それにより、制御信号ａはハイレベルからロウレベルに遷移する。同時に、制御信号ｂはロウレベルから電源電圧Ｖｃｃ以上の電圧（例えば、電源電圧Ｖｃｃ＋１０Ｖ）に遷移する。

時刻ｔ２において、出力トランジスタ３２のゲート電圧Ｇは、ロウレベルから電源電圧Ｖｃｃ以上の電圧（例えば電源電圧Ｖｃｃ＋１０Ｖ）に遷移する。それにより、出力トランジスタ３２はオン状態となる。それにより、電力供給制御回路１は、電源電圧端子Ｖｃｃから外部出力端子Ｔｏに対して電力を供給する。このとき、出力電圧Ｖｏは電源電圧Ｖｃｃとほぼ同じ電圧レベルを示す。なお、トランジスタ３７は、ゲートにロウレベルの制御信号ａが印加され、ソースに電源電圧Ｖｃｃが印加されているため、オフ状態となっている。

次に、時刻ｔ３において、出力トランジスタ３２のターンオフ動作が開始する。つまり、入力信号ｉｎがロウレベルからハイレベルに遷移する。それにより、制御信号ａはロウレベルからハイレベルに遷移する。同時に、ゲート駆動回路３１の制御信号ｂを出力する側の出力端子（他方の出力端子）が、ハイインピーダンス状態になる。

このとき、トランジスタ３７は、ゲートにハイレベルの制御信号ａが印加され、ソースに出力電圧Ｖｏが印加されるため、オン状態となる。それにより、出力トランジスタ３２のゲート電荷は、ツェナーダイオード４０ａ及びトランジスタ３７を介して、高速に放電される。つまり、出力トランジスタ３２のゲート電荷は、第１の電流経路を介して、高速に放電される。

また、トランジスタ３９は、ゲートにハイレベルの制御信号ａが印加され、ソースに出力電圧Ｖｏが印加されるため、オン状態となる。それにより、出力トランジスタ３２のゲート電荷は、電流制限素子４０及びトランジスタ３９を介して、放電される。つまり、出力トランジスタ３２のゲート電荷は、第１の電流経路に加え、さらに第２の電流経路を介して、放電される。

時刻ｔ４において、ゲート電圧Ｇが電源電圧Ｖｃｃ＋６Ｖまで低下した場合、第１の電流経路が遮断される。時刻ｔ４以降、出力トランジスタ３２のゲート電荷は、第２の電流経路のみを介して、緩やかに放電される。その後、出力トランジスタ３２のゲート電圧がさらに低下すると、時刻ｔ３から遅れ時間ｔｄ経過後の時刻ｔ５において、出力電圧Ｖｏが低下し始める。

時刻ｔ６において、放電が完了してゲート電圧Ｇがロウレベルになると、出力トランジスタ３２はオフ状態となる。それにより、出力電圧Ｖｏはロウレベルになる。なお、出力端子Ｔｏに接続される負荷（不図示）が抵抗性の場合、図２に示すように、出力電流Ｉｏも、出力電圧Ｖｏと同様の変化を示す。

このように、電力供給制御回路１は、ターンオフ時において、出力トランジスタ３２のゲート電圧が電源電圧Ｖｃｃよりも十分に高い（例えば、電源電圧Ｖｃｃ＋１０Ｖ）場合には、第１及び第２の電流経路を介して、出力トランジスタ３２のゲート電荷を高速に放電する。そして、電力供給制御回路１は、ターンオフ時において、出力トランジスタ３２のゲート電圧が電源電圧Ｖｃｃよりも６Ｖ程度高い電圧まで低下すると、第１の電流経路を遮断し、第２の電流経路のみを介して、出力トランジスタ３２のゲート電荷を緩やかに放電する。

このような回路構成により、電力供給制御回路１は、出力トランジスタ３２のゲート電圧が電源電圧Ｖｃｃよりも十分に高い電圧に昇圧された場合でも、ターンオフ動作を開始してから（時刻ｔ３）、出力電圧Ｖｏが変化を開始（時刻ｔ５）するまでの時間（遅れ時間ｔｄ）を短縮することができる。つまり、ターンオフ時間（時刻ｔ３〜ｔ６）を短縮することができる。ここで、電力供給制御回路１は、出力電圧Ｖｏが電源電圧Ｖｃｃよりも低くなる前に、第１の電流経路を遮断する。そのため、電力供給制御回路１では、従来技術と異なり、出力電圧Ｖｏの波形に歪みが生じない。それにより、電力供給制御回路１は、出力電圧Ｖｏのノイズを抑制することができる。同時に、電力供給制御回路１は、ターンオフ時における出力電圧Ｖｏのスルーレートを小さくすることができる。

また、従来技術の場合、ターンオフ時において、ＮＭＯＳトランジスタ１３７を高速にオン状態に移行させるために、容量１３６を十分に大きくする必要があった。そのため、従来技術では、回路規模が増大するという問題があった。一方、電力供給制御回路１は、従来技術と異なり容量１３６を用いないため、回路規模の増大を抑制することができる。なお、電力供給制御回路１は、容量１３６を用いたブートストラップ回路を用いず、デプレッション型のＮチャネルＭＯＳトランジスタ３７を用いて第１の電流経路を形成する。

実施の形態２
図３に、本発明の実施の形態２にかかる電力供給制御回路２の回路図を示す。図３に示す電力供給制御回路２は、図１に示す電力供給制御回路１と比較して、放電回路３３ａの代わりに放電回路３３ｂを備える。放電回路３３ｂは、トランジスタ３７と放電遮断回路４０ｂとを有する。放電遮断回路４０ｂは、ゲート−ドレイン間が共通接続されたＮチャネルＭＯＳトランジスタ４０ｂ１〜４０ｂｎ（ｎは自然数）を複数有する。トランジスタ４０ｂ１〜４０ｂｎは、出力トランジスタ３２のゲートとトランジスタ３７のドレインとの間に直列に接続される。その他の回路構成については、図１に示す回路と同様であるため説明を省略する。

図１に示す電力供給制御回路１は、ターンオフ時において、出力トランジスタ３２のゲート電圧Ｇが電源電圧Ｖｃｃ＋６Ｖまで低下した場合に、第１の電流経路を遮断していた。一方、図３に示す電力供給制御回路２は、ターンオフ時において、出力トランジスタ３２のゲート電圧Ｇが電源電圧Ｖｃｃのさらに近傍まで低下した場合に、第１の電流経路を遮断することができる。つまり、電力供給制御回路２は、図２のターンオフ時間（時刻ｔ３〜ｔ６）のうち、時刻ｔ３〜ｔ４の期間の占める割合を増加させることができる。それにより、電力供給制御回路２は、実施の形態１の場合と比較して、ターンオフ時間を短くすることができる。また、電力供給制御回路２は、実施の形態１の場合と同様に、容量１３６からなるブートストラップ回路を用いないため、回路規模の増大を抑制することができる。

図３の動作について、図２を用いて説明する。時刻ｔ３において、出力トランジスタ３２のターンオフ動作が開始する。つまり、入力信号ｉｎがロウレベルからハイレベルに遷移する。それにより、制御信号ａはロウレベルからハイレベルに遷移する。同時に、ゲート駆動回路３１の制御信号ｂを出力する側の出力端子（他方の出力端子）が、ハイインピーダンス状態になる。

このとき、トランジスタ３７は、ゲートにハイレベルの制御信号ａが印加され、ソースに電源電圧Ｖｃｃが印加されるため、オン状態となる。それにより、出力トランジスタ３２のゲート電荷は、放電遮断回路４０ｂ及びトランジスタ３７を介して、高速に放電される。つまり、出力トランジスタ３２のゲート電荷は、第１の電流経路を介して、高速に放電される。

そして、出力トランジスタ３２のゲート電圧Ｇが、トランジスタ４０ｂ１〜４０ｂｎのしきい値電圧と電源電圧Ｖｃｃとの合計程度まで低下すると、トランジスタ４０ｂ１〜４０ｂｎがオフ状態となり、第１の電流経路が遮断される。ここで、トランジスタ４０ｂ１〜４０ｂｎのしきい値電圧の合計を、出力トランジスタ３２のしきい値電圧よりわずかに高く設定しておく。それにより、電力供給制御回路２は、出力電圧Ｖｏが電源電圧Ｖｃｃより低くなる前に、第１の電流経路を遮断することができる。そのため、電力供給制御回路２では、実施の形態１の場合と同様に、出力電圧Ｖｏの波形に歪みが生じない。つまり、電力供給制御回路２は、出力電圧Ｖｏのノイズを抑制することができる。同時に、電力供給制御回路２は、ターンオフ時における出力電圧Ｖｏのスルーレートを小さくすることができる。また、電力供給制御回路２は、実施の形態１の場合と同様に、容量１３６からなるブートストラップ回路を用いないため、回路規模の増大を抑制することができる。その他の動作については、実施の形態１の場合と同様であるため、説明を省略する。

例えば、放電遮断回路４０ｂが２個のトランジスタ４０ｂ１，４０ｂ２（ｎ＝２）を有する場合について説明する。なお、各トランジスタ４０ｂ１，４０ｂ２のしきい値電圧は２Ｖ程度である。この例では、ターンオフ時において、出力トランジスタ３２のゲート電圧Ｇが電源電圧Ｖｃｃ＋４Ｖ程度まで低下すると、第１の電流経路が遮断される。このように、本実施の形態では、実施の形態１と比較して、出力トランジスタ３２のゲート電圧Ｇが電源電圧Ｖｃｃのさらに近傍まで低下した場合に、第１の電流経路を遮断することができる。

実施の形態３
図４に、本発明の実施の形態３にかかる電力供給制御回路３の回路図を示す。図４に示す電力供給制御回路３は、図１に示す電力供給制御回路１と比較して、放電回路３３ａの代わりに放電回路３３ｃを備える。放電回路３３ｃは、トランジスタ３７と放電遮断回路４０ｃとを有する。なお、放電遮断回路４０ｃとして、ＮチャネルＭＯＳトランジスタ４０ｃが用いられている。トランジスタ４０ｃでは、ゲート及びドレインが出力トランジスタ３２のゲートに共通接続され、ソースがトランジスタ３７のドレインに接続される。その他の回路構成については、図１に示す回路と同様であるため、説明を省略する。

実施の形態２では、トランジスタ４０ｂ１〜４０ｂｎの個数に応じて、第１の電流経路を遮断するか否かのしきい値電圧を調整していた。一方、本実施の形態では、出力トランジスタと同等程度のしきい値電圧を有するトランジスタ４０ｃを用いることにより、第１の電流経路を遮断するか否かのしきい値電圧を調整する。それにより、電力供給制御回路３は、ターンオフ時において、出力トランジスタ３２のゲート電圧Ｇが電源電圧Ｖｃｃのさらに近傍まで低下した場合に、第１の電流経路を遮断することができる。つまり、本実施の形態にかかる電力供給制御回路３は、実施の形態２の場合と比較して、ターンオフ時間を短くすることができる。また、電力供給制御回路３は、上記実施の形態の場合と同様に、容量１３６からなるブートストラップ回路を用いないため、回路規模の増大を抑制することができる。

図４の動作について、図２を用いて説明する。時刻ｔ３において、出力トランジスタ３２のターンオフ動作が開始する。つまり、入力信号ｉｎがロウレベルからハイレベルに遷移する。それにより、制御信号ａはロウレベルからハイレベルに遷移する。同時に、ゲート駆動回路３１の制御信号ｂを出力する側の出力端子（他方の出力端子）が、ハイインピーダンス状態になる。

そして、出力トランジスタ３２のゲート電圧Ｇが、トランジスタ４０ｃのしきい値電圧と電源電圧Ｖｃｃとの合計程度まで低下すると、トランジスタ４０ｃがオフ状態となり、第１の電流経路が遮断される。ここで、トランジスタ４０ｃのしきい値電圧を、出力トランジスタ３２のしきい値電圧よりわずかに高く設定しておく。それにより、電力供給制御回路３は、出力電圧Ｖｏが電源電圧Ｖｃｃより低くなる前に、第１の電流経路を遮断することができる。

なお、このような設定は、トランジスタ４０ｃ及び出力トランジスタ３２のしきい値電圧を決定する拡散層を同じにすることにより、容易に実現可能である。図５に、トランジスタ４０ｃ及び出力トランジスタ３２のトランジスタ構造の断面図を示す。

トランジスタ４０ｃは、ｎ⁻基板５０を有する。ｎ⁻基板５０の下側には、背面接触のためのｎ^＋拡散層５１が設けられている。また、ｎ⁻基板５０上には第１のｐ⁻拡散層５２が設けられている。第１のｐ⁻拡散層５２に相対する表面に２つのｎ^＋拡散層５３，５４が位置している。なお、一方のｎ^＋拡散層（凹み拡散層）５３は、ソース端子Ｓに接続されている。他方のｎ^＋拡散層５４は、ドレイン端子Ｄに接続されている。また、両ｎ^＋拡散層５３，５４の間には、より浅い深さのｎ⁻拡散層５５が位置している。なお、ｎ⁻拡散層５５は、ｎ^＋拡散層５４に隣接している。

ｎ^＋拡散層５３及びｎ⁻拡散層５５間は、長さＬのチャネル領域を有する。チャネル上には、ゲート電極５６が配置されている。そして、ゲート電極５６はゲート端子Ｇに接続されている。また、ｎ^＋拡散層５３は、第１のｐ⁻拡散層５２よりも濃度の濃い第２のｐ⁻拡散層５７に囲われている。第２のｐ⁻拡散層５７は、ｐ^＋拡散層５８を介して基板端子ＢＧに接続されている。

出力トランジスタ３２は、ｎ⁻基板６０を有する。ｎ⁻基板６０の下側には、背面接触のためのｎ^＋拡散層６１が設けられている。なお、このｎ^＋拡散層６１は、ドレイン端子Ｄに接続されている。また、ｎ⁻基板６０上には、トランジスタ４０ｃに用いられているものと同一の第２のｐ⁻拡散層５７が設けられている。この第２のｐ⁻拡散層５７は、ｐ^＋拡散層６２を介して基板端子ＢＧに接続されている。

第２のｐ⁻拡散層５７に相対する表面に２つのｎ＋拡散層６３，６４が位置している。なお、ｎ＋拡散層６３，６４は、いずれもソース端子Ｓに接続されている。また、両ｎ＋拡散層６３，６４の間に、ｐ^＋拡散層６２が位置している。チャネル上には、ゲート電極６５が配置されている。そして、ゲート電極６５はゲート端子Ｇに接続されている。

図５に示す例のように、トランジスタ４０ｃ及び出力トランジスタ３２のしきい値電圧は、いずれも同一のｐ⁻拡散層５７に基づいて決定される。それにより、両トランジスタのしきい値電圧はほぼ等しくなる。また、両トランジスタのしきい値電圧は製造上の公差に対して連動する。

このような回路構成により、本実施の形態にかかる電力供給制御回路３では、上記実施の形態の場合と同様に、出力電圧Ｖｏの波形に歪みが生じない。つまり、電力供給制御回路３は、出力電圧Ｖｏのノイズを抑制することができる。同時に、電力供給制御回路３は、ターンオフ時における出力電圧Ｖｏのスルーレートを小さくすることができる。また、本実施の形態にかかる電力供給制御回路３は、上記実施の形態の場合と同様に、容量１３６からなるブートストラップ回路を用いないため、回路規模の増大を抑制することができる。その他の動作については、上記実施の形態の場合と同様であるため、説明を省略する。

例えば、出力トランジスタ３２及びトランジスタ４０ｃのしきい値電圧がそれぞれ２Ｖである場合について説明する。この例では、ターンオフ時において、出力トランジスタ３２のゲート電圧Ｇが電源電圧Ｖｃｃ＋２Ｖ程度まで低下すると、第１の電流経路が遮断される。このように、本実施の形態では、実施の形態２と比較して、出力トランジスタ３２のゲート電圧Ｇが電源電圧Ｖｃｃのさらに近傍まで低下してから、第１の電流経路を遮断することができる。

以上のように、上記実施の形態にかかる電力供給制御回路は、ターンオフ時において、出力トランジスタ３２のゲート電圧が電源電圧Ｖｃｃよりも十分に高い場合には、第１及び第２の電流経路を介して、出力トランジスタ３２のゲート電荷を高速に放電する。そして、上記実施の形態にかかる電力供給制御回路は、ターンオフ時において、出力トランジスタ３２のゲート電圧Ｇが電源電圧Ｖｃｃの近傍まで低下すると、第１の電流経路を遮断し、第２の電流経路のみを介して、出力トランジスタ３２のゲート電荷を緩やかに放電する。

このような回路構成により、上記実施の形態にかかる電力供給制御回路は、出力トランジスタ３２のゲート電圧が電源電圧Ｖｃｃよりも十分に高い電圧に昇圧された場合でも、ターンオフ動作を開始してから（時刻ｔ３）、出力電圧Ｖｏが変化を開始（時刻ｔ５）するまでの時間（遅れ時間ｔｄ）を短縮することができる。つまり、ターンオフ時間（時刻ｔ３〜ｔ６）を短縮することができる。ここで、上記実施の形態にかかる電力供給制御回路は、出力電圧Ｖｏが電源電圧Ｖｃｃよりも低くなる前に、第１の電流経路を遮断する。そのため、上記実施の形態にかかる電力供給制御回路では、従来技術と異なり、出力電圧Ｖｏの波形に歪みが生じない。それにより、上記実施の形態にかかる電力供給制御回路は、出力電圧Ｖｏのノイズを抑制することができる。同時に、上記実施の形態にかかる電力供給制御回路は、ターンオフ時における出力電圧Ｖｏのスルーレートを小さくすることができる。

また、上記実施の形態にかかる電力供給制御回路は、従来技術と異なり、容量１３６からなるブートストラップ回路を用いないため、回路規模の増大を抑制することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、電流制限素子４０に抵抗を用いた場合を例に説明したが、これに限られない。例えば、デプレッション型のＮチャネルＭＯＳトランジスタのゲートとソースとを接続した定電流素子を用いてもよい。

１〜３電力供給制御回路
３１ゲート駆動回路
３２出力トランジスタ
３３ａ，３３ｂ，３３ｃ放電回路
３５放電回路
３７，３９トランジスタ
４０電流制限素子
４０ａ，４０ｂ，４０ｃ放電遮断回路
４０ｂ１〜４０ｂｎトランジスタ

Claims

電源ラインと出力端子との間に設けられ、前記電源ラインの電圧よりも高い電圧によってゲートが駆動されることで負荷に対して電力を供給するＮチャネル型の出力トランジスタと、
外部入力信号に基づいて前記出力トランジスタのオンオフを制御するための制御信号を生成するゲート駆動回路と、
前記出力トランジスタの前記ゲート及びソース間に設けられ、前記出力トランジスタをオフする場合、前記制御信号に基づいて前記出力トランジスタの前記ゲートに蓄積された電荷を放電するための第１のデプレション型ＮチャネルＭＯＳトランジスタと、
前記出力トランジスタの前記ゲート及びソース間に設けられ、前記出力トランジスタをオフする場合、前記制御信号に基づいて前記出力トランジスタの前記ゲートに蓄積された電荷を前記第１のデプレション型ＮチャネルＭＯＳトランジスタよりも緩やかに放電するための第２のデプレション型ＮチャネルＭＯＳトランジスタと、
前記第１のデプレション型ＮチャネルＭＯＳトランジスタに直列に接続され、前記出力トランジスタをオフする場合において、前記出力トランジスタの前記ゲートの電圧が所定の電圧レベルに低下したことを検出し、前記出力トランジスタの前記ゲートに蓄積された電荷の放電を遮断する放電遮断回路と、を備えた電力供給制御回路。
前記所定の電圧レベルは、前記電源ラインの電圧と前記出力トランジスタのしきい値電圧との和よりも大きいことを特徴とする請求項１に記載の電力供給制御回路。
前記放電遮断回路は、前記出力トランジスタをオフする場合、前記出力端子の電圧が前記電源ラインの電圧よりも低下する前に、前記出力トランジスタの前記ゲートに蓄積された電荷の放電を停止することを特徴とする請求項１又は２に記載の電力供給制御回路。
前記放電遮断回路は、ツェナーダイオードであることを特徴とする請求項１〜３のいずれか一項に記載の電力供給制御回路。
前記放電遮断回路は、ダイオード接続されたＮチャネルＭＯＳトランジスタであることを特徴とする請求項１〜３のいずれか一項に記載の電力供給制御回路。
前記放電遮断回路としてのＮチャネルＭＯＳトランジスタでは、ソース領域が前記出力トランジスタのソース領域と同一の拡散層によって形成されていることを特徴とする請求項５に記載の電力供給制御回路。
前記放電遮断回路は、ダイオード接続された複数のＮチャネルＭＯＳトランジスタが直列に設けられたものであることを特徴とする請求項１〜３のいずれか一項に記載の電力供給制御回路。