JP2010193033A - 過電流保護回路 - Google Patents

Abstract

【課題】従来の過電流保護回路では、トランジスタの特性ばらつきにより高精度の過電流検出ができないという問題があった。
【解決手段】本発明にかかる過電流保護回路は、負荷２に供給する電流に応じた検出用電流を生成する検出用ＭＯＳトランジスタＱ２と、バイアス信号１に基づいて電流Ｉｒｅｆ１を生成するトランジスタ９と、バイアス信号１と異なるバイアス信号２に基づいてＩｒｅｆ２を生成し、トランジスタ９と同一サイズのトランジスタ１０と、電流Ｉｒｅｆ１と、電流Ｉｒｅｆ２と、検出用電流と、に基づいて過電流検出信号を出力するカレントミラー回路と、を備える。このような回路構成により、高精度の過電流検出が可能な過電流保護回路を提供することができる。
【選択図】図１

Description

本発明は、過電流保護回路に関するものであり、特に電流検出の精度を高める技術に関する。

近年、自動車等の車両では、ランプ負荷やモーター負荷の駆動スイッチ素子として、制御回路を備えたパワーＭＯＳＦＥＴ、つまりＩＰＤ（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｄｅｖｉｃｅ）が車両の電子制御システムの中で用いられている。これらの負荷とＩＰＤとを備えたシステムにおいて、例えば、電子制御システムのターミナル部でのターミナルショートや、配線ショート、負荷ショート等の異常が発生した場合、配線（ワイヤーハーネス）及びＩＰＤを構成するパワーＭＯＳＦＥＴに過電流が流れて損傷する可能性がある。そのため、ＩＰＤの制御回路として、過電流を検出してパワーＭＯＳＦＥＴをオフする回路（過電流保護回路）を備えることが一般的である。ここで、負荷及びパワーＭＯＳＦＥＴを安全に保護するために、高精度の過電流保護回路が求められている。

近年の過電流保護回路に関する技術として、例えば、特許文献１に示すような回路が提案されている。図５に、特許文献１に記載された過電流検出回路（過電流保護回路）を用いた負荷駆動回路を示す。図５に示す回路は、電源１０１から負荷１０２への電源供給をＯＮ／ＯＦＦ切替するための出力ＭＯＳトランジスタＭＱ１を備えている。この出力ＭＯＳトランジスタ（パワーＭＯＳＦＥＴ）ＭＱ１のドレイン端子は電源１０１からの入力端子１０３に接続される。また、出力ＭＯＳトランジスタＭＱ１のソース端子は負荷１０２への出力端子１０４に接続される。さらに、出力ＭＯＳトランジスタＭＱ１のゲート端子は、出力ＭＯＳトランジスタＭＱ１をＯＮ／ＯＦＦ切替するための制御信号を出力する（制御電圧を印加する）制御回路１０５に接続されている。負荷１０２は、グランド１０６（例えば車両のフレームなど）に接続されている。

また、図５に示す回路は、出力ＭＯＳトランジスタＭＱ１と構造相似な（ディメンジョンのみが異なり、単位チャネル幅当たりの特性が等しい）電流検出用ＭＯＳトランジスタＭＱ２を備えている。この電流検出ＭＯＳトランジスタＭＱ２と出力ＭＯＳトランジスタＭＱ１とは各々のドレイン端子が入力端子１０３に共通接続されているとともに、各々のゲート端子が制御回路１０５に共通接続されている。また、図５に示す回路は、電流検出用ＭＯＳトランジスタＭＱ２と出力ＭＯＳトランジスタＭＱ１との双方のソース端子の間に直列接続された電流検出用抵抗ＭＲＳを備えている。

また、図５に示す回路は、カレントミラーを構成するＭＯＳトランジスタＭＱ３、ＭＱ４を備えている。ＭＯＳトランジスタＭＱ３のソース端子は、検出抵抗ＭＲＳと電流検出用ＭＯＳトランジスタＭＱ２との接続点１０７に接続されている。さらにＭＯＳトランジスタＭＱ３のゲート端子とドレイン端子とは接続点１１１にて共通接続されていると共に、ＭＯＳトランジスタ１０９のドレイン端子に接続されている。他方、ＭＯＳトランジスタＭＱ４のソース端子は、出力ＭＯＳトランジスタＭＱ１のソース端子と検出抵抗ＭＲＳとの接続点１０８に接続されている。さらに、ＭＯＳトランジスタＭＱ４のゲート端子は接続点１１１に共通接続されている。加えて、ＭＯＳトランジスタＭＱ４のドレイン端子は、接続点１１２を介してＭＯＳトランジスタ１１０のドレイン端子に接続されている。ＭＯＳトランジスタ１０９、１１０のゲート端子はバイアス信号の供給源に共通接続する一方で、それらのソース端子は入力端子１０３に共通接続されている。過電流検出信号は、接続点１１２から取り出される。

ここで、何らかの原因で、負荷１０２を接続する配線が外れて車両のフレームにショートしたり、電子制御システムのターミナルで端子１０４がグランド端子に接触したりした場合を考える。この場合、出力ＭＯＳトランジスタＭＱ１を介して電源１０１−グランド１０６間がショートし、出力ＭＯＳトランジスタＭＱ１に過電流が流れる異常状態を示す。このような異常状態が発生した場合には、出力ＭＯＳトランジスタＭＱ１をＯＦＦ状態に切り替えたり、あるいは出力ＭＯＳトランジスタＭＱ１に流れる電流を抑制したりすることにより、出力ＭＯＳトランジスタＭＱ１を保護する必要がある。このような過電流検出の動作について以下に簡単に説明する。

電源電圧端子１０１から負荷１０２に供給される電源電圧は、ＭＱ１によりＯＮ／ＯＦＦ切替が制御される。つまり、制御回路１０５から出力された制御信号によって、ＭＱ１のソース−ドレイン間の接続が制御される。ＭＱ１とＭＱ２は構造相似であるため、ＭＱ１に流れる電流が大きくなると（例えば１０Ａ）、ＭＱ１とＭＱ２の相似比（例えば、１００００：１）に基づいて、ＭＱ２に流れる電流も大きくなる(例えば１０Ａ／１００００＝１ｍＡ）。それにより、接続点１０７の電位Ｖｓ及び接続点１１１の電位Ｖ１は上昇する。したがって、ＭＱ４のドレイン−ソース間を流れる電流は大きくなる。なお、ＭＱ３とＭＱ４は構造相似である。

このＭＱ４のソース−ドレイン間を流れる電流が、ＭＯＳトランジスタ１１０によって設定されたしきい値電流Ｉｒｅｆ２（例えば５０ｕＡ）を越える場合には、接続点１１２を経由して出力される過電流検出信号がハイレベルからロウレベルに反転するため、過電流状態であると判定することができる。他方、ＭＱ１に流れる電流が小さい場合には、ＭＱ４がオンして流れる電流はしきい値電流Ｉｒｅｆ２よりも小さくなる。このとき、接続点１１２を経由して出力される過電流検出信号はハイレベルの状態を維持するため、過電流状態ではないと判定することができる。

ここで、図５に示す回路の場合、過電流かどうかを判定する基準となる基準電流（例えばＩｒｅｆ２）と、出力ＭＯＳトランジスタＭＱ１を流れる電流と、に基づいて過電流を検出するために、各トランジスタ（例えば、ＭＱ３、ＭＱ４、ＭＯＳトランジスタ１０９、１１０）のサイズを調整する必要がある。つまり、互いに構造相似なトランジスタであってもそれぞれのサイズが異なる。そのため、各トランジスタの製造過程における特性ばらつきや、周囲の温度条件による特性ばらつきを抑制することができない。それにより、高精度の過電流検出ができないという問題があった。

さらに具体的には、図５に示す回路の場合、ＭＯＳトランジスタ１０９及びＭＯＳトランジスタ１１０には共通のバイアス信号が印加されている。したがって、ＭＯＳトランジスタ１０９及びＭＯＳトランジスタ１１０を流れる電流比が固定されてしまう。この場合、各トランジスタのサイズを調整することにより、基準電流（例えばＩｒｅｆ２）と、出力ＭＯＳトランジスタＭＱ１を流れる電流と、を制御する必要がある。そのため、上述のように各トランジスタの製造過程における特性ばらつきや、周囲の温度条件による特性ばらつきを抑制することができない。それにより、高精度の過電流検出ができないという問題があった。

特開２００５−３９５７３号公報

上述のように、従来の過電流保護回路では、トランジスタの特性ばらつきにより高精度の過電流検出ができないという問題があった。

本発明にかかる過電流保護回路は、負荷（本発明の実施の形態１における負荷２）に供給する電流に応じた検出用電流を生成する検出用トランジスタ（本発明の実施の形態１における検出用ＭＯＳトランジスタＱ２）と、第１の制御信号に基づいて第１の基準電流を生成する第１の電流源トランジスタ（本発明の実施の形態１におけるトランジスタ９）と、第１の制御信号と異なる第２の制御信号に基づいて第２の基準電流を生成し、前記第１の電流源トランジスタと同一サイズの第２の電流源トランジスタ（本発明の実施の形態１におけるトランジスタ１０）と、前記第１の基準電流と、前記第２の基準電流と、前記検出用電流と、に基づいて過電流検出信号を出力するカレントミラー回路と、を備える。

上述のような回路構成により、高精度の過電流検出が可能である。

本発明により、高精度の過電流検出が可能な過電流保護回路を提供することができる。

本発明の実施の形態１にかかる過電流保護回路を示す図である。 本発明の実施の形態２にかかる過電流保護回路を示す図である。 本発明の実施の形態３にかかる過電流保護回路を示す図である。 本発明の実施の形態４にかかる過電流保護回路を示す図である。 従来の過電流検出回路を示す図である。

以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。

発明の実施の形態１
本発明の実施の形態１について図面を参照して説明する。図１に示すように、本発明の実施の形態１における過電流保護回路は、負荷２に供給される過電流を保護するための回路である。

まず、図１に示す回路の構成について説明する。図１に示す回路は、負荷２と、電圧制御回路５と、定電流を出力するトランジスタ（第１の電流源トランジスタ）９と、定電流を出力するトランジスタ（第２の電流源トランジスタ）１０と、出力ＭＯＳトランジスタＱ１と、検出用ＭＯＳトランジスタ（検出用トランジスタ）Ｑ２と、トランジスタ（第１のミラートランジスタ）Ｑ３と、トランジスタ（第２のミラートランジスタ）Ｑ４と、抵抗素子（抵抗）ＲＳと、を備える。ここで、図１の回路は、電源電圧端子１から負荷２に電源電圧を供給する際、出力ＭＯＳトランジスタＱ１のソース−ドレイン間に流れる電流に基づいて過電検出する機能を有する。なお、本発明の実施の形態においては、トランジスタ９及びトランジスタ１０がＰチャネル型ＭＯＳトランジスタの場合を例に説明する。また、本実施の形態においては、出力ＭＯＳトランジスタＱ１と、検出用ＭＯＳトランジスタＱ２と、トランジスタＱ３と、トランジスタＱ４とが、Ｎチャネル型ＭＯＳトランジスタの場合を例に説明する。また、便宜上、電源電圧端子１に供給される電圧を電源電圧１と称す。また、接地電圧端子６に供給される電圧を接地電圧６と称す。

図１に示す回路において、出力ＭＯＳトランジスタＱ１は、電源電圧端子１から負荷２への電源供給をＯＮ／ＯＦＦ切替制御する。この出力ＭＯＳトランジスタＱ１のドレイン端子は、電源電圧端子１からの高電位側接続端子３に接続される。出力ＭＯＳトランジスタＱ１のソース端子は、負荷２への低電位側接続端子４に接続される。さらに、出力ＭＯＳトランジスタＱ１のゲート端子は、出力ＭＯＳトランジスタＱ１をＯＮ／ＯＦＦ切替するための制御信号を出力する（制御電圧を印加する）電圧制御回路５の出力端子に接続される。負荷２は、接地電圧端子６（例えば車両のフレームなど）に接続される。

検出用ＭＯＳトランジスタＱ２は、出力ＭＯＳトランジスタＭＱ１と構造相似な（ディメンジョンのみが異なり、単位チャネル幅当たりの特性が等しい）素子により構成される。この検出用ＭＯＳトランジスタＱ２のドレイン端子は、高電位側接続端子３に接続される。また、検出用ＭＯＳトランジスタＱ２のゲート端子は、電圧制御回路５の出力端子に接続される。また、検出用ＭＯＳトランジスタＱ２のソース端子と出力ＭＯＳトランジスタＱ１のソース端子との間に抵抗素子ＲＳが直列に接続される。

トランジスタＱ３とトランジスタＱ４とは互いにカレントミラーを構成している。具体的には、トランジスタＱ３のソース端子は、抵抗素子ＲＳの一方の端子と検出用ＭＯＳトランジスタＱ２のソース端子との接続点７に接続される。トランジスタＱ３のゲート端子とドレイン端子とは接続点１１において共通接続される。さらに、接続点１１にはトランジスタ９のドレイン端子が共通接続される。他方、トランジスタＱ４のソース端子は、出力ＭＯＳトランジスタＱ１のソース端子と抵抗素子ＲＳの他方の端子との接続点８に共通接続される。さらに、トランジスタＱ４のゲート端子は、接続点１１に共通接続される。加えて、トランジスタＱ４のドレイン端子は、接続点１２を介してトランジスタ１０のドレイン端子に接続される。トランジスタ９のゲート端子は、バイアス信号１の供給源に接続される。また、トランジスタ１０のゲート端子は、バイアス信号１の供給源とは異なるバイアス信号２の供給源に接続される。トランジスタ９のソース端子とトランジスタ１０のソース端子は、それぞれ高電位側接続端子３に共通接続される。過電流検出信号は、接続点１２から取り出される。

なお、トランジスタＱ３とトランジスタＱ４とは、互いに同一サイズの素子により構成される。なお、同一サイズとは、同一サイズにより設計されたものであって、製造過程における製造ばらつきや温度特性のばらつき等が略同一であるものをいう（以下、特に断りがない限り、同一サイズと称す）。同様に、トランジスタ９とトランジスタ１０とは、互いに同一サイズの素子により構成される。

次に、図１に示す回路の動作について説明する。出力ＭＯＳトランジスタＱ１と検出用ＭＯＳトランジスタＱ２とは相互に相似構造である。ここで、この２つのトランジスタにおいて、ゲート−ソース端子間の電位差とドレイン−ソース間の電位差とが相互に同一であると仮定する。この場合において、検出用ＭＯＳトランジスタＱ２のドレイン−ソース間には、検出用ＭＯＳトランジスタＱ２と出力ＭＯＳトランジスタＱ１との相似比に応じた電流（チャネル幅の比の電流）が流れる。例えば、出力ＭＯＳトランジスタＱ１と検出用ＭＯＳトランジスタＱ２との相似比が１０００：１であるとする。このとき、出力ＭＯＳトランジスタＱ１に流れる電流に対し１／１０００の電流が検出用ＭＯＳトランジスタＱ２に流れる。この電流比の場合、例えば、出力ＭＯＳトランジスタＱ１のドレイン−ソース間に流れる電流が１０Ａの場合には、検出用ＭＯＳトランジスタＱ２のドレイン−ソース間に流れる電流は１０ｍＡである。

ただし、実際には、図１に示す回路は抵抗素子ＲＳを備えている。したがって、検出用ＭＯＳトランジスタＱ２のドレイン−ソース間の電流は、上記の電流比と比較して、抵抗素子ＲＳによる電圧降下に応じた誤差が生じる。このため、本実施例の形態においては、高精度の過電流保護動作を実現するために、検出用抵抗ＲＳの電圧降下を極力小さい値（例えば０．１Ｖ以下）に設定することが望ましい。

例えば、抵抗素子ＲＳとして、５Ω程度の抵抗を使用することにより、検出用抵抗ＲＳの電圧降下は０．０５Ｖに設定できる。また、抵抗素子ＲＳとしてＡＬ抵抗を用いることにより、抵抗値の製造上の公差を小さくすることができる。つまり、過電流検出の精度を高めることができる。

図１に示す回路は、前述のようにトランジスタＱ３とトランジスタＱ４とは互いに同一サイズの素子である。また、トランジスタＱ３のソースに抵抗素子ＲＳを備えているため、トランジスタＱ３とトランジスタＱ４とは相互にソース電位が異なる。したがって、トランジスタＱ３のドレイン−ソース間と、トランジスタＱ４のドレイン−ソース間と、にそれぞれ異なる電流を流すことによって、所望の電流値で過電流検出の判定を行うことができる。そこで、バイアス信号２（第２の制御信号）によりトランジスタ１０のドレイン−ソース間を流れる電流（第２の基準電流）Ｉｒｅｆ２を制御する。また、バイアス信号１（第１の制御信号）によりトランジスタ９のドレイン−ソース間を流れる電流（第１の基準電流）Ｉｒｅｆ１を制御する。それにより、例えば、電流Ｉｒｅｆ１と電流Ｉｒｅｆ２とが、Ｉｒｅｆ２＞Ｉｒｅｆ１を示すように調整することができる。

まず、電圧制御回路５からのＯＦＦ制御により出力ＭＯＳトランジスタＱ１のドレイン−ソース間に電流が流れていない場合について考える。この場合、検出用ＭＯＳトランジスタＱ２のドレイン−ソース間にも電流が流れない。したがって、接続点７の電位Ｖｓは上昇しない。また、接続点１１の電位Ｖ１も上昇しない。そのため、トランジスタＱ４のドレイン−ソース間には電流が流れない。よって、接続点１２からハイレベルの過電流検出信号が出力される。これにより、出力ＭＯＳトランジスタＱ１を流れる電流は過電流状態ではないと判定することができる。

次に、電圧制御回路５からのＯＮ制御により出力ＭＯＳトランジスタＱ１のドレイン−ソース間に電流が流れている場合で、かつ、ショートなどが発生していない正常状態の場合について考える。この場合、出力ＭＯＳトランジスタＱ１のドレイン−ソース間には６Ａの正常電流が流れるものと仮定する。また、出力ＭＯＳトランジスタＱ１のドレイン−ソース間に１０Ａを越える電流が流れた場合には、過電流が流れる異常状態であると判定するものと仮定する。

まず、出力ＭＯＳトランジスタＱ１のドレイン−ソース間に正常電流（例えば、６Ａ）が流れる。この場合には、検出用ＭＯＳトランジスタＱ２のドレイン−ソース間には、相似比に応じて例えば６ｍＡの電流が流れる。そのため、接続点７の電位Ｖｓおよび接続点１１の電位Ｖ１は上昇する。したがって、トランジスタＱ４のドレイン−ソース間には電流が流れる。しかし、この電流はトランジスタ１０のドレイン−ソース間に流れる電流Ｉｒｅｆ２（例えば、５０ｕＡ）には達しない。したがって、接続点１２からハイレベルの過電流検出信号が出力される。これにより、出力ＭＯＳトランジスタＱ１を流れる電流は過電流状態ではないと判定することができる。

これらに対し、例えば、ショートなどの異常が発生し、出力ＭＯＳトランジスタＱ１のドレイン−ソース間に１０Ａを越える過電流（例えば１１Ａ）が流れる場合について考える。この場合には、検出用ＭＯＳトランジスタＱ２のドレイン−ソース間には、相似比に応じて、１１ｍＡの電流が流れる。また、接続点７の電位Ｖｓおよび接続点１１の電位Ｖ１は上昇する。それにより、トランジスタＱ４のドレイン−ソース間には電流（例えば、５５ｕＡ）が流れる。このとき、この電流はトランジスタ１０のドレイン−ソース間に流れる電流Ｉｒｅｆ２（例えば、５０ｕＡ）を超える。よって、過電流検出信号がハイレベルからロウレベルに反転する。これにより、出力ＭＯＳトランジスタＱ１を流れる電流は過電流状態と判定することができる。

ここで、過電流検出値Ｉｏｃ（接続点１２から出力される過電流検出信号の電流値）は、以下の（式１）で表すことができる。

（式１）において、Ａは（出力ＭＯＳトランジスタＱ１のチャネル幅）／（検出用ＭＯＳトランジスタＱ２のチャネル幅）を示す。ＲＳは抵抗素子ＲＳの抵抗値を示す。Ｂは（Ｉｒｅｆ２／Ｉｒｅｆ１）を示す。Ｌ３はトランジスタＱ３のチャネル長を示す。Ｗ３はトランジスタＱ３のチャネル幅を示す。Ｌ４はトランジスタＱ４のチャネル長を示す。Ｗ４はトランジスタＱ４のチャネル幅を示す。Ｖｇｓ１はトランジスタＱ３のゲート−ソース間電圧を示す。ＶｔはトランジスタＱ３及びトランジスタＱ４の物性Ｖｔ（ＭＯＳしきい値）を示す。

また、Ｖｇｓ１に関しては、以下の（式２）が成立する。

つまり、（式１）および（式２）から、以下の（式３）が成立する。

すなわち、過電流検出値Ｉｏｃは、Ｉｒｅｆ１の製造上の公差を１／２乗に抑制することができる。

なお、トランジスタ９とトランジスタ１０とは互いに同一サイズの素子により構成される。同様に、トランジスタＱ３とトランジスタＱ４とは同一サイズの素子により構成される。したがって、（式１）は以下の（式４）で表すことができる。

ただし、Ｌ９はトランジスタ９のチャネル長を示す。Ｗ９はトランジスタ９のチャネル幅を示す。Ｖｒｅｆはバイアス信号２とバイアス信号１との間の電位差を示す。βｐ＝Ｃｏｘ・μｐは、トランジスタ９のチャネル部の単位面積容量×トランジスタ９の移動度を示す。βｎ＝Ｃｏｘ・μｎは、トランジスタＱ３のチャネル部の単位面積容量×トランジスタＱ３の移動度を示す。

ここで、（式４）より、過電流検出値Ｉｏｃは、トランジスタＱ３、Ｑ４のしきい値電圧Ｖｔに依存しないことがわかる。つまり、過電流検出値Ｉｏｃは、トランジスタＱ３とトランジスタＱ４との製造上の公差及び温度に対して感じない。すなわち、トランジスタＱ３とトランジスタＱ４との製造過程における特性のばらつきや、周囲の温度条件による特性ばらつきの影響を互いに抑制（相殺）することが可能である。それにより、高精度の過電流検出が可能である。

また、バイアス信号１とバイアス信号２には、それぞれ異なる電位を設定することができる。したがって、トランジスタ９とトランジスタ１０とが相互に同一サイズの素子により形成された場合でも、それぞれに流れる電流を異なる電流値に制御することができる。つまり、過電流かどうかを判定する基準となる基準電流と、出力ＭＯＳトランジスタＱ１を流れる電流と、に基づいて過電流を検出するために、各トランジスタのサイズを調整する必要がない。したがって、過電流検出値Ｉｏｃは、トランジスタ９とトランジスタ１０との製造上の公差及び温度に対して感じない。つまり、トランジスタ９とトランジスタ１０との製造過程における特性のばらつきや、周囲の温度条件による特性ばらつきの影響を互いに抑制（相殺）することが可能である。それにより、高精度の過電流検出が可能である。

発明の実施の形態２
本発明の実施の形態２について図面を参照して説明する。図２に示すように、本発明の実施の形態２における過電流保護回路は、負荷２に供給される過電流を保護するための回路である。図２に示す回路は、図１に示す回路と比較して、トランジスタＱ３、Ｑ４の各ゲート端子が接続点１１に接続されていたが、代わりに接続点１２に接続される。また、過電流検出信号は接続点１２から出力されていたが、代わりに接続点１１から出力される。その他の回路構成は、図１に示す回路の場合と同様であるため説明を省略する。

次に、図２に示す回路の動作について説明する。例えば、出力ＭＯＳトランジスタＱ１のドレイン−ソース間に正常電流（例えば、６Ａ）が流れる。この場合、検出用ＭＯＳトランジスタＱ２のドレイン−ソース間には、相似比に応じて例えば６ｍＡの電流が流れる。そのため、接続点７の電位Ｖｓが上昇する。

一方、接続点１２は、トランジスタＱ４のドレイン−ソース間の電圧降下に基づいた電位を有する。この電圧降下は、ゲートとドレインが共通接続されたトランジスタＱ４と、トランジスタ１０のドレイン−ソース間を流れる電流Ｉｒｅｆ２と、に基づいた電位となる。この接続点１２の電位がトランジスタＱ３のゲート端子に供給される。

ここで、トランジスタＱ３のゲート−ソース間電圧に基づいて、トランジスタＱ３のドレイン−ソース間を流れる電流が制御される。例えば、接続点７の電位Ｖｓが上昇した場合、トランジスタＱ３のゲート−ソース間電圧が小さくなる。したがって、トランジスタＱ３のドレイン−ソース間を流れる電流は小さくなる。ここで、トランジスタＱ３のドレイン−ソース間を流れる電流が、トランジスタ９のドレイン−ソース間を流れる電流Ｉｒｅｆ１よりも大きい場合には、接続点１１からロウレベルの過電流検出信号が出力される。これにより、出力ＭＯＳトランジスタＱ１を流れる電流は過電流状態ではないと判定することができる。

一方、検出用ＭＯＳトランジスタＱ２のドレイン−ソース間の電流値がさらに上昇した場合（過電流が流れた場合）を考える。この場合、接続点７の電位Ｖｓがさらに上昇する。そのため、トランジスタＱ３のドレイン−ソース間を流れる電流がさらに小さくなる。ここで、トランジスタＱ３のドレイン−ソース間を流れる電流が、電流Ｉｒｅｆ１よりも小さい場合には、接続点１１からハイレベルの過電流検出信号が出力される。これにより、出力ＭＯＳトランジスタＱ１を流れる電流は過電流状態であると判定することができる。つまり、図２に示す回路は、正常状態においてはロウレベル、過電流検出時にはハイレベルの過電流検出信号を出力する。その他の動作については、図１に示す回路の場合と同様であるため、説明を省略する。このような回路構成により、発明の実施の形態１の場合と同様の効果を得ることできる。

発明の実施の形態３
本発明の実施の形態３について図面を参照して説明する。図３に示すように、本発明の実施の形態３における過電流保護回路は、負荷２に供給される過電流を保護するための回路である。図２に示す回路では、負荷２が低電位側接続端子４と接地電圧端子６との間に設けられていた。しかし、図３に示す回路は、代わりに負荷２が電源電圧端子１と高電位側接続端子３との間に設けられている。そして、低電位側接続端子４は接地電圧端子６に直接接続される。

また、図２に示す回路では、トランジスタ９のソースとトランジスタ１０のソースとが高電位側接続端子３に接続されていた。しかし、図３に示す回路は、代わりにトランジスタ９のソースとトランジスタ１０のソースとが高電位側接続端子１４に接続される。そして、高電位側接続端子１４は、電源電圧端子１３に接続される。また、電圧制御回路５の代わりにロウサイド用に適した制御電圧を出力する電圧制御回路１５を備える。その他の回路構成は、図２に示す回路の場合と同様であるため説明を省略する。また、動作についても図２に示す回路の場合と同様であるため説明を省略する。このような回路構成により、発明の実施の形態１の場合と同様の効果を得ることができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図３に示す回路は、接続点１１から過電流検出信号を出力する回路構成について説明したが、これに限られない。例えば、接続点１２から過電流検出信号を出力するような回路構成の場合でも適用可能である。なお、この場合、トランジスタＱ３のゲート及びトランジスタＱ４のゲートは、接続点１２には接続されず、代わりに接続点１１に接続される。

発明の実施の形態４
次に本発明の実施の形態４について図面を参照して説明する。図４に示すように、本発明の実施の形態４における過電流保護回路は、負荷２に供給される過電流を保護するための回路である。図４に示す回路は、過電流を検出した場合に出力ＭＯＳトランジスタＱ１を一定の電流値に抑制（電流制限）する過電流保護回路である。また、図４に示す回路は図２に示す回路と比較して、トランジスタ（制御用トランジスタ）Ｑ５と、ツェナーダイオード１６と、をさらに備える。なお、本発明の実施の形態においては、トランジスタＱ５がＮチャネル型ＭＯＳトランジスタである場合を例に説明する。

トランジスタＱ５のソースは、ツェナーダイオード１６の陽極端子と共に低電位側接続端子４に接続されている。トランジスタＱ５のドレインは、出力ＭＯＳトランジスタＱ１のゲートと電圧制御回路５の出力端子との接続点に接続されている。トランジスタＱ５のゲートはツェナーダイオード１６の陰極端子と共に接続点１１に接続されている。ツェナーダイオード１６は、トランジスタＱ３、Ｑ４を過電圧から保護するために備えられる。したがって、トランジスタＱ３、Ｑ４は低耐圧構造の素子を用いることができる。それにより、素子面積の削減及び過電流検出精度を向上させることができる。なお、トランジスタＱ３、Ｑ４を形成する素子として低耐圧構造の素子を用いない場合には、ツェナーダイオード１６は不要である。その他の回路構成は図２の場合と同様であるため説明を省略する。

次に、図４に示す回路の動作について説明する。なお、接続点１１から過電流検出信号が出力されるまでの動作は、図２に示す回路の場合と同様であるため説明を省略する。つまり、出力ＭＯＳトランジスタＱ１のソース−ドレイン間に正常電流が流れる場合には、接続点１１からロウレベルの過電流検出信号が出力される（接続点１１の電位が小さくなる）。出力ＭＯＳトランジスタＱ１のソース−ドレイン間に過電流が流れる場合には、接続点１１からハイレベルの過電流検出信号が出力される（接続点１１の電位が大きくなる）。

図４に示す回路は、トランジスタＱ５を備えることによりフィードバック系を構成している。したがって、出力ＭＯＳトランジスタＱ１に過電流が流れないように安定的に制御することができる。その動作について具体的に説明する。出力ＭＯＳトランジスタＱ１のドレイン−ソース間に過電流が流れる場合、接続点１１の電位が上昇する。したがって、ＭＯＳトランジスタＱ５がより強く導通状態を示す。それにより、出力ＭＯＳトランジスタＱ１のゲートに印加される電位が小さくなる。つまり、出力ＭＯＳトランジスタＱ１のソース−ドレイン間に流れる電流が小さくなるように制御される。

一方、出力ＭＯＳトランジスタＱ１のドレイン−ソース間に正常電流が流れる場合、接続点１１の電位が下降する。したがって、ＭＯＳトランジスタＱ５がより強く非導通状態を示す。それにより、出力ＭＯＳトランジスタＱ１のゲートに印加される電位が大きくなる。つまり、出力ＭＯＳトランジスタＱ１のドレイン−ソース間に流れる電流が大きくなるように制御される。このようなフィードバック系の回路構成を採用することにより、出力ＭＯＳトランジスタＱ１のドレイン−ソース間に流れる電流を安定的に抑制することができる。また、このような回路構成により、発明の実施の形態１で示したように高精度の過電流検出信号を出力することができる。つまり、出力ＭＯＳトランジスタＱ１のドレイン−ソース間を流れる電流を高精度に制御することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図４に示す回路は、接続点１１から過電流検出信号を出力する回路構成について説明したが、これに限られない。例えば、接続点１２から過電流検出信号を出力するような回路構成の場合でも適用可能である。なお、この場合、トランジスタＱ３のゲート及びトランジスタＱ４のゲートは、接続点１２には接続されず、代わりに接続点１１に接続される。また、接続点１２と、トランジスタＱ５のゲートとツェナーダイオード１６の陰極端子との接続点と、の間に、接続点１２から出力される過電流検出信号を反転する回路を備える必要がある。

以上のように、本発明の実施の形態に示す過電流保護回路は、トランジスタＱ３とトランジスタＱ４とが相互に同一サイズの素子により構成される。また、トランジスタ９とトランジスタ１０とが相互に同一サイズの素子により構成される。したがって、過電流検出値Ｉｏｃは、トランジスタ９とトランジスタ１０との製造上の公差及び温度に対して感じない。同様に、過電流検出値Ｉｏｃは、トランジスタＱ３とトランジスタＱ４との製造上の公差及び温度に対して感じない。つまり、各トランジスタの製造過程における特性のばらつきや、周囲の温度条件による特性ばらつきの影響を互いに抑制（相殺）することが可能である。それにより、高精度の過電流検出が可能である。

さらに具体的には、バイアス信号２とバイアス信号２とには、それぞれ異なる電位を設定することができる。したがって、トランジスタ９とトランジスタ１０とが相互に同一サイズの素子により形成された場合でも、それぞれに流れる電流を異なる電流値に制御することが可能である。つまり、過電流かどうかを判定する基準となる基準電流と、出力ＭＯＳトランジスタＱ１を流れる電流と、に基づいて過電流を検出するために、各トランジスタのサイズを調整する必要がない。したがって、過電流検出値Ｉｏｃは、トランジスタ９とトランジスタ１０との製造上の公差及び温度に対して感じない。同様に、過電流検出値Ｉｏｃは、トランジスタＱ３とトランジスタＱ４との製造上の公差及び温度に対して感じない。つまり、各トランジスタの製造過程における特性のばらつきや、周囲の温度条件による特性ばらつきの影響を互いに抑制（相殺）することが可能である。それにより、高精度の過電流検出が可能である。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、トランジスタＱ３、Ｑ４がＮチャネル型ＭＯＳトランジスタの場合を例に説明したがこれに限られない。例えば、トランジスタＱ３、Ｑ４がＮＰＮ型バイポーラトランジスタの場合でも適用可能である。ＭＯＳ構造のトランジスタを使用した場合、その相対精度はチャネル幅とチャネル長の積の平方根に逆比例することが知られている。つまり、ＭＯＳトランジスタにおいて相対精度を向上させる場合、面積が増大する可能性がある。一方、バイポーラトランジスタを使用した場合、小さな面積でもより精度の高い相対精度を得ることができる。

１ 電源電圧端子
２ 負荷
３ 高電位側接続端子
４ 低電位側接続端子
５ 電圧制御回路
６ 接地電圧端子
７ 接続点
８ 接続点
９ トランジスタ
１０ トランジスタ
１１ 接続点
１２ 接続点
１３ 電源電圧端子
１４ 高電位側接続端子
１５ 電圧制御回路
１６ ツェナーダイオード
Ｑ１ 出力ＭＯＳトランジスタ
Ｑ２ 検出用ＭＯＳトランジスタ
Ｑ３ トランジスタ
Ｑ４ トランジスタ
Ｑ５ トランジスタ
ＲＳ 抵抗素子

Claims (14)

1. 負荷に供給する電流に応じた検出用電流を生成する検出用トランジスタと、
   第１の制御信号に基づいて第１の基準電流を生成する第１の電流源トランジスタと、
   第１の制御信号と異なる第２の制御信号に基づいて第２の基準電流を生成し、前記第１の電流源トランジスタと同一サイズの第２の電流源トランジスタと、
   前記第１の基準電流と、前記第２の基準電流と、前記検出用電流と、に基づいて過電流検出信号を出力するカレントミラー回路と、を備えた過電流保護回路。
2. 前記カレントミラー回路は、
   前記第１の電流源トランジスタと直列に接続された第１のミラートランジスタと、
   前記第２の電流源トランジスタと直列に接続され、前記第１のミラートランジスタと同一サイズの第２のミラートランジスタと、
   前記第１の電流源トランジスタと前記第１のミラートランジスタを介して直列に接続された抵抗と、を備え、
   前記第１のミラートランジスタと前記抵抗との接続ノード上に前記検出電流が供給されることを特徴とする請求項１に記載の過電流保護回路。
3. 前記第１のミラートランジスタと前記第２のミラートランジスタとは、ＮチャネルＭＯＳトランジスタであって、
   前記第１のミラートランジスタのドレイン端子が、当該第１のミラートランジスタのゲート端子と前記第２のミラートランジスタのゲート端子とに接続され、前記第２の基準電流と前記第２のミラートランジスタを流れる電流に基づいて過電流検出信号を出力することを特徴とする請求項２に記載の過電流保護回路。
4. 前記第１のミラートランジスタと前記第２のミラートランジスタとは、ＮチャネルＭＯＳトランジスタであって、
   前記第２のミラートランジスタのドレイン端子が、当該第２のミラートランジスタのゲート端子と前記第１のミラートランジスタのゲート端子とに接続され、前記第１の基準電流と前記第１のミラートランジスタを流れる電流に基づいて過電流検出信号を出力することを特徴とする請求項２に記載の過電流保護回路。
5. 前記第１のミラートランジスタと前記第２のミラートランジスタは、ＮＰＮ型バイポーラトランジスタであって、
   前記第１のミラートランジスタのコレクタが、当該第１のミラートランジスタのベースと前記第２のミラートランジスタのベースとに接続され、前記第２の基準電流と前記第２のミラートランジスタを流れる電流に基づいて過電流検出信号を出力することを特徴とする請求項２に記載の過電流保護回路。
6. 前記第１のミラートランジスタと前記第２のミラートランジスタは、ＮＰＮ型バイポーラトランジスタであって、
   前記第２のミラートランジスタのコレクタが、当該第２のミラートランジスタのベースと前記第１のミラートランジスタのベースとに接続され、前記第１の基準電流と前記第１のミラートランジスタを流れる電流に基づいて過電流検出信号を出力することを特徴とする請求項２に記載の過電流保護回路。
7. 前記第１の制御信号と前記第２の制御信号は、それぞれ異なる電位を有することを特徴とする請求項１〜６のいずれか一項に記載の過電流保護回路。
8. 前記過電流検出信号に基づいて、前記負荷に供給する電流を制御する出力トランジスタのオンオフを制御する制御用トランジスタをさらに備えた請求項１〜７のいずれか一項に記載の過電流保護回路。
9. 前記制御用トランジスタは、ＮチャネルＭＯＳトランジスタであって、
   当該制御用トランジスタのドレイン端子に前記出力トランジスタのゲート端子が接続され、当該制御用トランジスタのソース端子に前記出力トランジスタのソース端子が接続され、当該制御用トランジスタのゲート端子に前記過電流検出信号が供給されることを特徴とする請求項８に記載の過電流保護回路
10. 陰極端子に前記制御用トランジスタのゲート端子が接続され、陽極端子に前記出力トランジスタのソース端子が接続されたツェナーダイオードをさらに備えた請求項９に記載の過電流保護回路。
11. 前記第１の電流源トランジスタと前記第２の電流源トランジスタとは、ＰチャネルＭＯＳトランジスタであることを特徴とする請求項１〜１０のいずれか一項に記載の過電流保護回路。
12. 前記負荷は、当該負荷に供給する電流を制御する出力トランジスタと高電位側電源との間に接続されたことを特徴とする請求項１〜１１のいずれか一項に記載の過電流保護回路。
13. 前記負荷は、当該負荷に供給する電流を制御する出力トランジスタと低電位側電源との間に接続されたことを特徴とする請求項１〜１１のいずれか一項に記載の過電流保護回路。
14. 請求項１〜１３のいずれか一項に記載の過電流保護回路と、
    前記負荷に供給する電流を制御する出力トランジスタと、
    前記出力トランジスタの制御端子に制御電圧を印加することによって、当該出力トランジスタに流れる電流をオンオフ切替制御する制御回路と、を備えた負荷駆動回路。

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