JP2014128005A - 半導体装置および電子制御装置 - Google Patents

Abstract

【課題】過電流に対する適切な保護機能を提供する。
【解決手段】半導体装置は、出力トランジスタＭＮ１と、電流検出部２とを具備している。出力トランジスタＭＮ１は、電源ＶＣＣから負荷１２への電力供給を制御する。電流検出部２は、当該出力トランジスタＭＮ１に流れる電流を検出する。電流検出部２は、検出された電流としての電流検出値が当該出力トランジスタＭＮ１のドレイン−ソース間電圧Ｖｏｎに対して略線形で負の依存性を有する、という電流検出特性を備える。
【選択図】図１

Description

本発明は、半導体装置に関し、例えば負荷に電力を供給するデバイスとして使用される半導体装置に好適に利用できるものである。

出力トランジスタにより負荷に電力を供給する電力用半導体装置が知られている。例えば自動車用の電力用半導体装置は、ランプやソレノイド等の負荷を駆動するために用いられる。自動車では、負荷を接続するハーネスの被覆が剥がれ、ハーネスが車両のボディー（ＧＮＤ）に接触する場合、負荷短絡状態となり、出力トランジスタに過大な電力が印加される。電力用半導体装置は、そのような負荷短絡状態が原因で出力トランジスタが故障することを防ぐために、過電流保護回路を備えている。過電流保護回路として最も良く知られた回路の一つが電流制限回路である。電流制限回路は、過電流状態において、出力トランジスタのゲート電圧を制御することにより、出力トランジスタに流れる電流を一定値なるようにフィードバック制御を行う。このような電流制限回路の一例として、特許文献１（特開平１１−２８５１４６号公報）に電圧駆動型電力用半導体素子の保護回路が開示されている。

この特許文献１の電圧駆動型電力用半導体素子の保護回路は、出力電流モニタ手段と、過電流防止手段と、出力電流制限手段とを備えている。出力電流モニタ手段は、電圧駆動型電力用半導体素子の出力電流をモニタする。過電流防止手段は、電圧駆動型電力用半導体素子の出力電流が所定値を超えたときに出力電流モニタ手段によってモニタされた電流値に基づいて、電圧駆動型電力用半導体素子のゲート電位を調整することにより出力電流が所定値を超えないようにする。出力電流制限手段は、電圧駆動型電力用半導体素子の両端にかかる電圧に基づいて出力電流を制限する。この電流制限回路では、主に、出力トランジスタのドレイン−ソース間電圧に応じて、電流制限値を階段状に変化させている（特許文献１の図２）。部分的に直線的に変化させる場合もある（特許文献１の図６、図１２）。

特開平１１−２８５１４６号公報

負荷の特性が抵抗性であれば、負荷短絡時の電圧・電流の負荷線は線形となる。そのため、特許文献１のように電流制限値を階段状に変化させても、電流が低い（ドレイン−ソース間電圧が高い）段階で電流制限値に達することになる。その結果、出力トランジスタを流れる電流を低く制限することができる。しかし、実際の機器では、電源配線や負荷配線のインダクタンス成分を含んでいる。すなわち、負荷の特性は誘導性を含んでいるので、負荷短絡時の電圧・電流の負荷線は非線形となる。そのため、特許文献１のように電流制限値を階段状に変化させたとき、その負荷線は階段の下側を回り込んで、電流が高い（ドレイン−ソース間電圧が低い）段階で電流制限値に達することになる。その結果、出力トランジスタを流れる電流は、電流制限値で制限されているにも関わらす、高くなってしまい、低く制限されない。そのため、出力トランジスタに高電力が印加される懸念がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、電流検出値（電流制限値）が出力トランジスタのドレイン−ソース間電圧に対して略線形で負の依存性を有する、という電流検出特性を有している。

前記一実施の形態によれば、過電流に対する適切な保護機能を提供することができる。

図１は、実施の形態に係る半導体装置の構成例を示すブロック図である。 図２は、実施の形態に係る出力トランジスタと電流検出値との関係を示すグラフである。 図３Ａは、特許文献１における電流制限方法を示すグラフである。 図３Ｂは、特許文献１における電流制限方法を示すグラフである。 図４は、実施の形態に係る半導体装置のバイアス回路および比較回路の構成の一例を示す回路図である。 図５は、実施の形態に係る半導体装置のバイアス回路および比較回路の構成の一例を示す回路図である。 図６は、実施の形態に係る半導体装置のバイアス回路および比較回路の構成の一例を示す回路図である。 図７は、実施の形態に係る半導体装置に図４〜図６の回路を組み込んだ構成の一例を示す回路図である。 図８は、実施の形態に係る半導体装置での電流検出値と電源電圧との関係を示すグラフである。 図９は、実施の形態に係る半導体装置における電流検出値の設定方法の一例を示すグラフである。 図１０は、実施の形態に係る半導体装置における電流検出値の設定方法の他の一例を示すグラフである。 図１１は、実施の形態に係る半導体装置における電流検出値の設定方法の更に他の例を示す回路図である。 図１２は、実施の形態に係る半導体装置における電流検出値の設定方法の更に他の例を示すグラフである。 図１３は、第２の実施の形態に係る半導体装置の構成例を示すブロック図である。 図１４は、第３の実施の形態に係る半導体装置の構成例を示すブロック図である。 図１５は、第４の実施の形態に係る半導体装置の構成例を示すブロック図である。 図１６は、第５の実施の形態に係る半導体装置の構成例を示すブロック図である。 図１７は、第６の実施の形態に係る半導体装置の構成例を示すブロック図である。 図１８は、実施の形態に係る半導体装置のバイアス回路および比較回路の構成の一例を示す回路図である。 図１９は、実施の形態に係る半導体装置のバイアス回路および比較回路の構成の一例を示す回路図である。 図２０は、実施の形態に係る半導体装置のバイアス回路および比較回路の構成の一例を示す回路図である。 図２１は、第７の実施の形態に係る半導体装置の構成例を示すブロック図である。 図２２は、実施の形態に係る半導体装置のバイアス回路および比較回路の構成の一例を示す回路図である。 図２３は、実施の形態に係る半導体装置のバイアス回路および比較回路の構成の一例を示す回路図である。 図２４は、本実施の形態に係る半導体装置のバイアス回路および比較回路の構成の一例を示す回路図である。 図２５は、第８の実施の形態に係る電子制御システムの構成の一例を示すブロック図である。 図２６は、第８の実施の形態に係る電力用半導体装置の構成の一例を示すブロック図である。 図２７は、第８の実施の形態に係る電力用半導体装置の構成の他の例を示すブロック図である。

以下、実施の形態に係る半導体装置および電子制御装置について説明する。

（第１の実施の形態）
第１の実施の形態に係る半導体装置の構成について、添付図面を参照して説明する。図１は、本実施の形態に係る半導体装置の構成例を示すブロック図である。

本実施の形態に係る半導体装置１は、出力トランジスタＭＮ１と、電流検出部２とを具備している。出力トランジスタＭＮ１は、電源１１から負荷１２への電力供給を制御する。電流検出部２は、出力トランジスタＭＮ１に流れる電流を検出する。電流検出部２は、電流検出値が出力トランジスタＭＮ１のドレイン−ソース間電圧に対して略線形で負の依存性を有する、という電流検出特性（電流制限特性）を備えている。ここで、電流検出値は、出力トランジスタＭＮ１の出力電流Ｉｏｕｔの上限の電流値（電流制限値）である。言い換えると、電流検出部２は、出力電流Ｉｏｕｔが上限の電流値に達したか否かを検出する。その上限の電流値は出力トランジスタＭＮ１のドレイン−ソース間電圧に対して略線形で負の依存性を有している。

図２は、本実施の形態に係る出力トランジスタと電流検出値との関係を示すグラフである。縦軸は出力トランジスタＭＮ１に流れる電流ＩＯＵＴを示す（出力電流でもある）。横軸は出力トランジスタＭＮ１のドレイン−ソース間電圧ＶＤＳを示し、出力トランジスタＭＮ１のソース電圧（この場合は、端子ＶＯＵＴの電圧）を基準にしている。各曲線として、出力トランジスタＭＮ１の電圧・電流特性Ｈ、正常時の負荷線Ｐ１、本実施の形態に係る電流検出値Ｋ１がそれぞれ示されている。正常な動作では、負荷線Ｐ１と電圧・電流特性Ｈとの交点が動作点Ｑ１となる。

図に示されるように、本実施の形態の半導体装置１では、電流検出値Ｋ１の特性が、特許文献１のような階段状の特性ではなく、出力トランジスタＭＮ１のドレイン−ソース間電圧Ｖｏｎ（ＶＤＳ）に対して略線形で、且つ、負の依存性を持っている。言い換えると、電流検出値Ｋ１の特性（電流制限値の特性）は、正常に負荷駆動可能な負荷線Ｐ１と同様に、略線形で負の依存性を持っている。出力トランジスタＭＮ１の適切な保護と有効な利用を考慮すると、この電流検出特性（電流制限特性）は、正常に負荷駆動可能な負荷線のうちの最大の負荷線Ｐ０（最小の負荷の場合での負荷線）に沿っていることが好ましい。最小の負荷とは、その負荷のときに出力トランジスタＭＮ１に流れる電流が、出力トランジスタＭＮ１に許容される最大の電流となるような負荷である。正常に負荷駆動が行われているときは、動作点が出力トランジスタＭＮ１の線形領域になるように設定される。電流検出値Ｋ１は、最大の負荷線Ｐ０の電流特性よりも所定の電流値だけ高い電流特性となるように設定される。

この電流検出値Ｋ１を定式化すると、図１および図２から、以下の式（１）となる。
α・Ｉｓｅｎｓｅ＋Ｖｏｎ＝Ｖｃｃ
ｎ・Ｉｓｅｎｓｅ＝Ｉｏｕｔ
Ｉｓｅｎｓｅ＝−（１／α）・Ｖｏｎ＋（１／α）・Ｖｃｃ …（１）
ここで、各記号は以下のとおりである。Ｉｏｕｔは出力トランジスタＭＮ１のドレイン電流、ＶＣＣは電源電圧、Ｖｏｎは出力トランジスタＭＮ１のドレイン−ソース間電圧、Ｉｓｅｎｓｅは出力トランジスタＭＮ１の出力電流Ｉｏｕｔに比例したセンス電流、αは比例係数である。出力電流Ｉｏｕｔとセンス電流Ｉｓｅｎｓｅとのセンス比はｎである。ただし、式（１）では、出力電流Ｉｏｕｔの検出にセンス電流Ｉｓｅｎｓｅを用いることから、センス電流Ｉｓｅｎｓｅの式で表現している。Ｉｓｅｎｓｅに依存した電流とＶｏｎに依存した電流とＶＣＣに依存した電流とにより、この式（１）を満足する電流検出値Ｋ１（＝Ｉｏｕｔの制限値）を得ることができる。このとき、式（１）において、Ｉｓｅｎｓｅ＝（右辺）に達した場合には過電流であると判断でき、Ｉｓｅｎｓｅ＜（右辺）の場合には過電流でないと判断できる。なお、電流検出値Ｋ１の設定方法については後述される。

本実施の形態の半導体装置の効果について、特許文献１と比較して説明する。
図３Ａおよび図３Ｂは、特許文献１における電流制限方法を示すグラフである。いずれも、縦軸は出力トランジスタに流れる（ドレイン）電流ＩＯＵＴ（出力電流）、横軸は出力トランジスタのドレイン−ソース間電圧ＶＤＳを示す。各曲線として、出力トランジスタの電圧・電流特性Ｈ、正常時の負荷線Ｐ１、特許文献１の電流制限値Ｋ１０、負荷短絡時の負荷線Ｐ２（抵抗性）、Ｐ３（誘導性）、本実施の形態の電流検出値Ｋ１がそれぞれ示されている。正常な動作では、負荷線Ｐ１と電圧・電流特性Ｈとの交点が動作点Ｑ１となる。

図３Ａに示されるように、本実施の形態の電流検出値Ｋ１は、例えば、正常に負荷駆動可能な最大の負荷線Ｐ０に沿って設定されている。したがって、本実施の形態の電流検出値Ｋ１は、傾きは異なっているが、正常な負荷線Ｐ０、Ｐ１と同様の右下がりの直線となる。一方、特許文献１の電流制限値Ｋ１０は、電流検出値Ｋ１よりも相対的に電流値が大きく、且つ階段状に設定されている。その結果、特許文献１には以下に示すような問題がある。

図３Ｂに示すように、負荷短絡時の電圧・電流の負荷線が抵抗性の場合（負荷線Ｐ２）、階段状に変化させた電流制限値Ｋ１０は、電流が低い動作点Ｑ２の段階で過電流状態であることを検出する。これに対し、本実施の形態の電流検出値Ｋ１によれば、負荷電流が流れ始めた段階（つまりＶＤＳがＶＣＣをわずかに下回った段階）で電流検出値Ｋ１を超えるため、電流制限値Ｋ１０よりも電流値が低い段階で過電流状態であることを検出できる。したがって、本実施の形態の電流検出値Ｋ１によれば、負荷短絡時に、出力トランジスタを流れる電流を低く制限することができる。

ところで、負荷短絡時の電圧・電流の負荷線が誘導性の場合、図３Ｂに示した負荷線Ｐ３のように、湾曲した負荷線となる場合がある。このとき、階段状に変化させた電流制限値Ｋ１０では、負荷線Ｐ３が階段の下側を回り込んで、電流が高い段階の動作点Ｑ３にて過電流検出する。したがって、負荷短絡時に、出力トランジスタを流れる電流は、動作点Ｑ３の電流値まで上昇する。そのため、出力トランジスタに高電力が印加される懸念がある。
これに対して、本実施の形態の半導体装置１では、電流検出値（電流制限値）Ｋ１は、例えば図３Ａに示したように、正常に負荷駆動可能な最大の負荷線Ｐ０に沿って設定されている。そのため、負荷線Ｐ３が電流検出値Ｋ１と交差する動作点Ｑ０にて過電流検出する。つまり、電流検出値Ｋ１によれば、過電流検出する動作点Ｑ０の電流値を、階段状の電流制限値Ｋ１０により過電流検出する動作点Ｑ３の電流値よりも低くすることができる。本実施の形態の電流検出値Ｋ１は、最大の負荷線Ｐ０に沿って設定されるため、出力トランジスタにかかる電力を必要最小限に抑制できる。
以下、その本実施の形態の半導体装置１について詳細に説明する。

図１に示すように、半導体装置１は、出力トランジスタＭＮ１と、電流検出部２とを具備している。電流検出部２は、センストランジスタＭＮ２と、センス抵抗ＲＳと、ゲート抵抗Ｒ１０と、ゲートドライブ回路１０と、比較回路１３と、バイアス回路１４とを備えている。

出力トランジスタＭＮ１は、出力端子を介して負荷１２に出力電流Ｉｏｕｔを流す。センストランジスタＭＮ２は、出力トランジスタＭＮ１に流れる出力電流Ｉｏｕｔを微少な電流Ｉｓｅｎｓｅに変換して観測する。出力トランジスタＭＮ１およびセンストランジスタＭＮ２は、例えばＮｃｈトランジスタである。出力トランジスタＭＮ１とセンストランジスタＭＮ２とは、ドレインおよびゲートが共通に接続されている。その共通のドレインは電源１１（ＶＣＣ）に接続されている。その共通のゲートはゲート抵抗Ｒ１０を介してゲートドライブ回路１０の出力側に接続されている。出力トランジスタＭＮ１のソースは、端子ＶＯＵＴに接続される。センストランジスタＭＮ２のソースは、センス抵抗ＲＳの一端に接続される。センス抵抗ＲＳは、センストランジスタＭＮ２が観測する電流Ｉｓｅｎｓｅを電圧Ｖｓｅｎｓｅに変換する。センス抵抗ＲＳの他端は、端子ＶＯＵＴに接続される。すなわち、センストランジスタＭＮ２のソースは、センス抵抗ＲＳを介して端子ＶＯＵＴに接続される。

ゲート抵抗Ｒ１０は、ゲートドライブ回路１０の出力側と出力トランジスタＭＮ１およびセンストランジスタＭＮ２のゲートとの間に設けられた抵抗である。ゲートドライブ回路１０は、入力側を入力端子ＩＮに接続され、出力側を、ゲート抵抗Ｒ１０を介して出力トランジスタＭＮ１とセンストランジスタＭＮ２のゲートに接続されている。ゲートドライブ回路１０は、入力信号ＶＩＮに基づいて、出力トランジスタＭＮ１とセンストランジスタＭＮ２のゲートを駆動する。

比較回路１３は、出力トランジスタＭＮ１に流れる電流が過電流か否かを示す電流検出信号Ｓ１をＡ点に出力する。比較回路１３は、ＰｃｈトランジスタＭＰ１とＮｃｈトランジスタＭＮ８とＮｃｈトランジスタＭＮ６とを備えている。ＰｃｈトランジスタＭＰ１のゲートは、バイアス回路１４のＢ点の信号が与えられる。ＮｃｈトランジスタＭＮ８のゲートは、バイアス回路１４のＣ点の信号が与えられる。ＮｃｈトランジスタＭＮ６のゲートは、バイアス回路１４のＤ点の信号が与えられている。ＰｃｈトランジスタＭＰ１は、電源１１（ＶＣＣ）とＡ点との間に接続されている。ＮｃｈトランジスタＭＮ８、ＭＮ６は、それぞれＡ点と端子ＶＯＵＴとの間に接続されている。

バイアス回路１４は、比較回路１３のＰｃｈトランジスタＭＰ１、ＮｃｈトランジスタＭＮ８およびＮｃｈトランジスタＭＮ６へゲート電圧を供給する。バイアス回路１４は電源１１（ＶＣＣ）と、半導体１の内部回路用のＧＮＤ（ＳＧＮＤ）と端子ＶＯＵＴとの間に設けられている。バイアス回路１４のＢ点には、電源電圧ＶＣＣに依存したバイアス電圧が出力される。Ｃ点には出力トランジスタＭＮ１の電流に依存したバイアス電圧が出力される。Ｄ点には出力トランジスタＭＮ１のドレイン−ソース間電圧に依存したバイアス電圧が出力される。出力トランジスタＭＮ１の電流に依存したバイアス電圧をＣ点に印加するために、センス抵抗ＲＳの電圧ＶｓｅｎｓｅがＥ点に入力される。

これにより、ＰｃｈトランジスタＭＰ１には電源電圧ＶＣＣに依存した電流Ｉ１が流れる。ＮｃｈトランジスタＭＮ８には出力トランジスタＭＮ１の出力電流Ｉｏｕｔに依存した電流Ｉ２が流れる。ＮｃｈトランジスタＭＮ６には出力トランジスタＭＮ１のドレイン−ソース間電圧に依存した電流Ｉ３が流れる。言い換えると、電流Ｉ１は、式（１）における（１／α）・ＶＣＣに対応している。電流Ｉ２は、電流Ｉｓｅｎｓｅに依存した電流と見ることができるので、式（１）におけるＩｓｅｎｓｅに対応している。電流Ｉ３は、式（１）における（１／α）・Ｖｏｎに対応している。したがって、後述されるように、Ａ点において、Ｉ１＞（Ｉ２＋Ｉ３）となるようにバイアスされることは、ＶｃｃからＶｏｎを差し引いた電圧における許容電流値（１／α）・（Ｖｃｃ−Ｖｏｎ）に対してＩｓｅｎｓｅが小さいこと、すなわち式（１）におけるＩｓｅｎｓｅ＜（右辺）の場合と判断できる。よって、その場合には過電流でないと判断できる。一方、Ｉ１＜（Ｉ２＋Ｉ３）となるようにバイアスされることは、該許容電流値（１／α）・（Ｖｃｃ−Ｖｏｎ）に対してＩｓｅｎｓｅが大きいこと、すなわち式（１）におけるＩｓｅｎｓｅ＞（右辺）の場合と判断できる。よって、その場合には過電流であると判断できる。このように、比較回路１３は、電流Ｉ１と電流（Ｉ２＋Ｉ３）の大小を比較することで、Ａ点にＨレベル（正常電流時）又はＬレベル（過電流検出時）の電流検出信号を出力することができる。

負荷１２は、端子ＶＯＵＴと負荷用のＧＮＤ（ＰＧＮＤ）との間に接続される。この場合、半導体装置１は、負荷１２のハイサイドに接続されている。

次に、本実施の形態に係る半導体装置１の動作方法について説明する。
入力端子ＩＮがＬレベルからＨレベルになると、ゲートドライブ回路１０は電源電圧ＶＣＣよりも高い電圧を出力し、出力トランジスタＭＮ１とセンストランジスタＭＮ２を導通させて、負荷１２に対して電流を流す。出力トランジスタＭＮ１には出力電流Ｉｏｕｔが流れ、センストランジスタＭＮ２には電流Ｉｓｅｎｓｅが流れる。

まず、負荷正常時について考える。負荷正常時には、端子ＶＯＵＴの電圧は十分に電源電圧ＶＣＣに近い電圧となる。その電圧は、ＶＣＣ−Ｒｏｎ・Ｉｏｕｔの電圧となる。ただし、Ｒｏｎは出力トランジスタＭＮ１のオン抵抗で、例えば１０ｍΩと十分に小さい値である。このとき、出力トランジスタＭＮ１の出力電流Ｉｏｕｔは電流検出値Ｋ１より小さいため、Ｅ点の電圧（＝センス抵抗ＲＳの電圧Ｖｓｅｎｓｅ）は小さくなり、Ｃ点のバイアス電圧は小さくなる。また、出力トランジスタＭＮ１のドレイン−ソース間電圧Ｖｏｎは小さいため、Ｄ点のバイアス電圧は小さくなる。したがって、比較回路１３の各トランジスタはＩ１＞（Ｉ２＋Ｉ３）となるようにバイアスされる。Ａ点ではキルヒホッフの電流則によりＩ１＝Ｉ２＋Ｉ３が常に成立しなければならない。そのため、ＰｃｈトランジスタＭＰ１の電流Ｉ１が電流（Ｉ２＋Ｉ３）と釣り合うようにＡ点の電圧が増加し、ＰｃｈトランジスタＭＰ１は線形領域で動作する。このような動作により、Ａ点にはＨレベル信号が出力される。Ａ点のＨレベルの信号は、負荷が正常であることを示している。

次に、負荷異常時について考える。例えば、自動車用途で半導体装置１が使用されている場合、負荷異常は、負荷を接続するハーネスの被覆が剥がれ、ハーネスが車両のボディー（ＧＮＤ）に接触することにより発生する。すなわち、負荷短絡が発生する。このような負荷短絡は発生したとき、端子ＶＯＵＴがＧＮＤに接続されるため、出力トランジスタＭＮ１のドレイン−ソース間には大きな電圧が印加される。すなわち、Ｖｏｎが大きくなる。

負荷短絡が発生した場合、出力トランジスタＭＮ１に流れる出力電流Ｉｏｕｔの増加に伴い、センストランジスタＭＮ２を流れる電流Ｉｓｅｎｓｅが増加し、Ｅ点のセンス電圧Ｖｓｅｎｓｅが増加する。それにより、Ｅ点の電圧（＝センス抵抗ＲＳの電圧Ｖｓｅｎｓｅ）の増加により、Ｃ点のバイアス電圧は大きくなる。また、出力トランジスタＭＮ１のドレイン−ソース間電圧Ｖｏｎは大きいため、Ｄ点のバイアス電圧は大きくなる。そのため、電流Ｉ２、Ｉ３が増加する。したがって、比較回路１３の各トランジスタはＩ１＜（Ｉ２＋Ｉ３）となるようにバイアスされる。Ａ点ではキルヒホッフの電流則によりＩ１＝Ｉ２＋Ｉ３が常に成立しなければならない。そのため、電流（Ｉ２＋Ｉ３）が電流Ｉ１と釣り合うようにＡ点の電圧が減少し、ＮｃｈトランジスタＭＮ６、ＭＮ８は線形領域で動作する。このような動作により、Ａ点にＬレベル信号、すなわち、過電流検出信号が出力される。Ａ点のＬレベルの信号は、負荷が異常であることを示している。

以上のようにして、本実施の形態に係る半導体装置１が動作する。
その結果、Ａ点の電圧レベルにより、負荷の異常の有無を判断することができる。そして、そのＡ点の過電流検出信号を例えば他の制御回路に出力し、当該他の制御回路がゲートドライブ回路１０を用いて出力トランジスタＭＮ１のゲートを制御することにより、負荷１２への電力供給を制限又は遮断することができる。それにより、半導体装置を過電流から保護することができる。

図４〜図６は、本実施の形態に係る半導体装置のバイアス回路１４および比較回路１３の構成の一例を示す回路図である。ただし、図４は、電源電圧ＶＣＣに依存した電流Ｉ１を生成する回路構成の一例を示している。図５は、Ｖｏｎに依存した電流Ｉ３を生成する回路構成の一例を示している。図６は、出力トランジスタＭＮ１の出力電流Ｉｏｕｔに依存した電流Ｉ２を生成する回路構成の一例を示している。

図４では、ＰｃｈトランジスタＭＰ１とＰｃｈトランジスタＭＰ２とがカレントミラー接続されている。そして、ＰｃｈトランジスタＭＰ２のゲートとドレインが抵抗Ｒ１を介してＧＮＤ（回路用のＧＮＤであるＳＧＮＤ）に接続されている。より具体的には、ＰｃｈトランジスタＭＰ１およびＰｃｈトランジスタＭＰ２のソースが電源１１（ＶＣＣ）に接続されている。ＰｃｈトランジスタＭＰ１およびＰｃｈトランジスタＭＰ２のゲートがＰｃｈトランジスタＭＰ２のドレインに接続されている。ＰｃｈトランジスタＭＰ２のドレインが抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端がＳＧＮＤに接続されている。

ＰｃｈトランジスタＭＰ２には、抵抗Ｒ１に流れる電流が流れる。電源電圧ＶＣＣが大きくなると、抵抗Ｒ１の両端の電圧が大きくなり抵抗Ｒ１を流れる電流が増加する。一方、電源電圧ＶＣＣが小さくなると、抵抗Ｒ１の両端の電圧が小さくなり抵抗Ｒ１を流れる電流が減少する。このように、図４の回路では、ＰｃｈトランジスタＭＰ２には、電源電圧ＶＣＣに依存した電流が流れる。ＰｃｈトランジスタＭＰ１とＰｃｈトランジスタＭＰ２とはカレントミラー接続をされているので、ＰｃｈトランジスタＭＰ２と同じ電流を、ＰｃｈトランジスタＭＰ１に流すことができる。したがって、図４の回路では、電源電圧ＶＣＣに依存した電流Ｉ１をＡ点に流し込むことができる。電流Ｉ１は電源電圧ＶＣＣに比例する電流となる。

図５では、ＮｃｈトランジスタＭＮ６とＮｃｈトランジスタＭＮ７とがカレントミラー接続されている。そして、ＮｃｈトランジスタＭＮ７のゲートとドレインが抵抗Ｒ２を介して電源１１（ＶＣＣ）に接続されている。より具体的には、ＮｃｈトランジスタＭＮ６およびＮｃｈトランジスタＭＮ７のソースが端子ＶＯＵＴに接続されている。ＮｃｈトランジスタＭＮ６およびＮｃｈトランジスタＭＮ７のゲートがＮｃｈトランジスタＭＮ７のドレインに接続されている。ＮｃｈトランジスタＭＮ７のドレインが抵抗Ｒ２の一端に接続されている。抵抗Ｒ２の他端が電源１１（ＶＣＣ）に接続されている。

ＮｃｈトランジスタＭＮ７には、抵抗Ｒ２に流れる電流が流れる。Ｖｏｎ（＝電源１１（ＶＣＣ）−端子ＶＯＵＴ間の電圧）が大きくなると、抵抗Ｒ２の両端の電圧が大きくなり抵抗Ｒ２を流れる電流が増加する。一方、Ｖｏｎが小さくなると、抵抗Ｒ２の両端の電圧が小さくなり抵抗Ｒ２を流れる電流が減少する。このように、図５の回路では、ＮｃｈトランジスタＭＮ７には、Ｖｏｎに依存した電流が流れる。ＮｃｈトランジスタＭＮ６とＮｃｈトランジスタＭＮ７とがカレントミラー接続をされているので、ＮｃｈトランジスタＭＮ７と同じ電流を、ＮｃｈトランジスタＭＮ６に流すことができる。したがって、図５の回路では、Ｖｏｎに依存した電流Ｉ３をＡ点から引き抜くことができる。電流Ｉ３はＶｏｎに比例した電流となる。

図６では、出力トランジスタＭＮ１とセンストランジスタＭＮ２のドレインが電源１１（ＶＣＣ）に共通に接続されている。出力トランジスタＭＮ１とセンストランジスタＭＮ２のゲートが共通に接続されている。出力トランジスタＭＮ１のソースは端子ＶＯＵＴに接続されている。センストランジスタＭＮ２のソースはセンス抵抗ＲＳの一端（Ｅ点）に接続されている。センス抵抗ＲＳの他端は端子ＶＯＵＴに接続されている。ＮｃｈトランジスタＭＮ８は、ソースが端子ＶＯＵＴに接続され、ゲートがＥ点に接続されている。

出力トランジスタＭＮ１のＶｏｎ（＝電源１１（ＶＣＣ）−端子ＶＯＵＴ間の電圧）が大きくなり出力電流Ｉｏｕｔが増加すると、センストランジスタＭＮ２に流れる電流Ｉｓｅｎｓｅも増加し、抵抗ＲＳの両端の電圧が大きくなる。これにより、ＮｃｈトランジスタＭＮ８のゲート−ソース間電圧が増加して電流Ｉ２が増加する。一方、出力電流Ｉｏｕｔが減少すると、センストランジスタＭＮ２に流れる電流Ｉｓｅｎｓｅも減少し、抵抗ＲＳの両端の電圧が小さくなる。これにより、ＮｃｈトランジスタＭＮ８のゲート−ソース間電圧が減少し、電流Ｉ２が減少する。このように、図６の回路では、ＮｃｈトランジスタＭＮ８は、出力トランジスタＭＮ１の出力電流Ｉｏｕｔに依存して制御される。そのため、ＮｃｈトランジスタＭＮ８は、Ｉｏｕｔ（すなわちｎ×Ｉｓｅｎｓｅ）に依存した電流Ｉ２をＡ点から引き抜くことができる。

図７は、本実施の形態に係る半導体装置に図４〜図６の回路を組み込んだ構成の一例を示す回路図である。図に示されるように、図４〜図６の回路を組み合わせて、バイアス回路１４と比較回路１３を構成することができる。

以上説明されたように、本実施の形態に係る半導体装置１は、図１や図７に示す比較回路１３により、負荷状態に依らず、Ａ点における電流の和が概ね式（１）を満足するように動作することができる。すなわち、比較回路１３のＡ点において、キルヒホッフの電流則が適用され、電流Ｉ１＝Ｉ２＋Ｉ３を常に満たしつつ、電源電圧ＶＣＣ、ドレイン−ソース間電圧Ｖｏｎおよび出力電流Ｉｏｕｔ（センス電流Ｉｓｅｎｓｅ）により、Ａ点の信号のＨレベル／Ｌレベルが決定される。言い換えると、Ａ点の信号のＨレベル／Ｌレベルの境界線は、図２における電流検出値Ｋ１となる。

このとき、電流検出値Ｋ１は式（１）によって決まるため、電源電圧ＶＣＣが変化すると、電流検出値Ｋ１も変化する。図８は、本実施の形態に係る半導体装置での電流検出値と電源電圧との関係を示すグラフである。縦軸は出力トランジスタＭＮ１に流れる（ドレイン）電流ＩＯＵＴ、横軸は出力トランジスタＭＮ１のドレイン−ソース間電圧ＶＤＳを示す。電源電圧ＶＣＣ２＞電源電圧ＶＣＣ３とする。この場合、式（１）より、電源電圧がＶＣＣ２からＶＣＣ３のように低下すると、電流検出値（電流制限値）もＫ２からＫ３のように低電圧側へシフトする。逆に、電源電圧が増加すると、電流検出値（電流制限値）も高電圧側へシフトする。このように、半導体装置１では、式（１）に従って電流検出値が決まるので、電源電圧ＶＣＣに対して依存性を持った電流検出値が得られる。それにより、電源電圧ＶＣＣが変化して、電源電圧ＶＣＣとして高い電圧が印加された場合でも、それに伴って、電流検出値が変化するので、出力トランジスタＭＮ１を電源電圧ＶＣＣの変化にも対応して制御できる。

次に、本実施の形態に係る半導体装置における電流検出値Ｋの設定方法の例について説明する。

図９および図１０は、本実施の形態に係る半導体装置における電流検出値の設定方法の例を示すグラフである。縦軸は出力トランジスタＭＮ１に流れる電流ＩＯＵＴを示す。横軸は出力トランジスタＭＮ１のドレイン−ソース間電圧ＶＤＳを示している。各曲線として、出力トランジスタＭＮ１の電圧・電流特性Ｈ、電流検出値Ｋ４〜電流検出値Ｋ７がそれぞれ示されている。これらのグラフは、電流検出値を変える方法を示している。

電流検出値の勾配は、センス抵抗ＲＳの抵抗値に依存して変えることができる。例えば、図９のように、電流検出値Ｋ４の勾配を、センス抵抗ＲＳの抵抗値を小さくすることで、電流検出値の勾配をＫ５のような急な勾配に変えることができる。

また、電流検出値のグラフは、電源電圧ＶＣＣの変化を検出する抵抗Ｒ１の大きさに依存して変えることができる。例えば、図１０のように、電流検出値Ｋ６の位置を、抵抗Ｒ１（電源電圧ＶＣＣに依存した電流を作るバイアス回路（図４）の抵抗）の抵抗値を小さくすることで、電源電圧ＶＣＣに依存した電流Ｉ１を増加させ、電流検出値の横軸切片を、Ｋ７のように右側（高電圧側）にシフトさせることができる。

図１１および図１２は、本実施の形態に係る半導体装置における電流検出値の設定方法の他の例を示す回路図およびグラフである。ただし、図１２において、縦軸は出力トランジスタＭＮ１に流れる電流ＩＯＵＴを示す。横軸は出力トランジスタＭＮ１のドレイン−ソース間電圧ＶＤＳを示している。各曲線として、出力トランジスタＭＮ１の電圧・電流特性Ｈ、電流検出値Ｋ８および電流検出値Ｋ９がそれぞれ示されている。これらの回路図およびグラフは、電流検出値の横軸切片を変える別の方法を示している。

図１１において、この電源電圧ＶＣＣに依存した電流Ｉ１’を作る回路は、図４の抵抗Ｒ１で決まる電流に、カレントミラー回路１６で電流ＩＯＳを加算する構成を有している。図１１において、図４と同じ符号は同じものを表し、その説明を省略する。

カレントミラー回路１６は、ＮｃｈトランジスタＭＮ３１と、ＮｃｈトランジスタＭＮ３２と、電流源Ｉａとを備えている。ＮｃｈトランジスタＭＮ３１のソース、ドレイン、ゲートは、それぞれＳＧＮＤ、電流源Ｉａの一端、電流源Ｉａの一端に接続されている。ＮｃｈトランジスタＭＮ３２のソース、ドレイン、ゲートは、それぞれＳＧＮＤ、Ｂ点、ＮｃｈトランジスタＭＮ３１のゲートに接続されている。

カレントミラー回路１６では、ＮｃｈトランジスタＭＮ３１に電流源Ｉａの電流ＩＯＳが流れる。この電流は、ＮｃｈトランジスタＭＮ３１とＮｃｈトランジスタＭＮ３２のカレントミラー接続により、ＮｃｈトランジスタＭＮ３２にミラー（コピー）される。ＮｃｈトランジスタＭＮ３１とＮｃｈトランジスタＭＮ３２のサイズが同じで有れば、ＮｃｈトランジスタＭＮ３２には、ＮｃｈトランジスタＭＮ３１と同じ電流が流れる。この電流は、抵抗Ｒ１の一端（Ｂ点）で抵抗Ｒ１に流れる電流と加算されている。すなわち、ＰｃｈトランジスタＭＰ２には、抵抗Ｒ１に流れる電流と、カレントミラー回路１６のＮｃｈトランジスタＭＮ３２に流れる電流の和が流れる。その結果、図１２に示すように、電流検出特性の横軸切片を変えることができる。図１２において、電流検出値Ｋ８はカレントミラー回路１６が無い場合、電流検出値Ｋ９はカレントミラー回路１６がある場合をそれぞれ示している。このように、カレントミラー回路１６を付加して、ＰｃｈトランジスタＭＰ２に流れる電流を増加させ、ＰｃｈトランジスタＭＰ１に流れる電流Ｉ１’を増加させることで、電流検出値の横軸切片を増加させることができる。

以上のように、電流検出値Ｋは、電流検出部２に用いる素子の相対値を変更したり、供給する電流値を変更したりすることで、所望の電流検出特性（例示：傾き、横軸切片）を得ることができる。それにより、負荷の特性に応じて、半導体装置の過電流保護の特性を自在に変更することが可能となる。

以上述べたように、本実施の形態の半導体装置１では、電流Ｉ１と、電流Ｉ２と、電流Ｉ３とを、Ｉ１＝Ｉ２＋Ｉ３（つまり式（１））を満足させながら電流検出する比較回路１３を導入することで、線形な電流検出値を得ることができる。ここで、電流Ｉ１は、電源電圧ＶＣＣに依存している。電流Ｉ２は、出力トランジスタＭＮ１のドレイン−ソース間電圧Ｖｏｎに依存している。電流Ｉ３は、センス電流Ｉｓｅｎｓｅ（つまり、出力トランジスタＭＮ１に流れる出力電流Ｉｏｕｔ）に依存している。

また、本実施の形態の半導体装置１では、電流検出値を負荷線に沿ったリニアな値に設定可能である。そのため、負荷異常時に想定外の高い電流となる動作点が存在しない。したがって、出力トランジスタＭＮ１に過剰な電流が流れることが無く、ジュール熱による熱ストレスを小さく抑えることができる。

一般に、自動車用途では、負荷のＧＮＤ（ＰＧＮＤ）と回路のＧＮＤ（ＳＧＮＤ）とは異なる場所で取られる。そのため、両ＧＮＤ間には最大±２Ｖ程度の電位差が生じることがある。このような環境では、端子ＶＯＵＴの電位がＳＧＮＤよりも下がることがある。しかし、そのような事態が発生したとしても、本実施の形態の半導体装置１では、比較回路１３が電源１１（ＶＣＣ）と出力端子ＶＯＵＴとの間に構成されているため、ＶＯＵＴ＜ＳＧＮＤでも上述のような電流検出を行うことができる。

特許文献１のような階段状に電流検出値を設定する方法では、電流検出値を線形に近づけるには、多段階の検出機能を必要として回路規模が大きくなる。しかし、本実施の形態の半導体装置１では、小さな回路規模で、ＶＣＣとＶｏｎとＩｓｅｎｓｅの変化に追随した理想的な電流検出値（リニアな電流検出値）を得ることができる。

（第２の実施の形態）
第２の実施の形態に係る半導体装置１ａの構成について、添付図面を参照して説明する。本実施の形態の半導体装置１ａは、Ａ点の出力信号のレベル（その過電流の有無）をフィードバックし、出力トランジスタＭＮ１のゲートを制御して、過電流とならないように出力電流Ｉｏｕｔを制御する点で、第１の実施の形態の半導体装置１と相違している。以下では、第１の実施の形態と相違する点について主に説明する。

図１３は、本実施の形態に係る半導体装置の構成例を示すブロック図である。この図では、図１におけるバイアス回路１４および比較回路１３として図４〜図６を用いている。この図において、図１、図４〜図６と同じ符号は同じものを表し、その説明を省略する

本実施の形態に係る半導体装置１ａは、出力トランジスタＭＮ１と、電流検出部２ａとを具備している。電流検出部２ａは、第１の実施の形態の構成（図１、図４〜図６）に加えて、電流制限回路２１を更に備えている。第１の実施の形態の半導体装置１では、Ａ点の出力信号のレベルを用いて過電流の有無を出力するだけであった。しかし、本実施の形態の半導体装置１ａは、電流制限回路２１により、Ａ点の出力信号をフィードバックして出力トランジスタＭＮ１の出力電流Ｉｏｕｔを制御する。すなわち、電流制限回路２１は、Ａ点の出力信号のレベル（その過電流の有無）をフィードバックし、出力トランジスタＭＮ１のゲートを制御して、過電流とならないように出力電流Ｉｏｕｔを制御する。電流制限回路２１は、ＮｃｈトランジスタＭＮ３、ＮｃｈトランジスタＭＮ４、およびＮｃｈトランジスタＭＮ５を備えている。

ＮｃｈトランジスタＭＮ４およびＮｃｈトランジスタＭＮ５は、電源１１（ＶＣＣ）と端子ＶＯＵＴとの間でインバータ回路を構成している。そのインバータ回路は、比較回路１３の出力信号（Ａ点の出力信号のレベル（電圧））を反転する。ＮｃｈトランジスタＭＮ３は、出力トランジスタＭＮ１のゲートと端子ＶＯＵＴとの間に接続されている。ＮｃｈトランジスタＭＮ３は、そのインバータ回路の出力信号により制御される。比較回路１３とインバータ回路（ＭＮ４およびＭＮ５）とＮｃｈトランジスタＭＮ３とは、出力トランジスタＭＮ１、センストランジスタＭＮ２およびセンス抵抗ＲＳと共に、負荷異常時に出力トランジスタＭＮ１の電流を制限するためのフィードバックループを形成している。

インバータ回路は、ＮｃｈトランジスタＭＮ４およびＮｃｈトランジスタＭＮ５を備えている。本実施の形態では、ＮｃｈトランジスタＭＮ４は、デプレッション型であるが、抵抗やＰｃｈトランジスタで置き換えることも可能である。ＮｃｈトランジスタＭＮ４のソース、ドレイン、ゲートは、それぞれＮｃｈトランジスタＭＮ５のドレイン、電源１１（ＶＣＣ）、ＮｃｈトランジスタＭＮ５のドレインに接続されている。ＮｃｈトランジスタＭＮ５のソース、ドレイン、ゲートは、それぞれ端子ＶＯＵＴ、ＮｃｈトランジスタＭＮ４のソース、Ａ点に接続されている。ＮｃｈトランジスタＭＮ３のソース、ドレイン、ゲートは、それぞれ端子ＶＯＵＴ、出力トランジスタＭＮ１のゲート、インバータ回路の出力（ＮｃｈトランジスタＭＮ５のドレイン）に接続されている。

次に、本実施の形態に係る半導体装置１ａの動作方法について説明する。
まず、負荷正常時について考える。負荷が正常な場合、第１の実施の形態と同様に、比較回路１３の出力信号（Ａ点の電圧）は、Ｈレベルである。このときインバータ回路はＬレベルを出力し、ＮｃｈトランジスタＭＮ３のゲートにその電圧を供給する。その結果、ＮｃｈトランジスタＭＮ３は非導通状態となり、出力トランジスタＭＮ１のゲート電荷の引き抜きは行われない（電流制限回路２１は無効な状態となっている）。出力トランジスタＭＮ１の出力電流Ｉｏｕｔは維持される。

次に、負荷異常時について考える。負荷が異常な場合、出力トランジスタＭＮ１の出力電流Ｉｏｕｔが増加し（過電流となり）、第１の実施の形態と同様に、比較回路１３の出力信号（Ａ点の電圧）はＬレベルになる。このときインバータ回路はＨレベルを出力し、ＮｃｈトランジスタＭＮ３のゲートにその電圧を供給する。すなわち、ＮｃｈトランジスタＭＮ３は導通状態となり、出力トランジスタＭＮ１のゲート電荷の引き抜きを行う。これにより、出力トランジスタＭＮ１の出力電流Ｉｏｕｔは減少する。出力トランジスタＭＮ１の出力電流Ｉｏｕｔが減少すると、センストランジスタＭＮ２の電流Ｉｓｅｎｓｅも減少する。その結果、Ｅ点の電圧Ｖｓｅｎｓｅが減少する。すなわち、比較回路１３の電流Ｉ３が減少し、その出力信号（Ａ点の電圧）がＨレベルとなる。比較回路１３の出力信号（Ａ点の電圧）がＨレベルになると、ＮｃｈトランジスタＭＮ３は非導通状態となるため、出力トランジスタＭＮ１のゲートに、ゲートドライブ回路１０から電荷注入が行われ、再び出力トランジスタＭＮ１の出力電流Ｉｏｕｔが増加する。以上の説明のように、フィードバック動作が行われ、出力トランジスタＭＮ１の出力電流Ｉｏｕｔは、電流検出値Ｋ１の電流で制限される。

本実施の形態についても、第１の実施の形態と同様の効果を奏することができる。
また、本実施の形態では、フィードバックループを構成して電流制限することができる。それにより、出力電流Ｉｏｕｔの大きさを過電流にならないように制限しつつ、継続的に流すことができる。

（第３の実施の形態）
第３の実施の形態に係る半導体装置１ｂの構成について、添付図面を参照して説明する。本実施の形態の半導体装置１ｂは、センス電流Ｉｓｅｎｓｅ（つまり、出力電流Ｉｏｕｔ）に依存した電流Ｉ２を作る回路の構成が第２の実施の形態の半導体装置１ａの構成と相違している。以下では、第２の実施の形態と相違する点について主に説明する。

図１４は、本実施の形態に係る半導体装置の構成例を示すブロック図である。この図において、図１３と同じ符号は同じものを表し、その説明を省略する。

本実施の形態に係る半導体装置１ｂは、出力トランジスタＭＮ１と、電流検出部２ｂとを具備している。電流検出部２ｂは、センス電流Ｉｓｅｎｓｅに依存した電流Ｉ２を作る回路の構成が第２の実施の形態の構成（図１３）と異なっている。第２の実施の形態では、Ｅ点の電圧をＮｃｈトランジスタＭＮ８のゲートで受けているため、センス電圧ＶｓｅｎｓｅがＮｃｈトランジスタＭＮ８のしきい値電圧以上でなければならず、センス電圧Ｖｓｅｎｓｅを小さくすることができない。ここで、センス電圧Ｖｓｅｎｓｅを小さくすることができれば、出力電流Ｉｏｕｔに対するセンス電流Ｉｓｅｎｓｅのセンス比を更に向上させることができる。つまり、センス電圧Ｖｓｅｎｓｅが小さくなれば、出力トランジスタＭＮ１のドレイン−ソース間電圧とセンストランジスタＭＮ２のドレイン−ソース間電圧との差、および、出力トランジスタＭＮ１のゲート−ソース間電圧とセンストランジスタＭＮ２のゲート−ソース間電圧との差が小さくなり、センス比を向上させることができる。本実施の形態の半導体装置１ｂは、バイアス回路１４に更にＮｃｈトランジスタＭＮ９と抵抗Ｒ３を付加している。そして、ＮｃｈトランジスタＭＮ９とＮｃｈトランジスタＭＮ８をペアトランジスタとして、ＮｃｈトランジスタＭＮ９のソースにセンス電圧Ｖｓｅｎｓｅ（Ｅ点の電圧）を入力する。それにより、Ｅ点が小さな電圧であってもＮｃｈトランジスタＭＮ８を動作させることができる。すなわち、センス電圧Ｖｓｅｎｓｅを小さくすることができるため、電流センス精度が向上する。

ＮｃｈトランジスタＭＮ９のソース、ドレイン、ゲートは、それぞれＥ点、抵抗Ｒ３の一端、ＮｃｈトランジスタＭＮ９のドレインに接続されている。ＮｃｈトランジスタＭＮ８のソース、ドレイン、ゲートは、それぞれ端子ＶＯＵＴ、Ａ点、ＮｃｈトランジスタＭＮ９のゲートに接続されている。抵抗Ｒ３の他端は電源１１（ＶＣＣ）に接続されている。

次に、本実施の形態に係る半導体装置１ｂの動作方法については、負荷正常時の場合の動作も、負荷異常時の場合の動作も、第２の実施の形態２と同様である。

本実施の形態についても、第２の実施の形態と同様の効果を奏することができる。
また、本実施の形態では、ＮｃｈトランジスタＭＮ８とＮｃｈトランジスタＭＮ９とは、ＮｃｈトランジスタＭＮ９のソースにＶｓｅｎｓｅ電圧（Ｅ点の電圧）が入力された差動対を構成している。そのため、Ｅ点の電圧はＮｃｈトランジスタＭＮ９のしきい値電圧以下でも電流検出が可能であり、Ｅ点の微小な電圧変化に対してＮｃｈトランジスタＭＮ８のゲートを駆動可能である。そのため、第２の実施の形態に比べて、Ｅ点の電圧が微小にできるため、センス電流Ｉｓｅｎｓｅ（つまり、出力電流Ｉｏｕｔ）が小さくなった場合の検出精度が向上する。これにより、電流検出値も精度良く設定することができる。つまり、本実施の形態に係る半導体装置１ｂは、第２の実施の形態に係る半導体装置１ａよりも、電流検出範囲を拡大することができる。
また、第２の実施の形態の構成（図１３）によれば、一定値以上のセンス電圧Ｖｓｅｎｓｅを生成するため、センス抵抗ＲＳの抵抗値は、ある程度の大きさが必要である。これに対して、本実施の形態の構成（図１４）によれば、センス抵抗ＲＳの抵抗値を小さく（例えば１／５〜１／１０）とすることができる。ここで、過電流検出精度は、Ａ点の反転精度の影響を受ける。図１３におけるＡ点の反転精度は、ＮｃｈトランジスタＭＮ８のしきい値ばらつきとセンス抵抗ＲＳの抵抗値のばらつきの影響を受ける。これに対し、図１４におけるＡ点の反転精度は、センス抵抗ＲＳの抵抗値のばらつきの影響を受けるが、ＮｃｈトランジスタＭＮ８とＮｃｈトランジスタＭＮ９が差動対を構成しているため、しきい値ばらつきはキャンセルされる。したがって、図１４の構成によれば、図１３の構成よりもＡ点の反転精度を向上することができ、過電流検出精度を向上することができる。

（第４の実施の形態）
第４の実施の形態に係る半導体装置１ｃの構成について、添付図面を参照して説明する。本実施の形態の半導体装置１ｃは、センス電流Ｉｓｅｎｓｅ（つまり、出力電流Ｉｏｕｔ）に依存した電流Ｉ２を作る回路の構成が第３の実施の形態の半導体装置１ｂの構成と相違している。以下では、第３の実施の形態と相違する点について主に説明する。

図１５は、本実施の形態に係る半導体装置の構成例を示すブロック図である。この図において、図１４と同じ符号は同じものを表し、その説明を省略する。

本実施の形態に係る半導体装置１ｃは、出力トランジスタＭＮ１と、電流検出部２ｃとを具備している。電流検出部２ｃは、センス電流Ｉｓｅｎｓｅ（つまり、出力電流Ｉｏｕｔ）に依存した電流Ｉ２を作る回路の構成が第３の実施の形態の構成（図１４）と異なっている。ＮｃｈトランジスタＭＮ８は線形領域で動作することが望ましいが、第３の実施の形態では、差動対を構成するＮｃｈトランジスタＭＮ８のドレインがＡ点に接続されているため飽和領域で動作する。しかし、本実施の形態の半導体装置１ｃは、比較回路１３に更にＮｃｈトランジスタＭＮ１０とＮｃｈトランジスタＭＮ１１を付加している。そして、ＮｃｈトランジスタＭＮ９とＮｃｈトランジスタＭＮ１１とをカスコード接続にし、ＮｃｈトランジスタＭＮ８とＮｃｈトランジスタＭＮ１０とカスコード接続にする。それにより、ＮｃｈトランジスタＭＮ８のドレイン（Ｆ点）は低電圧に留まる（線形領域に近い動作点となる）。すなわち、ＮｃｈトランジスタＭＮ８のドレイン電流（電流Ｉ２）を、より正確に出力電流Ｉｏｕｔを反映した電流にすることができる。

ＮｃｈトランジスタＭＮ９のソース、ドレイン、ゲートは、それぞれＥ点、ＮｃｈトランジスタＭＮ１１のソース、ＮｃｈトランジスタＭＮ９のドレインに接続されている。ＮｃｈトランジスタＭＮ１１のソース、ドレイン、ゲートは、それぞれＮｃｈトランジスタＭＮ９のドレイン、抵抗Ｒ３の一端、ＮｃｈトランジスタＭＮ１１のドレインに接続されている。抵抗Ｒ３の他端は電源１１（ＶＣＣ）に接続されている。ＮｃｈトランジスタＭＮ８のソース、ドレイン、ゲートは、それぞれ端子ＶＯＵＴ、Ｆ点、ＮｃｈトランジスタＭＮ９のゲートに接続されている。ＮｃｈトランジスタＭＮ１０のソース、ドレイン、ゲートは、それぞれＦ点、Ａ点、ＮｃｈトランジスタＭＮ１１のゲートに接続されている。

次に、本実施の形態に係る半導体装置１ｃの動作方法については、負荷正常時の場合の動作も、負荷異常時の場合の動作も、第３の実施の形態と同様である。

本実施の形態についても、第３の実施の形態と同様の効果を奏することができる。
また、本実施の形態では、カスコード接続された差動対（ＮｃｈトランジスタＭＮ８、ＮｃｈトランジスタＭＮ９、ＮｃｈトランジスタＭＮ１０、ＮｃｈトランジスタＭＮ１１）により、Ｆ点の電位をほぼ線形領域と飽和領域の境界の電圧に固定することができる。出力トランジスタＭＮ１の電流によって、Ａ点の電圧がＨレベル又はＬレベルに変化するが、そのとき、ＮｃｈトランジスタＭＮ１０のドレイン−ソース間電圧（Ａ点−Ｆ点）が大きく変化する。これにより、出力電流Ｉｏｕｔの変化を精度良く検出することができ、出力電流Ｉｏｕｔを精度よく電流検出値Ｋ１に制御することができる。

（第５の実施の形態）
第５の実施の形態に係る半導体装置１ｄの構成について、添付図面を参照して説明する。本実施の形態の半導体装置１ｄは、比較回路１３の出力と電流制限回路２１の入力との間にラッチ回路１５が付加されている点が第４の実施の形態の半導体装置１ｃの構成と相違している。以下では、第４の実施の形態と相違する点について主に説明する。

図１６は、本実施の形態に係る半導体装置の構成例を示すブロック図である。この図において、図１５と同じ符号は同じものを表し、その説明を省略する。

本実施の形態に係る半導体装置１ｄは、出力トランジスタＭＮ１と、電流検出部２ｄとを具備している。電流検出部２ｄは、比較回路１３の出力と電流制限回路２１の入力との間にラッチ回路１５が付加されている点が第４の実施の形態の構成（図１５）と異なっている。すなわち、比較回路１３の出力（Ａ点）と電流制限回路２１のインバータ回路（ＮｃｈトランジスタＭＮ４とＮｃｈトランジスタＭＮ５）の入力との間にラッチ回路１５が設けられている。

ラッチ回路１５は、電源１１（ＶＣＣ）と接地ＳＧＮＤとの間に接続され、ラッチ回路１５の入力はＡ点に接続されている。ラッチ回路１５の出力はインバータ回路のＮｃｈトランジスタＭＮ５のゲートに接続されている。ラッチ回路１５は、負荷正常時にはＨレベル信号を、負荷異常時にはＬレベル信号を出力する。

次に、本実施の形態に係る半導体装置１ｄの動作方法について説明する。
まず、負荷正常時について考える。負荷が正常な場合、比較回路１３の出力信号（Ａ点の電圧）は、Ｈレベルである。このＨレベルの出力信号は、ラッチ回路１５に入力され、ラッチ回路１５の出力にＨレベルが出力される。インバータ回路（ＮｃｈトランジスタＭＮ４とＮｃｈトランジスタＭＮ５）により、ＨレベルはＬレベルに反転され、ＮｃｈトランジスタＭＮ３のゲートにＬレベルが供給される。その結果、ＮｃｈトランジスタＭＮ３は非導通状態となり、出力トランジスタＭＮ１のゲート電荷の引き抜きは行われない。ラッチ回路１５の出力はＨレベルに固定され、出力トランジスタＭＮ１の出力電流Ｉｏｕｔは維持される。

次に、負荷異常時について考える。負荷が異常な場合、出力トランジスタＭＮ１の出力電流Ｉｏｕｔが増加し、比較回路１３の出力信号（Ａ点の電圧）はＬレベルになる。このＬレベルの電流検出信号は、ラッチ回路１５でラッチされ、ラッチ回路１５の出力にＬレベルが出力される。これにより、ＮｃｈトランジスタＭＮ３のゲートにＨレベル信号が入力され、ＮｃｈトランジスタＭＮ３は導通状態となり、出力トランジスタＭＮ１のゲート電荷を引き抜く。ここで、第４の実施の形態の場合は、Ａ点の電圧が式（１）を満たすようにセンス電流Ｉｓｅｎｓｅ（つまり、出力電流Ｉｏｕｔ）が制限された電流制限動作を継続する。本実施の形態は、それとは異なり、ラッチ回路１５の出力は、一度Ｌレベルになると、リセットされるまで、そのＬレベルに固定される。そのため、ＮｃｈトランジスタＭＮ３は出力トランジスタＭＮ１の電荷を完全に引き抜き、出力トランジスタＭＮ１は非導通状態となる。このように、ラッチ回路１５により、過電流検出後に出力トランジスタＭＮ１をシャットダウンする過電流検出・遮断動作を行う。

本実施の形態についても、第４の実施の形態と同様の効果を奏することができる。
加えて、負荷異常時の過電流検出時に、その過電流を遮断するという方法により出力トランジスタＭＮ１を保護することができる。電流制限回路２１とラッチ回路１５とは、出力トランジスタＭＮ１の電流を遮断する電流遮断部と見ることができる。

（第６の実施の形態）
第６の実施の形態に係る半導体装置１ｅの構成について、添付図面を参照して説明する。本実施の形態の半導体装置１ｅは、ローサイドスイッチとして用いられている点で、第１の実施の形態の半導体装置１と相違している。以下では、第１の実施の形態と相違する点について主に説明する。

図１７は、本実施の形態に係る半導体装置の構成例を示すブロック図である。この図は、ローサイドスイッチとして半導体装置１ｅを搭載した場合の例を示している。このようなローサイド構成では、出力トランジスタＭＮ１のソース、ドレインはそれぞれＧＮＤ端子、ＶＯＵＴ端子に接続されている。また、電流検出部２ｅのセンストランジスタＭＮ２のソース、ドレインはそれぞれセンス抵抗ＲＳの一端、ＶＯＵＴ端子に接続されている。抵抗ＲＳの他端はＧＮＤ端子に接続されている。ＧＮＤ端子は、ＰＧＮＤに接続されている。ＶＯＵＴ端子は負荷１２を介して電源１１（ＶＣＣ）に接続されている。本実施の形態では、バイアス回路１４のＧＮＤもＰＧＮＤに接続されているが、ＳＧＮＤに接続されていても良い。

図１８〜図２０は、本実施の形態に係る半導体装置のバイアス回路１４および比較回路１３の構成の一例を示す回路図である。ただし、図１８は、電源電圧ＶＣＣに依存した電流Ｉ１を生成する回路構成の一例を示している。図１９は、Ｖｏｎに依存した電流Ｉ３を生成する回路構成の一例を示している。図２０は、出力トランジスタＭＮ１の出力電流Ｉｏｕｔに依存した電流Ｉ２を生成する回路構成の一例を示している。

図１８の回路構成は、基本的に図４の構成と同じであるが、抵抗Ｒ１の他端は、ＰＧＮＤに接続されている。ただし、ＳＧＮＤに接続されていても良い。図１９の回路構成は、図５の回路構成と同じであるが、抵抗Ｒ２およびＮｃｈトランジスタＭＮ７は、端子ＶＯＵＴとＰＧＮＤ間に直列接続されている。ＮｃｈトランジスタＭＮ６のソースは、ＰＧＮＤに接続されている。ただし、ＳＧＮＤに接続されていても良い。図２０の回路構成は、基本的に図６の回路構成と同じであるが、出力トランジスタＭＮ１のソース、センス抵抗ＲＳの他端、ＮｃｈトランジスタＭＮ８のソースは、いずれもＰＧＮＤに接続されている。ただし、ＳＧＮＤに接続されていても良い。また、出力トランジスタＭＮ１およびセンストランジスタＭＮ２のドレインは端子ＶＯＵＴに接続されている。

次に、本実施の形態に係る半導体装置１ｅの動作方法については、第１の実施の形態と同様である。

本実施の形態においても、第１の実施の形態と同様の効果を奏することができる。

（第７の実施の形態）
第７の実施の形態に係る半導体装置１ｆの構成について、添付図面を参照して説明する。本実施の形態の半導体装置１ｆは、センス抵抗ＲＳの接続方法の点で、第６の実施の形態の半導体装置１ｅと相違している。以下では、第６の実施の形態と相違する点について主に説明する。

図２１は、本実施の形態に係る半導体装置の構成例を示すブロック図である。この半導体装置１ｆは、ローサイドスイッチであるが、ハイサイド構成（第１の実施の形態の半導体装置１（図１））を逆にした構成になっている。第７の実施の形態と比較して、電流検出部２ｆのセンス抵抗ＲＳの接続方法が相違している。出力トランジスタのソース、ドレインはそれぞれＧＮＤ端子、ＶＯＵＴ端子に接続されている。センストランジスタのソース、ドレインはそれぞれＧＮＤ端子、抵抗ＲＳの一端に接続されている。抵抗ＲＳの他端はＶＯＵＴ端子に接続されている。ＧＮＤ端子は、ＰＧＮＤに接続されている。ＶＯＵＴ端子は負荷１２を介して電源１１に接続されている。

比較回路１３は、出力トランジスタＭＮ１に流れる電流が過電流か否かを検出する。比較回路１３は、ＮｃｈトランジスタＭＮ２１とＰｃｈトランジスタＭＰ８とＰｃｈトランジスタＭＰ６とを備えている。ＮｃｈトランジスタＭＮ２１のゲートは、バイアス回路１４のＢ点の信号が与えられる。ＰｃｈトランジスタＭＰ８のゲートは、バイアス回路１４のＣ点の信号が与えられる。ＰｃｈトランジスタＭＰ６のゲートは、バイアス回路１４のＤ点の信号が与えられている。ＮｃｈトランジスタＭＮ２１は、ＰＧＮＤとＡ点との間に接続されている。ＰｃｈトランジスタＭＰ８、ＭＰ６は、それぞれ並列にＡ点と電源１１（ＶＣＣ）との間に接続されている。

図２２〜図２４は、本実施の形態に係る半導体装置のバイアス回路１４および比較回路１３の構成の一例を示す回路図である。ただし、図２２は、電源電圧ＶＣＣに依存した電流Ｉ１を生成する回路構成の一例を示している。図２３は、Ｖｏｎに依存した電流Ｉ３を生成する回路構成の一例を示している。図２４は、センス電流Ｉｓｅｎｓｅ（つまり、出力トランジスタＭＮ１の出力電流Ｉｏｕｔの１／ｎ）に依存した電流Ｉ２を生成する回路構成の一例を示している。

図２２では、ＮｃｈトランジスタＭＮ４１とＮｃｈトランジスタＭＮ４２とがカレントミラー接続をされている。そして、ＮｃｈトランジスタＭＮ４２のゲートとドレインが抵抗Ｒ１を介して電源１１（ＶＣＣ）に接続されている。より具体的には、ＮｃｈトランジスタＭＮ４１およびＮｃｈトランジスタＭＮ４２のソースがＰＧＮＤに接続されている。ＮｃｈトランジスタＭＮ４１およびＮｃｈトランジスタＭＮ４２のゲートがＮｃｈトランジスタＭＮ４２のドレインに接続されている。ＮｃｈトランジスタＭＮ４２のドレインが抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端が電源１１（ＶＣＣ）に接続されている。図２２の回路では、図４の回路と同様に、電源電圧ＶＣＣに依存した電流Ｉ１をＡ点から引き抜くことができる。電流Ｉ１は電源電圧ＶＣＣに比例する電流となる。

図２３では、ＰｃｈトランジスタＭＰ６とＰｃｈトランジスタＭＰ７とがカレントミラー接続をされている。そして、ＰｃｈトランジスタＭＰ７のゲートとドレインが抵抗Ｒ２を介してＰＧＮＤに接続されている。より具体的には、ＰｃｈトランジスタＭＰ６およびＰｃｈトランジスタＭＰ７のソースが端子ＶＯＵＴに接続されている。ＰｃｈトランジスタＭＰ６およびＰｃｈトランジスタＭＰ７のゲートがＰｃｈトランジスタＭＰ７のドレインに接続されている。ＰｃｈトランジスタＭＰ７のドレインが抵抗Ｒ２の一端に接続されている。抵抗Ｒ２の他端がＰＧＮＤに接続されている。図２３の回路では、図５の回路と同様に、Ｖｏｎ（＝端子ＶＯＵＴ−（Ｐ）ＧＮＤ間の電圧）に依存した電流Ｉ３をＡ点に流し込むことができる。電流Ｉ３はＶｏｎに比例した電流となる。

図２４では、出力トランジスタＭＮ１とセンストランジスタＭＮ２のソースがＰＧＮＤに共通に接続されている。出力トランジスタＭＮ１とセンストランジスタＭＮ２のゲートが共通に接続されている。出力トランジスタＭＮ１のドレインは端子ＶＯＵＴに接続されている。センストランジスタＭＮ２のドレインはセンス抵抗ＲＳの一端（Ｅ点）に接続されている。センス抵抗ＲＳの他端は端子ＶＯＵＴに接続されている。ＰｃｈトランジスタＭＰ８は、ソースが端子ＶＯＵＴに接続され、ゲートがＥ点に接続されている。図２４の回路では、図６の回路と同様に、出力電流Ｉｏｕｔ（すなわちＩｓｅｎｓｅ）に依存した電流Ｉ２をＡ点に流し込むことができる。
なお、ＰＧＮＤに代えて、ＳＧＮＤを用いても良い。

次に、本実施の形態に係る半導体装置１ｆの動作方法については、第６の実施の形態と同様である。

本実施の形態においても、第６の実施の形態と同様の効果を奏することができる。
また、第７の実施の形態と比較して、出力トランジスタＭＮ１とセンストランジスタＭＮ２のゲート−ソース間電圧が等しくなることにより、出力電流Ｉｏｕｔのセンス精度が向上する。

（第８の実施の形態）
第８の実施の形態に係る電子制御システムについて、添付図面を参照して説明する。本実施の形態では、上記各実施の形態の半導体装置１、１ａ〜１ｆを電子制御システムに適用した場合について説明する。

図２５は、本実施の形態に係る電子制御システムの構成の一例を示すブロック図である。この図は、上記各実施の形態の半導体装置を電力用半導体装置１０３として自動車の電子制御システムの中で使用する例を示している。この図では、その電力用半導体装置１０３ハイサイドに適用した一例を示している（第１〜第５の実施の形態に対応）。ただし、本実施の形態はこの例に限定されるものではなく、その電力用半導体装置１０３をローサイドに適用してもよい（第６〜第７の実施の形態に対応）。

電子制御システムは、電子制御ユニット１０８と、バッテリー電源１１と、負荷１２とを具備している。電子制御ユニット１０８は、電力用半導体装置１０３と、電源ＩＣ１０１と、マイクロコンピュータ１０２、容量１０６、１０７と、ツェナーダイオード１０５とを備えている。

バッテリー電源１１は、電子制御ユニット１０８の電源ＩＣ１０１および電力用半導体装置１０３へ電源電圧ＶＣＣを供給する。電源ＩＣ１０１は、バッテリー電源１１の電源電圧ＶＣＣから安定化電圧を生成し、マイクロコンピュータ１０２へ電源電圧として供給する。電源ＩＣ１０１の出力端子とＧＮＤ端子との間には、安定化用の容量１０７が接続されている。電力用半導体装置１０３の出力端子ＶＯＵＴには負荷１２が接続されている。マイクロコンピュータ１０２は、入力信号ＩＮを電力用半導体装置１０３へ出力し、電力用半導体装置１０３のオン・オフを制御する。また、電力用半導体装置１０３の状態を示すＤＩＡＧ信号を電力用半導体装置１０３から受信し、電力用半導体装置１０３の状態を監視している。電力用半導体装置１０３は、入力信号ＩＮに基づいて、負荷１２に対する電力供給を制御する。また、電力用半導体装置１０３の状態をＤＩＡＧ信号としてマイクロコンピュータ１０２へフィードバックしている。電源電圧ＶＣＣの端子とＧＮＤ端子との間に安定化用の容量１０６とツェナーダイオード１０５が接続されている。

負荷を接続するハーネスの被覆が剥がれ、ハーネスが車両のボディー（ＧＮＤ）に接触すると、負荷短絡状態となり、電力用半導体装置１０３の出力トランジスタＭＮ１（不図示）に過大な電力が印加される。このような状態において、電力用半導体装置１０３が破壊することを防ぐために、電力用半導体装置１０３の内部に、過電流保護用の機能が搭載される。電力用半導体装置１０３は、ハイサイドの場合は、上記各実施の形態における半導体装置１、１ａ〜１ｄであり、ローサイドの場合は半導体装置１ｅ〜１ｆを用いることができる。

図２６は、本実施の形態に係る電力用半導体装置１０３の構成の一例を示すブロック図である。この図では、電力用半導体装置１０３をハイサイドに適用した一例を示している。その場合、電力用半導体装置１０３は、例えば、上記各実施の形態における半導体装置１、１ａ〜１ｄである。ただし、本実施の形態がこの例に限定されるものではなく、電力用半導体装置１０３をローサイドに適用してもよい。その場合、電力用半導体装置１０３は、例えば、上記各実施の形態における半導体装置１ｅ〜１ｆである。以下では、代表して、半導体装置１の場合について説明する。

図２６において、電力用半導体装置１０３（半導体装置１）は、入力Ｉ／Ｆ２０１と、ロジック回路２０２と、診断回路２０３と、過温検出器２０４と、ゲートドライブ回路１０と、出力トランジスタＭＮ１と、電流検出部２とを備えている。

入力Ｉ／Ｆ２０１は、入力信号ＩＮをロジック回路２０２へ供給する。ロジック回路２０２は、入力信号ＩＮに基づいて、ゲートドライブ回路１０を用いて、出力トランジスタＭＮ１のオン・オフを制御する。また、ロジック回路２０２は、電流検出部２又は過温検出器２０４からの出力信号に基づいて、ゲートドライブ回路１０を用いて、出力トランジスタＭＮ１のゲート電圧を制御する。電流検出部２からの出力信号は、過電流（負荷短絡）の発生を示す信号（例示：Ａ点の電圧）に例示される。過温検出器２０４からの出力信号は、出力トランジスタＭＮ１の過熱の有無を示す信号に例示される。過温検出器２０４は、出力トランジスタＭＮ１の温度を計測し、その温度を示す信号や過熱の状態か否かを示す信号を出力する。ゲートドライブ回路１０は、ロジック回路２０２からの制御信号に応答して、出力トランジスタＭＮ１のゲートを制御する。電流検出部２および出力トランジスタＭＮ１は、上記各実施の形態において説明したとおりであり、過電流保護機能を有している。診断回路２０３は、電流検出部２又は過温検出器２０４からの出力信号に基づいて、出力トランジスタＭＮ１の状態又は電力用半導体装置１０３の状態を示すＤＩＡＧ信号を出力する。

負荷短絡が発生すると、電力用半導体装置１０３の保護回路（例示：電流検出部２）が動作して、出力トランジスタＭＮ１が破壊しないように電流制限（又は過電流検出シャットダウン）の動作を行う。それと同時に、電力用半導体装置１０３は、負荷異常が生じたことを示すＤＩＡＧ信号を、マイクロコンピュータ１０２に対して出力する。マイクロコンピュータ１０２は、電力用半導体装置１０３のＤＩＡＧ信号に応じて、各種演算を行い電子制御ユニットが安全に動作するように電力用半導体装置１０３を制御する。

本実施の形態において、電力用半導体装置１０３は、１チップで構成されている。それにより、電子制御ユニット１０８への搭載や配線を容易にすることができる。ただし、本実施の形態がこの例に限定されるものではなく、入力Ｉ／Ｆ２０１、ロジック回路２０２、診断回路２０３、過温検出器２０４、ゲートドライブ回路１０、出力トランジスタＭＮ１、および電流検出部２のうちの一部又は全てが別々のチップで構成されていてもよい。例えば、出力トランジスタＭＮ１および電流検出部２のセンストランジスタＭＮ２が１チップで構成され、残りの構成が他の１チップで構成されていてもよい。図２７はそれを示している。

図２７は、本実施の形態に係る電力用半導体装置１０３の構成の他の例を示すブロック図である。この図の例では、電力用半導体装置１０３は、一部の構成が別のチップで構成されている。特に、出力トランジスタＭＮ１および電流検出部２のセンストランジスタＭＮ２が１チップ１０３ｂで構成され、残りの構成が他の１チップ１０３ａで構成されている。

本実施の形態においても、第１〜第７の実施の形態と同様の効果を奏することができる。

なお、上記各実施の形態において、出力トランジスタＭＮ１およびセンストランジスタＭＮ２をＮｃｈトランジスタとして、半導体装置１、１ａ〜１ｆを構成しているが、各実施の形態はその例に限定されるものではない。すなわち、出力トランジスタＭＮ１およびセンストランジスタＭＮ２をＰｃｈトランジスタとして、半導体装置１、１ａ〜１ｆを構成してもよい。

また、上記各実施の形態において、出力トランジスタＭＮ１およびセンストランジスタＭＮ２を電界効果型トランジスタとして、半導体装置１、１ａ〜１ｆを構成しているが、各実施の形態はその例に限定されるものではない。すなわち、出力トランジスタＭＮ１およびセンストランジスタＭＮ２をＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）として、半導体装置１、１ａ〜１ｆを構成してもよい。その場合、残りのトランジスタはバイポーラトランジスタであってもよい。

また、上記第１〜第６の実施の形態では、出力トランジスタＭＮ１とセンストランジスタＭＮ２とがドレインを共通としている。それにより、それらを一つの半導体基板上に形成する場合、縦型トランジスタとして製造することもでき、横型トランジスタとして製造することもできる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、各実施の形態に記載された様々な技術は、矛盾の発生しない限り、他の実施の形態においても同様に適用することが可能である。

１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ ：半導体装置
２、２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆ ：電流検出部
１０：ゲートドライブ回路
１１：電源
１２：負荷
１３：比較回路
１４：バイアス回路
１５：ラッチ回路
１６：カレントミラー回路
２１：電流制限回路
１０１：電源ＩＣ
１０２：マイクロコンピュータ
１０３：電力用半導体装置
１０３ａ：チップ
１０３ｂ：チップ
１０５：ツェナーダイオード
１０６、１０７：容量
１０８：電子制御ユニット
２０１：入力Ｉ／Ｆ
２０２：ロジック回路
２０３：診断回路
２０４：過温検出器

Claims (11)

1. 電源から負荷への電力供給を制御する出力トランジスタと、
   前記出力トランジスタに流れる電流を検出する電流検出部と
   を具備し、
   前記電流検出部は、電流検出値が前記出力トランジスタのドレイン−ソース間電圧に対して略線形で負の依存性を有する電流検出特性を備える
   半導体装置。
2. 請求項１に記載の半導体装置において、
   前記電流検出特性は、前記電流検出値が電源電圧依存性を有する
   半導体装置。
3. 請求項１に記載の半導体装置において、
   前記電流検出部は、
   前記電源の電源電圧に依存した電流と、前記出力トランジスタのドレイン−ソース間電圧に依存した電流および前記出力トランジスタの電流に依存した電流とを比較して、前記電流を検出する比較回路を備える
   半導体装置。
4. 請求項１に記載の半導体装置において、
   前記電流検出部は、
   前記出力トランジスタに基準電流以上の過電流が流れたとき、当該過電流の電流検出値に基づいて、前記出力トランジスタの電流を制限する電流制限部を備える
   半導体装置。
5. 請求項１に記載の半導体装置において、
   前記電流検出部は、
   前記出力トランジスタに基準電流以上の過電流が流れたとき、当該過電流の電流検出値に基づいて、前記出力トランジスタの電流を遮断する電流遮断部を備える
   半導体装置。
6. 請求項１に記載の半導体装置において、
   前記電流検出特性は、正常に負荷駆動可能な負荷線のうちの最大の負荷線に概ね沿っている
   半導体装置。
7. 請求項６に記載の半導体装置において、
   前記電流検出特性は、前記負荷線が少なくとも前記出力トランジスタの線形領域まで延びる
   半導体装置。
8. 請求項１に記載の半導体装置において、
   前記出力トランジスタと前記電流検出部とは、１チップで形成される
   半導体装置。
9. 請求項１に記載の半導体装置において、
   前記出力トランジスタのソース側およびドレイン側のいずれか一方に前記負荷が接続される
   半導体装置。
10. 負荷と、
    制御回路と、
    電源用の端子と前記負荷と前記制御回路とに接続され、又は、前記電源に接続される前記負荷と前記制御回路とに接続され、前記制御回路の制御に基づいて、前記電源から前記負荷への電力の供給を制御する請求項１に記載の半導体装置と
    を具備する
    電子制御装置。
11. 半導体装置の動作方法であって、
    電源から負荷への電力供給を制御する出力トランジスタのドレイン−ソース間電圧に依存した電流および前記出力トランジスタの電流に依存した電流と、前記電源の電源電圧に依存した電流とを比較して、前記出力トランジスタに流れる電流を検出するステップと、
    前記出力トランジスタに基準電流以上の過電流が流れたとき、当該過電流としての電流検出値に基づいて、前記出力トランジスタの電流を制限又は遮断するステップと
    を具備し、
    前記電流検出値は、前記出力トランジスタのドレイン−ソース間電圧に対して略線形で負の依存性を持つ
    半導体装置の動作方法。

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