KR20190087414A - 트랜지스터 파워 스위치를 위한 전류 감지 및 제어 - Google Patents

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Abstract

설명된 예들에서, 장치(600)는, 공급 전압을 받기 위한 입력(VIN)과 노드(VMID) 사이에 결합된 제1 전류 전도 경로와 제1 게이트 제어 신호(BGATE)에 결합된 제1 게이트 단자를 갖는 제1 파워 트랜지스터(B-FET); 노드(VMID)와 부하에 부하 전류(IL)를 공급하기 위한 출력 단자(VOUT) 사이에 결합된 제2 전류 전도 경로, 및 제2 게이트 제어 신호에 결합된 제2 게이트 단자(HGATE)를 갖는 제2 파워 트랜지스터(HS-FET); 및 제1 게이트 제어 신호(BGATE)에 결합된 제3 게이트 단자를 가지고 감지 전류(Isense)를 출력하는 전류 감지 트랜지스터(SENSE FET)를 포함한다. 그 장치는, 출력 신호를 갖는 차동 증폭기(607); 차동 증폭기의 출력 신호에 결합된 게이트 단자를 갖는 피드백 트랜지스터(FB-FET); 및 모니터 노드(VMON)와 접지 사이에 결합된 저항기(RMON)를 더 포함한다.

Description

트랜지스터 파워 스위치를 위한 전류 감지 및 제어
이는 대체로 파워 스위치들 및 대응하는 제어 회로들에 관한 것이고, 더 상세하게는 부하에 전류를 공급하는 트랜지스터 파워 스위치들을 포함하는 회로를 제어하는 회로들에 관한 것이다.
E-퓨즈("전자 퓨즈") 회로들이 입력 전압 공급부와 출력 단자에 결합된 부하 사이의 접속을 제어한다. E-퓨즈는 부하를 입력 전원에 접속시키는 직렬 파워 트랜지스터를 포함할 수 있다. 예를 들어, 회로 기판은 버스로부터 자신의 파워를 얻을 수 있다. 회로 기판이 버스 소켓 속에 삽입될 때, 버스 소켓에서의 접점들은 그 기판을 파워에 접속시킨다. E-퓨즈들은, 전류 제한초과 제어들(current over-limit controls); 단락 보호; 돌입(in-rush) 전류 제한; dv/dt 또는 시동 전압 램프 제어; 및 역 전류 보호를 종종 제공한다. E-퓨즈는 과전류가 존재할 때 부하로의 가용 전류를 줄이거나 또는 심지어 부하에 대한 전원 접속을 완전히 차단할 수 있다.
예시적인 애플리케이션에서, 파워 트랜지스터가 전압 공급부에 결합된 드레인 단자와 출력 단자에서 부하에 결합된 소스 단자를 가진다. 출력 단자에서 부하에 파워를 공급할 때, 파워 트랜지스터의 게이트는 파워 트랜지스터를 턴 온하여 부하를 전원에 결합시키기에 충분한 전압에 있을 필요가 있다. 부하로의 전류는 감지 회로부를 사용하여 모니터링된다. 직렬 파워 트랜지스터를 통해 흐르는 전류가 전류 제한을 초과하면, 파워 트랜지스터의 게이트 전압은 부하 전류를 제한하도록 감소될 수 있거나, 또는 게이트 전압은 파워 트랜지스터를 차단시키도록 변경될 수 있다. 파워 트랜지스터에 대한 임의의 물리적 손상이 발생할 수 있기 전에 턴 오프가 일어날 필요가 있다. 접지에의 단락이 출력 단자에서 발생하거나 또는 단락이 부하 회로에서 발생하면 부하 전류는 전류 제한을 초과할 수 있다.
설명된 예들에서, 장치는, 제1 전류 전도 단자와 제2 전류 전도 단자 사이에 제1 전류 전도 경로를 갖는 제1 파워 트랜지스터 - 제1 파워 트랜지스터의 제1 전류 전도 경로는 공급 전압을 받기 위한 입력과 노드 사이에 결합되며, 제1 파워 트랜지스터는 제1 게이트 제어 신호에 결합된 제1 파워 트랜지스터를 제어하기 위한 제1 게이트 단자를 가짐 -; 제3 전류 전도 단자와 제4 전류 전도 단자 사이에 제2 전류 전도 경로를 갖는 제2 파워 트랜지스터 - 제2 파워 트랜지스터의 제2 전류 전도 경로는 노드와 부하 전류를 부하에 공급하기 위한 출력 단자 사이에 결합되며, 제2 파워 트랜지스터는 제2 게이트 제어 신호에 결합된 제2 게이트 단자를 가짐 -; 및 노드와 제1 파워 트랜지스터에 결합된 하나의 전류 전도 단자를 가지며, 제1 게이트 제어 신호에 결합된 제3 게이트 단자를 가지고, 다른 전류 전도 단자에서 감지 전류를 출력하는 전류 감지 트랜지스터를 포함한다. 그 장치는, 제1 파워 트랜지스터의 제1 및 제2 전류 전도 단자들 중 하나의 전류 전도 단자에 결합된 제1 입력을 가지며 제1 및 제2 전류 전도 단자들 중 다른 전류 전도 단자에 결합된 제2 입력을 가지고, 제1 입력과 상기 제2 입력 사이의 전압 차이에 응답하는 출력 신호를 갖는 차동 증폭기; 전류 감지 트랜지스터와 모니터 노드 사이에 직렬로 결합된 다른 전류 전도 경로를 가지며, 차동 증폭기의 출력에 결합된 피드백 트랜지스터 게이트 단자를 갖는 피드백 트랜지스터; 및 모니터 노드와 접지 사이에 결합된 저항기 - 감지 전류는 저항기를 통해 흐르며, 감지 전류는 제2 파워 트랜지스터를 통해 흐르는 부하 전류에 비례함 - 를 포함한다.
도 1은 파워 트랜지스터 회로의 회로도이다.
도 2는 전류 모니터 및 전류 제한 회로를 포함하는 기존의 파워 트랜지스터 회로의 회로도이다.
도 3은 전류 모니터를 갖는 대안적인 기존의 파워 트랜지스터 회로의 다른 회로도이다.
도 4는 기존의 하이측(high side) 전류 감지 회로를 위한 회로도이다.
도 5는 전류 모니터를 포함하는 e-퓨즈 회로에서의 사용을 위한 일 실시예에 대한 회로도이다.
도 6은 도 5의 전류 모니터 실시예를 통합하는 일 실시예의 회로도이다.
도 7은 전류 모니터링 회로를 갖는 하이측 트랜지스터 실시예의 회로도이다.
도 8은 고속 트립 비교기와 전류 제한을 갖는 실시예 회로의 회로도이다.
도 9는 실시예들과 함께 사용하기 위한 고속 트립 비교기의 부분의 동작을 예시하는 회로도이다.
도 10은 두 개의 방향들로 흐르는 부하 전류에 대한 전류 모니터를 갖는 파워 트랜지스터 회로에서 양방향 전류 경로에 대한 일 실시예의 회로도이다.
도 11a 및 도 11b는 도 10의 실시예와 함께 사용하기 위한 회로부에 대한 회로도들이다.
도 12는 제어기 집적 회로에 결합된 파워 트랜지스터 집적 회로를 포함하는 일 실시예 e-퓨즈 시스템에 대한 시스템 블록도이다.
도면들에서, 대응하는 번호들 및 심볼들은 달리 표시되지 않는 한 대응하는 부분들을 일반적으로 지칭한다. 도면들은 반드시 축척대로 그려지지는 않았다.
이 명세서에서, 결합된"이란 용어는 개재 엘리먼트들과 이룬 접속들을 포함할 수 있고, 추가적인 엘리먼트들 및 다양한 접속들이 "결합되는" 임의의 엘리먼트들 사이에 존재할 수 있다.
도 1은 파워 회로(100)의 도면이다. 파워 회로(100)는 전원 단자(VIN)와 출력 단자(VOUT) 사이에 결합된 회로(101)를 포함한다. 회로(101)는 E-퓨즈 회로의 부분을 형성할 수 있는 파워 트랜지스터 회로이다. 전류를 인출하는 부하(도 1에 도시되지 않음)가 VOUT 단자에 결합될 것이다. 하이측 트랜지스터(HS-FET)는 전원(VIN)과 단자(VOUT)에 결합된 부하 사이의 스위치로서 역할을 한다. 제어 회로(도시되지 않음)가 하이측 트랜지스터(HS-FET)의 게이트 단자에 결합되고 게이트 제어 전압(HGATE)을 공급한다. 회로(101)에서, 차단 트랜지스터(B-FET)가 노드(VMID)와 입력 전압(VIN) 사이에 결합된다. 차단 트랜지스터는 노드(VMID)에 결합된 소스와 VIN에 결합된 드레인 사이에 바디 다이오드(바디 다이오드가 진성(intrinsic) 디바이스임을 표시하기 위해 파선으로 도시됨)를 가지는데, 바디 다이오드는 "역" 전류라고 간주될 수 있는, 전류가 출력 단자(VOUT)로부터 입력 단자(VIN)로 흐르는 것을 방지한다. 차단 FET(B-FET)의 게이트는 게이트 제어 전압(BGATE)에 결합된다. BGATE는 제어 회로(도시되지 않음)로부터 공급된다.
입력 전압으로부터 출력 전압을 공급하기 위한 애플리케이션에서, 회로(100)를 포함하는 E-퓨즈 회로가 입력 전원, 부하 디바이스 및 고가의 FET 디바이스들을 과전류 상태로 인한 손상으로부터 보호하도록 배열된다. HS-FET를 통해 흐르는 전류를 감지함으로써, E-퓨즈에서의 제어 회로는 게이트 제어 신호(HGATE)를 사용하여 트랜지스터(HS-FET)를 셧다운시킬 수 있다. 전류를 제한하는 것 또는 회로를 셧다운시키는 것은 HS-FET과 부하를 보호하기 위해 행해진다.
도 1에서, 회로(101)는 전류 감지 디바이스(SENSE FET)를 포함한다. 전류 감지 디바이스는 차단 디바이스(B-FET)와는 동일한 게이트 전압(BGATE)으로, 그리고 드레인 단자에서 동일한 전압(VMID)과 결합된다. 감지 FET가 동일한 기판 상에 있고 차단 디바이스(B-FET)와 동일한 반도체 공정을 사용하여 구축되기 때문에, SENSE-FET를 통해 흐르는 전류는 차단 트랜지스터(B-FET)를 통해 흐르는 부하 전류(IL)에 비례해야 한다. 그러나, 실제로 도 1에 도시된 바와 같은 기존의 구성에서, 감지 전류 "Isense"는, 특히 게이트 대 소스 전압(Vgs)이 작을 때 충분한 정확도가 부족하다. 정확도의 부족은 SENSE FET(이는 HS-FET 및 차단 디바이스(B-FET)보다 디바이스 사이즈가 훨씬 적게 됨)에 대한 문턱 전압이 모든 조건들 하에서 차단 트랜지스터(B-FET)에 대한 문턱 전압과 일치하지 않기 때문에 발생한다.
회로(101)의 중요한 양태가 현재의 파워 FET 기술들에 의해 결정된다. 최근에, 수직 FET 공정들을 사용하여 만들어진 저 저항 MOSFET 디바이스들의 개발은 증가된 회로 성능을 초래하였다. 이들 디바이스들은 파워 애플리케이션들에서 이전 디바이스 유형들(이를테면 바이폴라 트랜지스터들, DMOS FETS과 같은 측방향 FET들, 및 기존의 트렌치 FET들)을 빠르게 대체하고 있다. 예시적인 고급 FET 디바이스가 텍사스 인스트루먼츠 인코퍼레이티드(Texas Instruments Incorporated)에 의해 제공된 NexFETTM 기술 디바이스이다. "NexFET"는 파워 MOSFET들에 대해 텍사스 인스트루먼츠 인코퍼레이티드에 의해 소유된 상표이다. NexFETTM 디바이스들은 매우 낮은 온 저항(Rdson)을 가지며, 높은 디바이스 성능을 가지며, 강건하며, 비교적 작은 실리콘 영역을 갖는 디바이스들이고, 이들 디바이스들은 100 볼트까지의 전압들과 같은 매우 높은 전압들 및 전류들을 운반한다. 실시예들은 NexFETTM 디바이스들을 사용하여, 다른 파워 FET 기술들을 사용하여, 수직 FET들을 사용하여 그리고 다른 FET 배열체들을 사용하여 구현될 수 있다.
도 1에서, 파워 트랜지스터 회로(101)는 FET 디바이스들의 모두를 포함하여 단일 반도체 기판 상에 구현될 수 있다. 그러나, 수직 FET를 사용하여 도 1에서의 디바이스들을 효율적인 방식으로 형성하기 위해, 공통 기판 노드(VMID)가 FET 트랜지스터들의 하나의 단자에 결합된다. 도 1에서, E-퓨즈(101)에서의 세 개의 디바이스들(B-FET, HS-FET 및 SENSE FET)의 드레인들은 노드(VMID)에서 기판에 모두 결합된다. 드레인들이 수직 FET 구조의 하단에서 기판에 결합되기 때문에, 이는 "드레인 다운(drain-down)" 구성이라 지칭된다. 이 공통 드레인 구성은 사용될 수 있는 전류 감지 회로 배열체들을 제한한다. 그러므로 넓은 범위의 조건들 상에서 감지된 전류(Isense)의 정확도를 개선시키기 위해 추가적인 개선들이 필요하다. 실시예들은 수직 FET 디바이스들로 형성된 배열체들에 적용 가능하다.
기존의 FET 전류 감지 접근법들의 검토가 이제 제시된다. 도 2는 전류 감지 및 전류 제한을 갖는 기존의 전원 회로(200)를 묘사한다. 도 2에서의 유사하게 라벨표시된 컴포넌트들은 파워 회로(100)(도 1)의 엘리먼트들과 유사한 기능들을 수행한다. 예를 들어, 도 1에서 HS-FET로 라벨표시된 하이측 디바이스는 도 2에서의 하이측 디바이스(HS-FET)와 동일한 방식으로 동작한다.
도 2에서, 201 번호부여된 전류 감지 경로(SENSE PATH로 라벨표시됨)가 203 번호부여된 파워 전류 경로(POWER PATH로 라벨표시됨)에 병렬로 결합된 것으로 도시된다. 감지 경로(201)에서, 입력 전압(VIN)은 감지 트랜지스터(SENSE FET)의 소스 단자에 결합되는데, 감지 트랜지스터는 파워 FET들보다 더 작도록 (디바이스 W/L 영역을 사용하여) 스케일링될 수 있다. 다양한 스케일링 계수들이 사용될 수 있다. SENSE FET의 드레인은 전류(IMON)(모니터 전류)를 피드백 트랜지스터(209)에 공급하도록 결합된다. 연산 증폭기(OP앰프)(207)가 비교기로서 결합된다. 연산 증폭기(207)의 출력은 양 및 음의 단자들에서의 전압의 차이에 응답하여 변화한다. 감지 트랜지스터(SENSE FET)의 소스는 OP앰프(207)의 양의 입력 단자(도 2에서 "+" 부호로서 도시됨)에 결합된다. OP앰프(207)의 음극 단자(도 2에서 "-" 부호로서 도시됨)는 차단 트랜지스터(B-FET)와 하이측 트랜지스터(HS-FET) 사이의 공통 드레인 단자(VMID)에 결합된다. 하이측 트랜지스터(HS-FET)는 노드(VIN)에 결합된 입력 전압 공급부로부터의 부하 전류(IL)를 출력 단자(VOUT)로 그리고 VOUT에 결합된 부하(명료화를 위해 도시되지 않음)로 운반한다.
OP앰프(207)는 피드백 트랜지스터(209)를 사용하여 피드백 구성으로 결합된다. 가상 접지 상태가 연산 증폭기(207)로의 입력들에 존재한다. 동작 시, OP앰프(207)는 양 및 음의 단자들(도 2에서 "+" 및 "-"로 라벨표시됨)에서의 전압들을 동일하게 유지하기 위해 피드백 트랜지스터(209)의 게이트에서의 전압을 조정할 것이다. 그때 전류(IMON)는 부하 전류(IL)에 비례할 것이다. 그 비율은 감지 트랜지스터(SENSE-FET)와 HS-FET과 같은 파워 트랜지스터들 사이의 스케일링에 의해 결정될 것이다. 일 예에서, 그 스케일링은 감지 전류가 부하 전류(IL)의 1/1000이 되도록 하는 것이지만, 다른 스케일 계수들이 사용될 수 있고, 부하 전류에 비한 감지 전류의 크기는 스케일 계수에 상응하여 변화할 것이다.
동작 시, 전류 제한 블록(211)이 하이측 트랜지스터(HS-FET)를 제어한다. 하이측 트랜지스터(HS-FET)가 전류(IL)를 부하에 전달하고 있을 때, 파워 경로(203)에서의 차단 트랜지스터(B-FET)의 드레인 대 소스 전압은 감지 트랜지스터(SENSE FET)의 드레인 대 소스 전압과 동일할 것이다. 드레인 전압들이 동일하지 않으면, 연산 증폭기(207)는 그 드레인 전압들이 동일해지기까지 피드백 트랜지스터(209)의 게이트에서 전압을 변화시킬 것이다. 디바이스들(SENSE FET 및 B-FET)을 정합시킴으로써, 디바이스들을 통해 흐르는 전류는 그 디바이스들의 사이즈 비율에 비례하게 될 수 있다. 이는 디바이스들이 정합되며, 양 디바이스들의 소스 단자들이 동일한 전위(VIN, 입력 공급 전압)에 있고, 게이트 단자들은 둘 다가 동일한 게이트 제어 전압(BGATE)에 묶이기 때문에 진실이다. 두 개의 디바이스들이 동일한(비례하는) 전류를 운반하고 있을 때, 드레인 전압들은 또한 동일할 것이다.
도 2에서, 전류(IMON)는 파워 트랜지스터 회로를 제어하는데 그리고 전류 제한을 제공하는데 사용될 수 있는 출력 전압을 단자(VMON)에 제공한다. 출력 단자(VMON)는 저항기(RMON)에 사용자가 결정한 값을 제공함으로써 전류 제한을 제어하는데 사용될 수 있다. 저항기(RMON)를 크기조정함으로써, 전류(IMON)에 비례하는 모니터 전압(VMON)이 전개될 수 있다. 모니터 전압(VMON)은 전류 제한 제어 블록(211)에 의해 관찰될 수 있다. 하이측 트랜지스터(HS-FET)에 결합된 게이트 전압 신호(HGATE)는 전류 제한 블록(211)에 의해 출력된다. 전압(VMON)이 문턱 또는 기준 전압을 초과할 때, 전류 제한 블록(211)은 게이트 전압(HGATE)을 제한 또는 감소시키고, 하이측 트랜지스터(HS-FET)를 통해 그리고 부하로 흐르는 부하 전류(IL)를 감소시키거나 또는 심지어 중단시킬 수 있다. 추가적인 옵션적 출력들은 사용자에 의한 또는 시스템에서의 제어기에 의한 사용을 위한 전류 제한 상황이 발생하고 있다는 표시자들을 제공하기 위해 생성될 수 있다. 전압(VMON)은 부하 전류(IL)에 비례하는, 시스템에서 흐르는 전류(IMON)를 관찰하기 위해 결합될 수 있다.
회로(200)에서의 접속들은 감지 트랜지스터(SENSE FET)의 드레인 단자들과 파워 트랜지스터들(B-FET 및 HS-FET)의 드레인 단자들이 물리적으로 분리되는 것을 요구한다. 그러나, 파워 애플리케이션들을 위해 생산된 수직 FET 디바이스들(이를테면 NexFETTM 디바이스들)에서, 파워 집적 회로(power integrated circuit) 상의 트랜지스터들은 도 1에 도시된 노드(VMID)와 같은 공통 기판 노드에 결합된 하나의 전류 운반 단자(소스 또는 드레인 중 어느 하나임)를 가진다. 그러므로, 기존의 회로(200)는 이들 고급 파워 디바이스들에서 전류를 감지하는데 사용될 수 없다.
도 3은 다른 기존의 파워 회로(300)의 도면이다. 도 3에서의 유사하게 라벨표시된 컴포넌트들은 (도 2에서의) 파워 회로(200)의 엘리먼트들과 유사한 기능들을 수행한다. 예를 들어, 도 3의 트랜지스터(HS-FET)는 도 2의 트랜지스터(HS-FET)와 동일한 기능을 수행한다. 파워 회로(300)는 감지 트랜지스터(SENSE FET), 차단 트랜지스터(B-FET) 및 하이측 트랜지스터(HS-FET)가 노드(VMID)에서 공통 드레인 접속을 가진다는 점에서 파워 회로(200)(도 2 참조)와 상이하다. 공통 드레인 접속들 때문에, 이들 트랜지스터들은 드레인 다운 수직 FET 디바이스로 구현될 수 있다.
회로(300)는 감지 경로(301)와 파워 경로(303)를 포함한다. 감지 경로(303)에서, OP앰프(307)가 가상 접지 비교기 구성으로 있다. SENSE FET의 소스 전압은 연산 증폭기(307)의 양의 입력 단자에 있고, 입력 공급 전압(VIN)에 결합된, 차단 트랜지스터(B-FET)의 소스 전압은 음의 입력 단자에 있다. SENSE FET 및 B-FET 둘 다를 위한 게이트 전압은 제어 전압(BGATE)에 결합된다. 따라서 SENSE FET 및 B-FET는 정합되고 SENSE PATH에서 SENSE FET를 통해 흐르는 전류(ISENSE)는 차단 트랜지스터(B-FET)를 통해 흐르는 부하 전류(IL)에 비례할 것이다.
동작 시, 전류 감지는 OP앰프(307)의 출력이 피드백 FET(309)의 게이트를 제어할 때 일어나며, 이는 부하 전류(IL)에 정합하도록 전류(ISENSE)를 조절한다. 미러 트랜지스터(310)가 감지 전류를 모니터 전류(IMON)로서 출력하고, 전류(IMON)에 비례하는 출력 전압이 출력 단자(VMON)에서 이용 가능하다. 전압(VMON)은 저항기(RMON)의 값을 선택함으로써 제어될 수 있다. 사용자가 전류 제한 회로(도 3에 도시되지 않음)를 사용하여 한계 전압과 한계 전류를 설정할 수 있다. 하이측 트랜지스터(HS-FET)로의 게이트 신호는 전류 제한 회로에 의해 제어되고 따라서 전류 제한 기능을 제공할 수 있다.
도 3의 기존의 회로(300)는 전압(VCP)을 제공하기 위한 전하 펌프(명료함을 위해 도시되지 않음)를 요구한다. 연산 증폭기(307)가 입력 전압(VIN)에 결합된 입력을 가지기 때문에, 연산 증폭기(307)로의 공급은 VIN보다 더 높은 전압일 필요가 있다. 전하 펌프가 이 더 높은 전압을 공급하기 위해 필요한데, 이 더 높은 전압은 감지 경로에서 흐르는 전류(ISENSE)와 모니터 전류(IMON)를 제공하기 위해 또한 사용된다. 전하 펌프를 사용하여 전압(VCP)과 전류들(ISENSE 및 IMON)을 제공하는 것은 바람직하지 않다. 전하 펌프들은 상당한 파워과 실리콘 영역을 요구하며, 비교적 비효율적이고, 제조하는데 비용이 많이 든다.
도 4는 전류 감지와 전류 제한을 포함하는 파워 회로(400)에 대한 회로도이다. 도 4에서의 유사하게 라벨표시된 컴포넌트들은 파워 회로(300)(도 3)의 엘리먼트들과 유사한 기능들을 수행한다. 예를 들어, 도 4의 하이측 트랜지스터(HS-FET)는 도 3의 하이측 트랜지스터(HS-FET)와 유사한 방식으로 동작한다.
도 4에서, POWER PATH(401)는 입력 단자(VIN)의 입력 전압을 부하(도시되지 않음)가 부하 전류(IL)를 수신하는 출력 단자(VOUT)에 결합시키기 위한 하이측 트랜지스터(HS-FET)를 포함한다. 도 4에서, 파워 경로는 게이트 제어 전압(B-GATE)에 의해 제어되는 차단 트랜지스터(B-FET)를 포함한다. B-FET 트랜지스터의 진성 바디 다이오드(예시의 명료함을 위해 도시되지 않음)는, 출력 단자의 전압이 입력 단자(VIN)의 전압을 초과할 때, 전류들이 출력 단자(VOUT)로부터 입력 단자(VIN)로 흐르는 것을 방지한다.
도 4에서, SENSE PATH(403)는 감지 회로부를 포함한다. 이 기존의 회로에서, 전류 감지는 트랜지스터(SENSE FET)에 의해 행해지는데, 이 트랜지스터는 하이측 트랜지스터(HS-FET)와 정합하기 위해 결합된다. 하이측 트랜지스터(HS-FET)는, 게이트 제어 신호(HGATE)를 HS-FET 및 감지 트랜지스터(SENSE-FET) 둘 다에 제공하는, 413 라벨표시된 전류 제한 증폭기(A2)에 의해 제어된다.
전류 감지 회로부는 입력 단자들에서 가상 접지 회로와 결합된 OP앰프(407)를 포함한다. 감지 트랜지스터(SENSE-FET)의 드레인 단자는 양의 입력 단자에 결합하는 한편, 하이측 트랜지스터(HS-FET)의 드레인 단자는 음의 입력 단자에 결합된다. OP앰프(407)는 트랜지스터(M3)를 피드백 트랜지스터로서 가지는 피드백 구성으로 있다.
동작 시, 감지 회로부(403)는 하이측 트랜지스터(HS-FET) 및 감지 트랜지스터(SENSE-FET)에 대한 드레인 대 소스 전압들을 정합시킴으로써 부하 전류(IL)를 감지한다. 연산 증폭기(407)는 피드백 트랜지스터(M3)를 통해 전류를 제어하는데 사용된다. 전류(ISENSE)는 부하 전류(IL)에 비례하여 정합될 것이다.
도 4에서, 회로(400)는 노드(VMID)에서 공통 드레인 접속을 갖는 차단 트랜지스터(B-FET), 하이측 트랜지스터(HS-FET) 및 전류 감지 트랜지스터(SENSE-FET)를 사용한다. 드레인 단자들이 결합되기 때문에, 이들 세 개의 FET 디바이스들은 NexFETTM 디바이스에서와 같은 드레인 다운 구성으로 기판에서 함께 결합되는 드레인들을 갖는 수직 FET 디바이스로 구현될 수 있다.
그러나, 도 4의 구성에서, SENSE FET 트랜지스터에 의해 출력되는 전류(Isense)의 정확도는 제한된다. 감지 트랜지스터(SENSE FET)는 HS-FET를 위한 게이트 접속(HGATE)에 결합된 게이트 단자를 가진다. 전류 제한 상황에서, 사용자 특정 저항기(RMON)에 걸리는 전압은 기준 전압(Vref)과 비교된다. 저항기(RMON)를 통과하는 전류가 전류 제한보다 위이면, 전압(VMON)은 기준 전압(Vref)을 초과할 것이고 전류 제한 앰프(413)는 게이트 전압(HGATE)을 감소시킴으로써 HS-FET를 통과하는 전류를 제한할 것이다. HGATE가 감소됨에 따라, 감지 트랜지스터(SENSE FET)에서의 게이트 전압은 감소되고 감지 트랜지스터의 게이트 대 소스 전압(Vgs)을 낮출 것이다. 낮은 게이트 대 소스 전압들에서, 감지 트랜지스터(SENSE FET) 대 하이측 트랜지스터(HS-FET)의 문턱 정합은 불량하고, 감지된 전류의 정확도는 그러므로 불량하다. 도 4의 기존의 회로는, 감지된 전류의 정확도가 가장 중요할 때, 특히 전류 제한 상황들에서, 정확도의 부족을 겪는다.
도 5는 하이측 파워 애플리케이션에 유용한 일 실시예 전류 감지 회로에 대한 회로도이다. 유사하게 라벨표시된 컴포넌트들은 파워 회로(400)(도 4)의 엘리먼트들과 유사한 기능들을 수행한다. 예를 들어, 도 5의 차단 트랜지스터(B-FET)는 도 4의 B-FET 디바이스와 유사한 방식으로 동작한다. 도 5에서, 감지 경로(503)가 도시되는 한편, 대응하는 파워 경로(501)의 부분이 도시된다. 완전한 파워 경로는 도 5에서 도시되지 않지만 이하에서 더 설명된다. 실시예들의 특징들은 NexFETTM 디바이스들 및 다른 FET 디바이스들로 형성된 배열체들에 적용 가능하고; 실시예들은 FET 디바이스의 임의의 특정 유형으로 제한되지 않는다.
도 5에서 회로는 공급 전압을 받기 위한 입력 단자(VIN)와 공통 노드(VMID) 사이에 직렬로 결합되는 제1 전류 전도 단자 및 제2 전류 전도 단자 사이에 전류 전도 경로를 갖는 차단 트랜지스터(B-FET)를 포함한다. 도 5에서, 제1 전류 전도 단자는 트랜지스터(B-FET)의 소스 단자인 반면, 제2 전류 전도 단자는 트랜지스터(B-FET)의 드레인 단자이다. 차단 트랜지스터는 신호(BGATE)에 결합된 게이트 제어 단자를 가진다. 감지 트랜지스터(SENSE-FET)는 공통 노드(VMID)에 결합된 제1 전류 전도 단자와 감지 전류 출력(Isense)을 제공하도록 결합된 제2 전류 전도 단자 사이에 전류 전도 경로를 가진다. 감지 트랜지스터(SENSE-FET)의 게이트는 게이트 제어 신호(BGATE)에 결합된다.
도 5에서, 전류 감지는 차단 트랜지스터(B-FET)를 가로지른다. 감지 트랜지스터(SENSE-FET)는 차단 트랜지스터(B-FET)와 정합된다. 연산 증폭기(507)가 "-1"의 이득을 갖는 단위 이득 증폭기(unity gain amplifier)로서 구성된다. 도 5에서 "vd1"로 라벨표시된, 차단 트랜지스터(B-FET)의 드레인 대 소스 전압은, "vd2"로 라벨표시된, SENSE-FET에 대한 드레인 대 소스 전압에 추가된다. 연산 증폭기(507)는 등식 vd2 = vd1 *(R2/R1)이 충족되기까지 피드백 트랜지스터(FB-FET)를 위한 게이트 전압을 조정할 것이다. 연산 증폭기(507)에 대해 설명된 단위 이득은 저항기들(R1 및 R2)이 동일한 값을 가진다고 가정한다; 그러나, 대안적 실시예들에서 저항기(R1) 대 저항기(R2)의 비율을 변화시키는 것은, 등식에 의해 보인 바와 같이, OP앰프(507)를 위한 이득에 대한 추가적인 조정을 제공할 수 있다. 1 미만인 저항기들(R2 대 R1)의 비율을 사용함으로써, 더 작은 감지 전류들과 대응하는 소비 파워 감소를 허용하는 추가적인 스케일링이 성취될 수 있다.
동작 시, 감지 트랜지스터(SENSE-FET)를 통해 흐르는 전류는 (디바이스 사이즈 비율에 의해, 이를테면 1/1000 스케일링 계수에 의해 스케일링된) 부하 전류(IL)에 비례한다. 감지 전류는 연산 증폭기(507) 및 피드백 트랜지스터(FB-FET)의 사용으로 인해 더 정확하다. 연산 증폭기는, 부하 전류(IL)를 운반하는 차단 트랜지스터(B-FET)에 대한 드레인 대 소스 전압(vd1)과 자신의 전류 전도 경로를 통해 감지 전류를 운반하는 감지 트랜지스터(SENSE-FET)에 대한 드레인 대 소스 전압(vd2) 사이의 임의의 전압 차이에 응답하여, 피드백 트랜지스터(FB-FET)의 게이트 전압을 조정한다. 단자(VMON)에서의 전압은 그러므로 부하 전류(IL)에 비례하는 감지 전류로 인한 전압을 제공한다. 저항기(RMON)의 값은 주어진 모니터 전류(IMON)에 대한 전압(VMON)을 변화시키도록 조정될 수 있고, 전압(VMON)은 전류 제한 회로(도시되지 않음)에 의한 사용을 위한 한계 전류를 설정하는데 사용될 수 있다.
도 5의 실시예는 차단 트랜지스터(B-FET) 및 감지 트랜지스터(SENSE-FET)를 위한 공통 드레인 노드(VMID)를 제공한다. 이 공통 접속은 하이측 FET(도 5에 도시되지 않지만, 이하에서 더 설명됨)의 드레인을 포함하도록 더 연장될 수 있다. 드레인 단자들이 공통 노드에 접속되기 때문에, 이들 세 개의 FET들은 NexFETTM 디바이스와 같은 수직 FET 디바이스 상에 구현될 수 있다. 도 5의 실시예에 대한 감지된 전류(Isense)의 정확도는 높은데, 왜냐하면 차단 트랜지스터(B-FET)가 부하 전류를 감지하는데 사용되기 때문이다. 차단 트랜지스터(B-FET)는 하이측 트랜지스터(도시되지 않음)의 게이트 전압과는 독립적인 게이트 전압(B-GATE)을 가진다. 전류 제한 상황이 발생할 때, 게이트 전압(B-GATE)은 변화하지 않아서, 감지 트랜지스터 및 차단 트랜지스터(SENSE FET 및 B-FET)는, 심지어 하이측 게이트 전압이 부하 전류를 제한하도록 제어되고 있을 때에도, 높은 게이트 전압을 가진다. B-FET 및 감지 트랜지스터(SENSE-FET) 둘 다에 대한 게이트 대 소스 전압들이 전류 제한 이벤트 동안 하이로 남아있기 때문에, 감지 트랜지스터와 차단 트랜지스터가 잘 정합되고 게이트 단자들에서의 전압(BGATE)에 의해 동작의 선형 영역으로 유지되므로 감지된 전류는 정확하게 계속 유지된다. 비록 도 5의 실시예가 수직 FET 디바이스에서의 공통 드레인 노드와 함께 사용될 수 있지만, 실시예는 측방향 FET 디바이스들과 같은 비수직 FET 디바이스들과 함께 또한 사용될 수 있고, 연산 증폭기 및 피드백 트랜지스터의 사용으로 인해 부분적으로 정확한 전류 감지를 제공한다.
도 6은 전원 회로 내에서 전류 제한 기능을 제공하는 도 5의 전류 감지 배열체의 사용을 도시하는 일 실시예 파워 회로(600)에 대한 회로도이다. 도 6에서의 유사하게 라벨표시된 컴포넌트들은 회로(503)(도 5)의 대응하는 엘리먼트들과 유사한 기능들을 수행한다. 예를 들어, 도 6의 차단 트랜지스터(B-FET)는 도 5의 차단 트랜지스터(B-FET)와 유사한 방식으로 동작한다.
도 6에서, POWER PATH(601)는 단자(VIN)에 결합된 입력 전압 공급부로부터의 전류 및 전압을 출력 단자(VOUT)에 공급하도록 결합되는 하이측 트랜지스터(HS-FET) 및 차단 트랜지스터(B-FET)를 포함한다. 부하 전류(IL)는 출력 단자(VOUT)에 결합된 부하(도시되지 않음) 속으로 흐를 것이다. POWER PATH(601)는 도 5의 실시예와 유사한 방식으로 배열된 컴포넌트들을 포함하는 SENSE PATH(603)에 결합되고, 전류 제한 증폭기(613)를 더 포함한다. 연산 증폭기(607)는, 도 5를 참조하여 본 명세서의 위에서 설명된 바와 같이, 저항기들(R1 및 R2)이 동일한 값을 가질 때 -1의 이득을 갖는 단위 이득 구성으로 결합된다. 이 이득은 R2/R1의 비율로 변화함으로써 수정되어, 추가적인 조정을 제공할 수 있다. 도 6에서, 가변 값 저항기를 사용하여 구현된 저항기(RMON)가 도시된다. 저항기(RMON)의 값을 조정함으로써, 단자(VMON)에 나타나는 전압은 조정될 수 있다. 모니터 전압(VMON)을 선택된 한계 전류에 대한 기준 전압(Vref)보다 더 큰 전압으로 설정함으로써, 전류 제한 기능이 구현될 수 있다. 대안적 실시예에서, 기준 전압(Vref)은 그 한계를 조정하도록 또한 조정될 수 있다.
동작 시, 하이측 트랜지스터(H-FET)가 전류(IL)를 출력 단자(VOUT)에 결합된 부하(도시되지 않음) 속으로 전달하고 있을 때, 전류(Isense)는 부하 전류(IL)에 비례할 것이다. 그 비율은 차단 트랜지스터(B-FET)와 감지 트랜지스터(SENSE-FET) 사이의 디바이스 면적(W/L) 비율에 의해 결정된다. 일 예에서, 스케일은 1000이라서, 전류(Isense)는 부하 전류(IL)의 1/1000이다. 추가적인 실시예들에서, 다른 스케일링 계수들이 사용될 수 있다. 저항기(R1 대 R2)의 비율은 추가적인 스케일링을 제공한다. 5 대 1 비율이 사용될 수 있거나, 또는 1 대 1과는 상이한 다른 비율들이 사용될 수 있다.
전압 모니터 단자(VMON)에서의 전압이 기준 전압(Vref)을 초과할 때, 전류 제한 증폭기(613)는 출력 단자(VOUT)에서 부하 속으로 흐르는 전류를 제한할 것이다. 이 제어는 게이트 전압 제어 신호(HGATE)를 수정함으로써 행해진다. 하이측 트랜지스터의 게이트 제어 신호(HGATE)가 제어되지만, 게이트 제어 신호(BGATE)는 전류 제한 이벤트들 동안 동일하게 남아 있기 때문에, 심지어 하이측 트랜지스터의 게이트 대 소스 전압(HGATE)이 문턱 전압(Vt)에 접근할 때에도 감지된 전류(Isense)의 정확도는 HGATE 전압이 변할 때 영향을 받지 않는다.
예시적인 구현예에서, 차단 트랜지스터(B-FET), 하이측 트랜지스터(HS-FET) 및 감지 트랜지스터(SENSE-FET)는 "드레인 다운" 구성으로 수직 FET 반도체 디바이스 상에 형성되어서, 노드(VMID)는 반도체 기판에 결합된다. 연산 증폭기(607)와 전류 제한 증폭기(613)는 별도의 기존의 CMOS 반도체 디바이스 상에 구현될 수 있다. 저항기들(R1 및 R2)은 CMOS 디바이스 상에 형성될 수 있거나, 또는 대안적으로, 외부 저항기들을 사용하여 제공될 수 있다. 가변 저항기(RMON)는 특정 애플리케이션을 위해 설계자에 의해 제공될 수 있고 고정되거나, 가변하거나, 또는 프로그램 가능한 값들을 가질 수 있다. 기준 전압(Vref)은 고정되거나, 또는 가변 값일 수 있거나, 대안적으로 그 값은 사전 프로그래밍된 전압 레벨들로부터 선택될 수 있다.
도 7은 전류 차단 없이 애플리케이션을 위해 배열된 다른 실시예 회로(700)를 위한 회로도이다. 도 7은 차단 트랜지스터를 가지지 않는다. 애플리케이션에서 전류는 특정한 상황들에서 출력 단자(VOUT)로부터 다시 입력 단자(VIN)로 흐르는 것이 허용될 수 있다. 도 7의 실시예는 H-FET로 라벨표시되고 입력 단자(VIN)와 출력 단자(VOUT) 사이에 결합된 전류 전도 경로를 갖는 하이측 트랜지스터를 포함한다. 도 7에서, H-FET는 NexFETTM 디바이스와 같은 "소스 다운" 수직 FET 디바이스와 호환 가능한 실시예를 제공한다. 다른 파워 FET 디바이스들이 또한 사용될 수 있다. 도 7에서, 하이측 트랜지스터(H-FET)와 감지 트랜지스터(SENSE-FET) 둘 다는 제1 전류 전도 단자를 가지며, 각각의 소스 단자들이 공통 소스 회로에 함께 결합되어서, 이들 FET들은 기판에 소스 단자들을 갖는 "소스 다운" 수직 FET 디바이스로 구현될 수 있다.
도 7에서, 파워 경로(701)는 공급 전압을 위한 입력 단자(VIN)와 회로에 부하를 결합하기 위한 출력 단자(VOUT) 사이에 결합된 하이측 트랜지스터(H-FET)만을 포함한다. 부하 전류(IL)가 트랜지스터(H-FET)를 통과하여 그리고 출력 단자(VOUT)로 흐른다.
제어 신호(HGATE)가 트랜지스터(H-FET)에 대한 게이트 전압을 제어한다. SENSE PATH(703)는 단위 이득 구성 OP앰프(707), 저항기들(R1 및 R2), 및 OP앰프(707)의 출력에 결합된 게이트 단자와 결합된 피드백 트랜지스터(FB-FET)를 포함한다. 양 및 음의 단자들에 걸리는 "vd1" 라벨표시된, H-FET 트랜지스터에 대한 드레인 대 소스 전압을 갖는 OP앰프(707)를 가지는 폐루프가 존재한다. 증폭기는 이 전압을 감지 트랜지스터(SENSE-FET)의 드레인 대 소스 전압 "vd2"을 받는 노드에 반영시킨다. OP앰프(707)는 등식 vd2=vd1 *R2/R1을 참으로 만들기 위해 피드백 트랜지스터(FB-FET)으로의 게이트 전압을 조정할 것이다. SENSE-FET이 H-FET과 동일한 드레인 대 소스 전압을 가질 때, 감지 전류(Isense)는 부하 전류(IL)에 비례할 것이다. 그 비율은, 위에서 설명된 실시예들을 위한 경우와 같이, H-FET 디바이스와 감지 트랜지스터(SENSE-FET)의 디바이스 면적 비율들에 의해 결정된다. 일 예에서, 비율은 1/1000이라서, 감지 전류(Isense)는 부하 전류(IL)의 1/1000로 스케일링된다.
동작 시, 집적 회로들의 외부에 있는 모니터 저항기(RMON)의 값은 전압(VMON)을 설정한다. 게이트 전압(HGATE)을 제어하는 전류 제한 회로(도 7에 도시되지 않음)가 그러면 부하 전류를 제어하기 위해 VMON 및 기준 전압과 함께 사용될 수 있다.
도 7의 실시예의 회로 배열체의 장점은, 감지 트랜지스터 및 하이측 트랜지스터(H-FET)가 기판에 공통 소스 노드를 사용하는 수직 FET 기술, 예컨대, "소스 다운" 디바이스로 구현될 수 있다는 것이다. 그러나, 감지 트랜지스터(SENSE-FET)의 게이트 전압이 하이측 트랜지스터(H-FET)의 게이트 전압과 동일한 노드에 있기 때문에, 낮은 게이트 전압 조건들에서의 감지된 전류의 정확도는 다른 실시예들과 비교할 때 감소된다. 전류 제한에 도달되고 전압(HGATE)이 부하 전류(IL)를 제한하도록 감소됨에 따라, 두 개의 디바이스들(SENSE-FET 및 H-FET)은 더 이상 가까이 정합되지 않을 것이고, 감지 전류는 부하 전류(IL)를 정확하게 추적하지 않을 것이다.
실시예들은 전류를 부하에 전달하는 FET를 위한 전류 제한 기능을 제공하는데 사용될 수 있는 전류 모니터 출력을 제공한다. 부하 전류가 갑자기 증가하는 경우, 위에서 설명된 회로들은 파워 트랜지스터 전류 전도 경로들을 셧다운시켜 손상을 방지할 만큼 충분히 빠르지 않을 수 있다. 이는 그 출력이 접지로 빠르게 단락되지 않거나 또는 단락이 부하 디바이스에서 일어나면 발생할 수 있다.
도 8은 고속 트립 비교기가 있고 회로의 파워 경로를 빠르게 셧다운시키는데 사용될 수 있는 고속 트립 출력 신호를 갖는 대안적 실시예(800)를 위한 회로도이다. 고속 트립 출력 신호는 부하 전류를 안전 레벨로 제한하기 위해 또한 사용될 수 있다. 부하 전류가 전류 제한의 값의 배수를 초과할 때 고속 트립 비교기 회로는 트리거한다. 전류 제한으로 스케일링되는 단락 문턱값(고속 트립 비교기를 트리거하는데 사용되는 배수)을 가지는 것이 보통 바람직하다. 일 예로서, 단락 전류 문턱값이 전류 제한의 2배가 되도록 설정될 수 있다. 예시적인 실시예에서, 전류 제한이 증가하면, 단락 전류는 전류 제한 증가와 함께 스케일적으로 증가할 것이다.
도 8에서, POWER PATH(801)는 입력 전압을 위한 단자(VIN) 및 출력 전압을 출력하기 위한 출력 단자(VOUT) 사이에서 직렬로 전류 전도 경로들과 결합된 차단 트랜지스터(BFET) 및 하이측 트랜지스터(HS-FET)를 포함한다. 부하(도시되지 않음)가 트랜지스터들(B-FET 및 HS-FET)을 통해 흐르는 부하 전류(IL)를 수신할 수 있다. SENSE PATH(803)에서, 감지 트랜지스터(SENSE FET)는 차단 트랜지스터(B-FET)와 정합하도록 결합되고 공통 드레인 노드(VMID)에 드레인 단자를 가지고, 차단 트랜지스터(B-FET)의 게이트와 함께 게이트 제어 신호(BGATE)에 결합되는 게이트 단자를 가진다.
전류 제한 증폭기(811)가 값 3R을 갖는 저항기(R1)를 통해 차단 트랜지스터(B-FET)의 소스 단자에 또한 결합되는 노드(B)에 결합되고, 공통 드레인 노드(VMID)에 그리고 노드(A)에서 차단 트랜지스터(B-FET)의 드레인에 또한 결합된다. 따라서, 차동 증폭기(811)로의 두 개의 입력들은 차단 트랜지스터(B-FET)의 드레인 대 소스 전압을 받도록 결합된다. 감지 트랜지스터(SENSE-FET)는 전류(ILimit)를 출력하도록 결합된다. 감지 트랜지스터의 소스 단자 및 게이트 단자가 차단 트랜지스터(B-FET)의 소스 단자 및 게이트 단자에 공통으로 결합되기 때문에, 위에서 설명된 바와 같이, 감지 전류(ILimit)는 부하 전류(IL)에 비례할 것이다. 전류 제한 증폭기(811)의 출력은 하이측 트랜지스터(HS-FET)의 게이트 단자를 제어한다.
모니터 출력(VMON)을 제공하는 대신, 도 8의 실시예는 연산 증폭기(815), 기준 전압(Vref), 트랜지스터(817), 및 제한 저항기(Rlim)에 의해 설정되는 특정 한계 전류(ILimit)로 부하 전류(IL)를 제한하도록 배열된다. 이 회로는 전압-전류 변환기로서 작동하고 한계 전류(ILimit)를 전류 레벨(Vref/Rlim)과 동일하도록 설정한다. 부하 전류가 한계 전류(ILimit)로 상승할 때, 하이측 트랜지스터(HS-FET)를 통해 전류 제한 증폭기(811)에 의해 형성된 제어 루프는 액티브가 되고, 제어 신호(HGATE)를 사용하여 하이측 FET의 게이트에서의 전압을 감소시키는 것을 시작하여서, 부하 전류(IL)를 제어하고 더 상승하는 것을 방지한다.
동작 시, 전류 제한 증폭기(811)는 전류 제한이 충족될 때 HS-FET의 게이트 신호(HGATE)를 변화시킴으로써 전류(ILimit)와 정합하도록 전류(IL)를 제어할 것이다. 또한, 도 8의 실시예는 고속 트립 기능을 제공한다. 고속 트립 비교기 증폭기(813)는 트랜지스터들에 대한 드레인 단자인 공통 노드(A)에서의 전압과 노드(C)에서의 전압을 비교한다. 노드(C)는 저항 분배기를 사용하여 생성된 전압이다. 도 8에서, 저항기(R1)는 3R의 값을 가지는 한편, 저항기(R2)는 R2A(=R) + R2B(=2R)의 직렬 저항을 사용하여 구현된다. 도 8에 도시된 바와 같이, 저항기들(R1 및 R2)은 동일할 수 있다. 저항기(R2)를 형성하기 위한 래더 내의 두 개의 저항들(R2A 및 R2B)의 사용은 고속 트립 비교기 증폭기(813)에 의한 사용을 위해 노드(C)에서 전압을 생성한다.
도 9는 일 실시예에서의 사용을 위한 고속 트립 비교기 회로에 대한 동작을 추가로 설명하기 위한 단순화된 회로 개략도를 예시한다. 도 9에서, 유사한 기준 라벨들이 도 8에서의 것들과 유사한 컴포넌트들을 위해 사용된다. 예를 들어, 도 9에서, 비교기(913)는 도 8의 비교기(813)에 대응한다.
도 9에서, 값 4R의 저항기들(직렬 저항의 R1(=3R)과, 저항기 R2A(=R)), 차단 트랜지스터(B-FET), 및 감지 트랜지스터(SENSE-FET)를 포함하는 저항기 래더는 휘트스톤 브리지를 형성한다. 비교기(913)는 노드(C)의 전압이 노드(A)의 전압을 초과할 때 트리거된다. 통상적으로, 부하 전류(IL)는 노드(A)의 전압이 노드(C)의 전압을 초과하게 되도록 될 것이다. 부하 전류(IL)가 갑자기 급격하게 증가하는 이벤트에서, 노드(A)의 전압은 (노드(C)의 전압과 비교할 때) 빠르게 강하된다. 비교기(913)는 출력 신호 FAST TRIP O/P에서의 신호로 응답할 것이다. 도 9에서, 저항기 래더에 걸리는 예시적인 전압 강하가 30 밀리볼트로서 도시되고, 차단 트랜지스터(B-FET)에 걸리는 대응하는 전압 강하는 20 밀리볼트인 반면, 감지 트랜지스터는 10 밀리볼트의 강하를 보인다. 부하 전류(IL)는 차단 트랜지스터(B-FET)를 통해 흐르지만, 감지 트랜지스터(SENSE-FET)를 통해 흐르지 않는다. 부하 전류(IL)가 갑자기 증가할 때, 고속 비교기(913)는 차단 트랜지스터(B-FET)에 걸리는 드레인 대 소스 전압이 갑자기 증가함에 따라 트리거되어, 노드(A)에서 전압을 낮출 것이면서, 동시에 노드(C)의 전압은 증가된 부하 전류(IL)에 의해 영향을 받지 않는다.
이 특정 고속 트립 회로 예는 전류 제한(ILimit)의 2 배에서 단락 전류 문턱(즉, FAST TRIP 출력 신호가 액티브가 되는 전류)을 성취한다. 예를 들어, 전류 제한이 1 암페어이면, 고속 트립 신호(FAST TRIP)는 전류(IL)가 갑자기 2 암페어를 초과할 때 트리거될 것이다. 이는 갑작스런 단락이 도 8의 회로 출력(VOUT)에서 발생할 때, 부하 전류(IL)가 증폭기(811)를 포함하는 전류 제한 루프의 응답 시간보다 더 빠르게 상승할 수 있을 때 일어날 수 있다. 저항기 배열 및 값들을 변경함으로써, 상이한 전류 제한 문턱들이 선택될 수 있다.
도 10은 추가적인 대안적 실시예 회로(1000)에 대한 회로도이다. 도 10에서, 기준 라벨들은 유사한 컴포넌트들에 대한 도 8에서의 라벨들과 유사하다. 예를 들어, 도 10의 증폭기(1007)는 도 8의 증폭기(807)와 유사하다. 도 10에서, 부하 전류는 공급 전압을 받는 단자(VIN)로부터 출력 단자(VOUT)로 어느 하나의 방향으로 흐를 수 있거나, 또는 대안적으로 부하 전류는 반대 방향으로 흐를 수 있다. 특정한 애플리케이션들에서, VIN 및 VOUT 단자들은 전류를 받거나 또는 그것을 공급하는 것 중 하나를 할 수 있는 두 개의 디바이스들을 결합시킬 수 있다. 예를 들어, USB-C 커넥터 인터페이스가 두 개의 배터리 구동형 디바이스들 사이에 있을 수 있고 전류가 어느 하나의 방향으로 흐를 수 있다. 도 10의 실시예에서, 회로부는 증폭기(1007)를 공유하도록 배열된다. 증폭기(1007)는 차동 증폭기일 수 있고 연산 증폭기로서 구현될 수 있다. 회로의 이 일부를 공유함으로써, 실리콘 영역과 비용은 감소된다. 그러나, 아래에서 설명되는 바와 같이, 추가적인 트랜지스터들은 전류 흐름의 방향에 의존하여 증폭기(1007)에 필요한 전압들을 결합시키는데 사용된다. 대안적 실시예에서, 추가적인 증폭기가 사용될 수 있지만, 실리콘 영역이 희생된다.
도 10에서, 차단 트랜지스터(B-FET)와 하이측 트랜지스터(HS-FET)는 입력 단자(VIN)와 출력 단자(VOUT) 사이에서 전류 전도 경로들과 결합된다. 부하 전류(IL)는 파워 경로(1001)가 액티브일 때 차단 트랜지스터(B-FET) 및 하이측 트랜지스터(HS-FET) 둘 다를 통해 흐를 것이다. 시스템(1000)은 감지트랜지스터(SENSE-FET B)와 감지 트랜지스터(SENSE-FET H)인 두 개의 전류 감지 트랜지스터들을 가진다. 각각의 감지 트랜지스터는 노드(VMID)에서 파워 트랜지스터들과의 공통 노드를 가진다. 도 10의 실시예는 "드레인 다운" 구성과 호환 가능하여서, 차단 트랜지스터(B-FET), 차단 감지 트랜지스터(SENSE-FET B), 하이측 트랜지스터(HS-FET) 및 하이측 전류 감지 트랜지스터(SENSE-FET H)의 드레인 단자들은 노드(VMID)에 결합된다. POWER PATH(1001)의 디바이스들은 그러므로 NexFETTM 디바이스와 같은 수직 FET 배열을 갖는 반도체 디바이스를 사용하여 구현될 수 있다. 그러나, 다른 파워 FET 트랜지스터들은 수직 FET들이든, 또는 그렇지 않든 간에 실시예들의 전류 감지 회로부와 함께 또한 사용될 수 있다. 이산(discrete) FET 디바이스들이 사용될 수 있다.
단자(VIN)의 입력 전압이 단자(VOUT)의 출력 전압보다 더 클 때, 도 10의 실시예는 도 8의 실시예와 유사한 방식으로 동작한다. SENSE PATH(1003)의 감지 회로는 저항기 네트워크(R1, R2)와 트랜지스터(M5)를 사용하여, 증폭기(1007)의 하나의 단자를 단자(VIN)에 결합된 차단 트랜지스터(B-FET)의 소스 단자에 결합시킨다. 신호(RV)는 이 예에서 "로우(low)" 전위인데, 회로가 VIN에서부터 VOUT으로 흐르는 전류(IL)로 순방향 방식으로 동작하고 있어서이다. 증폭기(1007)의 대향 단자는 신호(RV)에 의해 또한 제어되는 트랜지스터(M6)에 의해 공통 드레인 노드(VMID)에 결합된다. 도 10의 예시적인 실시예에서, 트랜지스터들(M5, M6, M7, 및 M8)은 P-채널 트랜지스터들이고, "로우" 전위가 게이트 단자들 상에 있을 때 액티브가 된다. 이들 트랜지스터들은, 제어 신호들(RV, RV_)에 의해 표시된 바와 같은 전류의 방향에 의존하여, 연산 증폭기(1007)의 양의 단자에 대한 입력으로서의 R1 및 R2 사이의 노드와, 하이측 감지 FET(SENSE FET-H)의 출력 간을 선택하는 선택 회로를 형성한다. 선택 회로는 연산 증폭기(1007)의 음의 입력 단자로의 입력을 위해 전압(VMID)과 출력 전압 단자(VOUT) 간을 선택한다. 연산 증폭기(1007)는 모니터 저항기(RMON)를 통해 흐르는 전류를 부하 전류(IL)에 비례하게 유지하도록 피드백 트랜지스터(FB-FET)에서 흐르는 전류를 제어할 것이다. 예시적인 실시예에서, 증폭기(1007)는 폐루프 구성으로 결합되는 연산 증폭기이다.
도 10의 실시예에서, 시스템(1000)은 또한, 부하 전류(IL)가 방향을 역전하여 출력 단자(VOUT)로부터 입력 단자(VIN)를 향해 흐를 때 전류를 감지할 수 있다. 이 구성에서, 전류(IL)는 하이측 트랜지스터(HS-FET) 및 차단 트랜지스터(B-FET)를 통과하여 단자(VIN)를 향해 흐른다. 이 상황은 단자(VOUT)의 전압이 단자(VIN)의 전압보다 더 큰 동안 발생한다. 감지 트랜지스터(SENSE-FET H)는 하이측 트랜지스터의 게이트에서의 전압과 공동으로 자신의 게이트와 결합되고(신호(HGATE)는 양 게이트 단자들에 결합됨) 디바이스들 둘 다의 드레인은 공통 드레인 노드(VMID)에 결합된다. 따라서, 감지 트랜지스터(SENSE FET-H)는 하이측 트랜지스터(HS-FET)와 정합된다. 하이측 감지 트랜지스터(SENSE FET-H)를 통해 흐르는 감지된 전류는 하이측 트랜지스터(HS-FET)를 통해 흐르는 부하 전류에 비례할 것이다. 다른 선택 회로가 트랜지스터들(M1, M2 및 M3, M5)로 형성되고, 제어 신호들(R_ 및 R)에 의존하여, SENSE FET-B 출력과 SENSE FET-H 출력 간을 선택한다. 전류가 신호(R)에 의해 표시된 바와 같이 역전될 때, 트랜지스터들(M3, M4)은 하이측 감지 전류를 피드백 트랜지스터(FB-FET)에 결합시킬 것이고, 감지된 전류는 모니터 단자(VMON)에서 전압으로서 관찰될 수 있다. 연산 증폭기(1007)는 트랜지스터(M8)에 의해 (단자(VOUT)에 결합된) 하이측 트랜지스터의 소스에 결합될 것인 반면, 하이측 트랜지스터의 드레인 단자는 트랜지스터(M7)에 의해 증폭기(1007)의 대향 단자에 결합된다. 트랜지스터들(M7 및 M8) 둘 다는 게이트 단자들에 결합된 방향 신호(RV)를 가진다. 트랜지스터(M3 및 M4)는 게이트 단자들에 결합된 방향 신호(R)를 가진다.
신호들(RV 및 RV_)은 VMID 도메인의 전압으로 레벨 시프트된, 전류(IL)가 역방향으로 흐르고 있을 때를 표시하는 방향 신호들이다. 신호들(R 및 R_)은, VOUT가 VIN보다 더 크고 부하 전류(IL)가 역방향으로 흐름을 표시하는 방향 신호들이다. 신호들(RV 및 RV_)은 연산 증폭기(1007)의 양 및 음의 입력 단자들로의 신호들을 선택하는 제1 선택 회로에 결합된다. 신호들(R 및 R_)은 피드백 트랜지스터(FB-FET)에 입력되는 감지 전류를 선택하는 제2 선택 회로에 결합된다.
동작 시, 피드백 트랜지스터(FB-FET)를 통해 흐르는 감지된 전류는 위에서 설명된 바와 같이 부하 전류에 비례하며; 그 비율은 감지 트랜지스터들(SENSE FET_B, SENSE FET-H)과 파워 트랜지스터들(B-FET 및 HS-FET) 사이의 디바이스 면적 비율에 의해 결정된다. 일 예에서, 감지 트랜지스터들은 파워 트랜지스터들의 디바이스 사이즈의 1/1000이고, 감지 전류는 그러므로 부하 전류(IL)의 크기의 1/1000이다.
부하 전류의 방향을 검출함으로써 그리고 적절한 감지 전류 경로 및 감지 디바이스들을 인에이블시킴으로써, 도 10의 실시예는 두 개의 조건들, 즉, VIN > VOUT이고 부하 전류는 VIN에서부터 VOUT를 향해 흐른다는 조건과, VOUT > VIN이고 부하 전류는 VOUT에서부터 VIN을 향해 흐른다는 조건을 감지 전류에 제공할 수 있다.
도 10에서, 신호들(R 및 R_) 및 대응하는 레벨 시프트된 신호들(RV 및 RV_)은 회로(1000)의 동작에 필요하다. 도 11a는 방향 신호들(R 및 R_)을 제공하는 하나의 배열에 대한 회로도이다. 도 11b는 신호들(RV 및 RV_)을 생성하는 레벨 시프팅 회로에 대한 회로도이다.
도 11a에서, 전압 비교기(1101)가 입력 단자(VIN)의 전압과 출력 단자(VOUT)의 전압을 비교하고 VOUT가 VON보다 더 높은 전압일 때를 결정한다. 출력 전압(VOUT)이 더 큰 전압일 때, 신호(R)가 액티브로 되어, 전류가 역전됨을 표시한다. 신호(R_), 즉, 반전 신호는 그러면 인버터(1103)에 의해 단순히 출력된다. 도 11b는 전압(VMID)에 의해 공급되는 버퍼들을 사용하여 신호(R)를 VMID 전압으로 시프트시키는 레벨 시프터에 대한 회로이다. 버퍼(1107)는 신호(R, RV)의 레벨 시프트된 버전을 출력한다. 전압(VMID)을 또한 수신하는 인버터(1109)는 반전된 신호(RV_)를 출력한다. 전류 바이어스(1111)가 레벨 시프트 회로에 전류를 제공한다. 다른 배열체들이 실시예들와 함께 사용하기 위한 레벨 시프팅 회로에 대해 만들어질 수 있다.
도 12는 일 실시예 E-퓨즈 시스템에 대한 블록도이다. 도 12에서, 제1 집적 회로(1203)가 파워 트랜지스터들 및 감지 트랜지스터를 단일 디바이스 내에 포함한다. 도 12의 실시예에서, 차단 트랜지스터, 하이측 트랜지스터, 및 감지 트랜지스터를 포함하는, E-퓨즈 시스템을 위한 파워 경로는, 파워 트랜지스터 기술을 사용하여 단일 반도체 기판 상에 구현될 수 있다. 일 예에서, 수직 FET 디바이스가 사용될 수 있다. 하나의 예에서, 텍사스 인스트루먼츠 인코퍼레이티드로부터의 NexFETTM 디바이스가 사용될 수 있다. 그러나, 위에서 설명된 전류 감지 및 전류 제한 실시예들은 다른 파워 FET 기술들과 함께 또한 사용될 수 있다. 회로 기판 상의 이산 FET 디바이스들이 실시예들을 형성하는데 사용될 수 있다.
도 12에서, 제어 IC(1201)가 연산 증폭기, 저항 분배 회로부, 및 피드백 FET 디바이스를 포함할 수 있으며, 감지 경로 디바이스들은 위에서 설명된 바와 같다. 감지된 전류가 부하 전류보다 훨씬 작도록 스케일링될 수 있기 때문에, 그리고 연산 증폭기를 포함하는 제어 IC(1201)에서의 회로부가 보통 저 전류 IC 공급 전압에 의해 구동될 수 있기 때문에, 기존의 고 전압, 저 전류 CMOS 반도체 디바이스가 제어 집적 회로(1201)를 구현하는데 사용될 수 있다. 저 전류 디바이스를 사용하면 더 낮은 시스템 비용과 감소된 소비 전력을 초래할 수 있다.
동작 시, 제어 IC(1201)는 파워 IC(1203)가 출력 단자에 결합된 부하(도시되지 않음)에 전류를 공급하도록 하는 BGATE 및 HGATE 신호들을 공급할 수 있다. 파워 IC(1203)는 출력 단자와 입력 단자(VIN)에서의 입력 전압 사이에 직렬로 결합된 파워 트랜지스터들의 전류 전도 경로들을 가질 수 있다. 부하 전류는 파워 IC 상의 감지 트랜지스터에 의해 감지될 수 있고, 감지된 전류는 ISENSE 신호 상에서 출력된다. 제어 IC 내의 연산 증폭기 및 피드백 트랜지스터는 외부 저항기(RMON)를 사용하여 출력 전압(VMON)을 제공하는데 사용될 수 있다. 예시적인 실시예에서, 전류 제한 회로가 제어 IC(1201) 내에 또한 제공될 수 있다. 한계를 초과하는 부하 전류가 발생할 때, 게이트 전압(HGATE)은 부하 전류를 제어하도록 감소될 수 있다. 이는, 위에서 설명된 바와 같이, 전압(VMON)이 기준 전압을 초과할 때 수행될 수 있다.
실시예들에서, 파워 트랜지스터 또는 트랜지스터들 및 감지 트랜지스터가 공통 드레인 노드 또는 공통 소스 노드를 공유할 수 있다. 수직 FET와 같은 고급 FET 반도체 디바이스가 기판에 형성된 공유된 드레인 또는 공유된 소스 노드를 갖는 단일 기판 상에 파워 트랜지스터들 및 감지 트랜지스터를 구현하는데 사용될 수 있다. 대안적 실시예들에서, 파워 트랜지스터들을 위해 사용되는 측방향 FET 디바이스들이 위에서 설명된 전류 감지 및 전류 제한 회로부와 함께 또한 사용될 수 있다.
추가적 실시예들을 형성할 수 있는 대안적 배열체들은 전류 감지 및 파워 회로부를 포함하는 단일 집적 회로를 형성하기 위해 직접레벨을 증가시키는 것을 포함한다. 그러나, 파워 FET들에 대한 반도체 공정들이 고 전압, 고 전류 가능 트랜지스터들에 최적화되고 기존의 CMOS 공정들보다 더 비싸기 때문에, 도 12에 도시된 바와 같은 두 개의 집적 회로들로서 배열되는 실시예들을 생성하는 것이 더 비용 효율적일 수 있다.
일 예에서, 장치가, 제1 전류 전도 단자와 제2 전류 전도 단자 사이에 제1 전류 전도 경로를 갖는 제1 파워 트랜지스터 - 제1 파워 트랜지스터의 제1 전류 전도 경로는 공급 전압을 받기 위한 입력과 노드 사이에 결합되며, 제1 파워 트랜지스터는 제1 게이트 제어 신호에 결합된 제1 파워 트랜지스터를 제어하기 위한 제1 게이트 단자를 가짐 -; 제3 전류 전도 단자와 제4 전류 전도 단자 사이에 제2 전류 전도 경로를 갖는 제2 파워 트랜지스터 - 제2 파워 트랜지스터의 상기 제2 전류 전도 경로는 노드와 부하 전류를 부하에 공급하기 위한 출력 단자 사이에 결합되며, 제2 파워 트랜지스터는 제2 게이트 제어 신호에 결합된 제2 게이트 단자를 가짐 -; 노드와 상기 제1 파워 트랜지스터에 결합된 하나의 전류 전도 단자를 가지며, 제1 게이트 제어 신호에 결합된 제3 게이트 단자를 가지고, 다른 전류 전도 단자에서 감지 전류를 출력하는 전류 감지 트랜지스터; 제1 파워 트랜지스터의 제1 및 제2 전류 전도 단자들 중 하나의 전류 전도 단자에 결합된 제1 입력을 가지며 제1 및 제2 전류 전도 단자들 중 다른 전류 전도 단자에 결합된 제2 입력을 가지고, 제1 입력과 상기 제2 입력 사이의 전압 차이에 응답하는 출력 신호를 갖는 차동 증폭기; 전류 감지 트랜지스터와 모니터 노드 사이에 직렬로 결합된 다른 전류 전도 경로를 가지며, 차동 증폭기의 출력에 결합된 피드백 트랜지스터 게이트 단자를 갖는 피드백 트랜지스터; 및 모니터 노드와 접지 사이에 결합된 저항기 - 감지 전류는 상기 저항기를 통해 흐르며, 상기 감지 전류는 제2 파워 트랜지스터를 통해 흐르는 부하 전류에 비례함 - 를 포함한다.
추가의 예에서는, 위에서 설명된 장치에서, 전류 감지 트랜지스터는 제1 파워 트랜지스터와 함께 반도체 기판 상에 형성되고, 전류 감지 트랜지스터의 디바이스 면적은 제1 파워 트랜지스터의 디바이스 면적보다 더 작다.
다른 예에서는, 위에서 설명된 장치에서, 전류 감지 트랜지스터를 통해 흐르는 감지 전류는 부하 전류에 비례한다. 추가적인 예에서는, 위에서 설명된 장치에서, 제1 파워 트랜지스터, 제2 파워 트랜지스터 및 전류 감지 트랜지스터는 단일 집적 회로 상에 형성된 FET 디바이스들이다. 추가의 예에서, 파워 트랜지스터들을 형성하는 FET 디바이스들은 수직 FET 디바이스들 및 비수직 FET 디바이스들로부터 선택된 것들이다.
또 다른 예에서는, 위에서 설명된 장치에서, 노드는 상기 단일 집적 회로의 반도체 기판 내에 형성된다.
대안적 배열체에서, 위에서 설명된 장치는 노드와 입력에 결합된 전압 분배기 사이에 결합되어, 부하 전류가 급격하게 증가할 때 노드에서의 전압 강하에 응답하여 고속 트립 신호를 출력하는 고속 트립 비교기를 더 포함한다.
또 다른 예에서, 위에서 설명된 장치는 제2 파워 트랜지스터의 제2 게이트 단자에 결합되어, 감지된 전류가 전류 제한을 초과할 때 제2 게이트 제어 신호의 전압을 제한하는 전류 제한 회로를 더 포함한다.
또 다른 예에서는, 위에서 설명된 장치에서, 제1 파워 트랜지스터의 제1 전류 전도 단자는 제1 소스 단자이며, 제1 파워 트랜지스터의 제2 전류 전도 단자는 제1 드레인 단자이며, 제2 파워 트랜지스터의 상기 제3 전류 전도 단자는 제2 드레인 단자이며, 제2 파워 트랜지스터의 제4 전류 전도 단자는 제2 소스 단자이고, 전류 감지 트랜지스터는 노드에서 제1 파워 트랜지스터의 제1 드레인 단자 및 제2 파워 트랜지스터의 제2 드레인 단자에 결합되는 제3 드레인 단자를 전류 전도 단자로서 가진다.
또 다른 예에서는, 위에서 설명된 예에서, 차동 증폭기는 연산 증폭기이다. 다른 추가의 예에서, 연산 증폭기는 피드백 트랜지스터와 폐루프로 결합된다.
다른 예에서, 회로부는, 제1 소스 단자와 제1 드레인 단자를 갖는 제1 전계효과 트랜지스터 - 제1 소스 단자는 전원을 받기 위한 입력 단자에 결합되고 제1 드레인 단자는 노드에 결합되고, 제1 전계효과 트랜지스터는 제1 게이트 제어 신호를 수신하기 위한 제1 게이트 단자를 가짐 -; 제2 드레인 단자와 제2 소스 단자를 갖는 제2 전계효과 트랜지스터 - 제2 드레인 단자는 노드에 결합되며 제2 소스 단자는 부하에 부하 전류를 공급하기 위한 출력 단자에 결합되고, 제2 전계효과 트랜지스터는 제2 게이트 제어 신호를 수신하기 위한 제2 게이트 단자를 가짐 -; 노드에 결합된 제3 드레인 단자와 감지 전류를 출력하도록 결합된 제3 소스 단자를 갖는 전류 감지 트랜지스터 - 전류 감지 트랜지스터는 제1 게이트 제어 신호에 결합된 제3 게이트 제어 단자를 가짐 -; 입력 단자에 결합된 제1 입력과 노드에 결합된 제2 입력을 갖고, 제2 게이트 제어 신호를 출력하는 제1 전류 제한 증폭기; 및 피드백 트랜지스터와 결합된 연산 증폭기 - 연산 증폭기는 제1 입력에서의 전압 기준과 제2 입력에서의 전류 제한 출력 단자를 가지고 상기 피드백 트랜지스터의 게이트 단자에 결합된 출력을 가지며, 피드백 트랜지스터는 전류 감지 트랜지스터의 감지 전류 출력과 전류 제한 출력 단자 사이에 결합된 전류 전도 경로를 가짐 - 를 포함한다.
또 다른 예에서, 위에서 설명된 회로부는 입력 단자와 전류 제한 증폭기의 제1 입력 사이에 결합된 제1 저항기와, 제1 저항기와 전류 감지 트랜지스터의 제3 소스 단자 사이에 결합된 제2 저항기를 더 포함한다.
또 다른 예에서, 위에서 설명된 회로부에서, 제2 저항기는 저항기 래더 구성으로 제3 저항기 및 제4 저항기를 더 포함한다.
또 다른 예에서, 위에서 설명된 회로부 제3 저항기 및 제4 저항기 사이의 전압과 노드에서의 전압을 비교하여, 부하 전류에서의 급속한 증가를 표시하는 노드에서의 전압 강하에 응답하여 고속 트립 출력 신호를 출력하도록 결합되는 고속 트립 비교기 회로를 더 포함한다.
또 다른 추가적인 예에서, 위에서 설명된 회로부는 전류 제한 출력과 접지 사이에 결합된 전류 제한 저항기를 더 포함한다. 추가적인 예에서는, 위에서 설명된 예에서, 제1 전계효과 트랜지스터, 제2 전계효과 트랜지스터, 및 전류 감지 트랜지스터는 집적 회로 상에 있다.
또 다른 예에서, 장치는, 공급 전압을 받기 위한 전압 입력 단자; 부하에 결합하기 위한 전압 출력 단자; 전압 입력 단자와 공통 노드 사이에 결합된 제1 전류 전도 경로를 가지며 제1 게이트 제어 신호에 결합된 제1 게이트 단자를 가지는 제1 파워 트랜지스터; 공통 노드와 전압 출력 단자 사이에 결합된 제2 전류 전도 경로를 가지며 제2 게이트 제어 신호에 결합된 제2 게이트 단자를 가지는 제2 파워 트랜지스터를 포함한다. 그 장치는, 공통 노드에 결합된 제3 전류 전도 경로를 가지고 제1 게이트 제어 신호에 결합된 제3 게이트 단자를 가져서, 전압 입력 단자로부터 전압 출력 단자로 흐르는 부하 전류에 비례하는 제1 감지 전류를 출력하는 제1 전류 감지 트랜지스터; 공통 노드에 결합된 제4 전류 전도 경로를 가지며 제2 게이트 제어 신호에 결합된 제4 게이트 단자를 가지고, 출력 단자로부터 입력 단자로 흐르는 부하 전류에 비례하는 제2 감지 전류를 출력하는 제2 전류 감지 트랜지스터; 제1 입력 단자와 제2 입력 단자를 가지고 제1 입력 단자 및 제2 입력 단자에서의 전압들 사이의 차이에 상응하는 출력 신호를 갖는 차동 증폭기; 및 모니터 노드에서 모니터 저항기에 결합되고, 제1 감지 전류 및 제2 감지 전류 중 하나의 감지 전류에 결합된 전류 전도 경로를 가지며, 상기 차동 증폭기의 출력에 결합된 게이트 제어 단자를 갖는 피드백 트랜지스터를 포함한다.
또 다른 예에서, 위에서 설명된 장치는 부하 전류 방향을 표시하는 신호에 응답하여, 입력 전압 단자에 결합된 저항기 및 제2 전류 감지 트랜지스터 중 선택된 것에 차동 증폭기의 제1 입력 단자를 결합시키는 제1 선택 회로를 더 포함한다.
또 다른 예에서, 위에서 설명된 장치는 부하 전류 방향을 표시하는 신호에 응답하여, 제1 전류 감지 트랜지스터로부터의 제1 감지 전류 및 제2 전류 감지 트랜지스터부터의 제2 감지 전류 중 하나의 감지 전류에 피드백 트랜지스터를 결합시키는 제2 선택 회로를 더 포함한다.
변형예들이 설명된 실시예들에서 가능하고, 다른 실시예들이 청구항들의 범위 내에서 가능하다.

Claims (20)

  1. 장치로서,
    제1 전류 전도 단자와 제2 전류 전도 단자 사이에 제1 전류 전도 경로를 갖는 제1 파워 트랜지스터 - 상기 제1 파워 트랜지스터의 상기 제1 전류 전도 경로는 공급 전압을 받기 위한 입력과 노드 사이에 결합되며, 상기 제1 파워 트랜지스터는 제1 게이트 제어 신호에 결합된 상기 제1 파워 트랜지스터를 제어하기 위한 제1 게이트 단자를 가짐 -;
    제3 전류 전도 단자와 제4 전류 전도 단자 사이에 제2 전류 전도 경로를 갖는 제2 파워 트랜지스터 - 상기 제2 파워 트랜지스터의 상기 제2 전류 전도 경로는 상기 노드와 부하 전류를 부하에 공급하기 위한 출력 단자 사이에 결합되며, 상기 제2 파워 트랜지스터는 제2 게이트 제어 신호에 결합된 제2 게이트 단자를 가짐 -;
    상기 노드 및 상기 제1 파워 트랜지스터에 결합된 하나의 전류 전도 단자를 가지며, 상기 제1 게이트 제어 신호에 결합된 제3 게이트 단자를 가지고, 다른 전류 전도 단자에서 감지 전류를 출력하는 전류 감지 트랜지스터;
    상기 제1 파워 트랜지스터의 상기 제1 및 제2 전류 전도 단자들 중 하나의 전류 전도 단자에 결합된 제1 입력을 가지며 상기 제1 및 제2 전류 전도 단자들 중 다른 전류 전도 단자에 결합된 제2 입력을 가지고, 상기 제1 입력과 상기 제2 입력 사이의 전압 차이에 응답하는 출력 신호를 갖는 차동 증폭기;
    상기 전류 감지 트랜지스터와 모니터 노드 사이에 직렬로 결합된 다른 전류 전도 경로를 가지며, 상기 차동 증폭기의 출력에 결합된 피드백 트랜지스터 게이트 단자를 갖는 피드백 트랜지스터; 및
    상기 모니터 노드와 접지 사이에 결합된 저항기 - 상기 감지 전류는 상기 저항기를 통해 흐르며, 상기 감지 전류는 상기 제2 파워 트랜지스터를 통해 흐르는 상기 부하 전류에 비례함 -
    를 포함하는 장치.
  2. 제1항에 있어서, 상기 전류 감지 트랜지스터는 상기 제1 파워 트랜지스터와 함께 반도체 기판 상에 형성되고, 상기 전류 감지 트랜지스터의 디바이스 면적은 상기 제1 파워 트랜지스터의 디바이스 면적보다 더 작은 장치.
  3. 제1항에 있어서, 상기 전류 감지 트랜지스터를 통해 흐르는 상기 감지 전류는 상기 부하 전류에 비례하는 장치.
  4. 제1항에 있어서, 상기 제1 파워 트랜지스터, 상기 제2 파워 트랜지스터 및 상기 전류 감지 트랜지스터는 단일 집적 회로 상에 형성된 FET 디바이스들인 장치.
  5. 제4항에 있어서, 상기 FET 디바이스들은 수직 FET 디바이스들 및 비수직 FET 디바이스들로부터 선택되는 장치.
  6. 제4항에 있어서, 상기 노드는 상기 단일 집적 회로의 반도체 기판 내에 형성되는 장치.
  7. 제1항에 있어서, 상기 노드와 상기 입력에 결합된 전압 분배기 사이에 결합되어, 상기 부하 전류가 급격하게 증가할 때 상기 노드에서의 전압 강하에 응답하여 고속 트립 신호를 출력하는 고속 트립 비교기를 더 포함하는 장치.
  8. 제1항에 있어서, 상기 제2 파워 트랜지스터의 상기 제2 게이트 단자에 결합되어, 상기 감지된 전류가 전류 제한을 초과할 때 상기 제2 게이트 제어 신호의 전압을 제한하는 전류 제한 회로를 더 포함하는 장치.
  9. 제1항에 있어서, 상기 제1 파워 트랜지스터의 상기 제1 전류 전도 단자는 제1 소스 단자이며, 상기 제1 파워 트랜지스터의 상기 제2 전류 전도 단자는 제1 드레인 단자이며, 상기 제2 파워 트랜지스터의 상기 제3 전류 전도 단자는 제2 드레인 단자이며, 상기 제2 파워 트랜지스터의 상기 제4 전류 전도 단자는 제2 소스 단자이고, 상기 전류 감지 트랜지스터는 상기 노드에서 상기 제1 파워 트랜지스터의 상기 제1 드레인 단자 및 상기 제2 파워 트랜지스터의 상기 제2 드레인 단자에 결합되는 제3 드레인 단자를 전류 전도 단자로서 가지는 장치.
  10. 제1항에 있어서, 상기 차동 증폭기는 연산 증폭기인 장치.
  11. 제10항에 있어서, 상기 연산 증폭기는 상기 피드백 트랜지스터와 폐루프로 접속되는 장치.
  12. 회로부로서,
    제1 소스 단자와 제1 드레인 단자를 갖는 제1 전계효과 트랜지스터 - 상기 제1 소스 단자는 전원을 받기 위한 입력 단자에 결합되고 상기 제1 드레인 단자는 노드에 결합되고, 상기 제1 전계효과 트랜지스터는 제1 게이트 제어 신호를 수신하기 위한 제1 게이트 단자를 가짐 -;
    제2 드레인 단자와 제2 소스 단자를 갖는 제2 전계효과 트랜지스터 - 상기 제2 드레인 단자는 상기 노드에 결합되며 상기 제2 소스 단자는 부하에 부하 전류를 공급하기 위한 출력 단자에 결합되고, 상기 제2 전계효과 트랜지스터는 제2 게이트 제어 신호를 수신하기 위한 제2 게이트 단자를 가짐 -;
    상기 노드에 결합된 제3 드레인 단자와 감지 전류를 출력하도록 결합된 제3 소스 단자를 갖는 전류 감지 트랜지스터 - 상기 전류 감지 트랜지스터는 상기 제1 게이트 제어 신호에 결합된 제3 게이트 제어 단자를 가짐 -;
    상기 입력 단자에 결합된 제1 입력과 상기 노드에 결합된 제2 입력을 갖고, 상기 제2 게이트 제어 신호를 출력하는 제1 전류 제한 증폭기; 및
    피드백 트랜지스터와 결합된 연산 증폭기 - 상기 연산 증폭기는 제1 입력에서의 전압 기준과 제2 입력에서의 전류 제한 출력 단자를 가지고 상기 피드백 트랜지스터의 상기 게이트 단자에 결합된 출력을 가지며, 상기 피드백 트랜지스터는 상기 전류 감지 트랜지스터의 상기 감지 전류 출력과 상기 전류 제한 출력 단자 사이에 결합된 전류 전도 경로를 가짐 -
    를 포함하는 회로부.
  13. 제12항에 있어서, 상기 입력 단자와 상기 전류 제한 증폭기의 상기 제1 입력 사이에 결합된 제1 저항기, 및 상기 제1 저항기와 상기 전류 감지 트랜지스터의 상기 제3 소스 단자 사이에 결합된 제2 저항기를 더 포함하는 회로부.
  14. 제13항에 있어서, 상기 제2 저항기는 저항기 래더 구성으로 제3 저항기 및 제4 저항기를 더 포함하는 회로부.
  15. 제14항에 있어서, 상기 제3 저항기 및 상기 제4 저항기 사이의 전압과 상기 노드에서의 전압을 비교하여, 상기 부하 전류에서의 급속한 증가를 표시하는 상기 노드에서의 전압 강하에 응답하여 고속 트립 출력 신호를 출력하도록 결합되는 고속 트립 비교기 회로를 더 포함하는 회로부.
  16. 제12항에 있어서, 상기 전류 제한 출력과 접지 사이에 결합된 전류 제한 저항기를 더 포함하는 회로부
  17. 제12항에 있어서, 상기 제1 전계효과 트랜지스터, 상기 제2 전계효과 트랜지스터, 및 상기 전류 감지 트랜지스터는 집적 회로 상에 있는 회로부.
  18. 장치로서,
    공급 전압을 받기 위한 전압 입력 단자;
    부하에 결합하기 위한 전압 출력 단자;
    상기 전압 입력 단자와 공통 노드 사이에 결합된 제1 전류 전도 경로를 가지며 제1 게이트 제어 신호에 결합된 제1 게이트 단자를 가지는 제1 파워 트랜지스터;
    상기 공통 노드와 상기 전압 출력 단자 사이에 결합된 제2 전류 전도 경로를 가지며 제2 게이트 제어 신호에 결합된 제2 게이트 단자를 가지는 제2 파워 트랜지스터;
    상기 공통 노드에 결합된 제3 전류 전도 경로를 가지고 상기 제1 게이트 제어 신호에 결합된 제3 게이트 단자를 가져서, 상기 전압 입력 단자로부터 상기 전압 출력 단자로 흐르는 부하 전류에 비례하는 제1 감지 전류를 출력하는 제1 전류 감지 트랜지스터;
    상기 공통 노드에 결합된 제4 전류 전도 경로를 가지며 상기 제2 게이트 제어 신호에 결합된 제4 게이트 단자를 가지고, 상기 출력 단자로부터 상기 입력 단자로 흐르는 상기 부하 전류에 비례하는 제2 감지 전류를 출력하는 제2 전류 감지 트랜지스터;
    제1 입력 단자와 제2 입력 단자를 가지고 상기 제1 입력 단자 및 상기 제2 입력 단자에서의 전압들 사이의 차이에 상응하는 출력 신호를 갖는 차동 증폭기; 및
    모니터 노드에서 모니터 저항기에 결합되고, 상기 제1 감지 전류 및 상기 제2 감지 전류 중 하나의 감지 전류에 결합된 전류 전도 경로를 가지며, 상기 차동 증폭기의 출력에 결합된 게이트 제어 단자를 갖는 피드백 트랜지스터
    를 포함하는 장치.
  19. 제18항에 있어서, 부하 전류 방향을 표시하는 신호에 응답하여, 상기 입력 전압 단자에 결합된 저항기 및 상기 제2 전류 감지 트랜지스터 중 선택된 것에 상기 차동 증폭기의 상기 제1 입력 단자를 결합시키는 제1 선택 회로를 더 포함하는 장치.
  20. 제18항에 있어서, 부하 전류 방향을 표시하는 신호에 응답하여, 상기 제1 전류 감지 트랜지스터로부터의 상기 제1 감지 전류 및 상기 제2 전류 감지 트랜지스터부터의 상기 제2 감지 전류 중 하나의 감지 전류에 상기 피드백 트랜지스터를 결합시키는 제2 선택 회로를 더 포함하는 장치.
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