CN103973267B - 具有电源模式控制缓冲器的电子器件 - Google Patents

Abstract

本发明涉及具有电源模式控制缓冲器的电子器件。电子器件具有电源控制模块，其用于使所选的功能块在低电压工作模式中运行，而保持其它功能块被连续地供应电力。电源模式控制分配网络包括在分配树中的串联连接的缓冲器的链，该分配树用于将在公用输入端处接收电源模式控制信号分配至连接到各个功能块的各个输出端。在低电源工作模式中，电源控制模块使连续供应的电路供应给链的输出端处的输出缓冲器，而使供应至其它缓冲器的电力降低或切断。输出缓冲器包括反馈路径，其用于使在低电源工作模式之前输出缓冲器的状态在低电源工作模式期间锁存。

Description

具有电源模式控制缓冲器的电子器件

技术领域

本发明涉及一种能够在低电源模式下工作以降低功耗的电子器件，并且，尤其涉及一种用于缓冲电源模式控制信号的电路。

背景技术

诸如数据处理系统的集成电路(IC)器件通常包括电源控制模块，该模块使所选择的功能块在低电源模式下工作，而保持其它功能块被连续地供应电力，低电源模式电力被降低或者切断并且随后恢复至全电源模式。典型地，电源控制模块包括一个或多个电源门(power gate)，其可以切断部分或全部的所选择的块至电源电压(头门)(header gate)或至地端(尾门)(footer gate)的连接。该电源门可以在配电网络中或者功能块中。

其功率被控制的功能块可以接收电源模式控制信号。这些控制了功率的功能块可以包括状态敏感元件，如在这些块进入低电源模式之前用于保存块中的数据的状态保持单元，以及用于防止在低电源模式下的块和仍被供电并运行的块之间出现短路的隔离单元。可以通过系统软件和/或硬件提供并且可以通过电源管理控制器产生电源模式控制信号。然后通过电源模式控制分配网络将电源模式控制信号分配给多个功能块，典型地，该网络具有串联连接的、控制各个块的缓冲器链。典型地，串联连接的缓冲器链形成分支树的一部分，每一支从公用输入端开始并且将电源模式控制信号分配给连接到各个功能块的输出端。

对于电源模式控制分配网络，需要保持分配的电源模式控制信号的有效性而无论它们控制的块是否处于低电源模式。如果电源模式控制分配网络一直被供应电力，那么网络的漏电流在待机状态下是很重要的因数而IC的休眠电流是希望被降低的。

附图说明

通过实例的方式示出本发明并且不限于由附图示出的实施例，其中类似的附图标记表示类似的元件。简要清楚地示出附图中的元件而并不需要按比例绘制。

图1是根据本发明一实施例的电子器件的方块原理图，通过实例的方式给出；

图2是图1中示出的集成电路工作中出现的信号的波形图；

图3是图1中示出的这种电子器件中的已知的电源模式控制分配网络的部分示意电路图；

图4是图1中示出的这种电子器件中的另一已知的电源模式控制分配网络的部分示意电路图；

图5是图1中示出的这种电子器件中的、根据本发明一实施例的电源模式控制分配网络的部分示意电路图，通过实例的方式给出；

图6是图1中示出的这种电子器件中的、根据本发明另一实施例的电源模式控制分配网络的部分示意电路图，通过实例的方式给出；

图7是图1中示出的这种电子器件中的、根据本发明另一实施例的电源模式控制分配网络的部分示意电路图，通过实例的方式给出；

图8是图1中示出的这种电子器件中的、根据本发明另一实施例的电源模式控制分配网络的部分示意电路图，通过实例的方式给出；

图9是图1中示出的这种电子器件中的、根据本发明一实施例的电源模式控制分配网络的部分示意电路图，通过实例的方式给出；

图10是图1中示出的这种电子器件中的、根据本发明另一实施例的电源模式控制分配网络的部分示意电路图，通过实例的方式给出；

图11是图1中示出的这种电子器件中的、根据本发明另一实施例的电源模式控制分配网络的部分示意电路图，通过实例的方式给出；以及

图12是图1中示出的这种电子器件中的、根据本发明又另一实施例的电源模式控制分配网络的部分示意电路图，通过实例的方式给出。

具体实施方式

2010年3月23日公布的美国专利7,683,697，其已被转让给本申请的受让人并且通过引用将其公开的内容并入此处，其公开了一种缓冲用于降低电源模式控制网络的漏电流的电源模式控制信号的方法。

图1示出了根据本发明一实施例的包括数据处理系统100的电子器件。该系统100包括电压调节器102、电源开关104、低电源控制器118、门控电源域电路(gated powerdomain circuitry)126和运行域功能电路(running domain functional circuitry)128。该门控电源域电路126包括断电(power down)(PDN)扇出网络122和门控电源域功能电路124，其中PDN指电源模式控制断电低电平有效信号。可替换地，该断电(PD)扇出网络122可以分配PD隔离控制断电高电平有效信号。该门控电源域功能电路124包括任何数量的可以被断电的元件。例如在示出的实施例中，门控电源域功能电路124包括多个存储元件，例如触发器154和156。触发器154和156中的每一个都能够在它们的电源VDD断电时保持状态。这是通过PDN输入控制的。在一实施例中，触发器154和156组成状态保持寄存器部分。

该PDN扇出网络122包括多个缓冲器134至147，其耦合在扇出或分支树结构中并提供多个分配的缓冲PDN信号148。可以将分配的缓冲PDN信号148的每一个提供给可被断电的门控电源域功能电路124中的电路元件。例如，可以将分配的缓冲PDN信号148的第一分配的缓冲PDN信号150提供给触发器154的PDN输入，并且可以将分配的缓冲PDN信号148的第二分配的缓冲PDN信号152提供给触发器156的PDN输入。在示出的实施例中，每个缓冲器输出耦合至两个缓冲器的输入，但是将会领会到每个缓冲器输出可以耦合至多于两个的下一级缓冲器的输入。

电压调节器102在VDDC线130上提供连续的电压电源(VDDC)。还通过电源开关104在VDD线132上供应门控电源电压VDD，其中可以控制电源开关104以切断来自从VDD线132供应电力的门控元件的电力。在示出的实施例中，通过P沟道晶体管实现电源开关104；然而，可替换的实施例可以使用不同的开关机构以实现电源开关104的功能。参考图1，晶体管104的电流传导路径耦合在VDDC线130和VDD线132之间，并且耦合晶体管104的控制电极以接收来自低电源控制器118的电源开关控制信号(VDD控制110)。在VDDC线130上将连续的电力提供给低电源控制器118、门控电源域电路126和运行域功能电路128。在VDD线132上将门控的电力提供给门控电源域电路126。

该低电源控制器118接收低电源请求信号114并向门控电源域电路126提供电源模式控制PDN信号120。该低电源控制器118还向电压调节器102提供调节器控制信号112。在系统100的示出的实施例中，VDD控制110和低电源请求114是高电平信号有效的而PDN120是低电平信号有效的。VDD控制110的逻辑高电平关闭开关104。电源模式控制PDN信号120被缓冲且通过扇出网络122分配并提供给状态保持寄存器，例如触发器154和156。然而，取代如图1所示的控制状态保持寄存器，扇出网络122可替换地可以缓冲并分配其它电源模式控制信号，以控制隔离逻辑，或者作为输入给嵌入的存储器控制引脚。响应于它们相应的电源模式控制PDN信号120，这些寄存器、隔离逻辑或嵌入的存储器准备在低电源模式下工作，并且当VDD线132上的电压恢复到接近VDDC时，它们重新开始在全电源模式下工作。

由于分配的电源模式控制信号148用于指示低电源模式，对于低电源模式周期的持续期间，它们的值必须是有效的。例如，如图1所示，将分配的缓冲PDN信号148提供给触发器154和156的PDN输入，在低电源模式期间，其控制触发器154和156的配置和操作，并且因此需要在低电源模式期间提供有效的逻辑值。门控电源域电路126包括在低电源模式期间，例如当系统100处于深睡眠模式或者处于空闲(待机)模式时，可移除其时钟信号的电路。从电路的这些部分移除电力还降低了漏电流。在低电源模式期间，从VDDC线130上将VDD线132去耦。在这一状态下，只有门控电源域电路126的部分(例如，是保持状态信息的部分)从VDDC线130上得到电力，而耦合至VDD132的剩余部分是断电的。运行域功能电路128包括不处于深睡眠模式下的电路并且因而连续接收来自VDDC线130的电力。运行域功能电路128可以包括，例如，需要连续保持供电的实时时钟，可以周期性地唤醒系统100的休眠以检查活跃度的深睡眠模块，例如，呼叫或消息，和/或探测例如键盘按压的活跃度的中断缓冲器。

响应于低电源请求114，该低电源控制器118可以产生电源模式控制PDN信号120，其中该低电源请求114来自电源管理模块(未示出)，在数据处理系统100上运行的软件并响应于存储在存储器中的值，或者来自数据处理系统100外部的源。图1、3和5至8中示出的实现方式是头门结构，并且VDD控制110是高电平有效信号。而图4和9至12中示出的实现方式是尾门结构。头门或尾门结构的每个都可以分配有效的低电源模式控制信号PDN120或者电源模式控制信号是高电平有效信号PD320。图2示出了不同的信号之间的关系。在VDD线132上的电压VDD断电之前，低电平有效信号PDN120从逻辑1转换为逻辑0，并且在VDD线132上的电压恢复至接近VDDC的值之后，低电平有效信号PDN120从逻辑0转换为逻辑1。而同时，在供应至门控功能块124的电源断电之前，通过浮置如图1、3和5至8中的VDD线132(或者通过浮置如图4和9至12中的其它(地端)门控电源线132)，高电平有效信号PD320首先从逻辑0转换为逻辑1，并且在门控电源恢复至接近VDDC的值之后，高电平有效信号PD320从逻辑1转换为逻辑0。

图3和4示出了缓冲器134和135，其是如在美国专利7,683,697中描述的PDN扇出网络122中的典型的缓冲器。在图3示出的结构中，缓冲器134包括耦合至反相器212的反相器210。缓冲器135包括耦合至反相器228的反相器218。反相器210和218以连续电源VDDC线130供电，而反相器212和228则以门控电源VDD线132供电。缓冲器134的输出节点207扇出至其它缓冲器的多个输入节点，如图1所示，扇出至缓冲器135的输入端和缓冲器136的输入端。反相器210和218的每个分别堆叠了N沟道晶体管202和222，在VDDC线130和地端之间，它们分别与和P沟道晶体管200和220串联的电流传导路径连接，并且它们的栅分别连接至缓冲器134和135的输入节点201和209。反相器212和228的每个分别具有N沟道晶体管216和232，在VDD线132和地端之间，它们分别与和P沟道晶体管214和230串联的电流传导路径连接，并且它们的栅分别连接至反相器210和218的输出节点203和211。

在工作中，在全电源模式期间，通过扇出网络122传输PDN信号120，该扇出网络122包括缓冲器134和135，该缓冲器134和135连接至门控电源域功能电路124内部的元件的合适的PDN输入端，在此模式下，电路124全电源工作。VDD线132上的电压近似等于VDDC线130上的电压。因此，缓冲器134和135按照传统的全电源方式工作。

然而，在低电源模式下，当VDD线132从VDDC线130上去耦时，VDD线132的电压降低至或接近地电位。在这种情况下，由于PDN信号120低电平有效，设置逻辑电平0用于低电源模式。逻辑电平0出现在节点201处，逻辑电平1出现在节点203处，逻辑电平0出现在节点207处，并且用于PDN120的0值将通过缓冲器134传输。节点205处于逻辑电平1，晶体管216开启并且从节点207抽拉电流以将其值减小至逻辑电平0。在这种情况下，N沟道晶体管216在从节点207抽拉电流中承担主要角色。因此，即使由于VDD线已从连续电压电源102上去耦，P沟道晶体管214的电流路径不再接收近似为VDDC的电压，但是缓冲器134的输出仍能够提供有效的、非反相的、对应于PDN信号120的值。因而，通过从扇出网络122中的例如134和135的交替反相器中移除电力，可以降低漏电流，而仍确保扇出网络122足以在低电源模式期间向分配的信号148传输有效的电源模式控制PDN信号120。

图4示出了如美国专利7,683,697中描述的扇出网络122的一部分，而其它部分类似与图3中示出的部分，在图4所示的尾门结构中，缓冲器334包括耦合至反相器312的反相器310并具有接收有效高电平控制信号PD230的输入端。缓冲器335包括耦合至反相器328的反相器318。扇出网络122的反相器全部以来自连续电压VDDC线130的电压供电。例如310和318的交替反相器连续地连接至其它(地端)VSSC电源线330，并且例如312和328的中间反相器连接至门控VSS(地端)电源线332。N沟道晶体管305用作电源开关，其接收电源开关VSS控制信号311，除了VSS控制信号311是低电平有效信号以外，该信号类似于VDD控制信号110而工作。可以与通过低电源控制器118产生PDN120和VDD控制110类似的方式，通过低电源控制器产生电源模式控制信号PD320和VSS控制信号311。

在低电源模式期间，当VSS线332从VSSC线330去耦时，VSS线332的电压浮置，从扇出网络122中的例如312和328的交替反相器移除电力。再一次，可以降低漏电流，而确保扇出网络122即使在低电源模式期间仍足以向扇出网络122的输出端传输有效的电源模式控制PD信号320。图4中示出的尾门结构的进一步细节及其操作已在美国专利7,683,697的描述中给出，并且因此并入本说明书。

在图3和4的电源模式控制分配网络中，在低电源模式工作期间，分配网络的缓冲器中的一半反相器被断电，而全部缓冲器的其它反相器仍以通过VDDC和VSSC电源线的连续的电力供电，并且引起了显著的漏电流。图5至12中示出的电源模式控制分配网络500、600、700、800、900、1000、1100和1200能够实现节省较大的漏电流。

在图5至12中所示的本发明的实施例的实例中，电子器件100包括多个功能块124、128和电源控制模块102、104、118、305，该模块用于使选择的功能块124在电力被降低或者切断且随后恢复至全电源工作模式的低电源工作模式下运行，而保持其它功能块128则以连续的电力供电。该器件100还包括电源模式控制分配网络122、500、600、700、800、900、1000、1100和1200，其包括多个串联连接的缓冲器134至147、504、604、704、804、904、1004、1104、1204和508、608、708、808、908、1008、1108、1208的链，它们用于将在公用输入端502、602、702、802、902、1002、1102、1202处接收的电源模式控制信号PDN120、PD320分配至各自的输出端510、610、710、810、910、1010、1110、1210，这些输出端连接至各自的功能块124。在低电源工作模式中，电源控制模块102、104、118、305使电力至少连续地供应至链的输出端510、610、710、810、910、1010、1110、1210处的输出缓冲器508、608、708、808、908、1008、1108、1208，而使供应至靠近链的输入端502、602、702、802、902、1002、1102、1202的其它缓冲器134、135、334、335、504、604、704、804、904、1004、1104、1204的电力被降低或切断。输出缓冲器508、608、708、808、908、1008、1108、1208包括反馈路径514、614、714、814、914、1014、1114、1214，其使得在低电源工作模式之前的输出缓冲器的状态在低电源工作模式期间锁存。缓冲器134至147、504、604、704、804、904、1004、1104、1204和508、608、708、808、908、1008、1108、1208的链可以连接在多重分支分配树122中。

与图3和4的电源模式控制分配网络不同，在图5至12中示出的电源模式控制分配网络500、600、700、800、900、1000、1100和1200中，在低电源模式工作期间，需要对所有缓冲器供应连续全电源。相反，如上所述，在低电源工作模式期间，供应至靠近链的输入端502、602、702、802、902、1002、1102、1202的其它缓冲器134、135、334、335、504、604、704、804、904、1004、1104、1204的一些或全部的电力可能被降低或切断。

缓冲器134至147、504、604、704、804、904、1004、1104、1204和508、608、708、808、908、1008、1108、1208可以包括各自的高电平有效反相器L-H和各自的低电平有效反相器H-L，其分别用于在反相器输出端处提供有效的高电平信号H和在反相器输出端处提供有效的低电平信号L，每个缓冲器的反相器串联连接。在低电源工作模式中，电源控制模块102、104、118、305可以使连续供应的电力提供给输出缓冲器508、608、708、808、908、1008、1108、1208的连续供电的反相器534、632、734、832、934、1032、1134、1232，而使供应至输出缓冲器508、608、708、808、908、1008、1108、1208的其它反相器522、634、732、834、922、1034、1132、1234的电力降低或切断。输出缓冲器的连续供电反相器534、632、734、832、934、1032、1134、1232具有各自的输入端和输出端，并且响应于同一输出缓冲器的连续供电反相器534、632、734、832、934、1032、1134、1232的相应输出端处的输出信号，反馈路径514、614、714、814、914、1014、1114、1214可以将反馈信号施加给输出缓冲器508、608、708、808、908、1008、1108、1208的连续供电反相器534、632、734、832、934、1032、1134、1232的输入端，以在低电源工作模式期间锁存输出缓冲器的状态。

电源控制模块102、104、118、305可以包括第一电源线130、330和519、619、719、819、919、1019、1119、1219和第二电源线520、620、720、820、920、1020、1120、1220，用以将所选的功能块124和其它缓冲器134、135、334、335、504、604、704、804、904、1004、1104、1204连接至电源102，并且在低电源工作模式中，电源控制模块102、104、118、305中断通过第一电源线130、330的所选的功能块124的连接和其它缓冲器134、135、334、335、504、604、704、804、904、1004、1104、1204的连接。在头结构中示出了电源模式控制分配网络500、600、700、800，以第一电源线519、619、719、819作为V_SSC的电压源并且以第二电源线130、330和520、620、720、820作为地端。输出缓冲器的连续供电反相器534、632、734和832是高电平有效反相器，反馈信号是低电平有效，并且其它反相器522、634、732、834是低电平有效。在尾结构中示出了电源模式控制分配网络900、1000、1100和1200，以第一电源线519、619、719、819作为地端并且以第二电源线919、1019、1119、1219作为V_SSC的电压源。输出缓冲器的连续供电反相器934、1032、1134、1232是低电平有效反相器，反馈信号是高电平有效，并且输出缓冲器的其它反相器922、1034、1132、1234是低电平有效。应当理解，以正电压和地电压作为第一和第二电源线不是必需的，还可以是所提供的、它们之间的极性和电压差值适当的任意合适的电压。

反馈路径514、614、914、1014可以包括各自的反馈晶体管516、616、916、1016，它们具有连接在输出缓冲器508、608、908、1008的各自连续供电反相器534、632、932、1032的输入端518、618、918、1018和第二电源线520、620、920、1020之间的电流传导路径，以及与同一输出缓冲器的连续供电反相器534、632、934、1032的相应的输出端510、610、910、1010连接的控制电极。缓冲器508、604、908、1004可以包括具有驱动晶体管的在前反相器522、622、922、1022，用以将电源模式控制信号分配至与反馈晶体管516、616、916、1016连接的输入端518、618、918、1018，该驱动晶体管具有大于反馈晶体管516、616、916、1016的沟道宽长比的沟道宽长比。

输出缓冲器708、808、1108、1208具有各自的输入端718、818、1118、1218和输出端710、810、1110、1210，并且响应于同一输出缓冲器的相应输出端710、810、1110、1210处的信号，反馈路径714、814、1114、1214可以将信号施加给输出缓冲器708、808、1108、1208的输入端718、818、1118、1218。反馈路径714、814、1114、1214可以包括各自的反馈晶体管716、816、1116、1216，该晶体管具有连接在同一输出缓冲器的输出端710、810、1110、1210和输入端718、818、1118、1218之间的电流传导路径，以及与适当极性的连续电源线720、819、1120、1219连接的控制电极。缓冲器704、804、1104、1204可以包括具有驱动晶体管的在前反相器722、822、1122、1222，用以将电源模式控制信号分配至与反馈晶体管716、816、1116、1216连接的输入端718、818、1118、1218，该驱动晶体管具有大于反馈晶体管716、816、1116、1216的沟道宽长比的沟道宽长比。

在本发明的实施例的另一实例中，电子器件100包括多个功能块124、128和电源控制模块102、104、118、305，该模块用于使所选择的功能块124在电力被降低或者切断且随后恢复至全电源工作模式的低电源工作模式下运行，而剩下的其它功能块则以连续的电力供电。该器件100还包括电源模式控制分配网络122、500、600、700、800、900、1000、1100和1200，其包括多个串联连接的反相器522至534、622至634、722至734、822至834、922至934、1022至1034、1122至1134、1222至1234的链，它们用于将在公用输入端502、602、702、802、902、1002、1102、1202处接收的电源模式控制信号PDN120、PD320分配至各自的输出端510、610、710、810、910、1010、1110、1210，这些输出端连接至各自的功能块124。在低电源工作模式中，电源控制模块102、104、118、305使电力连续地供应至链的输出端510、610、710、810、910、1010、1110、1210处的各个输出部分508、608、708、808、908、1008、1108、1208的至少一个连续供电输出部分反相器534、632、734、832、934、1032、1134、1232，而使供应至靠近链的输入端502、602、702、802、902、1002、1102、1202的其它反相器522至532、622至630、722至732、822至830、922至932、1022至1030、1122至1132、1222至1230的电力被降低或切断。输出部分508、608、708、808、908、1008、1108、1208包括反馈路径514、614、714、814、914、1014、1114、1214，其使得在低电源工作模式之前的输出部分反相器534、632、734、832、934、1032、1134、1232的状态在低电源工作模式期间锁存。反相器522至534、622至634、722至734、822至834、922至934、1022至1034、1122至1134、1222至1234的链可以连接在多重分支分配树122中。

输出部分508、608、708、808、908、1008、1108、1208可以包括输出部分反相器534、632、734、832、934、1032、1134、1232和输出部分反相器522、634、732、834、922、1034、1132、1234，其分别是高电平有效、用于在反相器输出端处提供有效的高电平信号H，和低电平有效、用于在反相器输出端处提供有效的低电平信号L，每个输出部分508、608、708、808、908、1008、1108、1208的反相器串联连接。在低电源工作模式中，电源控制模块102、104、118、305可以使连续供应的电力提供给连续供电输出部分反相器534、632、734、832、934、1032、1134、1232，而使供应至其它输出部分反相器522、634、732、834、922、1034、1132、1234的电力降低或切断。连续供电输出部分反相器534、632、734、832、934、1032、1134、1232具有各自的输入端和输出端，并且响应于同一输出部分的连续供电输出部分反相器534、632、734、832、934、1032、1134、1232的相应输出端处的输出信号，反馈路径514、614、714、814、914、1014、1114、1214可以将反馈信号施加给连续供电输出部分反相器534、632、734、832、934、1032、1134、1232的输入端，以在低电源工作模式期间锁存输出部分反相器的状态。

电源控制模块102、104、118、305可以包括第一电源线130、330和519、619、719、819、919、1019、1119、1219和第二电源线520、620、720、820、920、1020、1120、1220，用以将所选的功能块124和其它反相器522至532、622至630、722至732、822至830、922至932、1022至1030、1122至1132、1222至1230连接至电源102，并且在低电源工作模式中，电源控制模块102、104、118、305中断通过第一电源线130的所选的功能块124的连接和其它反相器522至532、622至630、722至732、822至830、922至932、1022至1030、1122至1132、1222至1230的连接。

反馈路径514、614、914、1014可以包括各自的反馈晶体管516、616、916、1016，所述晶体管具有连接在各自连续供电输出部分反相器534、632、932、1032的输入端518、618、918、1018和第二电源线520、620、920、1020之间的电流传导路径，以及与同一输出部分的连续供电输出部分反相器534、632、934、1032的相应的输出端510、610、910、1010连接的控制电极。其它反相器522、622、922、1022可以包括驱动晶体管，用以将电源模式控制信号分配至与反馈晶体管516、616、916、1016连接的输入端518、618、918、1018，该驱动晶体管具有大于反馈晶体管516、616、916、1016的沟道宽长比的沟道宽长比。

输出部分708、808、1108、1208具有各自的输入端718、818、1118、1218和输出端710、810、1110、1210，并且响应于同一输出部分的相应输出端710、810、1110、1210处的信号，反馈路径714、814、1114、1214可以将信号施加给输出部分708、808、1108、1208的输入端718、818、1118、1218。反馈路径714、814、1114、1214可以包括各自的反馈晶体管716、816、1116、1216，该晶体管具有连接在同一输出部分708、808、1108、1208的输出端710、810、1110、1210和输入端718、818、1118、1218之间的电流传导路径，以及与适当极性的连续电源线720、819、1120、1219连接的控制电极。其它反相器可以包括驱动晶体管，用以将电源模式控制信号分配至与反馈晶体管716、816连接的输入端718、818，该驱动晶体管具有大于反馈晶体管716、816的沟道宽长比的沟道宽长比。

更详细地，在图5连同图1中示出的电源模式控制分配网络122和500中，串联连接的缓冲器134至147和504至512的链串联连接在输入端502和输出端510之间，其中输入端502接收高电平有效的电源模式控制信号PD320，且在输出端510处将缓冲的信号分配给所选的功能块124。扇出树在除了输出缓冲器508的每个缓冲器的输出端处分叉。在低电源工作模式中，只有输出缓冲器508的第二反相器534通过VDDC电源线130、519和VSSC(地端)电源线520被连续供电。所有的在前反相器522至532都通过在低电源工作模式中被断电的VDD电源线132并通过VSSC(地端)电源线520供电，以使得它们的漏电流基本降至0。在低电源工作模式期间，通过位于其输出端510及其输入端518之间的负反馈路径514，锁存输出缓冲器508的连续供电反相器534，以使得在进入低电源工作模式之前保持通过缓冲器134至147和504至512的链分配的信号。电流路径被连接在连续供电反相器534的输入端518和VSSC(地端)电源线520之间的晶体管516，在其栅极处将反相器534的有效的高电平输出信号反相并将有效的低电平锁存电压施加给连续供电反相器534的输入端518。在输出缓冲器508中，在前反相器522的沟道宽长比W/L远大于锁存晶体管516的比值W/L，并且在前反相器522的输出超越了(override)锁存信号，并且一旦通过VDD电源线132供电，将电源恢复给链中的所有缓冲器，该输出恢复电源模式控制信号PDN120的分配。

在图6连同图1中示出的电源模式控制分配网络122和600中，串联连接的缓冲器134至147和604至612的链串联连接在输入端602和输出端610之间，其中输入端602接收低电平有效的电源模式控制信号PD120，且在输出端610处将缓冲的信号分配给所选的功能块124。扇出树在除了输出缓冲器608的每个缓冲器的输出端处分叉。在低电源工作模式中，只有输出缓冲器608的第一反相器632通过VDDC电源线130和VSSC(地端)电源线620被连续供电。所有的在前反相器622至630甚至输出缓冲器608中的第二反相器634都通过VDD电源线132并通过VSSC(地端)电源线620供电，其中VDD电源线132在低电源工作模式中被断电，以使得它们的漏电流基本降至0。在低电源工作模式期间，通过位于其输出端及其输入端618之间的负反馈路径614，锁存输出缓冲器608的连续供电反相器632，以使得在进入低电源工作模式之前保持通过缓冲器134至147和604至612的链分配的信号。电流路径被连接在连续供电反相器632的输入端618和VSSC(地端)电源线620之间的晶体管616，在其栅极处将反相器632的有效的高电平输出信号反相并将有效的低电平锁存电压施加给连续供电反相器632的输入端618。在输出缓冲器608之前的缓冲器604、606中，在前反相器622的沟道宽长比W/L远大于锁存晶体管616的比值W/L，并且在前反相器622的输出超越了锁存信号，并且一旦通过VDD电源线132供电，将电源恢复给链中的所有缓冲器，该输出将恢复电源模式控制信号PDN120的分配。因为输出缓冲器608的第一连续供电反相器632是高电平有效，在低电源工作模式期间，通过VSSC电源线520，即使它们断电，输出缓冲器608的第二反相器634可以将输出端610保持在有效的低电平，只要它们的结构和沟道类型是适当选择的。

在图7连同图1中示出的电源模式控制分配网络122和700中，串联连接的缓冲器134至147和704至712的链串联连接在输入端702和输出端710之间，其中输入端702接收高电平有效的电源模式控制信号PD320，且在输出端710处将缓冲的信号分配给所选的功能块124。扇出树在除了输出缓冲器708的每个缓冲器的输出端处分叉。在低电源工作模式中，只有输出缓冲器708的第二反相器734通过VDDC电源线130和VSSC(地端)电源线720被连续供电。所有的在前反相器722至732都通过VDD电源线132并通过VSSC(地端)电源线720供电，其中VDD电源线132在低电源工作模式中被断电，以使得它们的漏电流基本降至0。在低电源工作模式期间，通过位于输出缓冲器708中的在前反相器732的输出端710和输入端718之间的正反馈路径714，锁存输出缓冲器708的连续供电反相器734，以使得在进入低电源工作模式之前保持通过缓冲器134至147和704至712的链分配的信号。由于晶体管716的栅极连接到VSSC(地端)电源线720，电流路径被连接在连续供电反相器734的输出端710和在前反相器732的输入端718之间的晶体管716，不带反相地传输反相器734的有效的高电平输出信号。因为输出缓冲器708的第二连续供电反相器734是高电平有效，在低电源工作模式期间，即使它们断电，接收有效的高电平反馈信号的输出缓冲器708的第一反相器732可以将第二连续供电反相器734的输入端保持在有效的低电平，只要它们的结构和沟道类型是适当选择的。在输出缓冲器708之前的缓冲器704、706中，在前反相器722的沟道宽长比W/L远大于锁存晶体管716的比值W/L，并且在前反相器722的输出超越了锁存信号，并且一旦通过VDD电源线132供电将电源恢复给链中的所有缓冲器，该输出将恢复电源模式控制信号PDN120的分配。

在图8连同图1中示出的电源模式控制分配网络122和800中，串联连接的缓冲器134至147和804至812的链串联连接在输入端802和输出端810之间，其中输入端802接收低电平有效的电源模式控制信号PD120，且在输出端810处将缓冲的信号分配给所选的功能块124。扇出树在除了输出缓冲器808的每个缓冲器的输出端处分叉。在低电源工作模式中，只有输出缓冲器808的第一反相器832通过VDDC电源线130和VSSC(地端)电源线820被连续供电。所有的在前反相器822至830甚至输出缓冲器808中的第二反相器834都通过VDD电源线132并通过VSSC(地端)电源线820供电，其中VDD电源线132在低电源工作模式中被断电，以使得它们的漏电流基本降至0。在低电源工作模式之前和期间，通过从输出缓冲器808中的第二反相器834的输出端810至其输入端的正反馈路径814，锁存输出缓冲器808的连续供电反相器832，以使得在进入低电源工作模式之前保持通过缓冲器134至147和804至812的链分配的信号。由于晶体管816的栅极连接到VSSC(地端)电源线820，电流路径被连接在第二反相器832的输出端810和连续供电反相器834的输入端818之间的晶体管816，不带反相地传输反相器834的有效的高电平输出信号。因为输出缓冲器808的第一连续供电反相器832是高电平有效，通过VSSC电源线820，即使它们断电，在低电源工作模式期间，从第一反相器832接收有效的高电平信号的输出缓冲器808的第二反相器834可以将输出端810保持在有效的低电平，并且在低电源工作模式期间，其可以将第一连续供电反相器832的输入端818保持在有效的低电平，只要它们的结构和沟道类型是适当选择的。在输出缓冲器808之前的缓冲器804、806中，在前反相器822的沟道宽长比W/L远大于锁存晶体管816的比值W/L，并且在前反相器822的输出超越了锁存信号，并且一旦通过VDD电源线132供电，将电源恢复给链中的所有缓冲器，该输出将恢复电源模式控制信号PDN120的分配。

通过在头结构中的实例的方式，示出了电源模式控制分配网络122和在图5至8中示出的500至800。通过在尾结构中的实例的方式，示出了电源模式控制分配网络122和在图9至12中示出的900至1200。在图9连同图1中示出的电源模式控制分配网络122和900中，串联连接的缓冲器334至347和904至912的链串联连接在输入端902和输出端910之间，其中输入端902接收低电平有效的电源模式控制信号PD120，且在输出端910处将缓冲的信号分配给所选的功能块124。扇出树在除了输出缓冲器908的每个缓冲器的输出端处分叉。在低电源工作模式中，只有输出缓冲器908的第二反相器934通过VDDC电源线920和VSSC(地端)电源线330、919被连续供电。所有的在前反相器922至932都通过VSS(地端)电源线332，并通过VDDC电源线920供电，其中在低电源工作模式期间关闭VSS电源线332，以使得它们的漏电流基本降至0。在低电源工作模式期间，通过位于输出端910和输入端918之间的负反馈路径914，锁存输出缓冲器908的连续供电反相器934，以使得在进入低电源工作模式之前保持通过缓冲器334至347和904至912的链分配的信号。电流路径被连接在连续供电反相器934的输入端918和VDDC电源线920之间的晶体管916，在其栅极处将反相器934的有效的低电平输出信号反相并将有效的高电平锁存电压施加给连续供电反相器934的输入端918。在输出缓冲器908中，在前反相器922的沟道宽长比W/L远大于锁存晶体管916的比值W/L，并且在前反相器922的输出超越了锁存信号，并且一旦通过开启VSS(地端)电源线332，将电源恢复给链中的所有缓冲器，该输出将恢复电源模式控制信号PDN120的分配。

在图10连同图1中示出的电源模式控制分配网络122和1000中，串联连接的缓冲器334至347和1004至1012的链串联连接在输入端1002和输出端1010之间，其中输入端1002接收高电平有效的电源模式控制信号PD320，且在输出端1010处将缓冲的信号分配给所选的功能块124。扇出树在除了输出缓冲器1008的每个缓冲器的输出端处分叉。在低电源工作模式中，只有输出缓冲器1008的第一反相器1032通过VSSC(地端)电源线330、1019和VDDC电源线1020被连续供电。所有的在前反相器1022至1030甚至输出缓冲器1008中的第二反相器1034都通过VSS(地端)电源线332，并通过VDDC电源线1020供电，其中在低电源工作模式期间关闭VSS电源线332，以使得它们的漏电流基本降至0。在低电源工作模式期间，通过位于其输出端及其输入端1018之间的负反馈路径1014，锁存输出缓冲器1008的连续供电反相器1032，以使得在进入低电源工作模式之前保持通过缓冲器334至347和1004至1012的链分配的信号。电流路径被连接在连续供电反相器1032的输入端1018和VDDC电源线1020之间的晶体管1016，在其栅极处将反相器1032的有效的低电平输出信号反相并将有效的高电平锁存电压施加给连续供电反相器1032的输入端1018。在输出缓冲器1008之前的缓冲器1004、1006中，在前反相器1022的沟道宽长比W/L远大于锁存晶体管1016的比值W/L，并且在前反相器1022的输出超越了锁存信号，并且一旦通过开启VSS(地端)电源线332，将电源恢复给链中的所有缓冲器，该输出将恢复电源模式控制信号PD320的分配。因为输出缓冲器1008的第一连续供电反相器1032是低电平有效，在低电源工作模式期间，通过VDDC电源线332、1020，即使它们断电，输出缓冲器1008的第二反相器1034可以将输出端1010保持在有效的高电平，只要它们的结构和沟道类型是适当选择的。

在图11连同图1中示出的电源模式控制分配网络122和1100中，串联连接的缓冲器334至347和1104至1112的链串联连接在输入端1102和输出端1110之间，其中输入端1102接收低电平有效的电源模式控制信号PD120，且在输出端1110处将缓冲的信号分配给所选的功能块124。扇出树在除了输出缓冲器1108的每个缓冲器的输出端处分叉。在低电源工作模式中，只有输出缓冲器1108的第二反相器1134通过VSSC(地端)电源线330、1119和VDDC电源线1120被连续供电。所有的在前反相器1122至1132都通过VSS(地端)电源线332，并通过VDDC电源线1120供电，其中在低电源工作模式期间关闭VSS电源线332，以使得它们的漏电流基本降至0。在低电源工作模式期间，通过位于输出缓冲器1108中的输出端1110和在前反相器1132的输入端1118之间的正反馈路径1114，锁存输出缓冲器1108的连续供电反相器1134，以使得在进入低电源工作模式之前保持通过缓冲器134至147和1104至1112的链分配的信号。由于晶体管1116的栅极连接到VDDC电源线1120，电流路径被连接在连续供电反相器1134的输出端1110和在前反相器1132的输入端1118之间的晶体管1116，不带反相地传输反相器1134的有效的低电平输出信号。因为输出缓冲器1108的第二连续供电反相器1134是低电平有效，在低电源工作模式期间，通过VDDC电源线1120，即使它们断电，接收有效的低电平反馈信号的输出缓冲器1108的第一反相器1132可以将第二连续供电反相器1134的输入端保持在有效的高电平，只要它们的结构和沟道类型是适当选择的。在输出缓冲器1108之前的缓冲器1104、1106中，在前反相器1122的沟道宽长比W/L远大于锁存晶体管1116的比值W/L，并且在前反相器1122的输出超越了锁存信号，并且一旦通过开启VSS电源线332，将电源恢复给链中的所有缓冲器，该输出将恢复电源模式控制信号PDN120的分配。

在图12连同图1中示出的电源模式控制分配网络122和1200中，串联连接的缓冲器134至147和1204至1212的链串联连接在输入端1202和输出端1210之间，其中输入端1202接收高电平有效的电源模式控制信号PD320，且在输出端1210处将缓冲的信号分配给所选的功能块124。扇出树在除了输出缓冲器1208的每个缓冲器的输出端处分叉。在低电源工作模式中，只有输出缓冲器1208的第一反相器1232通过VSSC(地端)电源线330、1219和VDDC电源线1220被连续供电。所有的在前反相器1222至1230甚至输出缓冲器1208中的第二反相器1234都通过VSS(地端)电源线332，并通过VDDC电源线1220供电，其中在低电源工作模式期间关闭VSS电源线332，以使得它们的漏电流基本降至0。在低电源工作模式之前和期间，通过从输出缓冲器1208中的第二反相器1234的输出端1210至其输入端的正反馈路径1214，锁存输出缓冲器1208的连续供电反相器1232，以使得在进入低电源工作模式之前保持通过缓冲器134至147和1204至1212的链分配的信号。由于晶体管1216的栅极连接到VSSC(地端)电源线1220，电流路径被连接在第二反相器1232的输出端1210和连续供电反相器1234的输入端1218之间的晶体管1216，不带反相地传输反相器1234的有效的高电平输出信号。因为输出缓冲器1208的第一连续供电反相器1232是低电平有效，通过VDDC电源线1220，即使它们断电，在低电源工作模式期间，从第一反相器1232接收有效的低电平信号的输出缓冲器1208的第二反相器1234可以将输出端1210保持在有效的高电平，并且在低电源工作模式期间，其可以将第一连续供电反相器1232的输入端1218保持在有效的高电平，只要它们的结构和沟道类型是适当选择的。在输出缓冲器1208之前的缓冲器1204、1206中，在前反相器1222的沟道宽长比W/L远大于锁存晶体管1216的比值W/L，并且在前反相器1222的输出超越了锁存信号，并且一旦通过开启VSS电源线332，将电源恢复给链中的所有缓冲器，该输出将恢复电源模式控制信号PD320的分配。

在图5至12连同图1中示出的电源模式控制分配网络122、500、600、700、800、900、1000、1100和1200中，缓冲器为非反相缓冲器，每个缓冲器都具有偶数个反相器。多重分支分配树122在连续的缓冲器的输出端分叉。然而，可替换地，缓冲器可以具有奇数个反相器，只要在链的输出端510、610、710、810、910、1010、1110、1210处所提供的逻辑电平是适当的。通过缓冲器的链分配的电源模式控制信号可以是与输入的电源模式控制信号相反的极性，并且可以通过终点功能块中的反相器反相，或者可以不使用与终点功能块中的逻辑相反的信号反相。在一个实施例的实例中，每个缓冲器甚至可以仅包括单个反相器，在这种情况下，多重分支分配树122可以在连续的反相器的输出端处分叉。应当理解，将依据缓冲器/反相器链的能力来评估可能的结构以维持分配到链的输出端的电源模式控制信号的强度。

在电源模式控制分配网络122、500、600、700、800、900、1000、1100和1200中的反相器可以类似于图3和4中示出的那种，不同的是，输出缓冲器/部分508、608、708、808、908、1008、1108、1208包括反馈路径514、614、714、814、914、1014、1114、1214，以及在低电源工作模式中，靠近链的输出端502、602、702、802、902、1002、1102、1202的其它缓冲器/反相器，不是连续地且全部地连接到电源102，取而代之的是，具有降低或切断的电力。在电源模式控制分配网络122、500、600、700、800中的反相器可以具有类似202和222的堆叠的N沟道晶体管，其与和类似于200和220的P沟道晶体管串联的电流传导路径连接，该路径位于VDDC线130(输出缓冲器/部分508、608、708、808的情况)或VDD线132(其它缓冲器/部分的情况)与地端之间，并且例如它们的栅极分别连接到缓冲器134和135的输入节点201和209。在电源模式控制分配网络122、900、1000、1100和1200中的反相器可以具有类似302和322的堆叠的P沟道晶体管，其与和类似于300和320的N沟道晶体管串联的电流传导路径连接，该路径位于VDDC线130和其它(地端)电源线VSSC330(输出缓冲器/部分908、1008、1108、1208的情况)或VSS线332(其它缓冲器/部分的情况)之间，并且例如它们的栅极分别连接到缓冲器334和335的输入节点。

在图5至12连同图1中示出的电源模式控制分配网络122、500、600、700、800、900、1000、1100和1200的实例中，在缓冲器134至147、504、604、704、804、904、1004、1104、1204和508、608、708、808、908、1008、1108、1208的串联连接的链的每个缓冲器中，除了一个反相器534、632、734、832、934、1032、1134、1232之外所有的反相器都在低电源工作模式期间被断电。这使得比图3和4的电源模式控制分配网络节省更大量的漏电流。然而，应当理解，如果所降低的漏电流的节省是足够的，那么不必要对在每个链中远离534、632、732、832、934、1032、1134、1232的所有反相器断电。由于通过反馈路径514、614、714、814、914、1014、1114、1214锁存其状态的反相器534、632、732、832、934、1032、1134、1232位于链的输出端510、610、710、810、910、1010、1110、1210处的缓冲器508、608、708、808、908、1008、1108、1208中，因而在低电源工作模式期间，在链的输出端510、610、710、810、910、1010、1110、1210处分配的缓冲的信号的状态被保持，然而很多在前的反相器被断电。在分配网络600、800、1000和1200的情况下，诸如位于锁存反相器632、832、1032、1232之后的634、834、1034、1234的反相器在缓冲器608、808、1008、1208中断电，但是应当理解，由于是低电平有效的反相器，反相器634、834、1034、1234仍可以将链的输出端610、810、1010、1210保持在正确的状态，只要它们的极性和沟道类型是适合的。

反馈晶体管516、616、716、816、916、1016、1116、1216具有远小于1(W/L＜＜1)的宽长比，而在在前反相器522、622、722、822、922、1022、1122、1222中的驱动晶体管(在图5至8中未示出)具有远大于1(W/L＞＞1)的宽长比。在工作中，晶体管516、616、716、816、916、1016、1116、1216，以合适的相位，将源自连续供电反相器534、632、734、832、934、1032、1134、1232的输出端的足够的反馈信号施加给反相器的在前输入端，以锁存输出缓冲器508、608、708、808、908、1008、1108、1208。当恢复电力时，由于较大的W/L，在在前反相器522、622、722、822、922、1022、1122、1222中的驱动晶体管的较大的电流会超越锁存输出缓冲器的反馈信号。

在电源模式控制分配网络122、500、600、900、1000的实例中，反馈晶体管516、616、916、1016是这样的晶体管，其具有连接在输出缓冲器508、608、908、1008的各个连续供电反相器534、632、934、1032的输入端518、618、918、1018和第二电源线520、620、920、1020之间的电流传导路径，并且向反相器534、632、934、1032的输入端反馈它们的输出信号。然而，应当理解，在某些结构中，对于反馈路径514、614、914、1014来说，采用具有连接在连续供电的输出缓冲器508、608、908、1008的反相器的输入端和第一连续供电的电源线VDDC130或VSSC330之间的电流传导路径的晶体管，将连续供电的输出反相器534、632、934、1032的输出信号反馈至它们的输入端是可能的。

类似地，在电源模式控制分配网络122、700、800、1100、1200的实例中，反馈晶体管716、816、1116、1216是这样的晶体管，其具有连接在连续供电的输出缓冲器708、808、1108、1208的输出端710、810、1110、1210和输入端718、818、1118、1218之间的电流传导路径，且它们的栅极连接到第二电源线720、820、1120、1220以将输出缓冲器708、808、1108、1208的输出信号反馈到它们的输入端。然而，应当理解，在某些结构中，对于反馈路径714、814、1114、1214来说，采用具有连接在连续供电的输出缓冲器508、608、1108、1208的输出端710、810、1110、1210和输入端718、818、1118、1218之间的电流传导路径的晶体管，它们的栅极连接到第一连续供电的电源线719、819、1119、1219，将输出反相器708、808、1108、1208的输出信号反馈至它们的输入端是可能的。

在前述的说明书中，已参考本发明的实施例的具体实例描述了本发明。然而，如所附权利要求所限定的、不偏离本发明的较宽的精神和范围可以作出各种修改和变化将是很显然的。

如这里讨论的连接可以是适于从或到各个节点、单元或器件传输信号的任何类型的连接，例如通过中间器件。因此，除非暗示或另有规定，该连接可以是直接连接或间接连接。关于单个连接、多个连接、单向连接或双向连接，可以示出或描述该连接。然而，不同的实施例可以改变该连接的实现。例如，可以使用分离的单向连接而不是双向连接，反之亦然。另外，串行或者以分时复用的方式传输多个信号的单个连接可以代替多个连接。同样地，执行多个信号的单个连接可以分为执行这些信号的子集的各种不同的连接。因此，对于传输信号存在很多选择。

尽管在实例中已经描述了具体的导电类型或电位的极性，但是应当理解，可以颠倒导电类型和电位的极性。

这里所描述的每个信号都可以设计为正或负逻辑。在负逻辑信号的情况下，信号是低电平有效，在低电平时逻辑真状态对应于逻辑电平0。在正逻辑信号的情况下，信号是高电平有效，在高电平时逻辑真状态对应于逻辑电平1。注意，这里所描述的任何信号的节点都可以设计为负或正逻辑信号。因此，在可替换的实施例中，作为正逻辑信号而描述的那些信号可以作为负逻辑信号而执行，并且作为负逻辑信号而描述的那些信号可以作为正逻辑信号而执行。

当提及提供信号、状态位或类似的机构分别进入其逻辑真或逻辑假状态时，这里使用术语“断言”或“置位”和“求反”(或“去断言”或“清除”)。如果逻辑真状态是逻辑电平1，那么逻辑假状态是逻辑电平0。并且如果逻辑真状态是逻辑电平0，那么逻辑假状态是逻辑电平1。

所属领域技术人员应当理解，仅是说明性的逻辑块之间的分界线以及可以合并可替换的实施例的逻辑块或电路元件或者将可替换的功能性的分解强加于各种逻辑块或电路元件上。因此将会理解，这里所描述的结构仅是示例性的，并且事实上，可以实现很多可以得到相同功能的其它结构。类似地，为了得到相同功能的元件的任意排列实际上是“相关联的”，以使获得所期望的功能。所以，组合以得到特殊功能的任意两个元件可以看作是彼此“关联”的，以使获得所期望的功能，而不管是结构还是中间元件。同样地，任何两个关联的元件还可以看作是为了获得所期望的功能的彼此之间“可操作的连接”或“可操作的耦合”。

另外，例如在一实施例中，示出的实例可以作为位于单个集成电路上或同一器件内的电路而实现。可替换地，该实例可以作为彼此以适当方式互连的任意数量的分离的集成电路或分离的器件而实现。

另外，例如，该实例或其部分可以作为软件或代表物理电路的或者可改变为物理电路的逻辑表示的编码而实现，例如任意适合类型的硬件描述语言。

在权利要求中，单词“包括”或“具有”不排除在权利要求中列出的那些的其它元件或步骤的存在。此外，这里所使用的术语“一”或“一个”限定为一个或多于一个。另外，在权利要求中的诸如“至少一个”和“一个或更多”的引导短语的使用将不会解释为，暗示由不定冠词“一”或“一个”引入的另一个权利要求元件限制了包含了这种向仅包含一个这种元件的本发明中引入的权利要求的元件的任意特定权利要求，甚至当同一权利要求包括引导短语“一个或更多”或“至少一个”和诸如“一”或“一个”的不定冠词。同样适用于使用定冠词的情况。除非另有规定，使用诸如“第一”和“第二”的术语以任意地区分这种术语描述的元件。因而，不希望这些术语表示时间的或者这种元件的其它优先化。在相互不同的权利要求中详述的特定措施不表示不能使用这些措施的组合来获益。

Claims (10)

1.一种电子器件，包括：

多个功能块；

电源控制模块，用于使所选择的功能块在低电源模式下工作而保持其它功能块被连续地供应电力，在所述低电源模式下电力被降低或者切断并且随后恢复至全电源模式；以及

电源模式控制分配网络，包括多个串联连接的缓冲器的链，用于将在公共输入端处接收的电源模式控制信号分配至连接到各个功能块的相应输出端；

其中在所述低电源模式中，所述电源控制模块使电力至少连续供应至所述链的所述输出端处的输出缓冲器，而使提供到更靠近所述链的所述公共输入端的其它缓冲器的电力被降低或切断，并且

其中所述输出缓冲器包括反馈路径，用于使所述输出缓冲器的在所述低电源模式之前的状态在所述低电源模式期间锁存。

2.如权利要求1的电子器件，其中所述缓冲器包括用于在反相器输出端处提供高电平有效信号的各自的高电平有效反相器，和在反相器输出端处提供低电平有效信号的各自的低电平有效反相器，每个缓冲器的反相器串联连接，其中在所述低电源模式中，所述电源控制模块使电力连续供应至所述输出缓冲器的连续供电反相器，而使供应至所述输出缓冲器的其它反相器的电力降低或切断。

3.如权利要求2的电子器件，其中所述输出缓冲器的所述连续供电反相器具有各自的输入端和输出端，并且响应于同一输出缓冲器的所述连续供电反相器的相应输出端处的输出信号，所述反馈路径将反馈信号施加给所述输出缓冲器的所述连续供电反相器的所述输入端，以在低电源模式期间锁存所述输出缓冲器的状态。

4.如权利要求3的电子器件，其中所述电源控制模块包括第一电源线和第二电源线，用于将所述所选择的功能块和所述其它缓冲器连接至电源，并且在所述低电源工作模式中，所述电源控制模块中断通过所述第一电源线的所述所选择的功能块的连接和所述其它缓冲器的连接，并且其中所述反馈路径包括具有连接在所述输出缓冲器的各自连续供电反相器的所述输入端和所述第二电源线之间的电流传导路径的各自的反馈晶体管，以及与所述同一输出缓冲器的所述连续供电反相器的相应输出端连接的控制电极。

5.如权利要求4的电子器件，其中所述缓冲器包括具有驱动晶体管的在前反相器，用于将所述电源模式控制信号分配给与所述反馈晶体管连接的所述输入端，所述驱动晶体管具有的沟道宽长比大于所述反馈晶体管的沟道宽长比。

6.如权利要求2的电子器件，其中所述输出缓冲器具有各自的输入端和输出端，并且所述反馈路径响应于同一输出缓冲器的相应输出端处的信号将信号施加给所述输出缓冲器的所述输入端。

7.如权利要求6的电子器件，其中所述电源控制模块包括第一电源线和第二电源线，用于将所述所选择的功能块和所述其它缓冲器连接至电源，并且在所述低电源模式中，所述电源控制模块中断通过所述第一电源线的所述所选择的功能块的连接和所述其它缓冲器的连接，并且其中所述反馈路径包括具有连接在所述同一输出缓冲器的所述输出端和所述输入端之间的电流传导路径的各自的反馈晶体管，以及与适当极性的连续供电电源线连接的控制电极。

8.如权利要求7的电子器件，其中所述缓冲器包括具有驱动晶体管的在前反相器，用于将所述电源模式控制信号分配给与所述反馈晶体管连接的所述输入端，所述驱动晶体管具有的沟道宽长比大于所述反馈晶体管的沟道宽长比。

9.如权利要求1的电子器件，其中缓冲器的所述链被连接成多重分支分配树。

10.一种电子器件，包括：

多个功能块；

电源控制模块，用于使所选择的功能块在低电源模式下工作而保持其它功能块被连续地供应电力，在所述低电源模式下电力被降低或者切断并且随后恢复至全电源工作模式；以及

电源模式控制分配网络，包括多个串联连接的反相器的链，用于将在公共输入端处接收的电源模式控制信号分配至连接到所述多个功能块中的各自一些功能块的各自输出端；

其中在所述低电源模式中，所述电源控制模块使电力连续供应至所述链的所述输出端处的各自输出部分的至少一个连续供电输出部分反相器，而使供应至更靠近所述链的所述公共输入端的其它反相器的电力被降低或切断，

其中所述输出部分包括反馈路径，用于使所述输出部分反相器的在所述低电源模式之前的状态在所述低电源模式期间锁存，并且

其中所述输出部分包括在反相器输出端处提供高电平有效信号的高电平有效输出部分反相器和在反相器输出端处提供低电平有效信号的低电平有效输出部分反相器，其中每个输出部分的反相器串联连接，并且其中在所述低电源模式中，所述电源控制模块使电力连续供应给所述连续供电输出部分反相器，而使供应至其它输出部分反相器的电力降低或切断。