CN116994617A - 一种数据传输电路、方法和半导体存储器 - Google Patents

一种数据传输电路、方法和半导体存储器 Download PDF

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Abstract

本公开实施例提供了一种数据传输电路、方法和半导体存储器，该数据传输电路包括控制模块和处理模块，其中，控制模块，用于接收第一使能信号，并在第一使能信号处于有效状态时，控制处理模块处于工作状态，以及在第一使能信号处于非有效状态时，控制处理模块处于非工作状态；处理模块，用于在处于工作状态时，接收初始数据信号，并对初始数据信号进行驱动处理，得到目标传输信号。

Description

一种数据传输电路、方法和半导体存储器
技术领域
本公开涉及半导体技术领域，尤其涉及一种数据传输电路、方法和半导体存储器。
背景技术
在半导体芯片中，数据传输电路(例如数据读出驱动电路)可以应用于读出存储器中的数据。在某些场景下，存储器中存储的数据需要被传递至其它电路，例如从存储器中的存储单元进行读出后传递至其它的数据端口，或者进一步被传递至其它的芯片或者存储器控制器中。以数据读出驱动电路为例，数据读出驱动电路可以获取存储器中存储的数据，对这些数据进行处理并进一步输出表示这些数据的信号。
发明内容
本公开的技术方案是这样实现的：
第一方面，本公开实施例提供了一种数据传输电路，包括控制模块和处理模块，其中，
所述控制模块，用于接收第一使能信号，并在所述第一使能信号处于有效状态时，控制所述处理模块处于工作状态，以及在所述第一使能信号处于非有效状态时，控制所述处理模块处于非工作状态；
所述处理模块，用于在处于工作状态时，接收初始数据信号，并对所述初始数据信号进行驱动处理，得到目标传输信号。
在一些实施例中，所述控制模块包括第一开关单元；其中，
所述控制模块，用于在所述第一使能信号处于有效状态时，控制所述第一开关单元导通，以使得所述处理模块处于工作状态；以及
所述控制模块，还用于在所述第一使能信号处于非有效状态时，控制所述第一开关单元关断，以使得所述处理模块处于非工作状态。
在一些实施例中，当所述第一使能信号处于第一电平状态时，确定所述第一使能信号处于非有效状态；
当所述第一使能信号处于第二电平状态时，确定所述第一使能信号处于有效状态。
在一些实施例中，所述第一开关单元包括第一晶体管；其中，
所述第一晶体管包括第一端、第二端和第三端；
所述第一端与所述第一使能信号耦接，所述第二端与电源端或者接地端耦接，所述第三端与所述处理模块耦接。
在一些实施例中，所述初始数据信号包括第一初始数据信号和第二初始数据信号，且所述第一初始数据信号与所述第二初始数据信号的电平状态相反；所述处理模块包括：
第一处理模块，用于在所述处理模块处于工作状态时，对所述第一初始数据信号进行驱动处理，得到第一驱动信号；
第二处理模块，用于在所述处理模块处于工作状态时，对所述第二初始数据信号进行驱动处理，得到第二驱动信号；
输出模块，用于根据所述第一驱动信号和所述第二驱动信号，得到所述目标传输信号。
在一些实施例中，所述第一处理模块包括N个第一反相器；其中，第一个所述第一反相器的输入端接收所述第一初始数据信号，第i个所述第一反相器的输出端与第i+1个所述第一反相器的输入端连接，第N个所述第一反相器的输出端用于输出所述第一驱动信号，且N个所述第一反相器的使能端均与所述控制模块连接，i为大于0且小于N的整数，N为大于0的偶数；
所述第二处理模块包括M个第二反相器；其中，第一个所述第二反相器的输入端接收所述第二初始数据信号，第j个所述第二反相器的输出端与第j+1个所述第二反相器的输入端连接，第M个所述第二反相器的输出端用于输出所述第二驱动信号，且M个所述第二反相器的使能端均与所述控制模块连接，j为大于0且小于M的整数，M为大于0的偶数。
在一些实施例中，所述输出模块包括第二晶体管和第三晶体管；其中，
所述第二晶体管的栅极端与所述第一处理模块的输出端连接，所述第三晶体管的栅极端与所述第二处理模块的输出端连接，所述第二晶体管的一端与电源端连接，所述第三晶体管的一端与接地端连接；
所述第二晶体管的另一端与所述第三晶体管的另一端连接，用于输出所述目标传输信号。
在一些实施例中，所述初始数据信号是根据所述数据传输电路在所述第一使能信号处于有效状态时获得的数据信号生成的；其中，
当所述数据信号为第一值时，确定所述第一初始数据信号为第一电平状态，所述第二初始数据信号为第二电平状态；
当所述数据信号为第二值时，确定所述第一初始数据信号为第二电平状态，所述第二初始数据信号为第一电平状态。
在一些实施例中，所述输出模块还包括第二开关单元；其中，
所述输出模块，用于接收第二使能信号，并在所述第二使能信号处于有效状态时，导通所述第二开关单元；以及若所述数据信号为第一值，则根据所述第二驱动信号导通所述第三晶体管，使得所述目标传输信号处于第一电平状态；或者，若所述数据信号为第二值，则根据所述第一驱动信号导通所述第二晶体管，使得所述目标传输信号处于第二电平状态。
在一些实施例中，所述第一使能信号和第二使能信号包括下述至少之一：读操作信号、写操作信号、行地址选通脉冲信号、列地址选通脉冲信号、激活操作信号。
在一些实施例中，所述数据传输电路还包括接收模块；其中，
所述处理模块，还用于在得到所述目标传输信号之后，将所述目标传输信号发送至所述接收模块。
在一些实施例中，当所述第一使能信号包括读操作信号时，所述接收模块包括数据焊盘；
当所述第一使能信号包括写操作信号时，所述接收模块包括存储单元。
第二方面，本公开实施例提供了一种数据传输方法，该方法包括：
接收第一使能信号；
在所述第一使能信号处于有效状态时，导通第一开关单元，接收初始数据信号；
对所述初始数据信号进行驱动处理，得到目标传输信号；其中，所述初始数据信号是根据数据传输电路在所述第一使能信号处于有效状态时获得的数据信号生成的。
在一些实施例中，所述初始数据信号包括第一初始数据信号和第二初始数据信号，且所述第一初始数据信号与所述第二初始数据信号的电平状态相反；
相应地，所述对所述初始数据信号进行驱动处理，得到目标传输信号，包括：
通过第一处理模块对所述第一初始数据信号进行驱动处理，得到第一驱动信号；
通过第二处理模块对所述第二初始数据信号进行驱动处理，得到第二驱动信号；
通过输出模块接收所述第一驱动信号和所述第二驱动信号，输出所述目标传输信号。
在一些实施例中，该方法还包括：
当所述数据信号为第一值时，确定所述第一初始数据信号为第一电平状态，所述第二初始数据信号为第二电平状态；
当所述数据信号为第二值时，确定所述第一初始数据信号为第二电平状态，所述第二初始数据信号为第一电平状态。
在一些实施例中，该方法还包括：
在第二使能信号处于有效状态时，导通第二开关单元；
相应地，在所述第二开关单元导通的情况下，所述方法还包括：
若所述数据信号为第一值，则根据所述第二驱动信号导通第三晶体管，使得所述目标传输信号处于第一电平状态；
若所述数据信号为第二值，则根据所述第一驱动信号导通第二晶体管，使得所述目标传输信号处于第二电平状态。
在一些实施例中，所述第一使能信号和所述第二使能信号包括下述至少之一：读操作信号、写操作信号、行地址选通脉冲信号、列地址选通脉冲信号、激活操作信号。
第三方面，本公开实施例提供了一种半导体存储器，包括如第一方面任一项所述的数据传输电路。
本公开实施例提供了一种数据传输电路、方法和半导体存储器，该数据传输电路，包括控制模块和处理模块，其中，控制模块，用于接收第一使能信号，并在第一使能信号处于有效状态时，控制处理模块处于工作状态，以及在第一使能信号处于非有效状态时，控制处理模块处于非工作状态；处理模块，用于在处于工作状态时，接收初始数据信号，并对初始数据信号进行驱动处理，得到目标传输信号。这样，通过第一使能信号和控制模块对处理模块的工作状态进行控制，使得处理模块仅在第一使能信号处于有效状态时才处于工作状态，从而能够减少数据传输电路产生的漏电流，节省功耗，进而还能避免过大的漏电流损害电路。
附图说明
图1为本公开实施例提供的一种数据传输电路的组成结构示意图一；
图2为本公开实施例提供的一种数据传输电路的组成结构示意图二；
图3为本公开实施例提供的一种数据传输电路的电路结构示意图一；
图4为本公开实施例提供的一种数据传输电路的部分电路结构示意图一；
图5为本公开实施例提供的一种数据传输电路的电路结构示意图二；
图6为本公开实施例提供的一种信号时序示意图一；
图7为本公开实施例提供的一种数据传输电路的电路结构示意图三；
图8为本公开实施例提供的一种数据传输电路的部分电路结构示意图二；
图9为本公开实施例提供的一种数据传输电路的电路结构示意图四；
图10为本公开实施例提供的一种信号时序示意图二；
图11为本公开实施例提供的一种数据传输方法的流程示意图；
图12为本公开实施例提供的一种半导体存储器的组成结构示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关公开，而非对该公开的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关公开相关的部分。
除非另有定义，本文所使用中所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
以数据读出驱动电路为例，数据读出驱动电路可以获取存储器中存储的数据，然后对这些数据进行处理并进一步输出表示这些数据的信号。然而，电路内部通常会产生漏电流，在电路不工作的时候导致电路的静态功耗比较大，甚至还可能损坏电路，导致电路在工作时出现问题。
基于此，本公开实施例提供了一种数据传输电路，包括控制模块和处理模块，其中，控制模块，用于接收第一使能信号，并在第一使能信号处于有效状态时，控制处理模块处于工作状态，以及在第一使能信号处于非有效状态时，控制处理模块处于非工作状态；处理模块，用于在处于工作状态时，接收初始数据信号，并对初始数据信号进行驱动处理，得到目标传输信号。这样，通过第一使能信号和控制模块对处理模块的工作状态进行控制，使得处理模块仅在第一使能信号处于有效状态时才处于工作状态，由于在处理模块处于非工作期间，电路中没有漏电路径，从而能够减少数据传输电路产生的漏电流，节省功耗，进而还并避免过大的漏电流损害电路。
下面将结合附图对本公开各实施例进行详细说明。
本公开的一实施例中，参见图1，其示出了本公开实施例提供的一种数据传输电路10的组成结构示意图一。如图1所示，该数据传输电路10可以包括控制模块11和处理模块12，其中，
控制模块11，用于接收第一使能信号，并在第一使能信号处于有效状态时，控制处理模块12处于工作状态，以及在第一使能信号处于非有效状态时，控制处理模块12处于非工作状态；
处理模块12，用于在处于工作状态时，接收初始数据信号，并对初始数据信号进行驱动处理，得到目标传输信号。
需要说明的是，第一使能信号可以是与处理模块12执行的操作相关的信号。例如：第一使能信号可以包括下述至少之一：读操作信号、写操作信号、行地址选通脉冲信号、列地址选通脉冲信号、激活操作信号。另外，第一使能信号还可以为其它类型的信号，本公开实施例对此不作具体限定。
控制模块11在接收第一使能信号之后，基于第一使能信号的状态对处理模块12的工作状态进行控制。在第一使能信号处于有效状态时，控制处理模块12处于工作状态，使得处理模块12正常工作，执行相应的操作；在第一使能信号处于非有效状态的情况下，控制处理模块12处于非工作状态，使得处理模块12不工作。这样，当第一使能信号处于非有效状态时，处理模块12不工作，因此不会产生耗电。与在待机状态下仍处于导通状态的电路相比，能够减少漏电流的产生，节省功耗。
其中，有效状态和非有效状态可以根据第一使能信号的电平状态来判断。在一些实施例中，当第一使能信号处于第一电平状态时，确定第一使能信号处于非有效状态；当第一使能信号处于第二电平状态时，确定第一使能信号处于有效状态。其中，第一电平状态可以为低电平，第二电平状态可以为高电平。
需要说明的是，第一使能信号可以为周期性或者非周期性变化的波形或者脉冲，其电平状态可以在第一电平状态和第二电平状态之间变化。当第一使能信号处于低电平的第一电平状态时，确定第一使能信号处于非有效状态；当第一使能信号处于高电平的第二电平状态时，确定第一使能信号处于有效状态。在某些情况下，第一使能信号也可能是在低电平时为有效状态，在高电平时为非有效状态，这与具体的信号类型和应用场景有关，本公开实施例不做具体限定。本公开实施例定义第一电平状态为低电平、第二状态为高电平是为了便于进行描述。
另外，第一使能信号还可以为数字控制码，不同的数字表示不同的状态。例如：第一使能信号可以由数值控制码“0”和/或“1”(或者也可以为其它数字)组成，当第一使能信号为“1”时，表示第一使能信号处于有效状态，当第一使能信号为“0”时，表示第一使能信号处于非有效状态，从而实现对处理模块12的控制。
当处理模块12处于工作状态时，处理模块12接收初始数据信号，并对初始数据信号进行驱动处理，得到目标传输信号。在得到目标传输信号之后，可以将目标传输信号进行输出，例如将目标传输信号传输至电路中的其它数据端口或者其它芯片、存储器控制器等；或者，还可以将目标传输信号进行写入，例如，在动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)中，可以是将目标传输信号写入其存储单元1晶体管1电容器(1Transistor 1Capacitor，1T1C)中。
在本公开实施例中，初始数据信号可以是在第一使能信号处于有效状态下时，根据数据传输电路10执行相关操作所获取到的数据信号生成的。例如，数据传输电路10为具有读功能的电路，当第一使能信号为读操作信号且处于有效状态时，数据传输电路10执行读操作获取读数据信号，并对获取到的读数据信号进行处理以得到初始数据信号；或者，也可以直接将获取的读数据信号作为初始数据信号，本公开实施例对此不作具体限定；当第一使能信号为写操作信号且处于有效状态时，数据传输电路10执行写操作获取写数据信号，并对获取到的写数据信号进行处理以得到初始数据信号。
对于控制模块11，在一些实施例中，参见图2，其示出了本公开实施例提供的一种数据传输电路10的组成结构示意图二。如图2所示，控制模块11可以包括开关单元111；其中，
控制模块11，用于在第一使能信号处于有效状态时，控制开关单元111导通，以使得处理模块12处于工作状态；以及
控制模块11，还用于在第一使能信号处于非有效状态时，控制开关单元111关断，以使得处理模块12处于非工作状态。
需要说明的是，本公开实施例可以通过开关单元111实现对处理模块12的控制。当第一使能信号处于有效状态时，控制开关单元111导通，从而导通处理模块12，使得处理模块12处于工作状态；当第一使能信号处于非有效状态时，控制开关单元111关断，从而断开处理模块12，使得处理模块12处于非工作状态。根据第一使能信号的状态，控制开关单元111的断开或者导通，进而控制处理模块12工作或者不工作，从而避免了在不需要工作的情况下，处理模块12仍然处于工作状态造成的功耗。
其中，开关单元111可以为二极管、三极管、场效应管以及晶闸管等等具有开关控制功能的元器件，本公开实施例对此不作具体限定。
以开关单元111为场效应管为例，当开关单元111包括第一晶体管时，第一晶体管可以包括第一端、第二端和第三端；其中，
第一端与第一使能信号耦接，第二端与电源端或者接地端耦接，第三端与处理模块12耦接。
需要说明的是，第一晶体管的第一端为控制端，第一端与第一使能信号耦接，用于接收第一使能信号，第一端的电压变化能够使得第一晶体管导通或者关断。第二端与电源端或者接地端耦接；第三端与处理模块12耦接，实现对处理模块12的状态控制，使得处理模块12处于工作状态或者非工作状态。
下面，将分别以第一晶体管为N沟道金属氧化物半导体场效应管(Negativechannel Metal Oxide Semiconductor，NMOS管)和第一晶体管为P沟道金属氧化物半导体场效应管(Positive channel Metal Oxide Semiconductor，PMOS管)为例对第一晶体管的连接方式和工作方式进行详细说明。
当第一晶体管为NMOS管时，参见图3，其示出了本公开实施例提供的一种数据传输电路10的电路结构示意图一。如图3所示，当第一晶体管T1为NMOS管时，第一晶体管T1的第一端为栅极端，与第一使能信号直接连接，用于接收第一使能信号；第一晶体管T1的第二端为源极端，与接地端连接；第一晶体管T1的第三端为漏极端，与处理模块12连接。
如图3所示，处理模块12可以包括第一处理模块121和第二处理模块122，第一处理模块121包括偶数个第一反相器1211，第二处理模块122包括偶数个第二反相器1221。处理模块12中的每个第一反相器1211和每个第二反相器1221的接地端口(Vss_Footer)均与第一晶体管T1的漏极端连接。图3仅示出了第一晶体管T1与每个第二反相器1221相连接，可以理解，第一晶体管T1的漏极端也与第一处理模块121中的每个第一反相器1211相连接，只是在图3中没有示出。另外，每个第一反相器1211和每个第二反相器1221还包括未示出的电源端口(Vdd_Footer)，且电源端口均连接电源端。
在一种具体的示例中，参见图4，其示出了本公开实施例提供的一种数据传输电路10的部分电路结构示意图一，其对应图3中第二处理模块122的电路结构以及连接方式。如图4所示，对于任意一个第二反相器1221而言，第二反相器1221由一个PMOS管P1和一个NMOS管N1组成；其中，P1和N1的栅极端均与初始数据信号连接，P1的漏极端和N1的漏极端连接，P1的源极端即第二反相器1221的电源端口(Vdd_Footer)，与电源端连接；N1的源极端即第二反相器1221的接地端口(Vss_Footer)，与第一晶体管T1的漏极端连接。
另外，虽然在图4中未示出第一处理模块121，但是第一处理模块121与第二处理模块122的组成和连接方式基本相同(不同之处在于，第二反相器1221与第一反相器1211的数量可能存在不同)，第一处理模块121中的每个第一反相器1211也分别与第一晶体管T1和电源端连接，这里不再赘述。
也就是说，第一晶体管T1的漏极端连接的是每个第一反相器1211和每个第二反相器1221中N1的源极端，以此实现对处理模块12的状态控制。
需要说明的是，第一晶体管T1对第一处理模块121和第二处理模块122的控制是同步的。因此，下文结合图3和图4，以第二处理模块122为示例，对控制过程进行详细说明。
NMOS管在栅极为低电平时关断，栅极为高电平时导通。在图3或者图4中，第一晶体管T1的栅极端直接接收第一使能信号，或者，第一使能信号也可以经过一系列器件(例如反相器、D触发器等)的传输后再到达第一晶体管T1的栅极，当第一使能信号处于高电平时，第一晶体管T1导通，第一晶体管T1的漏极端被钳位至接地电压(VSS)，使得与第一晶体管T1相连接的N1的源极端(也就是Vss_Footer)被钳位至接地电压(VSS)，从而第二反相器1221和第一反相器1211均导通，处理模块12处于工作状态；当第一使能信号处于低电平时，第一晶体管T1关断，第一晶体管T1的漏极端的电压处于接地电压(VSS)和内部电压(VCC)之间的悬空状态，第二反相器1221和第一反相器1211均未导通，处理模块12处于非工作状态。
也就是说，对于有效状态为高电平的第一使能信号，只在第一使能信号处于高电平期间，第一晶体管T1才会导通，使得处理模块12处于工作状态。示例性地，这种信号可以为读操作信号(RdEn)。
进一步地，对于某些类型的第一使能信号，其有效状态为低电平，即在第一使能信号为低电平时，处理模块12进行工作。这时候，可以在第一晶体管T1之前增加一反相器，对第一使能信号进行反相处理，反相后的第一使能信号控制第一晶体管T1按需导通或者关断。
参见图5，其示出了本公开实施例提供的一种数据传输电路10的电路结构示意图二。如图5所示，第一晶体管T1为NMOS管，控制模块11中还包括一反相器112，第一晶体管T1的第一端为栅极端，与反相器112的输出端连接，反相器112的输入端接收第一使能信号，反相器112对第一使能信号进行反相处理，得到反相后的第一使能信号；第一晶体管T1的第二端为源极端，与接地端连接；第一晶体管T1的第三端为漏极端，与处理模块12连接。
这样，通过反相器112对第一使能信号进行反相处理，得到反相后的第一能信号，使得第一晶体管T1的栅极端接收的是反相后的第一使能信号，从而实现对电路的正确控制。
示例性地，参见图6，其示出了本公开实施例提供的一种信号时序示意图一，其示出了当处理模块12执行读操作时，数据传输电路10的控制时序图。其中，(a)表示以读操作信号为第一使能信号对图3所示的电路进行控制时，读操作信号的信号时序和接地端口的电压变化情况；(b)表示以下电信号(Pdn)为第一使能信号对图4所示的电路进行控制时，下电信号的信号时序、反相后的下电信号的信号时序以及接地端口的电压变化情况。
如图6中的(a)所示，当读操作信号处于低电平状态时，说明在此期间无需进行读操作，第一晶体管T1未导通，接地端口的电压处于接地电压(VSS)与内部电压(VCC)之间，接地端口没有连接到接地端，使得处理模块12处于非工作状态。当读操作信号处于高电平状态时，表示在此期间需要电路执行读操作，第一晶体管T1导通，接地端口的电压被钳位至接地电压(VSS)，接地端口连接至接地端，使得处理模块12处于工作状态。
如图6中的(b)所示，当下电信号处于高电平状态时，表示电路需要处于下电(Power Down)状态(或者待机状态)，需要控制处理模块12处于非工作状态；这时候，反相后的下电信号处于低电平状态，第一晶体管T1未导通，处理模块12处于非工作状态；当下电信号处于低电平状态时，表示电路需要退出下电状态进行工作，需要控制处理模12处于工作状态，这时候反相后的下电信号处于高电平状态，第一晶体管T1导通，接地端口的电压被钳位至接地电压(VSS)，接地端口连接至接地端，处理模块12处于工作状态。
可见，通过第一使能信号来控制第一晶体管T1的导通与断开，进而控制处理模块12只在第一使能信号处于有效状态的期间处于工作状态，从而减小了处理模块12产生的漏电流，降低功耗。具体来说，主要是控制处理模块12中的第一反相器1211和第二反相器1221工作或者不工作，从而减小了第一反相器1211和第二反相器1221产生的漏电流。
当第一晶体管T1为PMOS管时，参见图7，其示出了本公开实施例提供的一种数据传输电路10的电路结构示意图三。如图7所示，当第一晶体管T1为PMOS管时，控制模块11中还包括一反相器113，第一晶体管T1的第一端为栅极端，与反相器113的输出端连接，反相器113的输入端连接第一使能信号，反相器113对第一使能信号进行反相处理，得到反相后的第一使能信号，反相后的第一使能信号用于控制第一晶体管T1的导通或者断开；第一晶体管T1的第二端为源极端，与电源端连接；第一晶体管T1的第三端为漏极端，与处理模块12连接。
图7中的处理模块12与图3中的处理模块12的组成结构相同，只是其中的反相器和第一晶体管T1的连接方式不同。如图7所示，每个第一反相器1211和每个第二反相器1221的电源端口(Vdd_Footer)与第一晶体管T1的漏极端相连接。图7仅示出了第一晶体管T1与每个第一反相器1211的连接，可以理解，第一晶体管T1的漏极端也与第二处理模块122中的每个第二反相器1221相连接，只是在图7中未示出。另外，每个第一反相器1211和每个第二反相器1221还包括未示出的接地端口(Vss_Footer)，且接地端口均与接地端连接。
在一种具体的示例中，参见图8，其示出了本公开实施例提供的一种数据传输电路10的部分电路结构示意图二，对应图7中第一处理模块121的电路结构以及连接方式。如图8所示，对于每个第一反相器1211而言，第一反相器1211由一个PMOS管P1和一个NMOS管N1组成；其中，P1和N1的栅极端均与初始数据信号连接，P1的漏极端和N1的漏极端连接，P1的源极端即第一反相器1211的电源端口(Vdd_Footer)，与第一晶体管T1的漏极端连接，N1的源极端即第一反相器1211的接地端口(Vss_Footer)，与接地端连接。
另外，虽然在图8中未示出第二处理模块122，但是第一处理模块121与第二处理模块122的组成和连接方式基本相同(不同之处在于，第二反相器1221与第一反相器1211的数量可能存在不同)，那么第二处理模块122中的每个第二反相器1221也分别与第一晶体管T1和接地端连接，这里不再赘述。
也就是说，第一晶体管T1的漏极端连接的是每个第一反相器1211和每个第二反相器1221中P1的源极端，以此实现对处理模块12的状态控制。
需要说明的是，第一晶体管T1对第一处理模块121和第二处理模块122的控制是同步的。因此，下文结合图7和图8，以第一处理模块121为示例，对控制过程进行详细说明。
PMOS管在栅极为低电平时导通，栅极为高电平时关断。在图7或者图8中，第一晶体管T1的栅极端接收反相后的第一使能信号，当第一使能信号处于高电平时，反相后的第一使能信号为低电平，使得第一晶体管T1导通，第一晶体管T1的漏极端被钳位至电源电压(VDD)，使得与第一晶体管T1相连接的P1的源极端(也就是Vdd_Footer)被钳位至电源电压，从而第一反相器1211以及第二反相器1221均导通，处理模块12处于工作状态；当第一使能信号处于低电平时，反相后的第一使能信号处于高电平，使得第一晶体管T1关断，第一晶体管T1的漏极端的电压处于电源电压(VDD)和内部电压(VCC)之间的悬空状态，第一反相器1211和第二反相器1221均未导通，处理模块12处于非工作状态。
也就是说，对于有效状态为高电平的第一使能信号，只在第一使能信号处于高电平期间，第一晶体管T1才会导通，使得处理模块12处于工作状态。示例性地，这种信号可以为读操作信号。
进一步地，对于某些类型的第一使能信号，其有效状态为低电平，即在第一使能信号为低电平时，处理模块12工作。这时候，可以在控制模块11中去掉反相器113，使得第一晶体管T1能够按需进行导通或者关断。
参见图9，其示出了本公开实施例提供的一种数据传输电路10的电路结构示意图四。如图9所示，第一晶体管为PMOS管，第一晶体管T1的第一端为栅极端，直接接收第一使能信号，或者，第一使能信号也可以经过一系列器件(例如反相器、D触发器等)的传输后再到达第一晶体管T1的栅极；第一晶体管T1的第二端为源极端，与电源端连接；第一晶体管T1的第三端为漏极端，与处理模块12连接。
这样，第一晶体管T1的栅极端可以直接接收第一使能信号，从而实现对电路的正确控制。
示例性地，参见图10，其示出了本公开实施例提供的一种信号时序示意图二，其示出了当处理模块12执行读操作时，数据传输电路10的控制时序图。其中，(a)表示以读操作信号为第一使能信号对图7所示的电路进行控制时，读操作信号的信号时序，反相后的读操作信号的信号时序和电源端口的电压变化情况；(b)表示以下电信号为第一使能信号对图7所示的电路进行控制时，下电信号的信号时序以及接地端口的电压变化情况。
如图10中的(a)所示，当读操作信号处于低电平状态时，反相后的读操作信号为高电平状态，第一晶体管T1未导通，接地端口处于电源电压(VDD)与内部电压(VCC)之间，接地端口没有连接到电源端，使得处理模块12处于非工作状态。当读操作信号处于高电平状态时，表示在此期间需要电路执行读操作，反相后的读操作信号处于低电平状态，第一晶体管T1导通，接地端口被钳位至电源电压(VDD)，接地端口连接至电源端，使得处理模块12处于工作状态。
如图10中的(b)所示，当下电信号处于高电平状态时，表示需要控制处理模块12处于非工作状态，这时候第一晶体管T1未导通，处理模块12处于非工作状态；当下电信号处于低电平状态时，表示需要控制处理模块12处于工作状态，这时候第一晶体管T1导通，处理模块12处于工作状态。
进一步地，结合图6和图10还可以看出，以下电信号和以写操作信号作为第一使能信号相比，以写操作信号作为第一使能信号来控制第一晶体管T1(不管是NMOS管还是PMOS管)时，更能够精确地控制处理模块12只在读操作期间处于工作状态，其余时间则处于非工作状态，能够节省更多漏电流，减小电路功耗的效果更好。因此，在实际应用中，可以结合不同信号的特性，以及电路的具体需求，来设置合适的第一使能信号，实现对处理模块12的准确控制。
对于处理模块12，在一种具体的实现方式中，初始数据信号包括第一初始数据信号和第二初始数据信号，且第一初始数据信号与第二初始数据信号的电平状态相反；如图3(或者图7)所示，处理模块12可以包括：
第一处理模块121，用于在处理模块12处于工作状态时，对第一初始数据信号进行驱动处理，得到第一驱动信号；
第二处理模块122，用于在处理模块12处于工作状态时，对第二初始数据信号进行驱动处理，得到第二驱动信号；
输出模块123，用于根据第一驱动信号和第二驱动信号，得到目标传输信号。
需要说明的是，以图3为例，处理模块12可以为一数据读出驱动电路，由第一处理模块121、第二处理模块122和输出模块123组成。该电路可以用于执行读操作，将数据进行读出后并进行传输。其中，初始数据信号可以包括第一初始数据信号和第二初始数据信号，这时候，第一初始数据信号和第二初始数据信号是根据数据传输电路10在读操作信号处于有效状态时所读取到的数据信号生成的。
其中，数据传输电路10还可以包括读出模块(图中未示出)，用于从存储模块(例如存储单元，图中未示出)中读取数据信号，并对数据信号进行相关处理以得到第一初始数据信号和第二初始数据信号。
例如，读出模块可以包括两部分，在读取数据信号之后，第一部分直接将数据信号作为第一初始数据信号传输至第一处理模块121，或者第一部分中可以包括偶数个反相器，对数据信号进行偶数次反相处理后，得到与读取到的数据信号的逻辑状态相同的第一初始数据信号；第二部分可以包括一个反相器，在读取数据信号之后，对读取到的数据信号进行一次反相处理，将反相后的数据信号作为第二初始数据信号传输至第二处理模块122，或者第二部分中可以包括其它数量的奇数个反相器，对数据信号进行奇数次反相处理，得到与读取到的数据信号的逻辑状态相反的第二初始数据信号。
也就是说，第一初始数据信号和第二初始数据信号的电平状态是相反的。
因此，在一些实施例中，当数据信号为第一值时，确定第一初始数据信号为第一电平状态，第二初始数据信号为第二电平状态；
当数据信号为第二值时，确定第一初始数据信号为第二电平状态，第二初始数据信号为第一电平状态。
需要说明的是，数据信号可以以逻辑“1”或者逻辑“0”的方式存储在存储单元中，这里第一值可以表示逻辑“0”，第二值可以表示逻辑“1”，逻辑“1”对应高电平，逻辑“0”对应低电平。当数据信号为第一值时，则确定第一初始数据信号为第一电平状态，也就是低电平，确定第二初始数据为第二电平状态，也就是高电平；当数据信号为第二值时，则确定第一初始数据信号为第二电平状态，确定第二初始数据信号为第一电平状态。
在处理模块12处于工作状态的情况下，第一处理模块121会接收第一初始数据信号，并对第一初始数据信号进行驱动处理，得到第一驱动信号；第二处理模块122会接收第二初始数据信号，并对第二初始数据信号进行驱动处理，得到第二驱动信号；输出模块123根据第一驱动信号和第二驱动信号，得到目标传输信号，并将目标传输信号进行输出，或者传输至电路中的其它端口、模块等。
参见图3或者图7，数据传输电路10还可以包括接收模块14，其中，
处理模块12，还用于在得到目标传输信号之后，将目标传输信号发送至接收模块14。
需要说明的是，接收模块14可以用于接收经处理模块12处理后得到的目标传输信号。
对于接收模块14，在一些实施例中，当第一使能信号包括读操作信号时，接收模块14可以包括数据焊盘；当第一使能信号包括写操作信号时，接收模块14可以包括存储单元。
需要说明的是，数据传输电路10可以为一具有读功能的电路，这时候，第一使能信号可以为一读操作信号，对应的接收模块14可以为一数据焊盘(DQPAD)，处理模块12将读出并处理后得到的目标传输信号发送给数据焊盘，实现数据的读出和传输。
数据传输电路10也可以为一具有写功能的电路，这时候，第一使能信号可以为一写操作信号，对应的接收模块14可以为一存储单元，例如，对于DRAM，存储单元可以为1T1C单元，处理模块12在得到目标传输信号之后，可以对目标传输数据进行写入处理，实现将数据写入存储单元中。
示例性地，第一处理模块121可以为一上拉电路，第一初始数据信号可以为上拉信号(DataPU)；第二处理模块122可以为一下拉电路，第二初始数据信号可以为下拉信号(DataPD)。
对于处理模块12，参照图3(或者图7)，在一种具体的示例中，如图3所示，第一处理模块121可以包括N个第一反相器1211；其中，第一个第一反相器1211的输入端接收第一初始数据信号，第i个第一反相器1211的输出端与第i+1个第一反相器1211的输入端连接，第N个第一反相器1211的输出端用于输出第一驱动信号，且N个第一反相器1211的使能端均与控制模块11连接，i为大于0且小于N的整数，N为大于0的偶数；
第二处理模块122包括M个第二反相器1221；其中，第一个第二反相器1221的输入端接收第二初始数据信号，第j个第二反相器1221的输出端与第j+1个第二反相器1221的输入端连接，第M个第二反相器1221的输出端用于输出第二驱动信号，且M个第二反相器1221的使能端均与控制模块11连接，j为大于0且小于M的整数，M为大于0的偶数。
需要说明的是，如图3(或者图7)所示，第一处理模块121可以包括四个第一反相器1211，第二处理模块122可以包括4个第二反相1221。第一反相器1211和第二反相器1221的数量也可以为2个、6个或者8个等，第一反相器1211和第二反相器1221的数量可以相同，也可以不同，本公开实施例对此不作具体限定。
还需要说明的是，在本公开实施例中，第一处理模块121和第二处理模块122均包括偶数个反相器。例如，如图3所示，在第一处理模块121中包括4个第一反相器1211，经过这4个第一反相器1211对第一初始数据信号进行驱动增强，这样，最终得到的第一驱动信号为增强的信号，不会由于传输过程中的损耗使得信号强度过弱，避免产生误读或者信号丢失等现象；对于第二处理模块122同理，这里不再赘述。
另外，对于图3所示的数据传输电路10，结合参考图4，其中的第一反相器1211和第二反相器1221的使能端为N1的源极，也就是接地端口(Vss_Footer)。对于图7所示的数据传输电路10，结合参考图9，其中的第一反相器1211和第二反相器1221的使能端为P1的源极，也就是电源端口(Vdd_Footer)。
对于第一处理模块121和第二处理模块122的电路结构，可以参照图4和图8以及相关描述而理解，这里不再赘述。
这样，通过第一使能信号控制第一晶体管T1的的导通和断开状态，从而能够控制第一反相器1211和第二反相器1221的使能端的电压状态，进而使得第一反相器1211和第二反相器1221导通或者断开，从而控制第一处理模块121和第二处理模块122只在第一使能信号处于有效状态处才正常工作，减小漏电流的产生。
对于处理模块12中的输出模块123，在一些实施例中，如图3(或者图7)所示，输出模块123可以包括第二晶体管T2和第三晶体管T3；其中，
第二晶体管T2的栅极端与第一处理模块121的输出端连接，第三晶体管T3的栅极端与第二处理模块122的输出端连接，第二晶体管T2的一端与电源端连接，第三晶体管T3的一端与接地端连接；
第二晶体管T2的另一端与第三晶体管T3的另一端连接，用于输出目标传输信号。
需要说明的是，在本公开实施例中，输出模块123中可以包括第二晶体管T2和第三晶体管T3，第二晶体管T2的栅极端与第一处理模块121的输出端连接，用于接收第一驱动信号，第三晶体管T3的栅极端与第二处理模块122的输出端连接，用于接收第二驱动信号；第二晶体管T2和第三晶体管T3分别还有一端用于与电源端和接地端连接，第二晶体管T2和第三晶体管T3还有一端连接在一起，用于输出目标传输信号。其中，第二晶体管T2和第三晶体管T3可以为NMOS管或者PMOS管，两者类型可以相同或者不同。
示例性地，如图3所示，第二晶体管T2和第三晶体管T3可以均为NMOS管；其中，第二晶体管T2的栅极端与第一处理模块121的输出端连接，即与第N个第一反相器1211的输出端连接，用于接收第一驱动信号，第二晶体管T2的源极端与电源端连接；第三晶体管T3的栅极端与第二处理模块122的输出端连接，即与第M个第二反相器1221的输出端连接，用于接收第二驱动信号，第三晶体管T3的源极端与接地端连接；第二晶体管T2的漏极端与第三晶体管T3的漏极端连接，用于输出目标传输信号。
示例性地，如果数据信号为第二值逻辑“1”，则第一初始数据信号也为逻辑“1”，第二初始数据信号为逻辑“0”；经过第一处理模块121对第一初始数据信号进行驱动处理，得到的第一驱动信号也为逻辑“1”，经过第二处理模块122对第二初始数据信号进行驱动处理，得到的第二驱动信号也为逻辑“0”；则第二晶体管T2的栅极接收高电平，第二晶体管T2导通，第三晶体管T3的栅极接收低电平，第三晶体管T3断开；导通的第二晶体管T2将其源极钳位至电源电压，输出高电平信号，即目标传输信号为逻辑“1”，从而实现数据的正确读出。
示例性地，如果数据信号为第一值逻辑“0”，则第一初始数据信号也为逻辑“0”，第二初始数据信号为逻辑“1”；经过第一处理模块121对第一初始数据信号进行驱动处理，得到的第一驱动信号也为逻辑“0”，经过第二处理模块122对第二初始数据信号进行驱动处理，得到的第二驱动信号也为逻辑“1”；则第二晶体管T2的栅极接收低电平，第二晶体管T2断开，第三晶体管T3的栅极接收高电平，第三晶体管T3导通；导通的第三晶体管T3将其漏极钳位至接地电压，输出低电平信号，即目标传输信号为逻辑“0”，从而实现数据的正确读出。
在一些实施例中，输出模块还包括第二开关单元15；其中，
输出模块123，用于接收第二使能信号，并在第二使能信号处于有效状态时，导通第二开关单元15；以及若数据信号为第一值，则根据第二驱动信号导通第三晶体管T3，使得目标传输信号处于第一电平状态；或者，若数据信号为第二值，则根据第一驱动信号导通第二晶体管T2，使得目标传输信号处于第二电平状态。
需要说明的是，本公开实施例还可以在数据传输电路10中增加第二开关单元15，其中，第二开关单元15可以为二极管、三极管、场效应管以及晶闸管等等具有开关控制功能的元器件，本公开实施例对此不作具体限定。通过第二开关单元15的导通或者断开来控制第二晶体管T2和第三晶体管T3是否进入工作状态，还能够避免第二晶体管T2和第三晶体管T3在待机状态下产生漏电流，从而节省功耗。
示例性地，如图3或者图7所示，第二开关单元15可以包括第四晶体管T4，具体来说，第四晶体管T4可以为一NMOS管，第四晶体管T4的栅极端接收第二使能信号，源极连接电源端，漏极与第二晶体管T2的源极连接，即，第二晶体管T2的一端通过第二开关单元15与电源端连接。在第二使能信号处于有效状态时，第四晶体管T4导通，以及在第二使能信号处于非有效状态时断开，第四晶体管T4断开。
当第四晶体管T4导通时，如果数据信号为第一值，为低电平状态，那么第一驱动信号与数据信号的逻辑状态相同，为低电平状态，从而第二晶体管T2不会导通；同时，第二驱动信号与数据信号的逻辑状态相反，为高电平状态，从而第三晶体管T3导通；这时候第三晶体管T3的漏极端被拉到接地电压VSS，从而输出的目标传输信号为低电平状态，即第一电平状态。
当第四晶体管T4导通时，如果数据信号为第二值，为高电平状态，那么第一驱动信号与数据信号的逻辑状态相同，为高电平状态，从而第二晶体管T2导通；同时，第二驱动信号与数据信号的逻辑状态相反，为低电平状态，从而第三晶体管T3不会导通；这时候第二晶体管T2的漏极端被拉到电源电压VDD，从而输出的目标传输信号为高电平状态，即第二电平状态。
也就是说，在本公开实施例中，第一处理模块121主要实现输出第二值，第二处理模块122主要实现输出第一值。
另外，还可以结合实际的第二使能信号，在第四晶体管T4之前增加反相器，以控制第二晶体管T2和第三晶体管T3按需工作，具体可以参照前述第一使能信号的设置，这里不再赘述。
第四晶体管T4也可以为PMOS管，这时候，第四晶体管T4分别与接地端和第三晶体管T3连接，即第三晶体管T3的一端通过第二开关单元15与接地端连接，第二晶体管T2连接电源端。
还需要说明的是，用于控制第一晶体管T1的第一使能信号和用于控制第四晶体管T4的第二使能信号可以为同一信号，也可以为不同信号，即第一使能信号和第二使能信号可以为同一信号，或者为两个不同的信号；具体可以结合实际使用需求进行设置，本公开实施例对此不作具体限定。
本公开实施例提供了一种数据传输电路，包括控制模块和处理模块，其中，控制模块，用于接收第一使能信号，并在第一使能信号处于有效状态时，控制处理模块处于工作状态，以及在第一使能信号处于非有效状态时，控制处理模块处于非工作状态；处理模块，用于在处于工作状态时，接收初始数据信号，并对初始数据信号进行驱动处理，得到目标传输信号。这样，通过第一使能信号和控制模块对处理模块的工作状态进行控制，使得处理模块仅在第一使能信号处于有效状态时才处于工作状态，由于在处理模块处于非工作期间，电路中没有漏电路径，从而能够减少数据传输电路产生的漏电流，节省功耗，进而还能避免过大的漏电流损害电路。
本公开的另一实施例中，参见图11，其示出了本公开实施例提供的一种数据传输方法的流程示意图。如图11所示，该方法可以包括：
S101、接收第一使能信号。
S102、在第一使能信号处于有效状态时，导通第一开关单元，接收初始数据信号。
S103、对初始数据信号进行驱动处理，得到目标传输信号。
需要说明的是，本公开实施例提供的数据传输方法可以应用于前述实施例所述的数据传输电路10。
具体来说，通过控制模块11接收第一使能信号，并在第一使能信号处于有效状态时，控制处理模块12处于工作状态，以及在第一使能信号处于非有效状态时，控制处理模块12处于非工作状态。
在第一使能信号处于有效状态时，第一开关单元111导通，处理模块12处于工作状态，通过处理模块12接收初始数据信号，并对初始数据信号进行驱动处理，得到目标传输信号；其中，初始数据信号是根据数据传输电路10在第一使能信号处于有效状态时获得的数据信号生成的。
这样，仅在第一使能信号处于有效状态时，才对初始数据信号进行驱动处理，能够减小漏电流产生，节省功耗。
在一些实施例中，该方法还可以包括：
在第一使能信号处于有效状态时，控制第一开关单元导通；
在第一使能信号处于非有效状态时，控制第一开关单元关断。
需要说明的是，通过控制模块11，在第一使能信号处于有效状态时，控制第一开关单元111导通；并在第一使能信号处于非有效状态时，控制第一开关单元111关断。
在一些实施例中，该方法还可以包括：
当第一使能信号处于第一电平状态时，确定第一使能信号处于非有效状态；
当第一使能信号处于第二电平状态时，确定第一使能信号处于有效状态。
在一些实施例中，第一电平状态为低电平，第二电平状态为高电平。
需要说明的是，当第一使能信号处于第一电平状态时，可以确定第一使能信号为非有效状态，在第一使能信号为第二电平状态时，可以确定第一使能信号为有效状态。其中，第一电平状态为低电平，第二电平状态为高电平。但是，对于某些类型的信号，也可以是低电平为有效状态，高电平为非有效状态。从而可以结合具体的信号类型，实现灵活控制。
在一些实施例中，初始数据信号包括第一初始数据信号和第二初始数据信号，且第一初始数据信号与第二初始数据信号的电平状态相反；
相应地，对初始数据信号进行驱动处理，得到目标传输信号，可以包括：
通过第一处理模块对第一初始数据信号进行驱动处理，得到第一驱动信号；
通过第二处理模块对第二初始数据信号进行驱动处理，得到第二驱动信号；
通过输出模块接收所述第一驱动信号和所述第二驱动信号，输出所述目标传输信号。
需要说明的是，初始数据信号可以包括电平状态相反的第一初始数据信号和第二初始数据信号。在对初始数据信号进行处理时，第一处理模块对第一初始数据信号进行驱动处理，从而得到第一驱动信号，并将第一驱动信号传递到输出模块；第二处理模块对第二初始数据信号进行驱动处理，从而得到第二驱动信号，并将第二驱动信号传递到输出模块；输出模块接收第一驱动信号和第二驱动信号后，根据第一驱动信号和第二驱动信号输出目标传输信号。
在一些实施例中，该方法还可以包括：
当数据信号为第一值时，确定第一初始数据信号为第一电平状态，第二初始数据信号为第二电平状态；
当数据信号为第二值时，确定第一初始数据信号为第二电平状态，第二初始数据信号为第一电平状态。
在一些实施例中，该方法还可以包括：
在第二使能信号处于有效状态时，导通第二开关单元15；
相应地，在第二开关单元15导通的情况下，该方法还可以包括：
若数据信号为第一值，则根据第二驱动信号导通第三晶体管，使得目标传输信号处于第一电平状态；
若数据信号为第二值，则根据第一驱动信号导通第二晶体管，使得目标传输信号处于第二电平状态。
需要说明的是，还可以通过第二使能信号对第二开关单元15的导通或者断开控制，从而控制第二晶体管T2和第三晶体管T3是否工作，并得到目标输出信号。
其中，在第二开关单元15导通，输出模块123处于工作状态时，输出模块123在接收第一驱动信号和第二驱动信号后，确定目标传输信号的方式为：如果数据信号为第一值，则基于第二驱动信号使得第三晶体管导通，得到处于第一电平状态的目标传输信号；如果数据信号为第二值，则基于第一驱动信号使得第二晶体管导通，得到处于第二电平状态的目标传输信号。
在一些实施例中，该方法还可以包括：
在得到目标传输信号之后，通过处理模块12将目标传输信号发送至接收模块14。
需要说明的是，处理模块12在得到目标传输信号之后，还将目标传输信号发送至接收模块14；其中，接收模块14可以为数据焊盘或者存储单元。
在一些实施例中，第一使能信号和第二使能信号包括下述至少之一：读操作信号、写操作信号、行地址选通脉冲信号、列地址选通脉冲信号、激活操作信号。
需要说明的是，第一使能信号和第二使能信号可以为同一个信号或者不同的信号，具体结合实际的电路需求进行设置。
对于本公开实施例中未披露的细节，可以参照前述实施例的描述而理解。
本公开实施例提供了一种数据传输方法，该方法包括：接收第一使能信号；在第一使能信号处于有效状态时，导通第一开关单元，接收初始数据信号；对初始数据信号进行驱动处理，得到目标传输信号。这样，仅在第一使能信号处于有效状态时，才接受初始数据信号，并处理初始数据信号得到目标传输信号；从而能够减少数据传输电路产生的漏电流，节省功耗。
本公开的又一实施例中，参见图12，其示出了本公开实施例提供的一种半导体存储器20的组成结构示意图。如图12所示，该半导体存储器20可以包括如前述实施例任一项所述的数据传输电路10。
在一些实施例中，该半导体存储器可以为动态随机存取存储器DRAM。
对于半导体存储器20而言，由于其包括前述实施例所述的数据传输电路10，这样，控制模块仅在第一使能信号处于有效状态时，控制处理模块处于工作状态，即处理模块仅在第一使能信号处于有效状态时才正常工作，其它时间是不工作的，从而有助于半导体存储器20(例如DRAM)在待机模式下节省更多的漏电流，还能够避免漏电流过多损害电路。
以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。
需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (18)

1.一种数据传输电路，其特征在于，包括控制模块和处理模块，其中，
所述控制模块，用于接收第一使能信号，并在所述第一使能信号处于有效状态时，控制所述处理模块处于工作状态，以及在所述第一使能信号处于非有效状态时，控制所述处理模块处于非工作状态；
所述处理模块，用于在处于工作状态时，接收初始数据信号，并对所述初始数据信号进行驱动处理，得到目标传输信号。
2.根据权利要求1所述的数据传输电路，其特征在于，所述控制模块包括第一开关单元；其中，
所述控制模块，用于在所述第一使能信号处于有效状态时，控制所述第一开关单元导通，以使得所述处理模块处于工作状态；以及
所述控制模块，还用于在所述第一使能信号处于非有效状态时，控制所述第一开关单元关断，以使得所述处理模块处于非工作状态。
3.根据权利要求1所述的数据传输电路，其特征在于，
当所述第一使能信号处于第一电平状态时，确定所述第一使能信号处于非有效状态；
当所述第一使能信号处于第二电平状态时，确定所述第一使能信号处于有效状态。
4.根据权利要求2所述的数据传输电路，其特征在于，所述第一开关单元包括第一晶体管；其中，
所述第一晶体管包括第一端、第二端和第三端；
所述第一端与所述第一使能信号耦接，所述第二端与电源端或者接地端耦接，所述第三端与所述处理模块耦接。
5.根据权利要求1所述的数据传输电路，其特征在于，所述初始数据信号包括第一初始数据信号和第二初始数据信号，且所述第一初始数据信号与所述第二初始数据信号的电平状态相反；所述处理模块包括：
第一处理模块，用于在所述处理模块处于工作状态时，对所述第一初始数据信号进行驱动处理，得到第一驱动信号；
第二处理模块，用于在所述处理模块处于工作状态时，对所述第二初始数据信号进行驱动处理，得到第二驱动信号；
输出模块，用于根据所述第一驱动信号和所述第二驱动信号，得到所述目标传输信号。
6.根据权利要求5所述的数据传输电路，其特征在于，
所述第一处理模块包括N个第一反相器；其中，第一个所述第一反相器的输入端接收所述第一初始数据信号，第i个所述第一反相器的输出端与第i+1个所述第一反相器的输入端连接，第N个所述第一反相器的输出端用于输出所述第一驱动信号，且N个所述第一反相器的使能端均与所述控制模块连接，i为大于0且小于N的整数，N为大于0的偶数；
所述第二处理模块包括M个第二反相器；其中，第一个所述第二反相器的输入端接收所述第二初始数据信号，第j个所述第二反相器的输出端与第j+1个所述第二反相器的输入端连接，第M个所述第二反相器的输出端用于输出所述第二驱动信号，且M个所述第二反相器的使能端均与所述控制模块连接，j为大于0且小于M的整数，M为大于0的偶数。
7.根据权利要求5所述的数据传输电路，其特征在于，所述输出模块包括第二晶体管和第三晶体管；其中，
所述第二晶体管的栅极端与所述第一处理模块的输出端连接，所述第三晶体管的栅极端与所述第二处理模块的输出端连接，所述第二晶体管的一端与电源端连接，所述第三晶体管的一端与接地端连接；
所述第二晶体管的另一端与所述第三晶体管的另一端连接，用于输出所述目标传输信号。
8.根据权利要求7所述的数据传输电路，其特征在于，所述初始数据信号是根据所述数据传输电路在所述第一使能信号处于有效状态时获得的数据信号生成的；其中，
当所述数据信号为第一值时，确定所述第一初始数据信号为第一电平状态，所述第二初始数据信号为第二电平状态；
当所述数据信号为第二值时，确定所述第一初始数据信号为第二电平状态，所述第二初始数据信号为第一电平状态。
9.根据权利要求8所述的数据传输电路，其特征在于，所述输出模块还包括第二开关单元；其中，
所述输出模块，用于接收第二使能信号，并在所述第二使能信号处于有效状态时，导通所述第二开关单元；以及若所述数据信号为第一值，则根据所述第二驱动信号导通所述第三晶体管，使得所述目标传输信号处于第一电平状态；或者，若所述数据信号为第二值，则根据所述第一驱动信号导通所述第二晶体管，使得所述目标传输信号处于第二电平状态。
10.根据权利要求1至9任一项所述的数据传输电路，其特征在于，所述第一使能信号和第二使能信号包括下述至少之一：读操作信号、写操作信号、行地址选通脉冲信号、列地址选通脉冲信号、激活操作信号。
11.根据权利要求10所述的数据传输电路，其特征在于，所述数据传输电路还包括接收模块；其中，
所述处理模块，还用于在得到所述目标传输信号之后，将所述目标传输信号发送至所述接收模块。
12.根据权利要求11所述的数据传输电路，其特征在于，
当所述第一使能信号包括读操作信号时，所述接收模块包括数据焊盘；
当所述第一使能信号包括写操作信号时，所述接收模块包括存储单元。
13.一种数据传输方法，其特征在于，所述方法包括：
接收第一使能信号；
在所述第一使能信号处于有效状态时，导通第一开关单元，接收初始数据信号；
对所述初始数据信号进行驱动处理，得到目标传输信号。
14.根据权利要求13所述的方法，其特征在于，所述初始数据信号包括第一初始数据信号和第二初始数据信号，且所述第一初始数据信号与所述第二初始数据信号的电平状态相反；
相应地，所述对所述初始数据信号进行驱动处理，得到目标传输信号，包括：
通过第一处理模块对所述第一初始数据信号进行驱动处理，得到第一驱动信号；
通过第二处理模块对所述第二初始数据信号进行驱动处理，得到第二驱动信号；
通过输出模块接收所述第一驱动信号和所述第二驱动信号，输出所述目标传输信号。
15.根据权利要求14所述的方法，其特征在于，所述初始数据信号是根据数据传输电路在所述第一使能信号处于有效状态时获得的数据信号生成的，所述方法还包括：
当所述数据信号为第一值时，确定所述第一初始数据信号为第一电平状态，所述第二初始数据信号为第二电平状态；
当所述数据信号为第二值时，确定所述第一初始数据信号为第二电平状态，所述第二初始数据信号为第一电平状态。
16.根据权利要求15所述的方法，其特征在于，所述方法还包括：
在第二使能信号处于有效状态时，导通第二开关单元；
相应地，在所述第二开关单元导通的情况下，所述方法还包括：
若所述数据信号为第一值，则根据所述第二驱动信号导通第三晶体管，使得所述目标传输信号处于第一电平状态；
若所述数据信号为第二值，则根据所述第一驱动信号导通第二晶体管，使得所述目标传输信号处于第二电平状态。
17.根据权利要求16所述的方法，其特征在于，所述第一使能信号和所述第二使能信号包括下述至少之一：读操作信号、写操作信号、行地址选通脉冲信号、列地址选通脉冲信号、激活操作信号。
18.一种半导体存储器，其特征在于，包括如权利要求1至12任一项所述的数据传输电路。
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