KR100432974B1 - 반도체 메모리 장치의 로우 디코더 - Google Patents

반도체 메모리 장치의 로우 디코더 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 노이즈의 영향을 적게 받아 워드라인을 선택하는 로우 디코더를 갖는 반도체 메모리 장치에 관한 것으로서, 외부로부터 어드레스 신호를 인가받아 워드 라인들을 선택하는 메인 로우 디코더를 구동하기 위한 메인 디코더를 포함하는 반도체 메모리 장치에 있어서, 외부로부터 어드레스 신호들과 리셋 신호를 인가받아, 이를 조합하여 프리챠지 노드를 전원전압레벨로 챠지 시키기 위한 와이어드 오어 수단과; 외부로부터 어드레스 신호들과 리셋 신호를 인가받고, 상기 프리챠지 노드의 전압을 전달받아 메인 워드 라인을 선택하기 위한 다이내믹 수단과; 상기 프리챠지 노드가 디스챠지 될 때, 메인 워드 라인이 구동되기 전 디스챠지 되는 프리챠지 노드를 보상하기 위한 프리챠지 노드 보상 수단을 포함한다. 이와 같은 장치에 의해서, 노이즈로 인해 프리챠지 노드가 디스챠지 되어도 이에 민감하게 반응하지 않고 워드 라인을 선택할 수 있다.

Description

반도체 메모리 장치의 로우 디코더{row decoder of semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는디코더(main decoder)를 갖는 반도체 메모리 장치에 관한 것이다.
속도가 빠른 동기형 스태틱 램(static random access memory, 이하 SRAM 이라 칭한다)에서 데이터 전달의 속도는 어드레스 버퍼에서부터 워드 라인까지의 속도 영향을 크게 받는다. 상기 SRAM은 전원이 공급되고 있는 동안 데이터를 기억하고 있으며, 디램에 비해 소비 전력이 적고 주기적으로 클럭을 공급하지 않아도 데이터가 유지되는 장점이 있다.
상기 SRAM에서 최종 워드 라인까지 데이터가 전달되기 위해서는 어드레스 버퍼나 디코더를 개선함으로써 속도를 향상시킬 수 있다. 이때 다이내믹 회로(dynamic)를 이용하여 장치를 구성하게 되면 데이터 처리 속도가 빨라짐을 알 수 있다. 상기 다이내믹 회로는 속도를 향상시키는데 있어 효과적이지만, 그에 반해 고속으로 동작할수록 심한 노이즈(noise)가 발생된다.
도 1에는 반도체 메모리 장치의 구성을 보여주는 블록도가 도시되어 있다.
반도체 메모리 장치는 메모리 셀 어레이를 중심으로 로우 어드레스 버퍼, 메인 디코더, 디코더, 블록 선택 회로를 구비하고 있다. 상기 로우 어드레스 버퍼는 외부로부터 제어 신호를 인가받아 로우 어드레스 신호를 출력한다. 그리고 상기 메인 디코더는 로우 어드레스 버퍼로부터 로우 어드레스 신호를 인가받아 디코딩을 하여 여러 디코더들 중 하나를 선택하고 상기 선택된 디코더는 워드 라인들을 선택한다. 그리고 블록 선택 회로는 외부로부터 어드레스 신호를 인가받아 메모리 셀 어레이 블록들중 하나를 선택한다. 상기 블록 선택 회로와 로우 디코더의 선택이 결정되면, 이에 따른 메모리 셀 어레이 블록에 대응되는 디코더로 인해 워드 라인이 선택된다.
도 2에는 반도체 메모리 장치의 구성들 중 메인 디코더의 구성을 보여주는 블록도가 도시되어 있다.
메인 디코더는 다이내믹 회로(dynamic circuit), 와이어드 오어 회로(wired_OR circuit)로 구성되어 있다. 상기 다이내믹 회로는 외부로부터 어드레스 신호들을 인가받아 이에 따른 워드 라인을 선택한다. 그리고 상기 와이어드 오어 회로는 외부로부터 소정 신호들을 인가받아 이를 조합하여 미리 프리챠지된 상태에서 보다 빨리 워드 라인을 선택한다. 와이어드 오어 회로는 높은 팬-인(fan-in)을 갖는 게이트를 구성할 수 있으며, 논리 구성을 다양하게 할 수 있는 장점을 지니고 있다. 그리고 메인 디코더를 다이내믹 회로와 와이어드 오어 회로로 구성하면, 소정 노드를 미리 프리챠지한 상태에서 동작하기 때문에 고속동작시 딜레이를 줄일 수 있다.
이하 메인 디코더의 동작을 도 3 및 도 4에 의거하여 설명하면 다음과 같다.
도 3은 메인 디코더의 구성을 보여주는 회로도가 도시되어 있다.
메인 워드 라인들을 인에이블 시키기 위해서는 로우 레벨의 신호들(SAK+1_T, SAK+2_T, SAK+3, SAK+4_T)을 와이어드 오어 회로에 전달한다. 그리고 상기 로우 레벨의 신호들을 인가받은 와이어드 오어 회로의 트랜지스터들(NM7, NM8, NM9, NM10)은 턴-오프된다.
도 4는 메인 디코더의 출력 타이밍도가 도시되어 있다.
도 4를 참고하면, 정상적인 경우(normal case)에 리셋 신호(RS)가 활성화될때 로우 레벨의 신호들(SAK+1_T, SAK+2_T, SAK+3_T, SAK+4_T)이 와이어드 오어 회로에 전달된다. 그 결과 다이내믹 회로의 제 1 노드와 제 2 노드는 비활성화되고, 메인 워드 라인들은 활성화된다. 그러나 상기 제어 신호들이 파워 노이즈(power noise)나 부싱 라인들(bussing line)간의 커플링(coupling)등으로 인해 와이어드 오어 회로의 트랜지스터들 중 하나 또는 그 이상의 수가 턴-온되면 전원 전압 레벨의 프리챠지 노드가 접지레벨로 디스챠지(discharge)되는 문제점이 발생하게 된다.
그리고 상기 프리챠지 노드의 전하가 접지로 디스챠지 됨에 따라 발생되는 노이즈는 다이내믹 회로의 제 1 노드와 제 2 노드를 전원전압레벨로 챠지시킨다. 상기 노이즈로 인해 소정 레벨로 챠지된 제 1 노드와 제 2 노드는 메인 워드 라인들을 불안정한 비활성화 상태로 만든다. 즉, 도 4에 도시된 바와 같이 프리챠지 워드 라인이 하이레벨로 상승함에 따라 메인 워드 라인은 불안정하게 로우레벨로 떨어지게 된다. 그러므로 독출 동작과 기입 동작시 메인 워드 라인의 불안정한 출력 전압 레벨로 인해 오동작(fail)이 발생되는 문제점이 발생하게 된다. 상기에서와 같이 프리챠지 워드 라인이 챠지됨으로써 비활성화되는 메인 워드 라인의 펄스 폭은 정상적인 동작에서 활성화되는 메인 워드 라인의 펄스 폭보다 좁게 된다.
그러므로 메인 워드 라인의 펄스폭이 좁으면, 독출 동작(read)과 기입 동작(write)을 수행할 시간이 부족하게 된다. 상기 펄스폭은 속도가 빠를수록 그리고 인가 전압이 높을수록 더욱 폭이 작아진다. 이는 데이터 처리 속도가 고속화될 때, 쇼트 펄스(short pulse)가 발생되고, 상기 쇼트 펄스로 인해 독출 동작과 기입 동작할 시간과 대응되는 메인 워드 라인의 펄스 폭이 작아지는 것이다.
따라서 본 발명의 목적은 다이내믹 회로가 노이즈의 영향을 되도록 적게 받도록 하고, 와이어드 오어 회로에 인가되는 신호들에 의해 프리챠지 노드가 접지레벨로 디스챠지 되어도 프리챠지 노드에 전압을 보상함으로써 노이즈로 인한 메인 워드 라인의 펄스 폭내에서 오동작이 발생되지 않도록 하는데 있다.
도 1은 반도체 메모리 장치의 구성을 개략적으로 보여주는 블록도;
도 2는 종래의 기술에 따른 메인 디코더의 구성을 개략적으로 보여주는 회로도;
도 3은 도 2에 도시된 메인 디코더의 구성을 상세하게 보여주는 회로도;
도 4는 도 3에 도시된 회로들의 동작들과 관련된 출력 타이밍도;
도 5는 본 발명의 실시예에 따른 메인 디코더의 구성을 개략적으로 보여주는 블록도;
도 6은 도 2에 도시된 메인 디코더의 구성을 상세하게 보여주는 회로도;
도 7은 도 6에 도시된 회로들의 동작들과 관련된 출력 타이밍도;
*도면의 주요부분에 대한 부호 설명
10 : 메모리 셀 어레이 20 : 로우 어드레스 버퍼
30 : 메인 로우 디코더 40 : 로우 디코더
50 : 블록 선택 회로
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 외부로부터 어드레스 신호를 인가받아 워드 라인들을 선택하는 메인 로우 디코더를 구동하기 위한 메인 디코더를 포함하는 반도체 메모리 장치에 있어서, 외부로부터 어드레스 신호를 인가받아 워드 라인들을 선택하는 메인 로우 디코더를 구동하기 위한 메인 디코더를 포함하는 반도체 메모리 장치에 있어서, 외부로부터 어드레스 신호들과 리셋 신호를 인가받아, 이를 조합하여 프리챠지 노드를 전원전압레벨로 챠지 시키기 위한 와이어드 오어 수단과; 외부로부터 어드레스 신호들과 리셋 신호를 인가받고, 상기 프리챠지 노드의 전압을 전달받아 메인 워드 라인을 선택하기 위한 다이내믹 수단과; 상기 프리챠지 노드가 디스챠지 될 때, 메인 워드 라인이 구동되기 전 디스챠지 되는 프리챠지 노드를 보상하기 위한 프리챠지 노드 보상 수단을 포함한다.
이와 같은 장치의 바람직한 실시예에 있어서, 상기 다이내믹 수단은 상기 어드레스 신호들을 인가받아 이를 지연시켜 출력하는 지연 수단과; 상기 펄스 워드 라인의 전압을 인가받아 선택되는 메인 워드 라인들을 구동하기 위한 메인 워드 라인 구동 수단을 포함한다.
이와 같은 장치의 바람직한 실시예에 있어서, 상기 프리챠지 노드 보상 수단은 와이어드 오어 게이트에 인가되는 어드레스 신호들 중 어느 하나라도 피크 전압이 문턱 전압보다 클 때 접지로 디스챠지 되는 프리챠지 노드를 보상하는 특징을 갖는다.
이와 같은 장치의 바람직한 실시예에 있어서, 상기 프리챠지 노드 보상 수단은 게이트단들이 제 3 노드와 제 4 노드에 각각 연결되고, 소오스단들에 전원전압이 인가되고, 드레인단들이 상기 프리챠지 노드에 각각 접속되는 PMOS 트랜지스터들을 포함한다.
이와 같은 장치에 의해서 노이즈의 영향을 적게 받는 메인 워드 라인을 선택할 수 있다.
(실시예)
본 발명의 신규성을 갖는 반도체 메모리 장치의 메인 디코더는 프리챠지 노드가 디스챠지되어도 상기 디스챠지된 양만큼 프리챠지 노드 보상 회로가 채워 줌으로써 노이즈의 영향을 줄일 수 있다.
이하 본 발명의 바람직한 실시예에 따른 참고도면들 도 5 내지, 도 6, 도 7에 의거하여 설명하면 다음과 같다.
도 5는 본 발명의 실시예에 따른 메인 디코더의 구성을 개략적으로 보여주는 블록도가 도시되어 있다.
도 6은 도 5의 메인 디코더의 구성을 상세하게 보여주는 회로도가 도시되어있다.
도 5를 참고하면, 반도체 메모리 장치의 메인 디코더(30)는 다이내믹 회로(60), 와이어드 오어 회로(70), 그리고 프리챠지 노드 보상 회로(80)로 구성된다.다이내믹 회로(60)는 제 1 메인 워드 라인 선택 회로(60a)와, 제 2 메인 워드 라인 선택 회로(60b)로 구성된다. 상기 제 1 메인 워드 라인 선택 회로(60a)는 제 1 지연 회로(61), 제 1 메인 워드 라인 구동 회로(62)를 구비하고 있다. 상기 제 2 메인 워드 라인 선택 회로(60b)는 제 2 지연 회로(63), 제 2 메인 워드 라인 구동 회로(64)를 구비하고 있다. 단 도 5는 도 1의 블록 선택 회로(50)에 의해 선택된 메모리 셀 어레이(10)의 최종 워드 라인들만(MWLi, MWLi+1)을 도시했다.
상기 제 1 지연 회로(61)는 입력 단자에 어드레스 신호(SAK_C)가 인가되는 직렬 연결된 짝수개의 인버터들(I11, I12)을 구비한다. 그리고 상기 제 1 메인 워드 라인 구동 회로(62)는 게이트들이 각각 프리챠지 노드(PREN)와 상기 지연 회로(61)의 출력단에 연결되고, 소오스에 전원 전압이 인가되고, 드레인이 상호 접속되어 제 3 노드에 연결되는 PMOS 트랜지스터들(PN11, PN12)을 구비하고 있다. 그리고 게이트가 상기 프리챠지 노드(PREN)에 연결되고, 상기 트랜지스터들(PN11, PN12)의 드레인과 접지 사이에 직렬 연결된 NMOS 트랜지스터들(NM11, NM12)도 포함하고 있다.
그리고, 상기 제 1 메인 워드 라인 구동 회로(63)는 입력 단자가 상기 제 3 노드에 접속되고, 출력 단자가 메인 워드 라인(MWLi)에 접속되는 인버터(I13)와 입력 단자에 리셋 신호(RS)가 인가되는 인버터(I14)와, 게이트가 상기 인버터(I14)의출력 단자에 접속되고 소오스가 상기 메인 워드 라인(MWLi)에 접속되고 드레인이 접지된 NMOS 트랜지스터(NM13)로 구성되어 있다. 상기 제 2 지연 회로(63)는 외부로부터 어드레스 신호(SAK_T)를 인가받는 직렬 연결된 짝수개의 인버터들(IN21, IN22)을 포함한다. 그리고 상기 제 2 메인 워드 라인 구동 회로(64)는 상기 제 1 메인 워드 라인 구동 회로(62)와 동일한 구성을 이루고 있으므로 이하 생략하기로 한다.
계속해서, 와이어드 오어 회로(70)는 게이트단들에 어드레스 신호들(SAK+1_T, SAK+2_T, SAK+3_T, SAK+4_T)이 인가되고, 드레인단들이 상기 프리챠지 노드(PREN)에 각각 접속되고, 소오스단들이 접지된 NMOS 트랜지스터들(NM31, NM32, NM33, NM34)로 구성되어 있다. 그리고 게이트단들에 리셋 신호(RS)가 인가되고, 소오스단들에 전원전압이 인가되고, 드레인들이 프리챠지 노드(PREN)에 각각 접속되는 PMOS 트랜지스터들(PN31, PN32)을 포함한다.
상기 프리챠지 노드 보상 회로(80)는 게이트들이 제 1 메인 워드 라인 선택 회로(60a)의 제 3 노드와 제 2 메인 워드 라인 선택 회로(60b)의 제 4 노드에 각각 접속되고, 소오스단들에 전원전압이 인가되고, 드레인단들이 상기 프리챠지 노드(PREN)에 각각 접속되는 PMOS 트랜지스터들(PN33, PN34)을 구비하고 있다,
도 7은 본 발명의 실시예에 따른 메인 디코더의 출력 타이밍도가 도시되어 있다.
이하 메인 디코더의 동작을 도 7에 의거하여 설명하면 다음과 같다.
와이어드 오어 회로(70)는 그 특성상 트랜지스터들 중 적어도 하나 이상 피크전압이 문턱전압보다 클 (VP ?? VT)때, 즉 어느 하나라도 하이레벨이 될 때 쇼트 펄스가 발생되고, 이에 해당되는 트랜지스터들이 턴-온됨에 따라 소정레벨로 챠지된 프리챠지 노드(PN)는 디스챠지된다. 상기 와이어드 오어 회로(70)의 트랜지스터들(NM31, NM32, NM33, NM34)중 하나가 도통됨으로 인해 다이내믹 회로(60)의 메인 워드 라인 선택 회로들(60a, 60b)에 포함되는 NMOS 트랜지스터들(NM11, NM21)은 턴-오프된다. 상기 트랜지스터들(NM11, NM21)이 턴-오프되면 PMOS 트랜지스터들(PN12, PN22)은 도통되어 상기 제 3 노드 및 제 4 노드가 소정 레벨로 챠지된다.
그러나, 와이어드 오어 회로(70)의 NMOS 트랜지스터들(NM31, NM32, NM33, NM34) 중 적어도 하나 이상 턴-온되고, 메인 워드 라인 선택 회로들(60a, 60b)의 NMOS 트랜지스터들(NM11, NM21)이 턴-오프되기 이전에 상기 제 3 노드와 제 4 노드는 로우 레벨이고, 메인 워드 라인들(MWLi, MWLi+1)은 하이 레벨로 인에이블된 상태이므로, 로우레벨인 상기 제 3 노드 및 제 4 노드로 인해 프리챠지 노드 보상 회로(80)의 PMOS 트랜지스터들(PN33, PN34)은 턴-온된다. 그 결과 디스챠지되는 프리챠지 노드(PREN)를 보상하여 노이즈를 줄일 수 있다.
상술한 바와 같이 프리챠지 노드(PREN)가 디스챠지 되어 다이내믹 회로의 트랜지스터들이 턴-오프되기 이전에 프리챠지 노드 보상 회로(80)가 상기 프리챠지 노드(PREN)의 전하를 보충해 주기 때문에 프리챠지 노드 전체 디스챠지 양이 현격하게 줄어듬을 알 수 있다. 그에 따라 메인 워드 라인 선택 회로들(60a, 60b)의 제 3 노드와 제 4 노드가 노이즈로 인해 소정 레벨로 챠지되는 것을 막을 수도 있다.그러나, 상기 노이즈를 줄이기 위해 프리챠지 노드 보상 회로(80)의 트랜지스터들의 크기를 크게 하면 프리챠지 노드(PREN)에 커패시터 성분이 커지기 때문에 프리챠지 노드(PREN)를 챠지하는데 시간이 오래 걸리게 되는 문제점이 생길 수 있다. 그러므로 프리챠지 노드 보상 회로(80)의 트랜지스터들을 무조건 크게 하는 것은 바람직하지 않다.
상술한 바와 같은 반도체 메모리 장치의 로우 디코더는 노이즈로 인해 프리챠지 노드가 접지로 디스챠지되어도 프리챠지 노드 보상 회로가 이를 보충하고, 상기 노이즈로 인해 워드 라인의 폭이 작이지는 것을 막아 독출동작과 기입동작을 충분한 시간 내에 수행할 수 있는 효과가 있다.

Claims (4)

  1. 외부로부터 어드레스 신호를 인가받아 워드 라인들을 선택하는 메인 로우 디코더를 구동하기 위한 메인 디코더를 포함하는 반도체 메모리 장치에 있어서,
    외부로부터 어드레스 신호들과 리셋 신호를 인가받아, 이를 조합하여 프리챠지 노드를 전원전압레벨로 챠지 시키기 위한 와이어드 오어 수단과;
    외부로부터 어드레스 신호들과 리셋 신호를 인가받고, 상기 프리챠지 노드의 전압을 전달받아 메인 워드 라인을 선택하기 위한 다이내믹 수단과;
    상기 프리챠지 노드가 디스챠지 될 때, 메인 워드 라인이 구동되기 전 디스챠지 되는 프리챠지 노드를 보상하기 위한 프리챠지 노드 보상 수단을 포함하는 반도체 메모리 장치의 로우 디코더.
  2. 제 1 항에 있어서,
    상기 다이내믹 수단은
    상기 어드레스 신호들을 인가받아 이를 지연시켜 출력하는 지연 수단과;
    상기 프리챠지 노드의 전압을 인가받아 선택되는 메인 워드 라인들을 구동하기 위한 메인 워드 라인 구동 수단을 포함하는 반도체 메모리 장치의 로우 디코더.
  3. 제 1 항에 있어서,
    상기 프리챠지 노드 보상 수단은 와이어드 오어 수단에 인가되는 어드레스 신호들 중 어느 하나라도 피크 전압이 문턱 전압보다 클 때 접지로 디스챠지되는 프리챠지 노드를 보상하는 특징을 갖는 반도체 메모리 장치의 로우 디코더
  4. 제 1 항에 있어서,
    상기 프리챠지 노드 보상 수단은
    게이트단들이 제 3 노드와 제 4 노드에 각각 연결되고, 소오스단들에 전원전압이 인가되고, 드레인단들이 상기 프리챠지 노드에 각각 접속되는 PMOS 트랜지스터들을 포함하는 반도체 메모리 장치의 로우 디코더.
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