KR100240870B1 - 동기형 반도체 메모리 장치 - Google Patents

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KR100240870B1
KR100240870B1 KR1019970008830A KR19970008830A KR100240870B1 KR 100240870 B1 KR100240870 B1 KR 100240870B1 KR 1019970008830 A KR1019970008830 A KR 1019970008830A KR 19970008830 A KR19970008830 A KR 19970008830A KR 100240870 B1 KR100240870 B1 KR 100240870B1
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윤종용
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Abstract

본 발명은 어레이의 열들을 선택하기 위한 열 선택 회로를 갖는 동기형 반도체 메모리 장치에 관한 것으로서, 메모리 셀 어레이와; 상기 어레이는 블럭들로 분할되고, 상기 블럭들 각각은 행들과 열들의 매트릭스로 배열되는 복수 개의 셀들을 구비하며; 상기 각 블럭들의 상기 열들을 선택하기 위한 복수 개의 열 선택 라인들과; 상기 외부 클럭 신호에 동기된 내부 클럭 신호를 발생하는 타이밍 레지스터와; 상기 블럭들을 선택하기 위한 블럭 선택 신호들을 발생하는 제 1 디코더와; 상기 블럭 선택 신호들 중 하나가 활성화될 때, 상기 블럭 선택 신호에 대응되는 열 선택 라인을 활성화시키는 제 2 디코더로 이루어져 있다.

Description

동기형 반도체 메모리 장치
본 발명은 동기형 반도체 메모리 장치에 관한 것으로서, 구체적으로는 어레이의 열들을 선택하기 위한 열 선택 회로를 갖는 동기형 반도체 메모리 장치에 관한 것이다.
동기형 반도체 메모리 장치(synchronous semiconductor memory device)는 버스트 길이(burst length)에 따라 여러개의 데이터를 순차적으로 내보내게 되며, 이를 위해 메모리 셀 어레이의 열들을 선택하기 위한 열 선택 라인들은 열 어드레스(column address)에 따라 순차적으로 활성화(enable)되고 비활성화(disable)된다. 열 선택 라인을 비활성화시키기 위한 열 선택 라인 디세이블 회로를 구성하는 데 있어서 메모리 셀 어레이의 뱅크(bank) 당 1개의 열 선택 라인 디세이블 회로를 두어 열 어드레스가 바뀔 때마다 모든 열 선택 라인들을 프리챠지한 후 다른 열 선택 라인들을 활성화시키는 구조(scheme)를 사용하였다. 이러한 구조를 사용하는 경우 전체 열 선택 라인들을 프리챠지시켜야 하기 때문에 동작시 많은 양의 전류를 소모하게 된다. 따라서, 최근에는 한 뱅크의 열 선택 라인들을 다수개의 블럭들로 분할하여 각각 대응되는 열 선택 라인 디세이블 회로를 두었다. 그리고, 분할된 열 선택 라인 디세이블 회로(이하, CSL 디세이블 회로라 칭한다)에 각각 해당되는 디코딩된 열 어드레스 정보(decoded column address inform)를 할당하여, 선택되는 블럭의 열 선택 라인들만 프리챠지시킬 수 있다.
그러나, 종래 동기형 반도체 메모리 장치에 의하면, 메모리 셀 어레이의 뱅크들을 선택하기 위한 열 어드레스들과, 분할된 블럭들 중 하나를 선택하기 위한 디코딩된 열 어드레스들이 입력 신호들로서 CSL 디세이블 회로로 인가되기 때문에 레이 아웃상에서 여러 개의 버싱(bussing)이 필요하게 되어 레이 아웃 면적이 증가하는 문제점이 생겼다.
아울러, 고주파 영역에서 활성화되는 열 선택 라인과 비활성화되는 열 선택 라인들 상의 신호들 사이에 오버랩(overlap)이 생길 수 있기 때문에 칩 동작의 신뢰성에 크게 영향을 줄 수 있는 문제점도 생겼다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 종래에 비해 보다 적은 어드레스 버싱(bussing)으로써 열 선택 라인들을 제어할 수 있는 동기형 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은, 보다 적은 면적으로써 열 선택 라인 제어가 가능한 동기형 만도체 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 활성화된 열 선택 라인과 비활성화되는 열 선택 라인들 상의 신호들 사이에 오버랩이 발생하는 것을 방지하기 위한 동기형 반도체 메모리 장치를 제공하는 데 있다.
도 1은 본 발명에 따른 동기형 반도체 메모리 장치의 구성을 보여주는 블럭도;
도 2는 도 1의 CSL 디세이블 회로의 상세 회로를 보여주는 회로도;
도 3은 도 1의 열 디코더의 상세 회로를 보여주는 회로도;
도 4는 본 발명에 따른 동작 타이밍도,
*도면의 주요 부분에 대한 부호 설명*
100 : 어레이110 : 행 버퍼
120 : 행 디코더130 : 열 버퍼
140 : 열 프리-디코더150 : CSL 디세이블 회로
160 : 열 디코더170 : 감지 증폭 회로
180 : 타이밍 레지스터
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 외부 클럭 신호에 동기되어서 동작하는 동기형 반도체 메모리 장치에 있어서, 메모리 셀 어레이와; 상기 어레이는 적어도 2 개의 블럭들로 분할되고, 상기 블럭들 각각은 행들과 열들의 매트릭스로 배열되는 복수 개의 셀들을 구비하며; 상기 각 블럭들의 상기 열들을 선택하기 위한 복수 개의 열 선택 라인들과; 상기 외부 클럭 신호에 동기된 내부 클럭 신호를 발생하는 수단과; 상기 블럭들을 선택하기 위한 적어도 2 개의 블럭 선택 신호들을 상기 내부 클럭 신호에 동기적으로 발생하는 수단과; 상기 블럭 선택 신호들은 차례로 하나씩 활성화되고; 상기 블럭 선택 신호들 중 하나가 활성화될 때, 상기 블럭들 중의 이전에 선택된 하나에 대응되는 열 선택 라인을 비활성화시키며 상기 블럭들 중의 선택된 하나에 대응되는 열 선택 라인을 활성화시키는 수단을 포함한다.
이 실시예에 있어서, 상기 열 선택 라인들을 활성화/비활성화시키는 수단은, 상기 블럭들 중 선택된 블럭 선택 신호의 위상을 반전시키는 제 1 반전 수단과; 상기 내부 클럭 신호에 응답하여, 상기 제 1 반전 수단에 의해서 반전된 상기 블럭 선택 신호를 전달하는 스위칭 수단과; 상기 스위칭 수단을 통해 전달된 상기 반전된 블럭 선택 신호를 저장하는 제 1 래치 수단과; 상기 내부 클럭 신호와 상기 제 1 래치 수단으로부터 출력되는 블럭 선택 신호를 조합하여, 그 결과에 따른 소정의 조합 신호를 발생하는 조합 수단과; 상기 조합 신호와 외부로부터 인가되는 열 어드레스 신호에 응답하여, 상기 선택된 블럭의 열 선택 라인들을 활성화시키는 구동 수단을 포함한다.
이 실시예에 있어서, 상기 제 1 반전 수단은, 상기 블럭 선택 신호의 위상을 반저시키는 제 1 인버터로 구성되어 있다.
이 실시예에 있어서, 상기 스위칭 수단은, 상기 내부 클럭 신호의 위상을 반전시키는 제 2 인버터와; 상기 제 2 인버터의 출력 단자에 게이팅되며, 상기 제 1 인버터와 상기 제 1 래치 수단 사이에 채널이 접속된 제 1 NMOS 트랜지스터와, 상기 내부 클럭 신호가 인가되는 게이트와, 상기 제 1 인버터와 상기 제 1 래치 수단 사이에 채널이 접속된 제 1 PMOS 트랜지스터로 구성되어 있다.
이 실시예에 있어서, 상기 제 1 래치 수단은, 상기 스위칭 수단과 상기 조합 수단 사이에 접속되는 제 3 인버터와; 상기 제 3 인버터와 래치를 이루는 제 4 인버터로 구성되어 있다.
이 실시예에 있어서, 상기 조합 수단은, 상기 제 1 래치 수단에 접속되는 일 입력 단자 및, 상기 내부 클럭 신호가 인가되는 타 입력 단자를 갖는 제 1 NAND 게이트와; 상기 NAND 게이트의 출력 단자에 접속되는 입력 단자를 갖는 제 5 인버터와; 상기 제 5 인버터의 출력 단자에 접속되는 입력 단자를 갖는 제 6 인버터와; 상기 제 6 인버터의 출력 단자에 접속되는 일 입력 단자와 전원 전압이 인가되는 타 입력 단자 및, 상기 조합 신호의 출력을 위한 출력 단자를 갖는 제 2 NAND 게이트로 구성되어 있다.
이 실시예에 있어서, 상기 구동 수단은, 상기 조합 신호의 위상을 반전시켜는 제 7 인버터와; 상기 열 어드레스가 인가되는 게이트와, 상기 전원 전압이 인가되는 소오스를 갖는 제 2 PMOS 트랜지스터와; 상기 제 7 인버터의 출력단자에 접속되는 게이트와, 상기 제 2 PMOS 트랜지스터의 드레인에 접속되는 소오스를 갖는 제 3 PMOS 트랜지스터와; 상기 열 어드레스가 인가되는 게이트와, 상기 제 3 PMOS 트랜지스터의 드레인에 접속되는 드레인 및, 접지 전압이 인가되는 소오스를 갖는 제 2 NMOS 트랜지스터와; 상기 제 3 PMOS 트랜지스터의 드레인에 접속되며, 이를 통해 인가되는 소정 신호를 저장하기 위한 제 2 래치 수단으로 구성되어 있다.
이 실시예에 있어서, 상기 제 2 래치 수단은, 상기 제 3 PMOS 트랜지스터의 드레인에 접속되는 입력 단자 및, 열 선택 라인들에 접속되는 출력 단자를 갖는 제 8 인버터와; 상기 제 8 인버터와 래치를 이루는 제 9 인버터로 구성되어 있다.
이와같은 장치에 의해서, 레이 아웃 상의 버싱(bussing) 수를 줄일 수 있고 고주파 영역에서 칩 동작의 신뢰성을 향상시킬 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 1 내지 도 4에 의거하여 상세히 설명한다.
도 1에는 본 발명의 바람직한 실시예에 따른 동기형 반도체 메모리의 구성을 보여주는 블록도가 도시되어 있다.
도 1에서, 본 발명에 따른 동기형 반도체 메모리 장치는 메모리 셀 어레이(memory cell array), (100), 행 버퍼(row buffer), (110), 행 디코더(row decoder), (120), 열 버퍼(column buffer), (130), 열 프리디코더(column pre-decoder), (140), CSL 디세이블 회로(column select line disable circuit), (150), 열 디코더(column decoder), (160), 감지 증폭 회로(sense＆amp circuit), (170), 그리고 타이밍 레지스터(timing register), (180)로 이루어져 있다. 상기 메모리 셀 어레이(100)는, 도면에는 도시되지 않았지만, 적어도 2 개의 뱅크들로 분할되며 상기 각 뱅크는 적어도 2 개의 블럭들로 분할되고 상기 블럭들 각각은 행들과 열들의 매트릭스로 배열되는 복수 개의 셀들을 구비하고 있다. 외부로부터 어드레스(address)가 인가되는 상기 행 버퍼(110) 및 상기 행 디코더(120)를 통해 상기 메모리 셀 어레이(100)의 행들이 선택된다. 그리고, 상기 열 버퍼(130)는 TTL 레벨의 상기 어드레스(address)를 입력받아 CMOS 레벨로 변환하며, 그 결과에 따른 열 어드레스(CA)를 출력한다. 상기 열 프리-디코더(140)는 상기 열 어드레스(CA)를 디코딩하며, 그 결과에 따른 디코딩된 열 어드레스(DCA)를 발생한다. 상기 타이밍 레지스터(180)는 외부 클럭 신호(CLK)에 동기된 내부 클럭 신호(PCLK)를 발생한다. 그리고, 상기 CSL 디세이블 회로(150)는 상기 디코딩된 열 어드레스(DCA)에 해당되는 블럭을 선택하기 위한 블럭 어드레스(DCA_BLK)와 상기 내부 클럭 신호(PCLK)에 응답하여 제어 신호(PCSLD)를 발생한다. 상기 열 디코더(160)는 상기 디코딩된 열 어드레스(DCA)에 해당되는 열 선택 라인을 활성화시키며, 상기 제어 신호 (PCSLD)에 응답하여 이전에 활성화된 열 선택 라인을 비활성화시킨다.
도 2에는 CSL 디세이블 회로의 상세 회로를 보여주는 회로도가 도시되어 있다.
도 2에서, CSL 디세이블 회로는 인버터(I1), 전달 게이트(151), 래치(152), 조합 회로(153)로 이루어져 있다. 상기 인버터(I1)는 인가되는 블럭 어드레스(DCA_BLK)의 위상을 반전시켜 출력한다. 상기 전달 게이트(151)는 인버터(I2), NMOS 트랜지스터(M1), 그리고 PMOS 트랜지스터(M2)로 이루어져 있다. 상기 NMOS 트랜지스터(M1)는 상기 인버터(I2)를 통해 인가되는 내부 클럭 신호(PCLK)가 인가되는 게이트와 상기 인버터(I1)의 출력 노드와 상기 래치(152) 사이에 접속되는 채널을 갖는다. 상기 PMOS 트랜지스터(M2)는 상기 내부 클럭 신호(PCLK)가 인가되는 게이트와 상기 인버터(I1)의 출력 노드와 상기 래치(152) 사이에 접속되는 채널을 갖는다.
상기 래치(152)는 상기 전달 게이트(151)에 입력 단자가 접속되고 상기 조합 회로(153)에 출력 단자가 접속된 인버터(I3)와 상기 인버터(I1)와 래치를 이루는 인버터(I4)로 이루어져 있다. 상기 조합 회로(153)는 낸드 게이트들(G1) 및 (G2)와 인버터들(I5) 및 (I6)로 이루어져 있다. 상기 낸드 게이트(G1)의 일 입력 단자는 상기 래치(152)에 접속되고 타 입력 단자로 상기 내부 클럭 신호(PCLK)가 인가된다. 상기 낸드 게이트(G2)의 일 입력 단자로 전원 전압 레벨의 신호(PVCCH)가 인가되고 타 입력 단자는 상기 인버터들(I5) 및 (I6)을 통해 상기 낸드 게이트(G1)의 출력 노드에 접속되며, 제어 신호(PCSLD)의 출력을 위한 출력 단자를 갖는다.
도 3에는 열 디코더의 상세 회로를 보여주는 회로도가 도시되어 있다.
도 3에서, 열 디코더는 인버터(I7), PMOS 트랜지스터들(M3) 및 (M4), NMOS 트랜지스터(M5), 그리고 래치(161)로 이루어져 있다. 상기 PMOS 트랜지스터(M3)는 디코딩된 열 어드레스(DCA)가 인가되는 게이트와 전원 전압(VCC)이 인가되는 소오스를 갖는다. 상기 PMOS 트랜지스터(M4)는 상기 인버터(I7)를 통해 제어 신호(PCSLD)가 인가되는 게이트와 상기 PMOS 트랜지스터(M3)의 드레인에 접속되는 소오스를 갖는다. 그리고, 상기 NMOS 트랜지스터(M5)는 상기 디코딩된 열 어드레스(DCA)가 인가되는 게이트와 상기 PMOS 트랜지스터(M4)의 드레인에 접속되는 드레인 및 접지 전압(VSS)이 인가되는 소오스를 갖는다. 상기 래치(161)는 상기 PMOS 트랜지스터(M4)와 상기 NMOS 트랜지스터(M5)의 접속점에 입력 단자가 접속되며 대응되는 열 선택 라인에 출력 단자가 접속되는 인버터(I8)와 상기 인버터(I8)와 래치를 이루는 인버터(I9)로 이루어져 있다.
도 4에는 본 발명의 바람직한 실시예에 따른 동작 타이밍도가 도시되어 있다. 본 발명에 따른 동작이 참조 도면 도 1 내지 도 4에 의거하여 이하 설명될 것이다.
도 1에서, 열 버퍼(130)는 TTL 레벨의 외부 어드레스(address)를 입력받아 CMOS 레벨의 열 어드레스(CA)를 출력한다. 열 프리디코더(140)는 상기 열 어드레스(CA)를 입력받아 이를 디코딩하며, 도 4에 도시된 바와같이, 그 결과에 따른 하이 레벨의 디코딩된 열 어드레스(DCA)를 출력한다. 상기 디코딩된 열 어드레스(DCA)에 게이팅된 열 디코더(160)의 NMOS 트랜지스터(M5)가 턴-온되어 인버터들(I8) 및 (I9)로 이루어진 래치(161)에 하이 레벨이 저장된다. 이로써, 상기 래치(161)에 접속된 열 선택 라인이 활성화된다. 상기 내부 클력 신호 (PCLK)가 하이 레벨의 상태로 유지되는 동안 CSL 디세이블 회로(150)의 전달 게이트(151)는 오프 상태이기 때문에 인버터들(I3) 및 (I4)로 이루어진 래치(151)에는 이전 사이클의 내부 클럭 신호(PCLK)에 동기된 로우 레벨의 블럭 어드레스(DCA_BLK)가 저장되어 있다. 이로인해, 낸드 게이트(G1)의 양 입력 단자들로 각각 로우 레벨과 하이 레벨이 인가되어 상기 낸드 게이트(G1)로부터 하이 레벨이 발생된다. 그리고, 낸드 게이트(G2)의 양 입력 단자들로 각각 하이 레벨들이 인가되기 때문에 이를 통해 로우 레벨의 제어 신호(PCSLD)가 출력된다. 따라서, 인버터(I7)를 통해 상기 로우 레벨의 제어 신호(PCSLD)가 게이팅되는 PMOS 트랜지스터(M4)는 오프 상태로 유지된다. 결국, 상기 인버터들(I8) 및 (I9)로 구성된 래치(161)에 접속된 열 선택 라인은 여전히 활성화 상태로 유지된다.
계속해서, 도 4에 도시된 바와같이, N번째 내부 클럭 신호(PCLK)가 하이 레벨에서 로우 레벨이 되면, 블럭들을 선택하기 위한 하이 레벨의 블럭 어드레스(DCA_BLK)가 인버터들(I3) 및 (I4)로 이루어진 래치(152)에 의해서 저장된다. 상기 낸드 게이트(G1)의 양 입력 단자들로 각각 하이 레벨의 (DCA_BLK)과 로우 레벨의 (PCLK)이 인가되기 때문에 N번째의 내부 클럭 신호(PCLK)가 하이 레벨인 상태와 동일한 레벨의 제어 신호(PCSLD)를 얻게 될 것이다. 따라서, 활성화된 열 선택 라인은 여전히 상기 내부 클럭 신호(PCLK)가 로우 레벨의 상태에서도 활성화된 상태로 유지된다.
계속해서, N번째의 내부 클럭 신호(PCLK)가 로우 레벨에서 하이 레벨로 갈 때, 즉 다음 사이클인 (N+1)번째의 내부 클럭 신호(PCLK)가 하이 레벨로 유지되는 동안, 인버터들(I3) 및 (I4)로 이루어진 래치(152)에는 여전히 이전 사이클에서 저장된 하이 레벨의 상기 신호(DCA_BLK)가 저장되어 있다. 따라서, 양 입력 단자들로 모두 하이 레벨의 (PCLK) 및 (DCA_BLK)이 인가되는 상기 낸드 게이트(G1)는 로우 레벨을 출력하여 최종적으로 상기 낸드 게이트(G2)를 통해 하이 레벨의 상기 제어 신호(PCSLD)가 출력된다. 상기 어드레스(DCA)는 로우 레벨로 인가되고, 상기 제어 신호(PCSLD)는 인버터(I7)를 통해 로우 레벨로 인가되기 때문에, 상기 열 디코더(160)의 PMOS 트랜지스터들(M3) 및 (M4)이 턴-온된다. 이로인해, 상기 트랜지스터들(M3) 및 (M4)에 의해서 이전 사이클에서 활성화되었된 열 선택 라인이 비활성화된다. 계속해서, 상기 (N+1)번째의 내부 클럭 신호(PCLK)에 동기되어 열 프리 디코더(140)로부터 츨력되는 하이 레벨의 디코딩된 열 어드레스(DCA) 및 블럭을 선택하기 위한 블럭 어드레스(DCA_BLK)에 의해서 (N+1)번째 열 선택 라인을 활성화시키게 된다. 이후의 동작은 전술한 N번째 사이클의 내부 클럭 신호와 (N+1)번째 사이클의 내부 클럭 신호시와 동일하게 반복적으로 이루어짐으로 이하 생략하기로 한다.
종래에는 CSL 디세이블 회로(150)를 제어하기 위해서 두 종류의 열 어드레스들, 즉 메모리 셀 어레이의 뱅크들을 선택하기 위한 열 어드레스들과, 분할된 블럭들 중 하나를 선택하기 위한 디코딩된 열 어드레스들을 사용함으로써, 레이 아웃 상에서 여러개의 버싱(bussing)이 달리게 된다. 그리고, 고주파 영역에서는 열 어드레스(CA)가 입력되는 간격이 작아지는 만큼 열 선택 라인들이 활성화되는 간격도 작아지게 된다. 이로인해, 비활성화되는 열 선택 라인과 활성화되는 열 선택 라인 사이에 오버랩(overlap)이 생길 경우 서로 다른 데이터들 간에 영향을 줄 수 있으며 칩 동작 상의 실패(fail)를 유발시킨다. 따라서, 고주파 영역에서 비활성화되는 열 선택 라인이 활성화되는 열 선택 라인보다 먼저 비활성화되어야만 칩 동작 상의 실패를 막을 수 있다. 종래 구조에서는 뱅크를 선택하기 위한 열 어드레스와 블럭을 선택하기 위한 디코딩된 열 어드레스를 함께 CSL 디세이블 회로(150)의 입력 신호들로서 사용하였기 때문에 회로의 구성이 복잡해지고 지연(delay)도 길어져 고주파 영역에서의 오버랩 문제가 발생하게 된다. 따라서, CSL 디세이블 회로(150)를 제어하기 위한 입력 신호를 디코딩된 열 어드레스만을 사용함으로써 입력 신호들의 버싱 수를 줄여 레이 아웃을 간단하게 할 수 있다. 또한, 레이 아웃을 간단히 구현하여 열 선택 라인이 비활성화되는 시간이 종래의 로직 구성보다 짧아진다. 따라서, 고주파 영역에서 문제시되던 비활성화되는 열 선택 라인과 활성화되는 열 선택 라인 사이의 오버랩 문제는 개선될 수 있다.
상기한 바와같이, 활성화된 열 선택 라인을 비활성화되도록 하기 위한 CSL 디세이블 회로를 제어하는 입력신호로서 디코딩된 어드레스 신호만을 사용함으로써 어드레스 버싱 수를 줄일 수 있게 되었다. 아울러, 어드레스 버싱 수를 줄임에 따라 CSL 디세이블 회로의 구성을 간략할 수 있고, 이로써 신호의 지연을 줄일 수 있어 고주파 영역에서의 오버랩 문제를 개선할 수 있게 되었다.

Claims (8)

  1. 외부 클럭 신호에 동기되어서 동작하는 동기형 반도체 메모리 장치에 있어서,
    메모리 셀 어레이와;
    상기 어레이는 적어도 2 개의 블럭들로 분할되고, 상기 블럭들 각각은 행들과 열들의 매트릭스로 배열되는 복수 개의 셀들을 구비하며;
    상기 각 블럭들의 상기 열들을 선택하기 위한 복수 개의 열 선택 라인들과;
    상기 외부 클럭 신호에 동기된 내부 클럭 신호를 발생하는 수단과;
    상기 블럭들을 선택하기 위한 적어도 2 개의 블럭 선택 신호들을 상기 내부 클럭 신호에 동기적으로 발생하는 수단과;
    상기 블럭 선택 신호들은 차례로 하나씩 활성화되고;
    상기 블럭 선택 신호들 중 하나가 활성화될 때, 상기 블럭들 중의 이전에 선택된 하나에 대응되는 열 선택 라인을 비활성화시키며 상기 블럭들 중의 선택된 하나에 대응되는 열 선택 라인을 활성화시키는 수단을 포함하는 동기형 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 열 선택 라인들을 활성화/비활성화시키는 수단은,
    상기 블럭들 중 선택된 블럭 선택 신호의 위상을 반전시키는 제 1 반전 수단과;
    상기 내부 클럭 신호에 응답하여, 상기 제 1 반전 수단에 의해서 반전된 상기 블럭 선택 신호를 전달하는 스위칭 수단과;
    상기 스위칭 수단을 통해 전달된 상기 반전된 블럭 선택 신호를 저장하는 제 1 래치 수단과;
    상기 내부 클럭 신호와 상기 제 1 래치 수단으로부터 출력되는 블럭 선택 신호를 조합하여, 그 결과에 따른 소정의 조합 신호를 발생하는 조합 수단과;
    상기 조합 신호와 외부로부터 인가되는 열 어드레스 신호에 응답하여, 상기 선택된 블럭의 열 선택 라인들을 활성화시키는 구동 수단을 포함하는 동기형 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 반전 수단은, 상기 블럭 선택 신호의 위상을 반저시키는 제 1 인버터로 구성되는 동기형 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 스위칭 수단은,
    상기 내부 클럭 신호의 위상을 반전시키는 제 2 인버터와;
    상기 제 2 인버터의 출력 단자에 게이팅되며, 상기 제 1 인버터와 상기 제 1 래치 수단 사이에 채널이 접속된 제 1 NMOS 트랜지스터와,
    상기 내부 클럭 신호가 인가되는 게이트와, 상기 제 1 인버터와 상기 제 1 래치 수단 사이에 채널이 접속된 제 1 PMOS 트랜지스터로 구성되는 동기형 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 래치 수단은,
    상기 스위칭 수단과 상기 조합 수단 사이에 접속되는 제 3 인버터와;
    상기 제 3 인버터와 래치를 이루는 제 4 인버터로 구성되는 동기형 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 조합 수단은,
    상기 제 1 래치 수단에 접속되는 일 입력 단자 및, 상기 내부 클럭 신호가 인가되는 타 입력 단자를 갖는 제 1 NAND 게이트와;
    상기 NAND 게이트의 출력 단자에 접속되는 입력 단자를 갖는 제 5 인버터와;
    상기 제 5 인버터의 출력 단자에 접속되는 입력 단자를 갖는 제 6 인버터와;
    상기 제 6 인버터의 출력 단자에 접속되는 일 입력 단자와 전원 전압이 인가되는 타 입력 단자 및, 상기 조합 신호의 출력을 위한 출력 단자를 갖는 제 2 NAND 게이트로 구성되는 동기형 반도체 메모리 장치.
  7. 제 2 항에 있어서,
    상기 구동 수단은,
    상기 조합 신호의 위상을 반전시켜는 제 7 인버터와;
    상기 열 어드레스가 인가되는 게이트와, 상기 전원 전압이 인가되는 소오스를 갖는 제 2 PMOS 트랜지스터와;
    상기 제 7 인버터의 출력단자에 접속되는 게이트와, 상기 제 2 PMOS 트랜지스터의 드레인에 접속되는 소오스를 갖는 제 3 PMOS 트랜지스터와;
    상기 열 어드레스가 인가되는 게이트와, 상기 제 3 PMOS 트랜지스터의 드레인에 접속되는 드레인 및, 접지 전압이 인가되는 소오스를 갖는 제 2 NMOS 트랜지스터와;
    상기 제 3 PMOS 트랜지스터의 드레인에 접속되며, 이를 통해 인가되는 소정 신호를 저장하기 위한 제 2 래치 수단으로 구성되는 동기형 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 2 래치 수단은,
    상기 제 3 PMOS 트랜지스터의 드레인에 접속되는 입력 단자 및, 열 선택 라인들에 접속되는 출력 단자를 갖는 제 8 인버터와;
    상기 제 8 인버터와 래치를 이루는 제 9 인버터로 구성되는 동기형 반도체 메모리 장치.
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