KR100380159B1

KR100380159B1 - 프리디코더 제어 회로

Info

Publication number: KR100380159B1
Application number: KR10-2000-0085451A
Authority: KR
Inventors: 강병주
Original assignee: 주식회사 하이닉스반도체
Priority date: 2000-12-29
Filing date: 2000-12-29
Publication date: 2003-04-11
Also published as: US6704240B2; KR20020056142A; US20020105851A1

Abstract

본 발명은 프리디코더 제어 회로에 관한 것으로, 제 1 및 제 2 프리디코더 레벨 신호를 출력하지 않고 펄스 형태의 제 1 및 제 2 프리디코더 제어 신호만을 출력하고, 이에 의해 프리디코더를 구동시킴으로써 프리디코더의 어드레스 오버랩에 의한 컬럼 어드레스의 오류 및 마진 부족으로 인한 문제점을 해결할 수 있는 프리디코더 회로가 제시된다.

Description

프리디코더 제어 회로{Predecoder control circuit}

본 발명은 프리디코더 제어 회로에 관한 것으로, 특히 제 1 및 제 2 프리디코더 레벨 신호를 출력하지 않고 펄스 형태의 제 1 및 제 2 프리디코더 제어 신호만을 출력하고, 이에 의해 프리디코더를 구동시킴으로써 프리디코더의 어드레스 오버랩에 의한 컬럼 어드레스의 오류 및 마진 부족으로 인한 문제점을 해결할 수 있는 프리디코더 회로에 관한 것이다.

메모리 소자가 저전력, 고속화되면서도 더욱 안정된 특성을 요구하고 있다. 그러나 주파수가 높아질수록 그 한계에 부딪히게 되었으며 내부 로직상의 타이밍 마진이 큰 문제가 되고 있다.

도 1은 종래의 반도체 메모리 소자의 컬럼 어드레스 경로를 나타낸 블럭도이다.

어드레스 버퍼(11)를 통해 입력된 어드레스(add)와 명령 신호 버퍼(13)를 통해 입력된 컬럼 어드레스 스트로브 신호(cas1)는 각각 래치(14)와 명령 신호 디코더(15)에서 클럭 버퍼(12)를 거친 내부 클럭 신호(clkt4)에 의해 클럭에 동기된다. 래치(14)를 통한 어드레스 신호(a<0:6>, ab<0:6>)는 제 1 내지 제 3 프리디코더 (18, 19 및 20)로 입력된다. 또한 어드레스 신호(a<0:1>)를 입력한 카운터(16)는 카운팅 신호(ay_int<0:6>)를 출력하여 제 1 내지 3 프리디코더(18 내지 20)로 입력된다. 명령 신호 디코더(15)는 읽기 또는 쓰기 신호(casatv6)와 이에 의해 결정된 버스트(burst) 길이에 해당하는 신호(icasatv6)를 출력하고, 이들 신호는 컬럼 프리디코더 제어 회로(17)로 입력된다. 컬럼 프리디코더 제어 회로(17)는 명령 신호 디코더(15)로부터 출력된 읽기 또는 쓰기 신호(casatv6)와 이에 의해 결정된 버스트(burst) 길이에 해당하는 신호(icasatv6), 그리고 다수의 제어 신호(ybnd_ypc 및 term_ypc)와 내부 클럭 신호(clkt4)를 입력하여 제 1 및 제 2 프리디코더 제어 신호(ypce_p 및 ypci_p)와 제 1 및 제 2 프리디코더 레벨 신호(ypce_l 및 ypci_l)를 출력하고, 이 신호들은 제 1 내지 제 3 프리디코더(18 내지 20)에 입력된다. 제 1 프리디코더(18)는 제 1 및 제 2 프리디코더 제어 신호 (ypce_p 및 ypci_p), 0번 및 1번 어드레스 신호(a<0:1>, ab<0:1>), 0번 및 1번 카운팅 신호(ay_int<0:1>)를 입력하여 제 1 프리디코더 신호(gy01<0:3)를 출력한다. 제 2 프리디코더(19)는 제 1 및 제 2 프리디코더 레벨 신호(ypce_l 및 ypci_l), 2번 및 3번 어드레스 신호 (a<2:3>, ab<2:3>), 2번 및 3번 카운팅 신호(ay_int<2:3>)를 입력하여 제 2 프리디코더 신호(gy23<0:3>)를 출력한다. 제 3 프리디코더(20)는 제 1 및 제 2 프리디코더 레벨 신호(ypce_l 및 ypci_l), 4번 내지 6번 어드레스 신호(a<4:6>, ab<4:6>), 4번 내지 6번 카운팅 신호(ay_int<4:6>)를 입력하여 제 3 프리디코더 신호 (gy456<0:7>)를 출력한다. 상기의 제 1 내지 제 3 프리디코더 신호를 디코더(21)에서 입력하여 컬럼 어드레스 신호(Yi<0:3>)를 출력한다.

상기와 같이 레이아웃이나 트랜지스터의 수를 줄이면서 컬럼 어드레스 신호를 출력하기 위해 프리디코더를 이용하는데, 이때 몇개의 어드레스를 묶어 가능한 경우의 수를 미리 만든다. SDRAM의 특성이 외부에서 한번 주어진 어드레스를 가지고 카운터로 내부 어드레스를 만들어 버스트(burst) 동작을 하므로 제 1 프리디코더에서 0번과 1번 어드레스를 묶어 펄스의 형태를 만들고, 나머지 2번과 3번, 그리고 4번, 5번 및 6번은 각각 제 2 및 제 3 프리디코더에서 레벨 형태로 만들어 프리디코더 신호로 사용한다.

도 2는 종래의 디코더 회로도로서, 디코더는 가능한 면적을 감소시키기 위해 다이나믹을 사용하는데, 다이나믹을 사용하는 디코더의 구조를 설명하면 다음과 같다.

제 1 프리디코더 신호(gy01<0:3>)에 의해 입력되는 각 어드레스 경로에 따라 동일한 구성을 가지고 있는데, 0번 어드레스(<0>)의 경로 구성을 대표적으로 설명하면, 전원 단자(VDD)와 제 1 노드(Q11) 사이에 0번 어드레스(<0>)에 따라 구동되는 제 1 PMOS 트랜지스터(P11)가 접속된다. 제 1 노드(Q11)와 접지 단자(Vss) 사이에 0번 어드레스(<0>)에 따라 구동되는 제 1 NMOS 트랜지스터(N11)와 제 2 프리디코더의 0번 어드레스(gy23<0>)에 따라 구동되는 제 5 NMOS 트랜지스터(N15), 그리고 제 3 프리디코더의 0번 어드레스(gy456<0>)에 따라 구동되는 제 6 NMOS 트랜지스터(N16)가 직렬 접속된다. 전원 단자(VDD)와 제 1 노드(Q11) 사이에 제 1 인버터(I11)의 출력 신호에 따라 구동되는 제 2 PMOS 트랜지스터(P12)가 접속된다. 제 1 노드(Q11)의 전위는 제 1, 제 2 및 제 3 인버터(I11, I12 및 I13)를 통해 반전 지연되어 컬럼 어드레스 신호(Yi<0:3>)로 출력된다.

상기와 같이 구성되는 디코더가 구동하려면 접지 단자(Vss)와 접속된 제 5 및 제 6 NMOS 트랜지스터(N15 및 N16)를 동시에 턴온시켜야 한다. 그리고 실제 컬럼 어드레스가 버스트 동작을 하려면 2, 3번과 4, 5, 6번 어드레스는 미리 입력된 상태이어야 하고, 제 1 프리디코더 신호가 입력되어야 컬럼 어드레스가 출력된다. 종래의 경우처럼 0, 1번 어드레스는 펄스 형태로 입력되고, 2, 3번과 4, 5, 6번 어드레스는 레벨 형태로 입력되면 레벨은 한번에 천이하므로 전류 소모는 적으나 마진을 많이 주어야 하므로 컬럼 어드레스로부터의 억세스 시간에 불리하다.

도 3은 종래의 읽기 인터럽트 읽기 타이밍도를 나타낸 것이다. 다음 읽기 명령에 의해 제 2 프리디코더의 1번 어드레스(gy23<1>)가 인에이블되는 시점에서의 레벨이므로 그 클럭에서 제 2 프리디코더의 0번 어드레스(gy23<0>)가 디스에이블 되어야 하는데, 이때 서로 오버랩이 될 수 있다. 그러면 디코더에서 컬럼 어드레스가 2개 출력될 수 있다. 도시된 바와 같이 1번 컬럼 어드레스(yi<1>)와 2번 컬럼 어드레스(yi<5>)가 같이 출력된다. 이를 방지하기 위해 프리디코딩된 어드레스 인에이블을 뒤로 미뤄 마진을 확보해야 하는데, 이것 또한 컬럼 어드레스로부터의 억세스 시간의 손실을 발생시킨다.

본 발명의 목적은 프리디코더 어드레스가 오버랩되어 발생하는 컬럼 어드레스의 오류를 방지할 수 있는 프리디코더 제어 회로를 제공하는데 있다.

본 발명의 다른 목적은 컬럼 어드레스로부터의 억세스 시간의 손실없이 충분한 마진을 확보할 수 있는 프리디코더 제어 회로를 제공하는데 있다.

인터페이스에서 LVTTL을 고수한다면 DRAM의 속도는 내부 로직의 동작 속도에 한계가 지워진다. 소자의 면적이 축소됨으로써 내부 로직의 동작 속도가 높아지지만 밀도가 증가하면 칩 사이즈는 오히려 커져서 결국 정전 용량 및 저항이 커져 실제로 내부 동작 속도는 저하된다.

본 발명은 이와 같은 SDRAM의 한계 상황을 극복하기 위해 프리디코더 제어 회로를 기존의 레벨 방식이 아닌 펄스 형태로 바꾸어 억세스 시간을 효율적으로 향상시킨다.

도 1은 종래의 컬럼 어드레스 출력 경로의 블럭도.

도 2는 종래의 디코더 회로도.

도 3은 종래의 읽기 인터럽트 읽기 타이밍도.

도 4는 본 발명에 따른 컬럼 어드레스 출력 경로의 블럭도.

도 5(a) 및 도 5(b)는 본 발명에 따른 프리디코더 제어 회로도.

도 6은 도 5의 반전 지연 회로의 상세 회로도.

도 7은 본 발명에 따른 프리디코더 제어 회로의 타이밍도.

도 8은 본 발명에 따른 프리디코더 제어 회로를 적용한 경우의 읽기 인터럽트 읽기 타이밍도.

<도면의 주요 부분에 대한 부호의 설명>

11 및 101 : 어드레스 버퍼 12 및 102 : 클럭 버퍼

13 및 103 : 명령 신호 버퍼 14 및 104 : 래치

15 및 105 : 명령 신호 디코더 16 및 106 : 카운터

17 및 107 : 프리디코더 제어 회로 18 및 108 : 제 1 프리디코더

19 및 109 : 제 2 프리디코더 20 및 110 : 제 3 프리디코더

21 및 111 : 디코더

51, 55 및 61 : 래치 회로

52, 53, 54, 58, 59 및 60 : NAND 게이트

56 및 62 : 반전 지연 수단

57 및 63 : NOR 게이트

본 발명에 따른 프리디코더 제어 회로는 제 1 제어 신호를 소정 시간 반전 지연시키기 위한 제 1 반전 지연 수단과, 상기 제 1 반전 지연 수단의 출력 신호를 반전 래치시켜 제 1 노드의 전위를 결정하기 위한 제 1 래치 수단과, 상기 제 1 노드의 전위를 반전 지연시키기 위한 제 2 반전 지연 수단과, 제 2 제어 신호 및 제 3 제어 신호를 논리 조합하고 소정 시간 반전 지연시키기 위한 제 3 반전 지연 수단과, 상기 제 3 반전 지연 수단의 출력 신호를 반전 래치시켜 제 2 노드의 전위를 결정하기 위한 제 2 래치 수단과, 상기 제 2 노드의 전위를 반전 지연시키기 위한 제 4 반전 지연 수단과, 제 4 제어 신호 및 클럭 신호에 따라 제 3 노드의 전위를 조절하기 위한 스위칭 수단과, 상기 제 1 노드의 전위를 래치시키기 위한 제 3 래치 수단과, 상기 제 2 반전 지연 수단의 출력 신호 및 상기 제 3 래치 수단의 출력 신호를 논리 조합하여 제 1 프리디코더 제어 신호를 출력하기 위한 제 1 논리 수단과, 상기 제 4 반전 지연 수단의 출력 신호 및 상기 제 3 래치 수단의 출력 신호를 논리 조합하여 제 2 프리디코더 제어 신호를 출력하기 위한 제 2 논리 수단을 포함하여 이루어진 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 4는 본 발명에 따른 컬럼 어드레스 출력 경로의 블럭도이다.

어드레스 버퍼(101)를 통해 입력된 어드레스(add)와 명령 신호 버퍼(103)를 통해 입력된 컬럼 어드레스 스트로브 신호(cas1)는 각각 래치(104)와 명령 신호 디코더(105)에서 클럭 버퍼(102)를 거친 내부 클럭 신호(clkt4)에 의해 클럭에 동기된다. 래치(104)를 통한 어드레스 신호(a<0:6>, ab<0:6>)는 제 1 내지 제 3 프리디코더(108, 109 및 200)로 입력된다. 또한 어드레스 신호(a<0:1>)를 입력한 카운터(106)는 카운팅 신호(ay_int<0:6>)를 출력하여 제 1 내지 3 프리디코더(108 내지 110)로 입력된다. 명령 신호 디코더(105)는 읽기 또는 쓰기 신호(casatv6)와 이에 의해 결정된 버스트(burst) 길이에 해당하는 신호(icasatv6)를 출력하고, 이들 신호는 컬럼 프리디코더 제어 회로(107)로 입력된다. 컬럼 프리디코더 제어 회로(107)는 명령 신호 디코더(105)로부터 출력된 읽기 또는 쓰기 신호(casatv6)와 이에 의해 결정된 버스트(burst) 길이에 해당하는 신호(icasatv6), 그리고 제어 신호(term_ypc)와 내부 클럭 신호(clkt4)를 입력하여 제 1 및 제 2 프리디코더 제어 신호(ypce_p 및 ypci_p)를 출력하고, 이 신호들은 제 1 내지 제 3 프리디코더(108 내지 110)에 입력된다. 종래와는 다르게 컬럼 프리디코더 제어 회로(107)는 하나의 제어 신호(ybnd_ypc)를 입력하지 않으며, 제 1 및 제 2 프리디코더 레벨 신호 (ypce_l 및 ypci_l)를 출력하지 않는다. 제 1 프리디코더(108)는 제 1 및 제 2 프리디코더 제어 신호(ypce_p 및 ypci_p), 0번 및 1번 어드레스 신호(a<0:1>, ab<0:1>), 0번 및 1번 카운팅 신호(ay_int<0:1>)를 입력하여 제 1 프리디코더 신호(gy01<0:3)를 출력한다. 제 2 프리디코더(109)는 제 1 및 제 2 프리디코더 제어 신호(ypce_p 및 ypci_p), 2번 및 3번 어드레스 신호(a<2:3>, ab<2:3>), 2번 및 3번 카운팅 신호(ay_int<2:3>)를 입력하여 제 2 프리디코더 신호(gy23<0:3>)를 출력한다. 제 3 프리디코더(110)는 제 1 및 제 2 프리디코더 제어 신호(ypce_p 및 ypci_p), 4번 내지 6번 어드레스 신호(a<4:6>, ab<4:6>), 4번 내지 6번 카운팅 신호(ay_int<4:6>)를 입력하여 제 3 프리디코더 신호(gy456<0:7>)를 출력한다. 상기의 제 1 내지 제 3 프리디코더 신호를 디코더(111)에서 입력하여 컬럼 어드레스 신호(Yi<0:3>)를 출력한다. 종래와는 다르게 제 2 및 제 3 프리디코더(109 및 110)는 제 1 및 제 2 프리디코더 레벨 신호 (ypce_l 및 ypci_l)를 입력하지 않고 제 1 및 제 2 프리디코더 제어 신호(ypce_p 및 ypci_p)를 입력한다.

도 5(a) 및 도 5(b)는 본 발명에 따른 프리디코더 제어 회로도로서, 다음과 같이 구성된다.

전원 단자(VDD)와 제 1 노드(Q51) 사이에 해당 컬럼 동작시 프리차지 신호가 인가되면 인터럽트를 걸어주는 제 3 제어 신호(term_ypc)에 따라 구동되는 제 1 PMOS 트랜지스터(P51)가 접속된다. 제 1 노드(Q51)와 접지 단자(Vss) 사이에 클럭 신호(clkt4)에 따라 구동되는 제 1 NMOS 트랜지스터(N51)가 접속된다. 제 1 래치 회로(51)는 두개의 인버터로 구성되어 제 1 노드(Q51)의 전위를 래치한다. 제 1 래치 회로(51)의 출력 신호는 제 1 및 제 2 NOR 게이트(57 및 63)의 하나의 입력 단자로 입력된다.

제 1 NAND 게이트(52)는 제 1 및 제 2 인버터(I51 및 I52)를 통해 지연된 제 1 제어 신호(casatv6)를 하나의 입력 단자로 입력하고, 다른 하나의 입력 단자로는 전원 전압(VDD)를 입력하여 이들을 논리 조합한다. 제 1 NAND 게이트(52)의 출력 신호는 제 3 내지 제 6 인버터(I53 내지 I56)를 통해 지연되어 제 2 NAND 게이트(53)의 하나의 입력 단자에 입력된다. 제 5 인버터(I55)의 출력 단자와 접지단자(Vss) 사이에 제 1 캐패시터(C51)가 접속된다. 제 2 NAND 게이트(53)는 제 6 인버터(I56)의 출력 신호를 하나의 입력 단자로 입력하고, 다른 하나의 입력 단자에는 제 3 NAND 게이트(54)의 출력 신호를 피드백 입력한다. 한편, 제 3 NAND 게이트(54)는 제 2 NAND 게이트(53)의 출력 신호와 이 신호가 제 1 반전 지연 수단(56)에 의해 지연된 신호를 입력한다. 제 2 및 제 3 NAND 게이트(53 및 54)는 제 2 래치 회로(55)를 구성한다. 제 1 래치 회로(55)의 출력 단자, 즉 제 2 노드(Q52)와 접지 단자(Vss) 사이에 제 12 인버터(I62)를 통해 반전된 파워업 신호(pwrup)에 의해 구동되는 제 2 NMOS 트랜지스터(N52)가 접속된다. 제 2 래치 회로(55)의 출력 신호는 제 7 내지 제 9 인버터(I57 내지 I59)를 통해 반전 지연되어 제 1 NOR 게이트(57)에 입력된다. 제 1 NOR 게이트(57)는 제 1 래치 회로(51)의 출력 신호 및 제 2 래치 회로(55)의 출력 신호를 입력하고, 이들을 논리 조합한다. 제 1 NOR 게이트(57)의 출력 신호는 제 10 및 제 11 인버터(I60 및 I61)를 통해 지연되어 제 1 프리디코더 제어 신호(ypcep)로 출력된다.

제 4 NAND 게이트(58)는 제 13 및 제 14 인버터(I63 및 I64)를 통해 지연된 제 2 제어 신호(icasatv6)를 하나의 입력 단자로 입력하고, 다른 하나의 입력 단자로는 실드바 신호(shieldb)를 입력하여 이들을 논리 조합한다. 실드바 신호(shieldb)는 제 1 제어 신호(casatv6)가 인가될 때 제 2 제어 신호(icasatv6)가 인가되지 못하도록 하는 역할을 하는 신호이다. 제 4 NAND 게이트(58)의 출력 신호는 제 15 내지 제 18 인버터(I65 내지 I68)를 통해 지연되어 제 5 NAND 게이트(59)의 하나의 입력 단자에 입력된다. 제 17 인버터(I67)의 출력 단자와 접지 단자(Vss) 사이에 제 2 캐패시터(C52)가 접속된다. 제 4 NAND 게이트(59)는 제 18 인버터(I68)의 출력 신호를 하나의 입력 단자로 입력하고, 다른 하나의 입력 단자에는 제 6 NAND 게이트(60)의 출력 신호를 피드백 입력한다. 한편, 제 6 NAND 게이트(60)는 제 5 NAND 게이트(59)의 출력 신호와 이 신호가 제 2 반전 지연 수단(62)에 의해 지연된 신호가 입력된다. 제 5 및 제 6 NAND 게이트(59 및 60)는 제 2 래치 회로(61)를 구성한다. 제 2 래치 회로(61)의 출력 단자, 즉 제 3 노드(Q53)와 접지 단자(Vss) 사이에 제 12 인버터(I62)를 통해 반전된 파워업 신호(pwrup)에 의해 구동되는 제 3 NMOS 트랜지스터(N53)가 접속된다. 제 2 래치 회로(61)의 출력 신호는 제 19 내지 제 21 인버터(I69 내지 I71)를 통해 반전 지연되어 제 2 NOR 게이트(63)에 입력된다. 제 2 NOR 게이트(63)는 제 1 래치 회로(51)의 출력 신호 및 제 3 래치 회로(61)의 출력 신호를 입력하고, 이들을 논리 조합한다. 제 2 NOR 게이트(63)의 출력 신호는 제 22 및 제 23 인버터(I72 및 I73)를 통해 지연되어 제 2 프리디코더 제어 신호(ypcip)로 출력된다.

여기서, 제 1 및 제 2 반전 지연 수단(56 및 62)은 도 6에 도시된 바와 같이 입력 신호(in)와 다수의 인버터(I81 내지 I86)를 통해 지연된 입력 신호(in)를 입력하여 논리 조합하는 NAND 게이트(81)로 구성된다. 이때, 인버터 사이에는 캐패시터(C81 내지 C90)가 접속된다.

상기와 같이 구성되는 본 발명에 따른 프리디코더 제어 회로의 구동 방법을 도 7의 동작 타이밍도를 이용하여 설명하면 다음과 같다.

파워업 신호(pwrup)가 인가되지 않은 상태, 즉 파워업 신호(pwrup)가 로우 상태로 인가되면, 제 12 인버터(I62)에 의해 하이 상태로 반전되어 제 2 및 제 3 NMOS 트랜지스터(N52 및 N53)를 턴온시킨다. 이에 의해 제 및 제 3 노드(Q52 및 Q53)는 로우 상태를 유지하게 된다. 제 1 프리디코더 제어 신호 및 제 2 프리디코더 제어 신호(ypcep 및 ypcip)는 로우 상태로 출력된다.

파워업 신호(pwrup)가 하이 상태로 천이하면 제 12 인버터(I62)를 통해 로우 상태로 반전되어 제 2 및 제 3 NMOS 트랜지스터(N52 및 N53)를 턴오프시킨다. 제 1 제어 신호(casatv6)가 하이 상태로 천이하면, 제 1 및 제 2 인버터(I51 및 I52)를 통해 지연되어 제 1 NAND 게이트(52)로 입력된다. 제 1 NAND 게이트(52)는 하이 상태의 신호 및 전원 전압(VDD)를 입력하고 이들을 논리 조합하여 로우 상태의 신호를 출력한다. 로우 상태로 출력된 제 1 NAND 게이트(52)의 출력 신호는 제 3 내지 제 6 인버터(I53 내지 I56)를 통해 지연되어 제 2 NAND 게이트(53)로 입력된다. 제 2 NAND 게이트(53)는 로우 상태의 신호 및 제 3 NAND 게이트(54)의 출력 신호를 입력하고 이들을 논리 조합하여 하이 상태의 신호를 출력한다. 제 3 NAND 게이트(54)는 하이 상태의 제 2 NAND 게이트(53)의 출력 신호 및 제 2 NAND 게이트(53)의 출력 신호가 제 1 반전 지연 수단(56)에 의해 소정 시간 반전 지연된 신호를 입력하여 하이 상태의 신호를 출력하고, 이 출력 신호는 제 2 NAND 게이트(53)의 다른 하나의 입력 단자로 입력된다. 이러한 제 2 및 제 3 NAND 게이트(53 및 54)의 동작에 의해 제 2 래치 회로(55)는 하이 상태의 신호를 출력하고, 이 신호에 의해 제 2 노드(Q52)의 전위는 하이 상태를 유지한다. 하이 상태를 유지하는 제 2 노드(Q52)의전위는 제 7 내지 제 9 인버터(I57 내지 I59)를 통해 로우 상태로 반전되어 제 1 NOR 게이트(57)로 입력된다. 이때, 제 3 제어 신호(term_ypc)가 하이 상태로 인가되어 제 1 PMOS 트랜지스터(P51)가 턴오프되고, 클럭 신호(clkt4)가 하이 상태로 인가되어 제 1 NMOS 트랜지스터(N51)가 턴온되어 제 1 노드(Q51)는 로우 상태를 유지한다. 로우 상태를 유지하는 제 1 노드(Q51)의 전위는 제 1 래치 회로(51)를 통해 래치되어 로우 상태로 제 1 NOR 게이트(57)로 입력된다. 제 1 NOR 게이트(57)는 로우 상태의 두 신호를 입력하고 논리 조합하여 하이 상태의 신호를 출력하고, 이 신호는 제 10 및 제 11 인버터(I60 및 I61)를 통해 지연되어 제 1 프리디코더 제어 신호(ypcep)로 출력된다. 여기서, 제 1 반전 지연 수단(56)에 의해 제 1 프리디코더 제어 신호(ypcep)의 폭이 조절된다. 제 1 반전 지연 수단(56)은 제 2 노드(Q52)의 전위가 하이 상태로 천이하면 일정 시간 지연시킨 후 로우 상태로 반전된 신호를 출력하고, 제 2 노드(Q52)의 전위가 로우 상태로 천이하면 일정 시간 지연시킨 후 하이 상태로 반전된 신호를 출력한다. 이러한 제 1 반전 지연 수단은 도 6에 도시된 바와 같이 적절하게 캐패시터를 접속하면 반전 지연 시간을 조절할 수 있다. 따라서, 제 1 제어 신호(casctv6)가 로우 상태로 디스에이블되는 시점에서 제 2 노드(Q52)의 펄스를 조절할 수 있어 제 1 프리디코더 제어 신호(ypcep)의 펄스 폭을 조절할 수 있다. 이는 클럭 시간이 적어질 때, 즉 높은 주파수에서 더욱 효율적이다.

제 1 제어 신호(casatv6)가 로우 상태로 천이하면, 제 2 제어 신호 (icasatv6)가 하이 상태로 인가된다. 하이 상태로 인가되는 제 2 제어 신호(icasatv6)는 제 13 및 제 14 인버터(I63 및 I64)를 통해 지연되어 제 4 NAND 게이트(58)로 입력된다. 제 4 NAND 게이트(58)는 하이 상태의 신호 및 하이 상태로 인가되는 실드바 신호(shieldb)를 입력하고 이들을 논리 조합하여 로우 상태의 신호를 출력한다. 로우 상태로 출력된 제 4 NAND 게이트(58)의 출력 신호는 제 15 내지 제 18 인버터(I65 내지 I68)를 통해 지연되어 제 5 NAND 게이트(59)로 입력된다. 제 5 NAND 게이트(59)는 로우 상태의 신호 및 제 6 NAND 게이트(60)의 출력 신호를 입력하고 이들을 논리 조합하여 하이 상태의 신호를 출력한다. 제 6 NAND 게이트 (60)는 하이 상태의 제 5 NAND 게이트(59)의 출력 신호 및 제 5 NAND 게이트(59)의 출력 신호가 제 2 반전 지연 수단(62)에 의해 소정 시간 반전 지연된 신호를 입력하여 하이 상태의 신호를 출력하고, 이 출력 신호는 제 5 NAND 게이트(59)의 다른 하나의 입력 단자로 입력된다. 이러한 제 5 및 제 6 NAND 게이트(59 및 60)의 동작에 의해 제 3 래치 회로(61)는 하이 상태의 신호를 출력하고, 이 신호에 의해 제 3 노드(Q53)의 전위는 하이 상태를 유지한다. 하이 상태를 유지하는 제 3 노드(Q53)의 전위는 제 19 내지 제 21 인버터(I69 내지 I71)를 통해 로우 상태로 반전되어 제 2 NOR 게이트(63)로 입력된다. 로우 상태를 유지하는 제 1 노드(Q51)의 전위는 제 1 래치 회로(51)를 통해 래치되어 로우 상태로 제 2 NOR 게이트(63)로 입력된다. 제 2 NOR 게이트(63)는 로우 상태의 두 신호를 입력하고 논리 조합하여 하이 상태의 신호를 출력하고, 이 신호는 제 22 및 제 23 인버터(I72 및 I73)를 통해 지연되어 제 2 프리디코더 제어 신호(ypcip)로 출력된다. 여기서, 제 2 반전 지연 수단(62)에 의해 제 2 프리디코더 제어 신호(ypcip)의 폭이 조절된다.

도 8은 본 발명에 따른 프리디코더 제어 회로를 사용한 경우의 컬럼 어드레스 출력 경로의 시뮬레이션 결과를 나타낸 것으로, 종래의 프리디코더의 어드레스가 오버랩되어 두개의 컬럼 어드레스가 출력되는 것을 방지하고, 충분한 마진을 확보할 수 있는 것을 알 수 있다.

상술한 바와 같이 본 발명에 의하면 프리디코더의 어드레스가 오버랩되어 출력되는 컬럼 어드레스 신호에 오류가 발생되거나, 이를 해결하기 위한 마진 부족으로 인한 컬럼 어드레스로부터의 억세스 시간의 손실이 전혀 발생되지 않아 소자의 수율을 향상시킬 수 있다.

Claims

제 1 제어 신호를 소정 시간 반전 지연시키기 위한 제 1 반전 지연 수단과,

상기 제 1 반전 지연 수단의 출력 신호를 반전 래치시켜 제 1 노드의 전위를 결정하기 위한 제 1 래치 수단과,

상기 제 1 노드의 전위를 반전 지연시키기 위한 제 2 반전 지연 수단과,

제 2 제어 신호 및 제 3 제어 신호를 논리 조합하고 소정 시간 반전 지연시키기 위한 제 3 반전 지연 수단과,

상기 제 3 반전 지연 수단의 출력 신호를 반전 래치시켜 제 2 노드의 전위를 결정하기 위한 제 2 래치 수단과,

상기 제 2 노드의 전위를 반전 지연시키기 위한 제 4 반전 지연 수단과,

제 4 제어 신호 및 클럭 신호에 따라 제 3 노드의 전위를 조절하기 위한 스위칭 수단과,

상기 제 1 노드의 전위를 래치시키기 위한 제 3 래치 수단과,

상기 제 2 반전 지연 수단의 출력 신호 및 상기 제 3 래치 수단의 출력 신호를 논리 조합하여 제 1 프리디코더 제어 신호를 출력하기 위한 제 1 논리 수단과,

상기 제 4 반전 지연 수단의 출력 신호 및 상기 제 3 래치 수단의 출력 신호를 논리 조합하여 제 2 프리디코더 제어 신호를 출력하기 위한 제 2 논리 수단을 포함하여 이루어진 것을 특징으로 하는 프리디코더 제어 회로.
제 1 항에 있어서, 상기 제 1 반전 지연 수단은 상기 제 1 제어 신호를 지연시키기 위한 다수의 인버터와,

상기 다수의 인버터에 의해 지연된 제 1 제어 신호 및 전원 전압을 입력하여 논리 조합하기 위한 NAND 게이트와,

상기 NAND 게이트의 출력 신호를 지연시키기 위한 다수의 인버터로 이루어진 것을 특징으로 하는 프리디코더 제어 회로.
제 1 항에 있어서, 상기 제 1 래치 수단은 상기 제 1 반전 지연 수단의 출력 신호 및 소정의 신호를 입력하는 제 1 NAND 게이트와,

상기 제 1 NAND 게이트의 출력 신호를 소정 시간 반전 지연시키기 위한 반전 지연 수단과,

상기 제 1 NAND 게이트의 출력 신호 및 상기 반전 지연 수단의 출력 신호를 논리 조합하여 상기 제 1 NAND 게이트에 입력시키기 위한 제 2 NAND 게이트로 이루어진 것을 특징으로 하는 프리디코더 제어 회로.
제 3 항에 있어서, 상기 반전 지연 수단은 상기 제 1 NAND 게이트의 출력 신호를 지연시키기 위한 다수의 인버터와,

상기 제 1 NAND 게이트의 출력 신호 및 상기 다수의 인버터를 통해 지연된 제 1 NAND 게이트의 출력 신호를 논리 조합하기 위한 NAND 게이트로 이루어진 것을 특징으로 하는 프리디코더 제어 회로.
제 1 항에 있어서, 상기 제 3 반전 지연 수단은 상기 제 2 제어 신호를 지연시키기 위한 다수의 인버터와,

상기 다수의 인버터에 의해 지연된 제 2 제어 신호 및 제 3 제어 신호를 입력하여 논리 조합하기 위한 NAND 게이트와,

상기 NAND 게이트의 출력 신호를 지연시키기 위한 다수의 인버터로 이루어진 것을 특징으로 하는 프리디코더 제어 회로.
제 1 항에 있어서, 상기 제 2 래치 수단은 상기 제 3 반전 지연 수단의 출력 신호 및 소정의 신호를 입력하는 제 1 NAND 게이트와,

상기 제 1 NAND 게이트의 출력 신호를 소정 시간 반전 지연시키기 위한 반전 지연 수단과,

상기 제 1 NAND 게이트의 출력 신호 및 상기 반전 지연 수단의 출력 신호를 논리 조합하여 상기 제 1 NAND 게이트에 입력시키기 위한 제 2 NAND 게이트로 이루어진 것을 특징으로 하는 프리디코더 제어 회로.
제 1 항에 있어서, 상기 스위칭 수단은 전원 단자와 상기 제 3 노드 사이에 접속되어 상기 제 4 제어 신호에 따라 구동되는 PMOS 트랜지스터와,

상기 제 3 노드와 접지 단자 사이에 접속되어 상기 클럭 신호에 따라 구동되는 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 프리디코더 제어 회로.
제 1 항에 있어서, 상기 제 1 논리 수단은 NOR 게이트인 것을 특징으로 하는 프리디코더 제어 회로.
제 1 항에 있어서, 상기 제 2 논리 수단은 NOR 게이트인 것을 특징으로 하는 프리디코더 제어 회로.