KR101153794B1 - 데이터 입출력 회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 데이터 스위칭부 및 입출력 드라이빙부를 포함한다. 상기 데이터 스위칭부는 뱅크 선택신호에 응답하여 제 1 메모리 뱅크와 제 2 메모리 뱅크 중 하나와 선택적으로 접속하도록 구성된다. 상기 입출력 드라이빙부는 리드 동작시 상기 데이터 스위칭부의 출력을 증폭하여 글로벌 데이터 라인으로 출력하고, 라이트 동작시 상기 글로벌 데이터 라인으로부터 전송된 데이터를 증폭하여 상기 데이터 스위칭부로 인가하도록 구성된다.
Figure R1020090070090
스택 뱅크, 데이터 입출력

Description

데이터 입출력 회로 및 이를 포함하는 반도체 메모리 장치 {DATA INPUT/OUTPUT CIRCUIT AND SEMICONDUCTOR MEMORY APPARATUS INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 반도체 메모리 장치의 데이터 입출력 회로에 관한 것이다.
반도체 메모리 장치의 동작속도가 고속화 되면서, 데이터 액세스 시간을 효율적으로 개선하기 위해서 스택 뱅크 구조를 구비하는 반도체 메모리 장치가 이용되고 있다. 상기 스택 뱅크 구조에서는, 메모리 셀 영역을 복수개의 메모리 블록으로 분할하고, 각각의 분할된 메모리 블록은 복수개의 적층된 메모리 뱅크로 구성된다.
도 1은 종래기술에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면이다. 도 1에서, 종래기술에 따른 반도체 메모리 장치는 제 1 내지 제 4 메모리 뱅크(BANK0~BANK3, 11~14), 제 1 내지 제 4 입출력 드라이버(21~24)를 포함한다. 상기 제 1 및 제 2 메모리 뱅크(11, 12)와 제 3 및 제 4 메모리 뱅크(13, 14)는 각각 스택 뱅크 구조를 형성한다. 상기 제 1 입출력 드라이버(21)는 로컬 입출력 라인(LIO_up0/LIOB_up0)을 통해 제 1 메모리 뱅크(11)의 메모리 셀의 데이터를 독출하거나, 메모리 셀로 데이터를 기입한다. 상기 제 2 입출력 드라이버(22)는 로컬 입출력 라인(LIO_dn1/LIOB_dn1)을 통해 제 2 메모리 뱅크(12)의 메모리 셀의 데이터를 독출하거나, 메모리 셀로 데이터를 기입한다. 마찬가지로 제 3 및 제 4 데이터 입출력 드라이버(23, 24)는 각각 해당하는 로컬 입출력 라인(LIO_up2/LIOB_up2, LIO_dn3/LIOB_dn3)을 통해 상기 제 3 및 제 4 메모리 뱅크(13, 14)의 메모리 셀의 데이터를 독출하거나, 메모리 셀로 데이터를 기입한다.
상기 제 1 메모리 뱅크(11)를 연결하는 로컬 입출력 라인(LIO_up0/LIOB_up0)의 데이터는 제 1 입출력 드라이버(21)를 통해 제 1 글로벌 입출력 라인(GIO1)과 연결되고, 상기 제 1 글로벌 입출력 라인(GIO1)은 제 1 데이터 입출력부(DQ1)와 연결된다. 더 상세하게는, 리드 동작 시, 상기 제 1 메모리 뱅크(11)의 메모리 셀에 저장된 데이터는 비트라인 센스앰프(도시하지 않음.)의 증폭 동작에 의해 로컬 입출력 라인(LIO_up0/LIOB_up0)에 전송되며, 로컬 입출력 라인(LIO_up0/LIOB_up0)으로 전송된 데이터는 제 1 입출력 드라이버(21)에 의해 증폭되어 제 1 글로벌 입출력 라인(GIO1)으로 전송되고, 제 1 데이터 입출력부(DQ1)를 통해 외부로 출력된다. 반면에, 라이트 동작 시, 상기 제 1 데이터 입출력부(DQ1)를 통해 입력된 데이터는 상기 제 1 글로벌 입출력 라인(GIO1)을 통해 전송된다. 상기 전송된 데이터는 상기 제 1 입출력 드라이버(21)에 의해 증폭되어 로컬 입출력 라인(LIO_up0/LIOB_up0)에 전송되고, 전송된 데이터는 상기 제 1 메모리 뱅크(11)의 각각의 메모리 셀에 저장되는 것이다.
위에서 상술한 바와 같이, 스택 뱅크 구조를 구비하는 반도체 메모리 장치는 각각의 메모리 뱅크의 메모리 셀의 데이터를 읽거나 메모리 셀로 데이터를 쓰기 위해서, 각 메모리 뱅크마다 입출력 드라이버를 별도로 구비하여 각각의 메모리 뱅크가 독립적인 데이터 입출력 동작을 수행할 수 있도록 한다. 그러나, 뱅크마다 입출력 드라이버를 구비하는 경우 반도체 메모리 장치의 레이아웃 면적을 증가시키고, 결과적으로 반도체 메모리 장치의 소형화를 어렵게 한다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 스택 뱅크 구조를 형성하는 메모리 뱅크가 입출력 드라이버를 공유하는 데이터 출력 회로 및 이를 포함하는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 데이터 입출력 회로는 뱅크 선택신호에 응답하여 제 1 메모리 뱅크와 제 2 메모리 뱅크 중 하나와 선택적으로 접속하도록 구성된 데이터 스위칭부 및 리드 동작시 상기 데이터 스위칭부의 출력을 증폭하여 글로벌 데이터 라인으로 출력하고, 라이트 동작시 상기 글로벌 데이터 라인으로부터 전송된 데이터를 증폭하여 상기 데이터 스위칭부로 인가하도록 구성된 입출력 드라이빙부를 포함한다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치는 제 1 메모리 뱅크와 연결되는 제 1 로컬 입출력 라인, 제 2 메모리 뱅크와 연결되는 제 2 로컬 입출력 라인 및 리드 동작시 뱅크 선택신호에 응답하여 상기 제 1 및 제 2 로컬 입출력 라인으로부터 전송된 데이터 중 하나를 증폭하고, 상기 증폭된 데이터를 글로벌 데이터 라인으로 출력하며, 라이트 동작시 상기 글로벌 데이터 라인으로부터 전송된 데이터를 증폭하고, 상기 뱅크 선택신호에 응답하여 상기 증폭된 데이터를 상기 제 1 및 제 2 로컬 입출력 라인 중 하나로 선택적으로 인가하는 공유 입출력 드라이빙부를 포함한다.
또한, 본 발명의 실시예에 다른 데이터 입출력 방법은 스택 뱅크 구조를 형성하는 복수개의 메모리 뱅크가 입출력 드라이빙부를 공유하도록 구성된 반도체 메모리 장치의 데이터 입출력 방법으로서, 상기 복수개의 메모리 뱅크 중 어떤 뱅크에 대한 리드/라이트 동작에 대해서도 상기 입출력 드라이빙부를 활성화 시키는 단계 및 상기 복수개의 메모리 뱅크 중 리드/라이트 동작이 수행되는 특정 메모리 뱅크를 선택하는 단계를 포함한다.
본 발명에 의하면, 스택 뱅크 구조를 형성하는 메모리 뱅크의 데이터를 공유된 입출력 드라이버를 통해 입출력할 수 있으므로 입출력 드라이버의 개수를 줄일 수 있고, 반도체 메모리 장치의 레이아웃 마진을 효율적으로 개선할 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면이다. 도 2에서, 상기 반도체 메모리 장치(2)는 제 1 메모리 뱅크(BANK0, 100), 제 2 메모리 뱅크(BANK1, 200), 공유 입출력 드라이빙부(300) 및 제어부(400)를 포함한다.
본 발명의 실시예에서, 상기 제 1 및 제 2 메모리 뱅크(100, 200)는 스택 뱅크(Stacked Bank) 구조를 형성한다. 스택 뱅크 구조를 형성하는 메모리 뱅크들은 동일한 글로벌 입출력 라인 및 입출력부를 할당 받고, 할당된 글로벌 입출력 라인 및 데이터 입출력부를 통해 외부로 데이터를 출력하거나, 외부의 데이터를 입력 받는다. 도 2에서, 공통 데이터 입출력부(DQ1) 및 글로벌 입출력 라인(GIO1)으로부터 전송된 데이터가 상기 제 1 및 제 2 메모리 뱅크(100, 200)에 저장되고, 상기 제 1 및 제 2 메모리 뱅크(100, 200)에 저장된 데이터는 상기 글로벌 입출력 라인(GIO1) 및 데이터 입출력부(DQ1)를 통해 외부로 출력될 수 있다.
상기 제 1 및 제 2 메모리 뱅크(100, 200)는 다수의 메모리 셀을 포함하고, 복수개의 로컬 입출력 라인(LIO_up0/LIOB_up0~LIO_upn/LIOB_upn, LIO_dn0/LIOB_dn0~LIO_dnn/LIOB_dnn)과 연결된다. 리드 동작이 수행될 때, 상기 제 1 메모리 뱅크(100)의 메모리 셀에 저장된 데이터는 제 1 로컬 입출력 라인(LIO_up0/LIOB_up0~LIO_upn/LIOB_upn)을 통해 상기 글로벌 입출력 라인(GIO1)으로 전송되고; 라이트 동작이 수행될 때, 상기 글로벌 입출력 라인(GIO1)으로부터 전송된 데이터는 상기 제 1 로컬 입출력 라인(LIO_up0/LIOB_up0~LIO_upn/LIOB_upn)을 통해 상기 제 1 메모리 뱅크(100)의 메모리 셀로 전송된다. 마찬가지로, 리드 동작이 수행될 때, 상기 제 2 메모리 뱅크(200)의 메모리 셀에 저장된 데이터는 제 2 로컬 입출력 라인(LIO_dn0/LIOB_dn0~LIO_dnn/LIOB_dnn)을 통해 상기 글로벌 입출력 라인(GIO1)으로 전송되고; 라이트 동작이 수행될 때, 상기 글로벌 입출력 라인(GIO1)으로부터 전송된 데이터는 상기 제 2 로컬 입출력 라인(LIO_dn0/LIOB_dn0~LIO_dnn/LIOB_dnn)을 통해 상기 제 2 메모리 뱅크(200)의 메모리 셀로 전송된다.
상기 공유 입출력 드라이빙부(300)는 리드 동작이 수행될 때, 상기 제 1 및 제 2 로컬 입출력 라인(LIO_up0/LIOB_up0~LIO_upn/LIOB_upn, LIO_dn0/LIOB_dn0~LIO_dnn/LIOB_dnn)으로부터 전송된 데이터를 증폭하고, 증폭된 데이터를 상기 글로벌 입출력 라인(GIO1)으로 출력하며; 라이트 동작이 수행될 때, 상기 글로벌 입출력 라인(GIO1)으로부터 전송된 데이터를 증폭하여, 증폭된 데이터를 상기 제 1 및 제 2 로컬 입출력 라인(LIO_up0/LIOB_up0~LIO_upn/LIOB_upn, LIO_dn0/LIOB_dn0~LIO_dnn/LIOB_dnn)으로 전송한다. 상기 공유 입출력 드라이빙부(300)는 뱅크 선택신호(bank_up/dn)에 응답하여 제 1 메모리 뱅크 및 제 2 메모리 뱅크(100, 200) 중 하나와 선택적으로 접속된다. 다시 말해, 상기 공유 입출력 드라이빙부(300)는 상기 뱅크 선택신호(bank_up/dn)에 응답하여 상기 제 1 메모리 뱅크(100)와 연결되는 제 1 로컬 입출력 라인(LIO_up0/LIOB_up0~LIO_upn/LIOB_upn) 및 상기 제 2 메모리 뱅크와 연결되는 제 2 로컬 입출력 라인(LIO_dn0/LIOB_dn0~LIO_dnn/LIOB_dnn) 중 하나와 선택적으로 연결된다.
상기 뱅크 선택신호(bank_up/dn)는 제 1 및 제 2 메모리 뱅크(100, 200) 중 리드 및 라이트 동작이 수행되는 특정 메모리 뱅크를 선택하는 신호이다. 예를 들어, 상기 뱅크 선택신호(bank_up/dn)가 인에이블 되면 제 1 메모리 뱅크(100)에 대한 리드/라이트 동작이 수행되는 것을 나타내고, 상기 뱅크 선택신호(bank_up/dn)가 디스에이블 되면 상기 제 2 메모리 뱅크(200)에 대한 리드/라이트 동작이 수행되는 것을 나타낼 수 있다.
리드 동작에서, 상기 공유 입출력 드라이빙부(300)는 상기 뱅크 선택신호(bank_up/dn)가 인에이블 되면 상기 제 1 로컬 입출력 라인(LIO_up0/LIOB_up0~LIO_upn/LIOB_upn)을 통해 입력되는 제 1 메모리 뱅크(100)의 데이터를 증폭하여 글로벌 입출력 라인(GIO1)으로 출력하고, 상기 뱅크 선택신 호(bank_up/dn)가 디스에이블 되면 상기 제 2 로컬 입출력 라인(LIO_dn0/LIOB_dn0~LIO_dnn/LIOB_dnn)을 통해 입력되는 제 2 메모리 뱅크(200)의 데이터를 증폭하여 상기 글로벌 입출력 라인(GIO1)으로 출력한다.
라이트 동작에서, 상기 공유 입출력 드라이빙부(300)는 상기 글로벌 입출력 라인(GIO1)의 데이터를 증폭하고, 상기 뱅크 선택신호가 인에이블 되면 상기 제 1 로컬 입출력 라인(LIO_up0/LIOB_up0~LIO_upn/LIOB_upn)을 통해 증폭된 데이터를 상기 제 1 메모리 뱅크(100)로 전송하고, 상기 뱅크 선택신호(bank_up/dn)가 디스에이블 되면 상기 제 2 로컬 입출력 라인(LIO_dn0/LIOB_dn0~LIO_dnn/LIOB_dnn)을 통해 상기 증폭된 데이터를 상기 제 2 메모리 뱅크(200)로 전송한다.
상기 제어부(400)는 리드/라이트 커맨드(RD/WT) 및 뱅크 어드레스 신호(Address<0:a>)에 응답하여 메인 스트로브 신호(mstrobe<0>) 및 상기 뱅크 선택신호(bank_up/dn)를 생성한다. 상기 리드/라이트 커맨드(RD/WT)는 반도체 메모리 장치가 리드 또는 라이트 동작을 수행하도록 외부에서 패드를 통해 인가되는 커맨드 신호이다. 상기 뱅크 어드레스 신호(Address<0:a>)는 복수개의 뱅크 중에 저장된 데이터가 출력되거나, 데이터가 저장되는 뱅크를 지시하는 신호로서, 패드를 통해 인가되는 신호이다. 상기 메인 스트로브 신호(mstrobe<0>)는 리드 및 라이트 동작에서 상기 공유 입출력 드라이빙부(300)가 증폭 동작을 수행하도록 하는 신호이다. 상기 제어부(400)는 이하에서 다시 상술하기로 한다.
도 3은 도 2의 공유 입출력 드라이빙부(300)의 실시예의 구성을 개략적으로 보여주는 도면이다. 도 3에서, 상기 공유 입출력 드라이빙부(300)는 데이터 스위칭 부(310) 및 입출력 드라이빙부(320)를 포함한다.
상기 데이터 스위칭부(310)는 상기 뱅크 선택신호(bank_up/dn)에 응답하여 제 1 및 제 2 로컬 입출력 라인(LIO_up0/LIOB_up0~LIO_upn/LIOB_upn, LIO_dn0/LIOB_dn0~LIO_dnn/LIOB_dnn) 중 하나로부터 전송된 데이터를 출력한다. 리드 동작에서, 상기 데이터 스위칭부(310)는 상기 뱅크 선택신호(bank_up/dn)가 인에이블 되면 상기 제 1 로컬 입출력 라인(LIO_up0/LIOB_up0~LIO_upn/LIOB_upn)으로부터 전송된 데이터를 출력하고, 상기 뱅크 선택신호(bank_up/dn)가 디스에이블 되면 상기 제 2 로컬 입출력 라인(LIO_dn0/LIOB_dn0~LIO_dnn/LIOB_dnn)으로부터 전송된 데이터를 출력한다. 라이트 동작에서, 상기 데이터 스위칭부(310)는 상기 뱅크 선택신호(bank_up/dn)가 인에이블 되면 상기 제 1 로컬 입출력 라인(LIO_up0/LIOB_up0~LIO_upn/LIOB_upn)으로 상기 입출력 드라이빙부(320)의 출력을 전송하고, 상기 뱅크 선택신호(bank_up/dn)가 디스에이블 되면 상기 제 2 로컬 입출력 라인(LIO_dn0/LIOB_dn0~LIO_dnn/LIOB_dnn)으로 상기 입출력 드라이빙부(320)의 출력을 전송한다.
도 3에서, 상기 데이터 스위칭부(310)는 제 1 단이 각각의 제 1 로컬 입출력 라인(LIO_up0/LIOB_up0~LIO_upn/LIOB_upn)과 연결되는 트랜지스터(Na0~Nan, Nb0~Nbn)와 제 1 단이 각각의 제 2 로컬 입출력 라인(LIO_dn0/LIOB_dn0~LIO_dnn/LIOB_dnn)과 연결되는 트랜지스터(Na0'~Nan', Nb0'~Nbn')로 구성될 수 있다. 상기 트랜지스터(Na0~Nan, Nb0~Nbn)는 게이트 단으로 상기 뱅크 선택신호(bank_up/dn)를 입력 받고, 상기 뱅크 선택신호(bank_up/dn) 가 인에이블 되었을 때 턴온 된다. 상기 트랜지스터(Na0'~Nan', Nb0'~Nbn')는 게이트 단으로 상기 뱅크 선택신호(bank_up/dn)의 반전 신호(bank_up/dnB)를 입력 받고, 상기 뱅크 선택신호(bank_up/dn)가 디스에이블 되었을 때 턴온된다. 상기 트랜지스터(Na0~Nan, Nb0~Nbn)의 제 2 단은 각각 해당하는 트랜지스터(Na0'~Nan', Nb0'~Nbn')의 제 2 단과 연결되어 상기 입출력 드라이빙부(320)의 입력 단이 된다. 따라서, 상기 데이터 스위칭부(310)는 뱅크 선택신호(bank_up/dn)에 따라 제 1 및 제 2 로컬 입출력 라인(LIO_up0/LIOB_up0~LIO_upn/LIOB_upn, LIO_dn0/LIOB_dn0~LIO_dnn/LIOB_dnn) 중 하나를 선택할 수 있다. 도 3에서, 상기 스위칭부(310)가 엔모스 트랜지스터로 구성되는 것을 예로 보였으나, 상기 뱅크 선택신호(bank_up/dn)에 의해 상기 제 1 및 제 2 로컬 입출력 라인(LIO_up0/LIOB_up0~LIO_upn/LIOB_upn, LIO_dn0/LIOB_dn0~LIO_dnn/LIOB_dnn) 중 하나를 선택할 수 있는 어떤 스위칭 수단으로도 구성될 수도 있다.
상기 입출력 드라이빙부(320)는 리드 동작에서, 상기 데이터 스위칭부(310)의 출력을 증폭하여 글로벌 입출력 라인(GIO1)으로 출력하고; 라이트 동작에서, 상기 글로벌 입출력 라인(GIO1)의 데이터를 증폭하여 상기 데이터 스위칭부(310)로 출력한다. 도 3에 도시하지는 않았지만, 상기 입출력 드라이빙부(320)는 제 1 메모리 뱅크(100)와 연결되는 제 1 로컬 입출력 라인(LIO_up0/LIOB_up0~LIO_upn/LIOB_upn) 또는 제 2 메모리 뱅크와 연결되는 제 2 로컬 입출력 라인(LIO_dn0/LIOB_dn0~LIO_dnn/LIOB_dnn)의 수와 동일한 수의 입출력 드라이버를 구비한다. 즉, 상기 입출력 드라이빙부(320)는, 종래기술과 마찬가지 로, 하나의 메모리 뱅크와 연결되는 로컬 입출력 라인의 수와 동일한 수의 입출력 드라이버를 구비한다.
리드 동작에서, 상기 입출력 드라이버는 각각 해당하는 상기 데이터 스위칭부(310)의 출력을 증폭하여 상기 글로벌 입출력 라인(GIO1)으로 출력하고; 라이트 동작에서, 상기 글로벌 입출력 라인(GIO1)의 데이터를 증폭하여 각각 해당하는 상기 데이터 스위칭부(310)로 출력한다.
종래에는 스택 뱅크 구조를 형성하는 제 1 및 제 2 메모리 뱅크에 저장된 데이터를 출력하거나, 제 1 및 제 2 메모리 뱅크에 데이터를 저장하기 위해서 각각의 메모리 뱅크 마다 별도의 입출력 드라이빙부를 구비해야 했다. 그러나, 본 발명의 실시예는 데이터 스위칭부(310)를 구비함으로써, 스택 뱅크 구조를 형성하는 제 1 및 제 2 메모리 뱅크(100, 200)가 하나의 입출력 드라이빙부(320)를 공유할 수 있고, 따라서 종래기술에 비해 입출력 드라이빙부의 수가 절반으로 줄어들 수 있다.
도 4는 도 2의 제어부(400)의 실시예의 구성을 개략적으로 보여주는 블록도이다. 도 4에서, 상기 제어부(400)는 스트로브 신호 생성부(410) 및 뱅크 선택신호 생성부(420)를 포함한다. 상기 스트로브 신호 생성부(410)는 리드/라이트 커맨드(RD/WT) 및 뱅크 어드레스(Address<0:a>)에 응답하여 복수개의 스트로브 신호(strobe<0:m>)를 생성하고, 상기 복수개의 스트로브 신호(strobe<0:m>)로부터 메인 스트로브 신호(mstrobe<0:b>)를 생성한다.
상기 스트로브 신호 생성부(410)는 디코더(411) 및 스트로브 통합부(412)로 구성될 수 있다. 상기 디코더(411)는 상기 뱅크 어드레스(Address<0:a>)를 디코딩 하고, 디코딩된 결과와 상기 리드/라이트 커맨드(RD/WT)를 조합하여 상기 복수개의 스트로브 신호(strobe<0:m>)를 생성한다. 상기 뱅크 어드레스(Address<0:a>)는 리드/라이트 동작이 수행되는 메모리 뱅크를 선택하기 위한 신호로서, 예를 들어, 8개의 메모리 뱅크로 이루어진 반도체 메모리 장치에서 3개의 뱅크 어드레스가 입력된다. 즉, 3개의 뱅크 어드레스를 디코딩하면 8개의 디코딩 신호를 생성할 수 있으므로 8개의 메모리 뱅크를 개별적으로 선택할 수 있게 된다. 이하에서는, 3개의 뱅크 어드레스 신호가 입력되는 경우를 예로 설명하기로 한다. 상기 디코더(11)는 3개의 뱅크 어드레스 신호(Address<0:3>)를 입력 받는 경우 총 8개의 스트로브 신호(strobe<0:7>)를 생성한다. 상기 디코더(11)는, 예를 들어, 제 1 메모리 뱅크(100) 로/의 데이터를 입출력 하기 위해, 리드/라이트 커맨드(RD/WT)가 인가되고 제 1 뱅크 어드레스(Address<0>)가 활성화되면 제 1 스트로브 신호(strobe<0>)를 인에이블시키고, 제 2 메모리 뱅크(200) 로/의 데이터를 입출력 하기 위해, 리드/라이트 커맨드(WT/RD)가 인가되고 제 2 뱅크 어드레스(Address<1>)가 활성화되면 제 2 스트로브 신호(strobe<1>)를 인에이블시킨다.
상기 스트로브 통합부(412)는 상기 디코더(411)로부터 생성된 상기 복수개의 스트로브 신호(strobe<0:m>)를 입력 받아 메인 스트로브 신호(mstrobe<0:b>)를 생성한다. 상기 스트로브 통합부(412)는 각각 스택된 2개의 메모리 뱅크에 관련된 스트로브 신호를 입력 받는 복수개의 오어 게이트(OR1, OR2, ORb)로 구성될 수 있다. 상기 오어 게이트(OR1)는 스택 뱅크 구조를 형성하는 제 1 및 제 2 메모리 뱅크(100, 200)의 리드/라이트 동작과 연관된 제 1 및 제 2 스트로브 신 호(strobe<0>, strobe<1>)를 입력 받아 메인 스트로브 신호(mstrobe<0>)를 생성한다. 본 발명의 실시예에서는, 스택 뱅크 구조를 형성하는 제 1 및 제 2 메모리 뱅크(100, 200)가 입출력 드라이빙부(320)를 공유하고 있으므로, 상기 입출력 드라이빙부(320)는 제 1 메모리 뱅크(100)에 대한 리드/라이트 동작을 지시하는 제 1 스트로브 신호(strobe<0>)뿐만 아니라, 제 2 메모리 뱅크(200)에 대한 리드/라이트 동작을 지시하는 제 2 스트로브 신호(strobe<1>)에도 응답하여 증폭 동작을 수행해야 한다. 따라서, 제 1 스트로브 신호(strobe<0>)와 제 2 스트로브 신호(storbe<1>)가 통합된 메인 스트로브 신호(mstrobe<0>)를 입출력 드라이빙부(320)로 인가하여, 상기 입출력 드라이빙부(320)가 제 1 및 제 2 메모리 뱅크(100, 200)에 대한 모든 리드/라이트 동작을 수행하도록 하는 것이다.
상기 오어 게이트(OR2, ORb)를 통해 생성되는 메인 스트로브 신호(mstrobe<1:b>)는 도 3에 도시되지 않은 또 다른 스택 뱅크 구조를 형성하는 메모리 뱅크의 해당 입출력 드라이빙부를 제어하는 신호로서 사용될 수 있다.
상기 뱅크 선택신호 생성부(420)는 상기 복수개의 스트로브 신호(strobe<0:m>) 중 제 1 및 제 2 메모리 뱅크(100, 200)와 관련된 스트로브 신호로부터 상기 뱅크 선택신호(bank_up/dn)를 생성한다. 예를 들어, 제 1 스트로브 신호(strobe<0>)가 제 1 메모리 뱅크(100)와 관련된 신호가 되고, 제 2 스트로브 신호(strobe<1>)가 제 2 메모리 뱅크(200)와 관련된 신호라면, 상기 뱅크 선택신호 생성부(420)는 상기 제 1 및 제 2 스트로브 신호(strobe<0>, strobe<1>)로부터 뱅크 선택신호(bank_up/dn)를 생성한다.
도 6은 도 4의 뱅크 선택신호 생성부(420)의 구성을 보여주는 도면이다. 도 6에서, 상기 뱅크 선택신호 생성부(420)는 제 1 및 제 2 지연부(421a, 422a), 제 1 내지 제 4 펄스 발생부(421b, 421c, 422b, 422c), 제 1 및 제 2 SR 래치부(423, 424), 및 신호 조합부(425)를 포함한다.
상기 제 1 지연부(421a)는 여덟 개의 인버터를 통해 상기 제 1 스트로브 신호(strobe<0>)를 단위시간만큼 순차적으로 지연시킨다. 제 1 펄스 발생부(412b)는 지연된 신호(T2b, T3b)를 조합하여 업 라이트 신호(wt_up)를 생성한다. 제 2 펄스 발생부(412c)는 지연된 신호(T3b, T4b)를 조합하여 업 리드 신호(rd_up)를 생성한다. 마찬가지로, 상기 제 2 지연부(422a)는 또 다른 여덟 개의 인버터를 통해 상기 제 2 스트로브 신호(strobe<1>)를 단위시간만큼 순차적으로 지연시킨다. 제 3 펄스 발생부(422b)는 지연된 신호(T2'b, T3'b)를 조합하여 다운 라이트 신호(wt_dn)를 생성하고, 제 4 펄스 발생부(422c)는 지연된 신호(T3'b, T4'b)를 조합하여 다운 리드 신호(rd_dn)를 생성한다.
상기 제 1 SR 래치부(423)는 상기 업 라이트 신호(wt_up) 및 다운 라이트 신호(wt_dn)를 입력 받는다. 상기 제 1 SR 래치부(423)는 상기 업 라이트 신호(wt_up)가 인에이블 되었을 때 업 뱅크 라이트 신호(wt_bank_up)를 인에이블 시키고, 상기 다운 라이트 신호(wt_dn)가 인에이블 될 때까지 상기 업 뱅크 라이트 신호(wt_bank_up)의 인에이블 상태를 유지시킨다. 상기 제 2 SR 래치부(424)는 상기 업 리드 신호(rd_up) 및 상기 다운 리드 신호(rd_dn)를 입력 받는다. 상기 제 2 SR 래치부(424)는 상기 업 리드 신호(rd_up)가 인에이블 되었을 때 업 뱅크 리드 신호(up_bank_rd)를 인에이블 시키고, 상기 다운 리드 신호(rd_dn)가 인에이블 될 때까지 상기 업 뱅크 리드 신호(up_bank_rd)의 인에이블 상태를 유지시킨다.
상기 신호 조합부(425)는 상기 업 뱅크 라이트 신호(up_bank_wt) 및 상기 업 뱅크 리드 신호(up_bank_rd)를 입력 받아 상기 뱅크 선택신호(bank_up/dn)를 생성한다. 상기 신호 조합부(425)는 제 1 메모리 뱅크(100)를 선택하기 위해 업 뱅크 라이트 신호(up_bank_wt)가 인에이블 되거나, 업 뱅크 리드 신호(up_bank_rd)가 인에이블되면 상기 뱅크 선택신호(bank_up/dn)를 인에이블 시키고, 제 2 메모리 뱅크(200)를 선택하기 위해 상기 업 뱅크 라이트 신호(up_bank_wt) 및 상기 업 뱅크 리드 신호(up_bank_rd)가 디스에이블 되면 상기 뱅크 선택신호(bank_up/dn)를 디스에이블 시킨다. 상기 신호 조합부(425)는 오어 게이트(OR)로 구성될 수 있다.
한편, 상기 제 1 및 제 2 지연부(421a, 422a), 제 1 내지 제 4 펄스 발생부(421b, 421c, 422b, 422c), 제 1 및 제 2 SR 래치부(423, 424), 및 상기 신호 조합부(425)를 포함하는 상기 뱅크 선택신호 생성부(420)를 통해 상기 뱅크 선택신호(bank_up/dn)를 생성하는 이유는 다음과 같다. 도면에는 도시하지 않았지만, 반도체 메모리 장치가 리드 및 라이트 동작을 수행할 때, 각각의 뱅크의 메모리 셀과 연결되는 비트라인 쌍과 로컬 입출력 라인을 연결하기 위해 컬럼 선택신호가 생성된다. 상기 컬럼 선택신호는 상기 스트로브 신호와 마찬가지로 리드/라이트 커맨드(RD/WT) 및 뱅크 어드레스(Address<0:a>)로부터 생성되는데, 이 때, 지연부를 통해 상기 컬럼 선택신호를 생성함으로써 PVT 변동에 무관하게 정확한 타이밍에 상기 컬럼 선택신호를 인에이블 시킬 수 있다. 본 발명의 실시예에서, 상기 뱅크 선택신 호(bank_up/dn)는 리드 및 라이트 동작에서 상기 제 1 및 제 2 로컬 입출력 라인(LIO_up0/LIOB_up0~LIO_upn/LIOB_upn, LIO_dn0/LIOB_dn0~LIO_dnn/LIOB_dnn) 중 하나를 입출력 드라이빙부(320)와 연결해야 하므로, 상기 컬럼 선택신호와 동일한 방식으로 생성되는 것이 바람직하다. 따라서, 상기 뱅크 선택신호 생성부(420)는 입출력 드라이빙부(320)의 동작 타이밍에 맞추어 적절하게 뱅크 선택신호(bank_up/dn)를 생성하고, PVT 변동에 무관하게 정확한 타이밍에 상기 뱅크 선택신호(bank_up/dn)를 생성하기 위해 구비된다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치(1)의 리드/라이트 동작을 보여주는 타이밍도이다. 도 2 내지 도 6을 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치(1)의 동작을 살펴보면 다음과 같다. 리드 및 라이트 동작을 수행하기 위해서 외부로부터의 라이트 커맨드(WT)와 리드 커맨드(RD)가 클럭(CLK)에 동기되어 반도체 메모리 장치(2)의 내부로 입력된다. 여기서, 첫 번째 라이트 커맨드(WT)는 제 1 메모리 뱅크(100)에 관한 것이고, 두 번째 라이트 커맨드(WT)는 제 2 메모리 뱅크(200)에 관한 것이다. 또한, 첫 번째 리드 커맨드(RD)는 제 1 메모리 뱅크(100)에 관한 것이고, 두 번째 리드 커맨드(RD)는 제 2 메모리 뱅크(200)에 관한 것이다. 따라서, 상기 스트로브 신호 생성부(410)의 디코더(411)는 도 6에 도시된 것과 같이 제 1 및 제 2 스트로브 신호(strobe<0>, strobe<1>)를 생성한다. 상기 스트로브 통합부(412)는 상기 제 1 및 제 2 스트로브 신호(strobe<0:1>)를 통합하여 상기 메인 스트로브 신호(mstrobe<0>)를 생성한다. 이때, 상기 뱅크 선택신호 생성부(420)는 제 1 및 제 2 스트로브 신호(strobe<0:1>)로부터 뱅크 선택신 호(bank_up/dn)를 생성한다.
첫 번째 라이트 동작이 수행될 때, 상기 메인 스트로브 신호(mstrobe<0>)에 응답하여 상기 입출력 드라이빙부(320)는 글로벌 데이터 라인(GIO1)으로부터 전송된 데이터를 증폭한다. 상기 데이터 선택부(310)는 인에이블된 뱅크 선택신호(bank_up/dn)에 응답하여 제 1 메모리 뱅크(100)와 연결되는 제 1 로컬 데이터 입출력 라인(LIO_up0/LIOB_up0~LIO_upn/LIOB_upn)을 상기 입출력 드라이빙부(320)와 연결한다. 따라서, 상기 입출력 드라이빙부(320)에 의해 증폭된 데이터는 상기 제 1 로컬 입출력 라인(LIO_up0/LIOB_up0~LIO_upn/LIOB_upn)으로 전송되고, 상기 제 1 로컬 입출력 라인(LIO_up0/LIOB_up0~LIO_upn/LIOB_upn)으로 전송된 데이터는 상기 제 1 메모리 뱅크(100)의 메모리 셀에 저장된다.
두 번째 라이트 동작이 수행될 때, 상기 메인 스트로브 신호(mstrobe<0>)에 응답하여 상기 입출력 드라이빙부(320)는 글로벌 데이터 라인(GIO1)으로부터 전송된 데이터를 증폭한다. 상기 데이터 선택부(310)는 디스에이블된 뱅크 선택신호(bank_up/dn)에 응답하여 제 2 메모리 뱅크(200)와 연결되는 제 2 로컬 입출력 라인(LIO_dn0/LIOB_dn0~LIO_dnn/LIOB_dnn)을 상기 입출력 드라이빙부(320)와 연결한다. 따라서, 상기 입출력 드라이빙부(320)에 의해 증폭된 데이터는 상기 제 2 로컬 입출력 라인(LIO_dn0/LIOB_dn0~LIO_dnn/LIOB_dnn)으로 전송되고, 상기 제 2 로컬 입출력 라인(LIO_dn0/LIOB_dn0~LIO_dnn/LIOB_dnn)으로 전송된 데이터는 상기 제 2 메모리 뱅크(200)의 메모리 셀에 저장된다.
첫 번째 리드 동작이 수행될 때, 상기 데이터 선택부(310)는 인에이블된 뱅 크 선택신호(bank_up/dn)에 응답하여 상기 제 1 로컬 입출력 라인(LIO_up0/LIOB_up0~LIO_upn/LIOB_upn)을 상기 입출력 드라이빙부(320)와 연결한다. 상기 입출력 드라이빙부(320)는 상기 제 1 로컬 입출력 라인(LIO_up0/LIOB_up0~LIO_upn/LIOB_upn)을 통해 전송된 데이터를 증폭하여 상기 글로벌 입출력 라인(GIO1)으로 전송한다. 따라서, 상기 제 1 메모리 뱅크(100)에 저장된 데이터는 상기 글로벌 입출력 라인(GIO1)으로 전송되어 패드(DQ1)를 통해 외부로 출력된다.
두 번째 리드 동작이 수행될 때, 상기 데이터 선택부(310)는 디스에이블된 뱅크 선택신호(bank_up/dn)에 응답하여 상기 제 2 로컬 입출력 라인(LIO_dn0/LIOB_dn0~LIO_dnn/LIOB_dnn)을 상기 입출력 드라이빙부(320)와 연결한다. 상기 입출력 드라이빙부(320)는 상기 제 2 로컬 입출력 라인(LIO_dn0/LIOB_dn0~LIO_dnn/LIOB_dnn)을 통해 전송된 데이터를 증폭하여 상기 글로벌 입출력 라인(GIO1)으로 전송한다. 따라서, 상기 제 2 메모리 뱅크(200)에 저장된 데이터는 상기 글로벌 입출력 라인(GIO1)으로 전송되어 패드(DQ1)를 통해 외부로 출력된다.
공유된 입출력 드라이빙부가 스택 구조를 형성하는 복수개의 메모리 뱅크의 리드/라이트 동작 때마다 증폭동작을 수행하고, 데이터 선택부가 뱅크 선택신호에 응답하여 상기 리드/라이트 동작이 상기 복수개의 메모리 뱅크 중 어느 메모리 뱅크에 관한 것인지를 지시함으로써, 상기 복수개의 메모리 뱅크 마다 입출력 드라이빙부를 별도로 구비할 필요가 없다. 따라서, 반도체 메모리 장치의 레이아웃 마진 을 크게 개선시킬 수 있다. 또한, 본 발명의 실시예에서, 두 개의 스택 뱅크가 입출력 드라이빙부를 공유하는 경우를 대표적으로 설명하였으나, 세 개 이상의 뱅크가 스택 뱅크 구조를 형성하는 경우에도, 본 발명의 기술적 사상이 적용될 수 있으며, 이 경우 입출력 드라이빙부의 개수가 1/3 이상으로 줄어들기 때문에, 반도체 메모리 장치의 레이아웃 마진은 더욱 효율적으로 확보될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래기술에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면,
도 3은 도 2의 공유 입출력 드라이빙부의 실시예의 구성을 보여주는 도면,
도 4는 도 2의 제어부의 실시예의 구성을 보여주는 도면,
도 5는 도 4의 뱅크 선택신호 생성부의 실시예의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 보여주는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
11/100: 제 1 메모리 뱅크 12/200: 제 2 메모리 뱅크
300: 공유 입출력 드라이빙부 310: 데이터 선택부
320: 입출력 드라이빙부 400: 제어부
410: 스트로브 신호 생성부 420: 뱅크 선택신호 생성부

Claims (16)

  1. 뱅크 선택신호에 응답하여 제 1 메모리 뱅크와 제 2 메모리 뱅크 중 하나와 선택적으로 접속하도록 구성된 데이터 스위칭부;
    메인 스트로브 신호에 응답하여 리드 동작시 상기 데이터 스위칭부의 출력을 증폭하여 글로벌 데이터 라인으로 출력하고, 라이트 동작시 상기 글로벌 데이터 라인으로부터 전송된 데이터를 증폭하여 상기 데이터 스위칭부로 인가하도록 구성된 입출력 드라이빙부; 및
    어드레스 신호 및 리드/라이트 커맨드에 응답하여 복수개의 스트로브 신호를 생성하고, 상기 복수개의 스트로브 신호로부터 상기 메인 스트로브 신호 및 상기 뱅크 선택신호를 생성하도록 구성된 제어부를 포함하는 데이터 입출력 회로.
  2. 제 1 항에 있어서,
    상기 데이터 스위칭부는, 상기 리드 동작시, 상기 뱅크 선택신호가 상기 제 1 메모리 뱅크를 선택할 때, 상기 제 1 메모리 뱅크로부터 전송된 데이터를 출력하고, 상기 뱅크 선택신호가 상기 제 2 메모리 뱅크를 선택할 때, 상기 제 2 메모리 뱅크로부터 전송된 데이터를 출력하도록 구성되는 것을 특징으로 하는 데이터 입출력 회로.
  3. 제 1 항에 있어서,
    상기 데이터 스위칭부는, 상기 라이트 동작시, 상기 뱅크 선택신호가 상기 제 1 메모리 뱅크를 선택할 때, 상기 입출력 드라이빙부의 출력을 상기 제 1 메모리 뱅크로 전송하고, 상기 뱅크 선택신호가 상기 제 2 메모리 뱅크를 선택할 때, 상기 입출력 드라이빙부의 출력을 상기 제 2 메모리 뱅크로 전송하도록 구성되는 것을 특징으로 하는 데이터 입출력회로.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제어부는, 상기 어드레스 신호 및 상기 리드/라이트 커맨드를 조합하여 상기 복수개의 스트로브 신호를 생성하고, 상기 복수개의 스트로브 신호를 통합하여 상기 메인 스트로브 신호를 생성하도록 구성된 스트로브 신호 생성부; 및
    상기 복수개의 스트로브 신호 중 상기 제 1 메모리 뱅크와 상기 제 2 메모리 뱅크와 관련된 스트로브 신호를 입력 받아 상기 뱅크 선택신호를 생성하도록 구성된 뱅크 선택신호 생성부;
    로 구성된 것을 특징으로 하는 데이터 입출력 회로.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 메모리 뱅크는, 스택 뱅크 구조를 형성하는 것을 특징으로 하는 데이터 입출력 회로.
  7. 제 1 메모리 뱅크와 연결되는 제 1 로컬 입출력 라인;
    제 2 메모리 뱅크와 연결되는 제 2 로컬 입출력 라인;
    리드 동작시 메인 스트로브 신호 및 뱅크 선택신호에 응답하여 상기 제 1 및 제 2 로컬 입출력 라인으로부터 전송된 데이터 중 하나를 증폭하고, 상기 증폭된 데이터를 글로벌 데이터 라인으로 출력하며, 라이트 동작시 상기 글로벌 데이터 라인으로부터 전송된 데이터를 증폭하고, 상기 뱅크 선택신호에 응답하여 상기 증폭된 데이터를 상기 제 1 및 제 2 로컬 입출력 라인 중 하나로 선택적으로 인가하는 공유 입출력 드라이빙부; 및
    어드레스 신호 및 리드/라이트 커맨드를 조합하여 복수개의 스트로브 신호를 생성하고, 상기 복수개의 스트로브 신호를 통합하여 메인 스트로브 신호를 생성하도록 구성된 스트로브 신호 생성부; 및
    상기 복수개의 스트로브 신호 중 상기 제 1 및 제 2 메모리 뱅크과 연관된 스트로브 신호로부터 상기 뱅크 선택신호를 생성하도록 구성된 뱅크 선택신호 생성부를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 공유 입출력 드라이빙부는, 상기 뱅크 선택신호에 응답하여 상기 제 1 및 제 2 로컬 입출력 라인 중 하나를 선택하도록 구성된 데이터 스위칭부; 및
    상기 메인 스트로브 신호에 응답하여 상기 리드 동작 중에, 상기 데이터 스위칭부의 출력을 증폭하고 증폭된 신호를 상기 글로벌 데이터 라인으로 출력하며, 상기 라이트 동작 중에, 상기 글로벌 입출력 라인으로부터 전송된 데이터를 증폭하여 상기 데이터 스위칭부로 출력하는 입출력 드라이빙부;
    로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 데이터 스위칭부는, 상기 리드 동작 중에, 상기 뱅크 선택신호가 상기 제 1 메모리 뱅크를 선택할 때 상기 제 1 로컬 입출력 라인으로부터 전송된 데이터를 출력하고, 상기 뱅크 선택신호가 상기 제 2 메모리 뱅크를 선택할 때 상기 제 2 로컬 입출력 라인으로부터 전송된 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 데이터 스위칭부는, 상기 라이트 동작 중에, 상기 뱅크 선택신호가 제 1 메모리 뱅크를 선택할 때 상기 입출력 드라이빙부의 출력을 상기 제 1 로컬 입출력 라인으로 전송하고, 상기 뱅크 선택신호가 상기 제 2 메모리 뱅크를 선택할 때 상기 입출력 드라이빙부의 출력을 상기 제 2 로컬 입출력 라인으로 전송하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 삭제
  12. 삭제
  13. 제 7 항에 있어서,
    상기 제 1 및 제 2 메모리 뱅크는, 스택 뱅크 구조인 것을 특징으로 하는 반도체 메모리 장치.
  14. 스택 뱅크 구조를 형성하는 복수개의 메모리 뱅크가 입출력 드라이빙부를 공유하도록 구성된 반도체 메모리 장치의 데이터 입출력 방법으로서,
    상기 복수개의 메모리 뱅크 중 어떤 뱅크에 대한 리드/라이트 동작에 대해서도 상기 입출력 드라이빙부를 활성화 시키는 단계; 및
    상기 복수개의 메모리 뱅크 중 리드/라이트 동작이 수행되는 특정 메모리 뱅크를 선택하는 단계;
    를 포함하고,
    상기 입출력 드라이빙부를 활성화 시키는 단계는, 어드레스 신호 및 리드/라이트 커맨드를 디코딩하여 상기 복수개의 뱅크 각각에 대한 복수개의 스트로브 신호를 생성하는 단계; 및
    상기 복수개의 스트로브 신호를 메인 스트로브 신호로 통합하여 상기 입출력 드라이빙부로 입력하는 단계; 를 포함하며,
    상기 특정 메모리 뱅크를 선택하는 단계는, 상기 복수개의 스트로브 신호로부터 생성된 뱅크 선택신호에 의해 이루어지는 것을 특징으로 하는 데이터 입출력 방법.
  15. 삭제
  16. 삭제
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