JP2000163954A - Ｃａｓレイテンシ―制御回路の配置 - Google Patents
Ｃａｓレイテンシ―制御回路の配置Info
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Abstract
(57)【要約】
【課題】 ＳＤＲＡＭで高い動作周波数でもＣＡＳレイ
テンシー動作マージンを十分に持たせるＳＤＲＡＭを提
供する。 【解決手段】 ＳＤＲＡＭのチップは複数のバンクを備
え、各バンクにそれぞれｎ個の主増幅部が設けられてい
る。主増幅部に共有されるｎビットデータバスをバンク
を二分した間に配置し、ｎ個のＣＡＳレイテンシー制御
回路をデータバスの配置のための二分とは直交する方向
にバンクを二分した間に集中的に配置するようにした。
テンシー動作マージンを十分に持たせるＳＤＲＡＭを提
供する。 【解決手段】 ＳＤＲＡＭのチップは複数のバンクを備
え、各バンクにそれぞれｎ個の主増幅部が設けられてい
る。主増幅部に共有されるｎビットデータバスをバンク
を二分した間に配置し、ｎ個のＣＡＳレイテンシー制御
回路をデータバスの配置のための二分とは直交する方向
にバンクを二分した間に集中的に配置するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、シンクロナスＤＲ
ＡＭ（ＳＤＲＡＭ）のＣＡＳレイテンシー制御回路の配
置に関するもので、特に高い動作周波数でもＣＡＳレイ
テンシー動作マージンを有するＳＤＲＡＭを提供しよう
とするものである。
ＡＭ（ＳＤＲＡＭ）のＣＡＳレイテンシー制御回路の配
置に関するもので、特に高い動作周波数でもＣＡＳレイ
テンシー動作マージンを有するＳＤＲＡＭを提供しよう
とするものである。
【０００２】
【従来の技術】一般的に、ＤＲＡＭはキャパシタとトラ
ンジスタとの組合からなっているもので、高集積半導体
メモリ素子として広く用いられている。しかし、ＤＲＡ
Ｍは／ＲＡＳ／ＣＡＳなどのコマンド信号により動作が
制御され、Ｙ−アドレス信号によってデータを読み出す
ので、データを読み取る時間が長く、それと共に速度も
遅いという短所を有している。従って、最近はＤＲＡＭ
の構成における読み取り／書き込みの動作速度が速いＳ
ＤＲＡＭが開発されて用いられている。
ンジスタとの組合からなっているもので、高集積半導体
メモリ素子として広く用いられている。しかし、ＤＲＡ
Ｍは／ＲＡＳ／ＣＡＳなどのコマンド信号により動作が
制御され、Ｙ−アドレス信号によってデータを読み出す
ので、データを読み取る時間が長く、それと共に速度も
遅いという短所を有している。従って、最近はＤＲＡＭ
の構成における読み取り／書き込みの動作速度が速いＳ
ＤＲＡＭが開発されて用いられている。
【０００３】このようなＳＤＲＡＭでの従来のＣＡＳレ
イテンシー制御回路を添付図面を参照して説明する。図
１は従来のＳＤＲＡＭのＣＡＳレイテンシー制御回路の
配置図であり、図２は従来のＣＡＳレイテンシー制御回
路の構成図であり、図３は図２のラッチ部構成図であ
り、図４は図３のクロックインバータの構成図である。
図１は４バンク（ＢＡＮＫ０、ＢＡＮＫ１、ＢＡＮＫ
２、ＢＡＮＫ３）構造を有する従来のＳＤＲＡＭを示し
たもので、各バンクには、それぞれｎ個の２次増幅回路
である主増幅部（ＭＡ０ｉ−ＭＡＯｊ、ＭＡ１ｉ−ＭＡ
１ｊ、ＭＡ２ｉ−ＭＡ２ｊ、ＭＡ３ｉ−ＭＡ３ｊ）が配
列されている。ＳＤＲＡＭにはさらにｎビットのデータ
バスが配列されている。各バンクのそれぞれの主増幅部
（ＭＡ０ｉ−ＭＡＯｊ、ＭＡ１ｉ−ＭＡ１ｊ、ＭＡ２ｉ
−ＭＡ２ｊ、ＭＡ３ｉ−ＭＡ３ｊ）は、同じ添え字ｉ〜
ｊで示されたデータバス（ＤＡＴＡｉ−ＤＡＴＡｊ）を
共有する。図示のように、データバスはバンクを二分し
た間に配置されている。そして、それぞれのデータバス
にＣＡＳレイテンシー制御回路（ＣＬＣＣｉ−ＣＬＣＣ
ｊ）が１対１に対応させて配置されている。すなわち、
ｉ番目のＣＡＳレイテンシー制御回路がｉ番目のデータ
バスに接続されている。
イテンシー制御回路を添付図面を参照して説明する。図
１は従来のＳＤＲＡＭのＣＡＳレイテンシー制御回路の
配置図であり、図２は従来のＣＡＳレイテンシー制御回
路の構成図であり、図３は図２のラッチ部構成図であ
り、図４は図３のクロックインバータの構成図である。
図１は４バンク（ＢＡＮＫ０、ＢＡＮＫ１、ＢＡＮＫ
２、ＢＡＮＫ３）構造を有する従来のＳＤＲＡＭを示し
たもので、各バンクには、それぞれｎ個の２次増幅回路
である主増幅部（ＭＡ０ｉ−ＭＡＯｊ、ＭＡ１ｉ−ＭＡ
１ｊ、ＭＡ２ｉ−ＭＡ２ｊ、ＭＡ３ｉ−ＭＡ３ｊ）が配
列されている。ＳＤＲＡＭにはさらにｎビットのデータ
バスが配列されている。各バンクのそれぞれの主増幅部
（ＭＡ０ｉ−ＭＡＯｊ、ＭＡ１ｉ−ＭＡ１ｊ、ＭＡ２ｉ
−ＭＡ２ｊ、ＭＡ３ｉ−ＭＡ３ｊ）は、同じ添え字ｉ〜
ｊで示されたデータバス（ＤＡＴＡｉ−ＤＡＴＡｊ）を
共有する。図示のように、データバスはバンクを二分し
た間に配置されている。そして、それぞれのデータバス
にＣＡＳレイテンシー制御回路（ＣＬＣＣｉ−ＣＬＣＣ
ｊ）が１対１に対応させて配置されている。すなわち、
ｉ番目のＣＡＳレイテンシー制御回路がｉ番目のデータ
バスに接続されている。
【０００４】一方、一般的な標準ＳＤＲＡＭでは、入出
力ピンの位置が定められているので、チップ内部のパッ
ド位置も特定の場所に定められている。図１においてク
ロック入力であるクロックパッ（ＣＬＫ ｐａｄ）ドは
チップの中央部分に配置され、データ出力バッファ及び
パッドが含まれたＤＱブロック（ＤＱｉ−ＤＱｊ）はチ
ップの右側、すなわちＢＡＮＫ２、ＢＡＮＫ３のある側
に分散配置される。配置順序は、通常各データピンの位
置に対応するように配置する。
力ピンの位置が定められているので、チップ内部のパッ
ド位置も特定の場所に定められている。図１においてク
ロック入力であるクロックパッ（ＣＬＫ ｐａｄ）ドは
チップの中央部分に配置され、データ出力バッファ及び
パッドが含まれたＤＱブロック（ＤＱｉ−ＤＱｊ）はチ
ップの右側、すなわちＢＡＮＫ２、ＢＡＮＫ３のある側
に分散配置される。配置順序は、通常各データピンの位
置に対応するように配置する。
【０００５】ｎ個のＤＱブロック（ＤＱｉ−ＤＱｊ）
は、それぞれデータ出力バッファと入出力パッドとを含
んでいるので、特定の位置に配置され、ｎ個のＣＡＳレ
イテンシー制御回路（ＣＬＣＣｉ−ＣＬＣＣｊ）もそれ
ぞれＤＱブロックに１対１対応させて、ＤＱブロックに
隣接した位置に配置されている。すなわち、ＣＡＳレイ
テンシー制御回路（ＣＬＣＣｉ−ＣＬＣＣｊ）の出力が
対応するＤＱブロック（ＤＱｉ−ＤＱｊ）に短い距離で
連結されるように配置している。そして、ＣＡＳレイテ
ンシー制御回路（ＣＬＣＣｉ−ＣＬＣＣｊ）にクロック
信号を与えるＱＣＬＫバッファ（ＱＣＬＫ ｂｕｆｆｅ
ｒ）がクロックパッド（ＣＬＫ）に隣接した位置に配置
される。ＱＣＬＫバッファから出るクロック信号（ＱＣ
ＬＫ）を連結しているラインが各ＣＡＳレイテンシー制
御回路（ＣＬＣＣｉ−ＣＬＣＣｊ）に延びている。
は、それぞれデータ出力バッファと入出力パッドとを含
んでいるので、特定の位置に配置され、ｎ個のＣＡＳレ
イテンシー制御回路（ＣＬＣＣｉ−ＣＬＣＣｊ）もそれ
ぞれＤＱブロックに１対１対応させて、ＤＱブロックに
隣接した位置に配置されている。すなわち、ＣＡＳレイ
テンシー制御回路（ＣＬＣＣｉ−ＣＬＣＣｊ）の出力が
対応するＤＱブロック（ＤＱｉ−ＤＱｊ）に短い距離で
連結されるように配置している。そして、ＣＡＳレイテ
ンシー制御回路（ＣＬＣＣｉ−ＣＬＣＣｊ）にクロック
信号を与えるＱＣＬＫバッファ（ＱＣＬＫ ｂｕｆｆｅ
ｒ）がクロックパッド（ＣＬＫ）に隣接した位置に配置
される。ＱＣＬＫバッファから出るクロック信号（ＱＣ
ＬＫ）を連結しているラインが各ＣＡＳレイテンシー制
御回路（ＣＬＣＣｉ−ＣＬＣＣｊ）に延びている。
【０００６】このような配置を有するＳＤＲＡＭのＣＡ
Ｓレイテンシー制御回路の構成は図２のとおりである。
データ出力を調整するクロック信号（ＱＣＬＫ）を入力
して、それぞれのラッチ手段（２、３、４、５）を制御
する制御信号（ｃｏｎ１、ｃｏｎ２、ｃｏｎ３）を出力
する制御回路部（１）と、ＳＤＲＡＭのモードレジスタ
（図示せず）から伝達されるＣＡＳレイテンシー制御信
号の一つ（ＬＥ３４）と内部データとを論理演算して出
力する第１ＡＮＤゲート（７）と、制御回路部（１）か
らの制御信号の一つ（ｃｏｎ３）によって第１ＡＮＤゲ
ート（７）から出力されるデータを出力またはラッチす
る第１ラッチ手段（２）と、制御回路部（１）からの制
御信号の他の一つ（ｃｏｎ２）によって第１ラッチ手段
（２）から出力されるデータを出力またはラッチする第
２ラッチ手段（３）と、制御回路部（１）からの制御信
号のさらに他の一つ（ｃｏｎ１）によって、第２ラッチ
手段（３）から出力されるデータを出力またはラッチす
る第３ラッチ手段（４）と、制御回路部（１）からの第
３ラッチ手段（３）への制御信号（ｃｏｎ１）とＳＤＲ
ＡＭのモードレジスタから伝達されるＣＡＳレイテンシ
ー制御信号の他の一つ（ＬＥ１２）を論理演算する第２
ＡＮＤゲート（８）と、第２ＡＮＤゲート（８）の出力
信号によって内部データを出力またはラッチする第４ラ
ッチ手段（５）と、ＳＤＲＡＭのモードレジスタから伝
達される前記ＣＡＳレイテンシー制御信号（ＬＥ１２）
によって、第３ラッチ手段（４）から出力されるデータ
または第４ラッチ手段（５）から出力されるデータをデ
ータ出力バッファに伝達するデータパス選択部（６）と
を備えている。
Ｓレイテンシー制御回路の構成は図２のとおりである。
データ出力を調整するクロック信号（ＱＣＬＫ）を入力
して、それぞれのラッチ手段（２、３、４、５）を制御
する制御信号（ｃｏｎ１、ｃｏｎ２、ｃｏｎ３）を出力
する制御回路部（１）と、ＳＤＲＡＭのモードレジスタ
（図示せず）から伝達されるＣＡＳレイテンシー制御信
号の一つ（ＬＥ３４）と内部データとを論理演算して出
力する第１ＡＮＤゲート（７）と、制御回路部（１）か
らの制御信号の一つ（ｃｏｎ３）によって第１ＡＮＤゲ
ート（７）から出力されるデータを出力またはラッチす
る第１ラッチ手段（２）と、制御回路部（１）からの制
御信号の他の一つ（ｃｏｎ２）によって第１ラッチ手段
（２）から出力されるデータを出力またはラッチする第
２ラッチ手段（３）と、制御回路部（１）からの制御信
号のさらに他の一つ（ｃｏｎ１）によって、第２ラッチ
手段（３）から出力されるデータを出力またはラッチす
る第３ラッチ手段（４）と、制御回路部（１）からの第
３ラッチ手段（３）への制御信号（ｃｏｎ１）とＳＤＲ
ＡＭのモードレジスタから伝達されるＣＡＳレイテンシ
ー制御信号の他の一つ（ＬＥ１２）を論理演算する第２
ＡＮＤゲート（８）と、第２ＡＮＤゲート（８）の出力
信号によって内部データを出力またはラッチする第４ラ
ッチ手段（５）と、ＳＤＲＡＭのモードレジスタから伝
達される前記ＣＡＳレイテンシー制御信号（ＬＥ１２）
によって、第３ラッチ手段（４）から出力されるデータ
または第４ラッチ手段（５）から出力されるデータをデ
ータ出力バッファに伝達するデータパス選択部（６）と
を備えている。
【０００７】以下、データパス選択部（６）の構成を説
明する。ＳＤＲＡＭのモードレジスタから伝達されるＣ
ＡＳレイテンシー制御信号の一つ（ＬＥ１２）を反転す
るインバーター（６ａ）と、そのＣＡＳレイテンシー制
御信号（ＬＥ１２）とインバーター（６ａ）の信号によ
って、第３ラッチ手段（４）の出力をデータ出力バッフ
ァに伝達する第１伝送ゲート（６ｂ）と、同様にＣＡＳ
レイテンシー制御信号（ＬＥ１２）とインバーター（６
ａ）の信号によって、第４ラッチ手段（５）から出力さ
れるデータをデータ出力バッファに伝達する第２伝送ゲ
ート（６ｃ）とから構成されている。すなわち、このデ
ータバス選択部（６）は、ＣＡＳレイテンシー制御信号
（ＬＥ１２）がハイのときラッチ（５）のデータを選択
し、ローのときラッチ（４）のデータを選択する。
明する。ＳＤＲＡＭのモードレジスタから伝達されるＣ
ＡＳレイテンシー制御信号の一つ（ＬＥ１２）を反転す
るインバーター（６ａ）と、そのＣＡＳレイテンシー制
御信号（ＬＥ１２）とインバーター（６ａ）の信号によ
って、第３ラッチ手段（４）の出力をデータ出力バッフ
ァに伝達する第１伝送ゲート（６ｂ）と、同様にＣＡＳ
レイテンシー制御信号（ＬＥ１２）とインバーター（６
ａ）の信号によって、第４ラッチ手段（５）から出力さ
れるデータをデータ出力バッファに伝達する第２伝送ゲ
ート（６ｃ）とから構成されている。すなわち、このデ
ータバス選択部（６）は、ＣＡＳレイテンシー制御信号
（ＬＥ１２）がハイのときラッチ（５）のデータを選択
し、ローのときラッチ（４）のデータを選択する。
【０００８】次に、各ラッチ手段を図３によって説明す
る。各ラッチ手段（２、３、４、５）はいずれも同一の
構成からなる。これらのラッチ手段は、制御回路部
（１）から出力される制御信号（ｃｏｎ３、ｃｏｎ２、
ｃｏｎ１）のいずれかを反転する第１インバーター
（９）と、制御信号（ｃｏｎ３、ｃｏｎ２、ｃｏｎ１）
のいずれかと第１インバーター（９）の出力信号によっ
て、その制御信号が“ロー”の場合、内部データを反転
して通過させる第１クロックインバータ（１０）と、第
１クロックインバータ（１０）から出力される信号を反
転して出力する第２インバーター（１２）と、制御信号
（ｃｏｎ３、ｃｏｎ２、ｃｏｎ１）のいずれかと第１イ
ンバーター（９）の出力信号とによって、その制御信号
が“ハイ”の場合、第２インバーター（１２）から出力
されるデータ信号を反転してラッチさせる第２クロック
インバータ（１１）とを備えている。
る。各ラッチ手段（２、３、４、５）はいずれも同一の
構成からなる。これらのラッチ手段は、制御回路部
（１）から出力される制御信号（ｃｏｎ３、ｃｏｎ２、
ｃｏｎ１）のいずれかを反転する第１インバーター
（９）と、制御信号（ｃｏｎ３、ｃｏｎ２、ｃｏｎ１）
のいずれかと第１インバーター（９）の出力信号によっ
て、その制御信号が“ロー”の場合、内部データを反転
して通過させる第１クロックインバータ（１０）と、第
１クロックインバータ（１０）から出力される信号を反
転して出力する第２インバーター（１２）と、制御信号
（ｃｏｎ３、ｃｏｎ２、ｃｏｎ１）のいずれかと第１イ
ンバーター（９）の出力信号とによって、その制御信号
が“ハイ”の場合、第２インバーター（１２）から出力
されるデータ信号を反転してラッチさせる第２クロック
インバータ（１１）とを備えている。
【０００９】各ラッチ手段のクロックインバータ（１
０）は図４に示すように、正電圧端（Ｖｃｃ）と接地端
との間に第１、第２ＰＭＯＳ（１３、１４）と第１、第
２ＮＭＯＳ（１５、１６）とが直列連結されている。第
２ＰＭＯＳ（１４）と第１ＮＭＯＳ（１５）のゲートが
データ信号の入力端子となり、第２ＰＭＯＳ（１４）と
第１ＮＭＯＳ（１５）との接点が出力端となる。第１Ｐ
ＭＯＳ（１３）のゲートと第２ＮＭＯＳ（１６）のゲー
トとにはＡ，Ｂで示される図３の第１インバータ（９）
の入力と出力とがそれぞれ入力される。
０）は図４に示すように、正電圧端（Ｖｃｃ）と接地端
との間に第１、第２ＰＭＯＳ（１３、１４）と第１、第
２ＮＭＯＳ（１５、１６）とが直列連結されている。第
２ＰＭＯＳ（１４）と第１ＮＭＯＳ（１５）のゲートが
データ信号の入力端子となり、第２ＰＭＯＳ（１４）と
第１ＮＭＯＳ（１５）との接点が出力端となる。第１Ｐ
ＭＯＳ（１３）のゲートと第２ＮＭＯＳ（１６）のゲー
トとにはＡ，Ｂで示される図３の第１インバータ（９）
の入力と出力とがそれぞれ入力される。
【００１０】このように構成された従来のＣＡＳレイテ
ンシー制御回路の動作は下記のとおりである。図５は従
来の第１ＣＡＳレイテンシー動作タイミング図であり、
図６は従来の第２ＣＡＳレイテンシー動作タイミング図
であり、図７は従来の第３ＣＡＳレイテンシー動作タイ
ミング図であり、図８は従来の第４ＣＡＳレイテンシー
動作タイミング図である。まず、ＳＤＲＡＭの読み取り
動作時、選択されたバンクの主増幅部（ＭＡ０ｉ−ＭＡ
Ｏｊ、ＭＡ１ｉ−ＭＡ１ｊ、ＭＡ２ｉ−ＭＡ２ｊまたは
ＭＡ３ｉ−ＭＡ３ｊ）は、バンク内部のデータを増幅さ
せて各データバス（ＤＡＴＡｉ−ＤＡＴＡｊ）にデータ
を出力する。この時、選択されないバンクの主増幅部
（ＭＡ０ｉ−ＭＡＯｊ、ＭＡ１ｉ−ＭＡ１ｊ、ＭＡ２ｉ
−ＭＡ２ｊまたはＭＡ３ｉ−ＭＡ３ｊ）は、ハイ−イン
ピーダンスを出力する。
ンシー制御回路の動作は下記のとおりである。図５は従
来の第１ＣＡＳレイテンシー動作タイミング図であり、
図６は従来の第２ＣＡＳレイテンシー動作タイミング図
であり、図７は従来の第３ＣＡＳレイテンシー動作タイ
ミング図であり、図８は従来の第４ＣＡＳレイテンシー
動作タイミング図である。まず、ＳＤＲＡＭの読み取り
動作時、選択されたバンクの主増幅部（ＭＡ０ｉ−ＭＡ
Ｏｊ、ＭＡ１ｉ−ＭＡ１ｊ、ＭＡ２ｉ−ＭＡ２ｊまたは
ＭＡ３ｉ−ＭＡ３ｊ）は、バンク内部のデータを増幅さ
せて各データバス（ＤＡＴＡｉ−ＤＡＴＡｊ）にデータ
を出力する。この時、選択されないバンクの主増幅部
（ＭＡ０ｉ−ＭＡＯｊ、ＭＡ１ｉ−ＭＡ１ｊ、ＭＡ２ｉ
−ＭＡ２ｊまたはＭＡ３ｉ−ＭＡ３ｊ）は、ハイ−イン
ピーダンスを出力する。
【００１１】そして、クロック信号はクロックパッドを
介して、外部からＱＣＬＫバッファに入力され、ＱＣＬ
Ｋバッファは内部クロックであるＱＣＬＫを出力する。
このように生成されたＱＣＬＫと各データバスを介して
伝達されるデータは、それぞれのＣＡＳレイテンシー制
御回路（ＣＬＣＣｉ−ＣＬＣＣｊ）に入力される。ま
た、各ＣＡＳレイテンシー制御回路（ＣＬＣＣｉ−ＣＬ
ＣＣｊ）にはＳＤＲＡＭのＣＡＳレイテンシーモードセ
ットアップにより設定され、モードレジスタ（図示せ
ず）から伝達されるＣＡＳレイテンシー制御信号（ＬＥ
２、ＬＥ３、ＬＥ４、ＬＥ１２、ＬＥ３４）が入力され
る。
介して、外部からＱＣＬＫバッファに入力され、ＱＣＬ
Ｋバッファは内部クロックであるＱＣＬＫを出力する。
このように生成されたＱＣＬＫと各データバスを介して
伝達されるデータは、それぞれのＣＡＳレイテンシー制
御回路（ＣＬＣＣｉ−ＣＬＣＣｊ）に入力される。ま
た、各ＣＡＳレイテンシー制御回路（ＣＬＣＣｉ−ＣＬ
ＣＣｊ）にはＳＤＲＡＭのＣＡＳレイテンシーモードセ
ットアップにより設定され、モードレジスタ（図示せ
ず）から伝達されるＣＡＳレイテンシー制御信号（ＬＥ
２、ＬＥ３、ＬＥ４、ＬＥ１２、ＬＥ３４）が入力され
る。
【００１２】第１、第２ＣＡＳレイテンシー動作がセッ
ティングされる場合（図５，図６）は、信号（ＬＥ１
２）が“ハイ”に設定され、信号（ＬＥ３４）は“ロ
ー”に設定される。一方、第３、第４ＣＡＳレイテンシ
ー動作がセッティングされる場合（図７，図８）は、信
号（ＬＥ１２）が“ロー”に設定され、信号（ＬＥ３
４）は“ハイ”に設定される。
ティングされる場合（図５，図６）は、信号（ＬＥ１
２）が“ハイ”に設定され、信号（ＬＥ３４）は“ロ
ー”に設定される。一方、第３、第４ＣＡＳレイテンシ
ー動作がセッティングされる場合（図７，図８）は、信
号（ＬＥ１２）が“ロー”に設定され、信号（ＬＥ３
４）は“ハイ”に設定される。
【００１３】そして、信号（ＬＥ２、ＬＥ３、ＬＥ４）
は第１ＣＡＳレイテンシー動作では全て“ロー”に設定
される。信号（ＬＥ２）は第２ＣＡＳレイテンシーで、
信号（ＬＥ３）は第３ＣＡＳレイテンシーで、信号（Ｌ
Ｅ４）は第４ＣＡＳレイテンシーでそれぞれ“ハイ”に
設定される。その他の場合はいずれも“ロー”状態を維
持する。制御回路部（１）は、ＱＣＬＫクロック信号を
入力して、制御信号（ｃｏｎ１、ｃｏｎ２、ｃｏｎ３）
を出力する。
は第１ＣＡＳレイテンシー動作では全て“ロー”に設定
される。信号（ＬＥ２）は第２ＣＡＳレイテンシーで、
信号（ＬＥ３）は第３ＣＡＳレイテンシーで、信号（Ｌ
Ｅ４）は第４ＣＡＳレイテンシーでそれぞれ“ハイ”に
設定される。その他の場合はいずれも“ロー”状態を維
持する。制御回路部（１）は、ＱＣＬＫクロック信号を
入力して、制御信号（ｃｏｎ１、ｃｏｎ２、ｃｏｎ３）
を出力する。
【００１４】各ＣＡＳレイテンシー動作を以下に説明す
る。 第１ＣＡＳレイテンシー動作。 ＣＡＳレイテンシー制御信号（ＬＥ２、ＬＥ３、ＬＥ
４、ＬＥ３４）は“ロー”で、ＣＡＳレイテンシー制御
信号（ＬＥ１２）は“ハイ”に設定される。制御回路部
（１）はすべて“ロー”である信号（ＬＥ２、ＬＥ３、
ＬＥ４）により、図５のように、制御信号（ｃｏｎ１、
ｃｏｎ２、ｃｏｎ３）の全てを“ロー”として出力す
る。信号（ＬＥ３）が“ロー”であるので第１ＡＮＤゲ
ートが開かず第１、第２、第３ラッチ手段（２、３、
４）にはデータが印加されず、第４ラッチ手段（５）の
みにデータが伝達される。制御信号（Ｃｏｎ１）が“ロ
ー”で信号（ＬＥ１２）が“ハイ”であるので、第２Ａ
ＮＤゲート（８）の出力が“ロー”である。したがっ
て、図４のトランジスタ１３，１４が共にオンとなり、
図３に示すインバータ（１０）が入力したデータを反転
させ、さらにインバータ（１２）で反転させるので、第
４ラッチ手段（５）は、データをパスさせる。また信号
（ＬＥ１２）が“ハイ”であるので、データパス選択部
（６）では第４ラッチ手段（５）から出力されるデータ
をデータ出力バッファに出力する。従って、リードコマ
ンドから１サイクル内にデータが出力される。
る。 第１ＣＡＳレイテンシー動作。 ＣＡＳレイテンシー制御信号（ＬＥ２、ＬＥ３、ＬＥ
４、ＬＥ３４）は“ロー”で、ＣＡＳレイテンシー制御
信号（ＬＥ１２）は“ハイ”に設定される。制御回路部
（１）はすべて“ロー”である信号（ＬＥ２、ＬＥ３、
ＬＥ４）により、図５のように、制御信号（ｃｏｎ１、
ｃｏｎ２、ｃｏｎ３）の全てを“ロー”として出力す
る。信号（ＬＥ３）が“ロー”であるので第１ＡＮＤゲ
ートが開かず第１、第２、第３ラッチ手段（２、３、
４）にはデータが印加されず、第４ラッチ手段（５）の
みにデータが伝達される。制御信号（Ｃｏｎ１）が“ロ
ー”で信号（ＬＥ１２）が“ハイ”であるので、第２Ａ
ＮＤゲート（８）の出力が“ロー”である。したがっ
て、図４のトランジスタ１３，１４が共にオンとなり、
図３に示すインバータ（１０）が入力したデータを反転
させ、さらにインバータ（１２）で反転させるので、第
４ラッチ手段（５）は、データをパスさせる。また信号
（ＬＥ１２）が“ハイ”であるので、データパス選択部
（６）では第４ラッチ手段（５）から出力されるデータ
をデータ出力バッファに出力する。従って、リードコマ
ンドから１サイクル内にデータが出力される。
【００１５】第２ＣＡＳレイテンシー動作。 ＣＡＳレイテンシー制御信号（ＬＥ２、ＬＥ１２）は
“ハイ”、ＣＡＳレイテンシー制御信号（ＬＥ３、ＬＥ
４、ＬＥ３４）は“ロー”に設定される。図６のとお
り、リードコマンドが入力されて１クロック後にＱＣＬ
Ｋ信号が発生される。そして、制御回路部（１）は、入
力されるクロック信号（ＱＣＬＫ１）を反転した信号を
制御信号（ｃｏｎ１）として出力し、制御信号（ｃｏｎ
３、ｃｏｎ２）はＬＥ２、ＬＥ３、ＬＥ４により“ロ
ー”状態を維持させる。なお、図（図２も同様である）
における“ｄ”はその信号の遅延した信号であることを
示している。信号（ＬＥ１２）が“ハイ”であるので、
第１ＣＡＳレイテンシー動作でのように第４ラッチ手段
（５）が選択される。この時、第４ラッチ手段（５）に
伝達されたデータは、制御信号（ｃｏｎ１）が“ロー”
の区間でデータを出力し、制御信号（ｃｏｎ１）が“ハ
イ”区間では更に“ロー”となる時までデータを１サイ
クルラッチする。結局、リードコマンドから１サイクル
後に制御信号（ｃｏｎ１）がイネーブルされるので、２
サイクル内にＳＤＲＡＭからデータが出力される。
“ハイ”、ＣＡＳレイテンシー制御信号（ＬＥ３、ＬＥ
４、ＬＥ３４）は“ロー”に設定される。図６のとお
り、リードコマンドが入力されて１クロック後にＱＣＬ
Ｋ信号が発生される。そして、制御回路部（１）は、入
力されるクロック信号（ＱＣＬＫ１）を反転した信号を
制御信号（ｃｏｎ１）として出力し、制御信号（ｃｏｎ
３、ｃｏｎ２）はＬＥ２、ＬＥ３、ＬＥ４により“ロ
ー”状態を維持させる。なお、図（図２も同様である）
における“ｄ”はその信号の遅延した信号であることを
示している。信号（ＬＥ１２）が“ハイ”であるので、
第１ＣＡＳレイテンシー動作でのように第４ラッチ手段
（５）が選択される。この時、第４ラッチ手段（５）に
伝達されたデータは、制御信号（ｃｏｎ１）が“ロー”
の区間でデータを出力し、制御信号（ｃｏｎ１）が“ハ
イ”区間では更に“ロー”となる時までデータを１サイ
クルラッチする。結局、リードコマンドから１サイクル
後に制御信号（ｃｏｎ１）がイネーブルされるので、２
サイクル内にＳＤＲＡＭからデータが出力される。
【００１６】第３ＣＡＳレイテンシー動作。 第３ＣＡＳレイテンシー動作の場合は、ＣＡＳレイテン
シー制御信号（ＬＥ３４、ＬＥ３）が“ハイ”となり、
ＣＡＳレイテンシー制御信号（ＬＥ１２、ＬＥ２、ＬＥ
４）は“ロー”となる。信号（ＬＥ１２）が“ロー”で
あるので、第２ＡＮＤゲート（８）が開くことなく、デ
ータパス選択部（６）の第２伝送ゲート（６ｃ）はオフ
され、第１伝送ゲート（６ｂ）がイネーブルされる。信
号（ＬＥ３４）が“ハイ”であるので、第１、第２、第
３ラッチ手段（２、３、４）がイネーブルされる。制御
回路部（１）は、信号（ＬＥ２、ＬＥ３、ＬＥ４）によ
り制御信号（ｃｏｎ３）を“ロー”に維持し、ｃｏｎ１
及びｃｏｎ２を“ハイ”に維持する。さらに、ロック信
号（ＱＣＬＫ）の最初の上昇エッジで、制御信号（ｃｏ
ｎ１）を“ハイ”から“ロー”に遷移させ、一定時間後
“ハイ”に戻す。同時に、クロック信号（ＱＣＬＫ）の
最初の下降エッジで制御信号（ｃｏｎ２）を“ハイ”か
ら“ロー”に遷移させ、一定時間後に“ハイ”に戻す。
シー制御信号（ＬＥ３４、ＬＥ３）が“ハイ”となり、
ＣＡＳレイテンシー制御信号（ＬＥ１２、ＬＥ２、ＬＥ
４）は“ロー”となる。信号（ＬＥ１２）が“ロー”で
あるので、第２ＡＮＤゲート（８）が開くことなく、デ
ータパス選択部（６）の第２伝送ゲート（６ｃ）はオフ
され、第１伝送ゲート（６ｂ）がイネーブルされる。信
号（ＬＥ３４）が“ハイ”であるので、第１、第２、第
３ラッチ手段（２、３、４）がイネーブルされる。制御
回路部（１）は、信号（ＬＥ２、ＬＥ３、ＬＥ４）によ
り制御信号（ｃｏｎ３）を“ロー”に維持し、ｃｏｎ１
及びｃｏｎ２を“ハイ”に維持する。さらに、ロック信
号（ＱＣＬＫ）の最初の上昇エッジで、制御信号（ｃｏ
ｎ１）を“ハイ”から“ロー”に遷移させ、一定時間後
“ハイ”に戻す。同時に、クロック信号（ＱＣＬＫ）の
最初の下降エッジで制御信号（ｃｏｎ２）を“ハイ”か
ら“ロー”に遷移させ、一定時間後に“ハイ”に戻す。
【００１７】このように制御信号（ｃｏｎ１、ｃｏｎ
２）は、クロック信号（ＱＣＬＫ）の２番目以降のパル
スに応答して前記のような過程を続いて繰り返す。従っ
て、制御信号（ｃｏｎ３）が“ロー”パルスを維持して
いるので、図３，４から理解されるように、データはラ
ッチ手段（２）を通過して第２ラッチ手段（３）に伝達
される。制御信号（ｃｏｎ２）が“ロー”に遷移された
時、データは第２ラッチ手段（３）を通過して第３ラッ
チ手段（４）に伝達される。この時、制御信号（ｃｏｎ
２）が更に“ハイ”に遷移されるので、第２ラッチ手段
（３）は第３ラッチ手段（４）に伝達されたデータを、
制御信号（ｃｏｎ２）が更に“ロー”に遷移する時まで
ラッチしている。そして、制御信号（ｃｏｎ１）が２番
目に“ロー”に遷移すると、第３ラッチ手段（４）はデ
ータをデータ出力バッファ側に出力し、更に制御信号
（ｃｏｎ１）が“ハイ”に遷移すると、データをラッチ
して次のサイクルまで維持する。結局、リードコマンド
から３サイクル内にデータを外部に出力する。
２）は、クロック信号（ＱＣＬＫ）の２番目以降のパル
スに応答して前記のような過程を続いて繰り返す。従っ
て、制御信号（ｃｏｎ３）が“ロー”パルスを維持して
いるので、図３，４から理解されるように、データはラ
ッチ手段（２）を通過して第２ラッチ手段（３）に伝達
される。制御信号（ｃｏｎ２）が“ロー”に遷移された
時、データは第２ラッチ手段（３）を通過して第３ラッ
チ手段（４）に伝達される。この時、制御信号（ｃｏｎ
２）が更に“ハイ”に遷移されるので、第２ラッチ手段
（３）は第３ラッチ手段（４）に伝達されたデータを、
制御信号（ｃｏｎ２）が更に“ロー”に遷移する時まで
ラッチしている。そして、制御信号（ｃｏｎ１）が２番
目に“ロー”に遷移すると、第３ラッチ手段（４）はデ
ータをデータ出力バッファ側に出力し、更に制御信号
（ｃｏｎ１）が“ハイ”に遷移すると、データをラッチ
して次のサイクルまで維持する。結局、リードコマンド
から３サイクル内にデータを外部に出力する。
【００１８】第４ＣＡＳレイテンシーの動作。 第４ＣＡＳレイテンシー動作の場合は、第３ＣＡＳレイ
テンシー動作でのように、第１、第２、第３ラッチ手段
（２、３、４）とデータパス選択部（６）の第１伝送ゲ
ート（６ｂ）をイネーブルされるようにＣＡＳレイテン
シー制御信号（ＬＥ３４、ＬＥ４）を“ハイ”に設定
し、図８に示すように、制御回路部（１）が制御信号
（ｃｏｎ１、ｃｏｎ２、ｃｏｎ３）を出力させる。従っ
て、該当制御信号が“ロー”に遷移する時、第１ラッチ
手段（２）がラッチされたデータを第２ラッチ手段
（３）に伝達し、第２ラッチ手段（３）は第３ラッチ手
段（４）に伝達し、第３ラッチ手段（４）はデータ出力
バッファに出力する。そして該当制御信号が“ロー”か
ら“ハイ”に遷移するとデータをラッチする。従って、
リードコマンドから４サイクル内にデータを出力する。
テンシー動作でのように、第１、第２、第３ラッチ手段
（２、３、４）とデータパス選択部（６）の第１伝送ゲ
ート（６ｂ）をイネーブルされるようにＣＡＳレイテン
シー制御信号（ＬＥ３４、ＬＥ４）を“ハイ”に設定
し、図８に示すように、制御回路部（１）が制御信号
（ｃｏｎ１、ｃｏｎ２、ｃｏｎ３）を出力させる。従っ
て、該当制御信号が“ロー”に遷移する時、第１ラッチ
手段（２）がラッチされたデータを第２ラッチ手段
（３）に伝達し、第２ラッチ手段（３）は第３ラッチ手
段（４）に伝達し、第３ラッチ手段（４）はデータ出力
バッファに出力する。そして該当制御信号が“ロー”か
ら“ハイ”に遷移するとデータをラッチする。従って、
リードコマンドから４サイクル内にデータを出力する。
【００１９】
【発明が解決しようとする課題】上記した従来のＳＤＲ
ＡＭにおいては、下記のような問題点があった。従来の
ＳＤＲＡＭは、各ＣＡＳレイテンシー制御回路が各ＤＱ
ブロックに対応してチップの右側に配置されているの
で、クロックバッファの近くに配置されたＣＡＳレイテ
ンシー制御回路（ＣＬＣＣ）と遠くに配置されたＣＡＳ
レイテンシー制御回路（ＣＬＣＣ）と間にＱＣＬＫのス
キューが発生する。また、第１、第２バンク（ＢＡＮＫ
０、ＢＡＮＫ１）のデータを読み取る時のデータ速度
と、第３、第４バンク（ＢＡＮＫ２、ＢＡＮＫ３）のデ
ータを読み取る時のデータ速度と間のスキューが大きく
なる。すなわち、図９は従来のＣＡＳレイテンシー動作
のＱＣＬＫ及びデータのスキューがない場合のデータ出
力タイミング図であり、図１０は従来のＣＡＳレイテン
シー動作のＱＣＬＫ及びデータのスキューがある場合の
データ出力タイミング図である。図９及び図１０におい
て、ｔＣＫはクロックサイクルであり、ｔＳはＣＡＳレ
イテンシーラッチセットアップ時間であり、ｔＨはＣＡ
Ｓレイテンシーホールド時間である。そしてｓｋｅｗ１
は各ＣＡＳレイテンシー制御回路のクロックスキューで
あり、ｓｋｅｗ２はバンク別のデータスキューである。
即ち、ＱＣＬＫ及びデータスキューがない場合は、ＣＡ
Ｓレイテンシー動作のラッチマージンがよいが、ＱＣＬ
Ｋ及びデータのスキューがある場合は、ＣＡＳレイテン
シー動作のマージン（ｔＳ、ｔＨ）が悪くなり、更に周
波数が高いほどクロックサイクルが短くなるので、ＱＣ
ＬＫ及びデータのスキューによる影響が大きくなって、
高周波動作が難しくなる。本発明は、このような問題点
を解決するために案出したもので、各ＣＡＳレイテンシ
ー制御回路に伝達されるＱＣＬＫ及びデータのスキュー
を最小化したＳＤＲＡＭチップを提供することが目的で
ある。
ＡＭにおいては、下記のような問題点があった。従来の
ＳＤＲＡＭは、各ＣＡＳレイテンシー制御回路が各ＤＱ
ブロックに対応してチップの右側に配置されているの
で、クロックバッファの近くに配置されたＣＡＳレイテ
ンシー制御回路（ＣＬＣＣ）と遠くに配置されたＣＡＳ
レイテンシー制御回路（ＣＬＣＣ）と間にＱＣＬＫのス
キューが発生する。また、第１、第２バンク（ＢＡＮＫ
０、ＢＡＮＫ１）のデータを読み取る時のデータ速度
と、第３、第４バンク（ＢＡＮＫ２、ＢＡＮＫ３）のデ
ータを読み取る時のデータ速度と間のスキューが大きく
なる。すなわち、図９は従来のＣＡＳレイテンシー動作
のＱＣＬＫ及びデータのスキューがない場合のデータ出
力タイミング図であり、図１０は従来のＣＡＳレイテン
シー動作のＱＣＬＫ及びデータのスキューがある場合の
データ出力タイミング図である。図９及び図１０におい
て、ｔＣＫはクロックサイクルであり、ｔＳはＣＡＳレ
イテンシーラッチセットアップ時間であり、ｔＨはＣＡ
Ｓレイテンシーホールド時間である。そしてｓｋｅｗ１
は各ＣＡＳレイテンシー制御回路のクロックスキューで
あり、ｓｋｅｗ２はバンク別のデータスキューである。
即ち、ＱＣＬＫ及びデータスキューがない場合は、ＣＡ
Ｓレイテンシー動作のラッチマージンがよいが、ＱＣＬ
Ｋ及びデータのスキューがある場合は、ＣＡＳレイテン
シー動作のマージン（ｔＳ、ｔＨ）が悪くなり、更に周
波数が高いほどクロックサイクルが短くなるので、ＱＣ
ＬＫ及びデータのスキューによる影響が大きくなって、
高周波動作が難しくなる。本発明は、このような問題点
を解決するために案出したもので、各ＣＡＳレイテンシ
ー制御回路に伝達されるＱＣＬＫ及びデータのスキュー
を最小化したＳＤＲＡＭチップを提供することが目的で
ある。
【００２０】
【課題を解決するための手段】前記のような目的を達成
するための本発明のＳＤＲＡＭチップは複数のバンクを
備え、各バンクにそれぞれ配列されるｎ個の主増幅部
と、複数のバンクのそれぞれの主増幅部どうしを連結す
るように接続されたｎビットデータバスと、各データバ
スに１対１に対応されて、データバスの長手方向の中間
（中心）部分に集中的に配置したｎ個のＣＡＳレイテン
シー制御回路と、各ＣＡＳレイテンシー制御回路の出力
に相互に異なる長さで連結配置されるｎ個のＤＱブロッ
クと、各ＣＡＳレイテンシー制御回路にクロック信号を
印加するクロックバッファとを有することを特徴とす
る。
するための本発明のＳＤＲＡＭチップは複数のバンクを
備え、各バンクにそれぞれ配列されるｎ個の主増幅部
と、複数のバンクのそれぞれの主増幅部どうしを連結す
るように接続されたｎビットデータバスと、各データバ
スに１対１に対応されて、データバスの長手方向の中間
（中心）部分に集中的に配置したｎ個のＣＡＳレイテン
シー制御回路と、各ＣＡＳレイテンシー制御回路の出力
に相互に異なる長さで連結配置されるｎ個のＤＱブロッ
クと、各ＣＡＳレイテンシー制御回路にクロック信号を
印加するクロックバッファとを有することを特徴とす
る。
【００２１】
【発明の実施の形態】前記のような本発明のＳＤＲＡＭ
チップの配置を添付図面を参照してより詳細に説明す
る。図１１は、本発明第１実施形態のＳＤＲＡＭチップ
の配置図であり、図１２は本発明実施形態に配置された
ＣＡＳレイテンシー制御回路の構成図であり、図１３は
本発明のラッチ手段の詳細回路図である。図１１は第１
ないし第４の４個のバンク（ＢＡＮＫ０、ＢＡＮＫ１、
ＢＡＮＫ２、ＢＡＮＫ３）構造を有する本発明のＳＤＲ
ＡＭを示したもので、各バンクには、従来同様それぞれ
ｎ個の２次増幅回路である主増幅部（ＭＡ０ｉ−ＭＡＯ
ｊ、ＭＡ１ｉ−ＭＡ１ｊ、ＭＡ２ｉ−ＭＡ２ｊ、ＭＡ３
ｉ−ＭＡ３ｊ）が配列されている。もちろん、バンクの
数は４個に限るものではない。より多くても少なくても
よい。
チップの配置を添付図面を参照してより詳細に説明す
る。図１１は、本発明第１実施形態のＳＤＲＡＭチップ
の配置図であり、図１２は本発明実施形態に配置された
ＣＡＳレイテンシー制御回路の構成図であり、図１３は
本発明のラッチ手段の詳細回路図である。図１１は第１
ないし第４の４個のバンク（ＢＡＮＫ０、ＢＡＮＫ１、
ＢＡＮＫ２、ＢＡＮＫ３）構造を有する本発明のＳＤＲ
ＡＭを示したもので、各バンクには、従来同様それぞれ
ｎ個の２次増幅回路である主増幅部（ＭＡ０ｉ−ＭＡＯ
ｊ、ＭＡ１ｉ−ＭＡ１ｊ、ＭＡ２ｉ−ＭＡ２ｊ、ＭＡ３
ｉ−ＭＡ３ｊ）が配列されている。もちろん、バンクの
数は４個に限るものではない。より多くても少なくても
よい。
【００２２】ｎビットのデータバスは第１、第３バンク
と第２、第４バンクとにバンクを二分した間に配列され
ている。各バンクのそれぞれの主増幅部（ＭＡ０ｉ−Ｍ
ＡＯｊ、ＭＡ１ｉ−ＭＡ１ｊ、ＭＡ２ｉ−ＭＡ２ｊ、Ｍ
Ａ３ｉ−ＭＡ３ｊ）は、それぞれの添え字と同じ添え字
で示されたデータバス（ＤＡＴＡｉ−ＤＡＴＡｊ）に接
続されている。入出力ピンの位置が定められているの
で、それぞれデータ出力バッファと入出力パッドとを含
んでいるｎ個のＤＱブロック（ＤＱｉ−ＤＱｊ）は、従
来同様それぞれ特定の位置に配置される。しかし、各デ
ータバスに１対１対応して配置されるｎ個のＣＡＳレイ
テンシー制御回路（ＣＬＣＣｉ−ＣＬＣＣｊ）は、従来
のように分散させられずに、一つにまとめられデータバ
スの中央の部分、すなわち長手方向の中心部分に集中的
に配置されている。データバスは、第１、第３バンクの
並びと第２、第４バンクの並びと間に配置され、ｉ番目
のＣＡＳレイテンシー制御回路がｉ番目のデータバスを
共有するようにデータバスにそれぞれ接続されている。
そして、一緒にまとめられたＣＡＳレイテンシー回路が
４つのバンクの互いに隣接した間に集中して、それぞれ
のバンクからほぼ等しい位置に配置されている。言い方
を替えるとデータバスを配置するために二分されたバン
クの二分方向とは直交する方向にバンクを二分した間に
配置される。したがって、各ＣＡＳレイテンシー制御回
路（ＣＬＣＣｉ−ＣＬＣＣｊ）の出力はそれぞれ位置が
定めれているＤＱブロック（ＤＱｉ−ＤＱｊ）に相互に
異なる長さで連結されることになる。上記において、ｉ
番目のＣＡＳレイテンシー制御回路はそれぞれのバンク
のｉ番目の主増幅部から同じ距離になるようにすること
が望ましい。
と第２、第４バンクとにバンクを二分した間に配列され
ている。各バンクのそれぞれの主増幅部（ＭＡ０ｉ−Ｍ
ＡＯｊ、ＭＡ１ｉ−ＭＡ１ｊ、ＭＡ２ｉ−ＭＡ２ｊ、Ｍ
Ａ３ｉ−ＭＡ３ｊ）は、それぞれの添え字と同じ添え字
で示されたデータバス（ＤＡＴＡｉ−ＤＡＴＡｊ）に接
続されている。入出力ピンの位置が定められているの
で、それぞれデータ出力バッファと入出力パッドとを含
んでいるｎ個のＤＱブロック（ＤＱｉ−ＤＱｊ）は、従
来同様それぞれ特定の位置に配置される。しかし、各デ
ータバスに１対１対応して配置されるｎ個のＣＡＳレイ
テンシー制御回路（ＣＬＣＣｉ−ＣＬＣＣｊ）は、従来
のように分散させられずに、一つにまとめられデータバ
スの中央の部分、すなわち長手方向の中心部分に集中的
に配置されている。データバスは、第１、第３バンクの
並びと第２、第４バンクの並びと間に配置され、ｉ番目
のＣＡＳレイテンシー制御回路がｉ番目のデータバスを
共有するようにデータバスにそれぞれ接続されている。
そして、一緒にまとめられたＣＡＳレイテンシー回路が
４つのバンクの互いに隣接した間に集中して、それぞれ
のバンクからほぼ等しい位置に配置されている。言い方
を替えるとデータバスを配置するために二分されたバン
クの二分方向とは直交する方向にバンクを二分した間に
配置される。したがって、各ＣＡＳレイテンシー制御回
路（ＣＬＣＣｉ−ＣＬＣＣｊ）の出力はそれぞれ位置が
定めれているＤＱブロック（ＤＱｉ−ＤＱｊ）に相互に
異なる長さで連結されることになる。上記において、ｉ
番目のＣＡＳレイテンシー制御回路はそれぞれのバンク
のｉ番目の主増幅部から同じ距離になるようにすること
が望ましい。
【００２３】そして、前記のＣＡＳレイテンシー制御回
路（ＣＬＣＣｉ−ＣＬＣＣｊ）にクロック信号を印加す
るためのＱＣＬＫバッファ（ＱＣＬＫ ｂｕｆｆｅｒ）
がクロックパッド（Ｃｌｏｃｋ ｐａｄ）に隣接した所
に配置され、クロック信号（ＱＣＬＫ）の連結ライン
は、各ＣＡＳレイテンシー制御回路（ＣＬＣＣｉ−ＣＬ
ＣＣｊ）に連結される。
路（ＣＬＣＣｉ−ＣＬＣＣｊ）にクロック信号を印加す
るためのＱＣＬＫバッファ（ＱＣＬＫ ｂｕｆｆｅｒ）
がクロックパッド（Ｃｌｏｃｋ ｐａｄ）に隣接した所
に配置され、クロック信号（ＱＣＬＫ）の連結ライン
は、各ＣＡＳレイテンシー制御回路（ＣＬＣＣｉ−ＣＬ
ＣＣｊ）に連結される。
【００２４】このように配置される本発明のＣＡＳレイ
テンシー制御回路の構成を図１２に示す。データ出力を
調整するクロック信号（ＱＣＬＫ）とＳＤＲＡＭのモー
ドレジスタ（図示せず）から伝達されるＣＡＳレイテン
シー制御信号（ＬＥ２、ＬＥ３、ＬＥ４）とを入力し
て、それぞれのラッチ手段を制御する制御信号（ｃｏｎ
１、ｃｏｎ２、ｃｏｎ３）を出力する制御回路部（２
１）と、ＳＤＲＡＭのモードレジスタから伝達されるＣ
ＡＳレイテンシー制御信号の一つ（ＬＥ３４）とＳＤＲ
ＡＭのデータとを論理演算して出力するＡＮＤゲート
（２５）と、制御回路部（２１）の制御信号の一つ（ｃ
ｏｎ３）によって、ＡＮＤゲート（２５）から出力され
るデータを出力またはラッチする第１ラッチ手段（２
２）と、ＳＤＲＡＭモードレジスタから伝達されるＣＡ
Ｓレイテンシー制御信号の他の一つ（ＬＥ１２）とＳＤ
ＲＡＭのデータとを論理演算して出力するＮＡＮＤゲー
ト（２６）と、制御回路部（２１）の制御信号（ｃｏｎ
２）によって、第１ラッチ手段（２２）から出力される
データを出力またはラッチするかまたは、ＮＡＮＤゲー
トから（２６）出力されるデータを出力またはラッチす
る選択ラッチ手段（２３）と、制御回路部（２１）の制
御信号（ｃｏｎ１）によって、選択ラッチ手段（２３）
から出力されるデータをデータ出力バッファに出力する
かラッチする第２ラッチ手段（２４）とから構成され
る。
テンシー制御回路の構成を図１２に示す。データ出力を
調整するクロック信号（ＱＣＬＫ）とＳＤＲＡＭのモー
ドレジスタ（図示せず）から伝達されるＣＡＳレイテン
シー制御信号（ＬＥ２、ＬＥ３、ＬＥ４）とを入力し
て、それぞれのラッチ手段を制御する制御信号（ｃｏｎ
１、ｃｏｎ２、ｃｏｎ３）を出力する制御回路部（２
１）と、ＳＤＲＡＭのモードレジスタから伝達されるＣ
ＡＳレイテンシー制御信号の一つ（ＬＥ３４）とＳＤＲ
ＡＭのデータとを論理演算して出力するＡＮＤゲート
（２５）と、制御回路部（２１）の制御信号の一つ（ｃ
ｏｎ３）によって、ＡＮＤゲート（２５）から出力され
るデータを出力またはラッチする第１ラッチ手段（２
２）と、ＳＤＲＡＭモードレジスタから伝達されるＣＡ
Ｓレイテンシー制御信号の他の一つ（ＬＥ１２）とＳＤ
ＲＡＭのデータとを論理演算して出力するＮＡＮＤゲー
ト（２６）と、制御回路部（２１）の制御信号（ｃｏｎ
２）によって、第１ラッチ手段（２２）から出力される
データを出力またはラッチするかまたは、ＮＡＮＤゲー
トから（２６）出力されるデータを出力またはラッチす
る選択ラッチ手段（２３）と、制御回路部（２１）の制
御信号（ｃｏｎ１）によって、選択ラッチ手段（２３）
から出力されるデータをデータ出力バッファに出力する
かラッチする第２ラッチ手段（２４）とから構成され
る。
【００２５】上記した選択ラッチ手段（２３）の構成を
図１３に示す。この回路は、制御回路部（２１）の制御
信号（ｃｏｎ２）を反転出力するインバーター（２７）
と、インバーター（２７）の出力信号と制御信号（ｃｏ
ｎ２）とによって、第１ラッチ手段（２２）から出力さ
れるデータ（Ｄ１）を反転して通過させるかまたは遮断
させる第１クロックインバータ（２８）と、第１クロッ
クインバータ（２８）から出力されるデータとＮＡＮＤ
ゲート（２６）から出力されるデータ（Ｄ２）とを論理
演算してデータ出力バッファに出力するＮＡＮＤゲート
（３０）と、インバーター（２７）の出力信号と制御信
号（ｃｏｎ２）とによって、ＮＡＮＤゲート（３０）か
ら出力されるデータを反転してラッチさせる第２クロッ
クインバータ（２９）とから構成されている。
図１３に示す。この回路は、制御回路部（２１）の制御
信号（ｃｏｎ２）を反転出力するインバーター（２７）
と、インバーター（２７）の出力信号と制御信号（ｃｏ
ｎ２）とによって、第１ラッチ手段（２２）から出力さ
れるデータ（Ｄ１）を反転して通過させるかまたは遮断
させる第１クロックインバータ（２８）と、第１クロッ
クインバータ（２８）から出力されるデータとＮＡＮＤ
ゲート（２６）から出力されるデータ（Ｄ２）とを論理
演算してデータ出力バッファに出力するＮＡＮＤゲート
（３０）と、インバーター（２７）の出力信号と制御信
号（ｃｏｎ２）とによって、ＮＡＮＤゲート（３０）か
ら出力されるデータを反転してラッチさせる第２クロッ
クインバータ（２９）とから構成されている。
【００２６】このように構成された本実施形態のＣＡＳ
レイテンシー制御回路の動作は下記のとおりである。第
１、第２、第３、第４ＣＡＳレイテンシー動作に対する
制御回路部（２１）の制御信号（ｃｏｎ１、ｃｏｎ２、
ｃｏｎ３）及びＳＤＲＡＭのモードレジスタから伝達さ
れるＣＡＳレイテンシー制御信号（ＬＥ２、ＬＥ３、Ｌ
Ｅ４、ＬＥ１２、ＬＥ３４）は従来と同一である。第
１、第２ＣＡＳレイテンシー動作では、信号（ＬＥ１
２）がハイであるのでデータがＮＡＮＤゲート（２６）
を介して選択ラッチ手段（２３）の入力端（Ｄ２）に伝
達され、第３、第４ＣＡＳレイテンシー動作では信号
（ＬＥ１２）がローであるので前記の通路がディスエー
ブルされる。
レイテンシー制御回路の動作は下記のとおりである。第
１、第２、第３、第４ＣＡＳレイテンシー動作に対する
制御回路部（２１）の制御信号（ｃｏｎ１、ｃｏｎ２、
ｃｏｎ３）及びＳＤＲＡＭのモードレジスタから伝達さ
れるＣＡＳレイテンシー制御信号（ＬＥ２、ＬＥ３、Ｌ
Ｅ４、ＬＥ１２、ＬＥ３４）は従来と同一である。第
１、第２ＣＡＳレイテンシー動作では、信号（ＬＥ１
２）がハイであるのでデータがＮＡＮＤゲート（２６）
を介して選択ラッチ手段（２３）の入力端（Ｄ２）に伝
達され、第３、第４ＣＡＳレイテンシー動作では信号
（ＬＥ１２）がローであるので前記の通路がディスエー
ブルされる。
【００２７】第１ＣＡＳレイテンシー動作。 信号（ＬＥ２、ＬＥ３、ＬＥ４、ＬＥ３４）は“ロー”
となり、信号（ＬＥ１２）は“ハイ”となるので、制御
回路部（２１）はＬＥ２、ＬＥ３、ＬＥ４により制御信
号（ｃｏｎ１、ｃｏｎ２、ｃｏｎ３）の全てを“ロー”
にし、ＡＮＤゲート（２５）はデータに関係なく“ロ
ー”信号を出力する。従って、ＳＤＲＡＭ内部のデータ
は、ＮＡＮＤゲート（２６）により反転されて、選択ラ
ッチ手段（２３）と第２ラッチ手段（２４）を経てデー
タ出力バッファに出力される。
となり、信号（ＬＥ１２）は“ハイ”となるので、制御
回路部（２１）はＬＥ２、ＬＥ３、ＬＥ４により制御信
号（ｃｏｎ１、ｃｏｎ２、ｃｏｎ３）の全てを“ロー”
にし、ＡＮＤゲート（２５）はデータに関係なく“ロ
ー”信号を出力する。従って、ＳＤＲＡＭ内部のデータ
は、ＮＡＮＤゲート（２６）により反転されて、選択ラ
ッチ手段（２３）と第２ラッチ手段（２４）を経てデー
タ出力バッファに出力される。
【００２８】第２ＣＡＳレイテンシー動作。 モードレジスタのＣＡＳレイテンシー制御信号（ＬＥ
２、ＬＥ１２）は“ハイ”、ＣＡＳレイテンシー制御信
号（ＬＥ３、ＬＥ４、ＬＥ３４）は“ロー”に設定さ
れ、リードコマンドが入力されて、１クロック後にＱＣ
ＬＫ信号が発生する。そして、制御回路部（２１）は、
入力されるクロック信号（ＱＣＬＫ）を反転した信号を
制御信号（ｃｏｎ１）に出力し、制御信号（ｃｏｎ３、
ｃｏｎ２）は“ロー”状態を維持する。従って、信号
（ＬＥ３４）が“ロー”であり信号（ＬＥ１２）が“ハ
イ”であるので、第１ＣＡＳレイテンシー動作でのよう
に、ＳＤＲＡＭのデータは選択ラッチ手段（２３）と第
２ラッチ手段（２４）とを介して出力される。この時、
第２ラッチ手段（２４）に伝達されたデータは、制御信
号（ｃｏｎ１）が“ロー”の区間でデータを出力し、制
御信号（ｃｏｎ１）が“ハイ”の区間では更に“ロー”
となる時までデータを１サイクルラッチする。結局、リ
ードコマンドから１サイクル後に制御信号（ｃｏｎ１）
がイネーブルされるので、２サイクル内にＳＤＲＡＭか
らデータが出力される。
２、ＬＥ１２）は“ハイ”、ＣＡＳレイテンシー制御信
号（ＬＥ３、ＬＥ４、ＬＥ３４）は“ロー”に設定さ
れ、リードコマンドが入力されて、１クロック後にＱＣ
ＬＫ信号が発生する。そして、制御回路部（２１）は、
入力されるクロック信号（ＱＣＬＫ）を反転した信号を
制御信号（ｃｏｎ１）に出力し、制御信号（ｃｏｎ３、
ｃｏｎ２）は“ロー”状態を維持する。従って、信号
（ＬＥ３４）が“ロー”であり信号（ＬＥ１２）が“ハ
イ”であるので、第１ＣＡＳレイテンシー動作でのよう
に、ＳＤＲＡＭのデータは選択ラッチ手段（２３）と第
２ラッチ手段（２４）とを介して出力される。この時、
第２ラッチ手段（２４）に伝達されたデータは、制御信
号（ｃｏｎ１）が“ロー”の区間でデータを出力し、制
御信号（ｃｏｎ１）が“ハイ”の区間では更に“ロー”
となる時までデータを１サイクルラッチする。結局、リ
ードコマンドから１サイクル後に制御信号（ｃｏｎ１）
がイネーブルされるので、２サイクル内にＳＤＲＡＭか
らデータが出力される。
【００２９】第３ＣＡＳレイテンシー動作。 第３ＣＡＳレイテンシー動作の場合は、ＣＡＳレイテン
シー制御信号（ＬＥ３４、ＬＥ３）は“ハイ”となり、
ＣＡＳレイテンシー制御信号（ＬＥ１２、ＬＥ２、ＬＥ
４）は“ロー”となる。従って、信号（ＬＥ１２）が
“ロー”であるのでＮＡＮＤゲート（２６）はオフさ
れ、信号（ＬＥ３４）が“ハイ”であるので第１、第２
ラッチ手段（２２、２４）及び選択ラッチ手段（２３）
のＤ１端がイネーブルされる。制御回路部（２１）は、
入力される信号（ＬＥ２、ＬＥ３、ＬＥ４）により制御
信号（ｃｏｎ３）を“ロー”に維持し、制御信号（ｃｏ
ｎ１、ｃｏｎ２）を“ハイ”に維持する。ｃｏｎ３信号
はローのままであるが、ｃｏｎ１信号は、クロック信号
（ＱＣＬＫ）の最初の上昇エッジ後“ハイ”から“ロ
ー”に遷移し、一定時間後に“ロー”から“ハイ”に遷
移する。ｃｏｎ２信号はクロック信号（ＱＣＬＫ）の最
初の下降エッジで“ハイ”から“ロー”に遷移し、一定
時間後に“ロー”から“ハイ”に遷移する。
シー制御信号（ＬＥ３４、ＬＥ３）は“ハイ”となり、
ＣＡＳレイテンシー制御信号（ＬＥ１２、ＬＥ２、ＬＥ
４）は“ロー”となる。従って、信号（ＬＥ１２）が
“ロー”であるのでＮＡＮＤゲート（２６）はオフさ
れ、信号（ＬＥ３４）が“ハイ”であるので第１、第２
ラッチ手段（２２、２４）及び選択ラッチ手段（２３）
のＤ１端がイネーブルされる。制御回路部（２１）は、
入力される信号（ＬＥ２、ＬＥ３、ＬＥ４）により制御
信号（ｃｏｎ３）を“ロー”に維持し、制御信号（ｃｏ
ｎ１、ｃｏｎ２）を“ハイ”に維持する。ｃｏｎ３信号
はローのままであるが、ｃｏｎ１信号は、クロック信号
（ＱＣＬＫ）の最初の上昇エッジ後“ハイ”から“ロ
ー”に遷移し、一定時間後に“ロー”から“ハイ”に遷
移する。ｃｏｎ２信号はクロック信号（ＱＣＬＫ）の最
初の下降エッジで“ハイ”から“ロー”に遷移し、一定
時間後に“ロー”から“ハイ”に遷移する。
【００３０】制御信号（ｃｏｎ１、ｃｏｎ２）は、クロ
ック信号（ＱＣＬＫ）の２番目以降のパルスで前記のよ
うな過程を続いて繰り返す。制御信号（ｃｏｎ３）が
“ロー”パルスを維持しているので、データは第１ラッ
チ手段（２２）を通過して選択ラッチ手段（２３）のＤ
１端に伝達され、制御信号（ｃｏｎ２）が“ロー”に遷
移される時、データは選択ラッチ手段（２３）を通過し
て第２ラッチ手段（２４）に伝達される。この時、制御
信号（ｃｏｎ２）が“ハイ”に遷移するので、選択ラッ
チ手段（２３）は第２ラッチ手段（２４）に伝達された
データを、制御信号（ｃｏｎ２）が更に“ロー”に遷移
する時までラッチしている。制御信号（ｃｏｎ１）が２
度目の“ロー”に遷移すると、第２ラッチ手段（２４）
はデータをデータ出力バッファ側に出力し、制御信号
（ｃｏｎ１）が“ハイ”に遷移すると、データを次に
“ロー”に遷移する時までラッチして次のサイクルまで
維持する。
ック信号（ＱＣＬＫ）の２番目以降のパルスで前記のよ
うな過程を続いて繰り返す。制御信号（ｃｏｎ３）が
“ロー”パルスを維持しているので、データは第１ラッ
チ手段（２２）を通過して選択ラッチ手段（２３）のＤ
１端に伝達され、制御信号（ｃｏｎ２）が“ロー”に遷
移される時、データは選択ラッチ手段（２３）を通過し
て第２ラッチ手段（２４）に伝達される。この時、制御
信号（ｃｏｎ２）が“ハイ”に遷移するので、選択ラッ
チ手段（２３）は第２ラッチ手段（２４）に伝達された
データを、制御信号（ｃｏｎ２）が更に“ロー”に遷移
する時までラッチしている。制御信号（ｃｏｎ１）が２
度目の“ロー”に遷移すると、第２ラッチ手段（２４）
はデータをデータ出力バッファ側に出力し、制御信号
（ｃｏｎ１）が“ハイ”に遷移すると、データを次に
“ロー”に遷移する時までラッチして次のサイクルまで
維持する。
【００３１】第４ＣＡＳレイテンシーの動作。 第４ＣＡＳレイテンシー動作の場合は、第３ＣＡＳレイ
テンシー動作でのように、第１、第２ラッチ手段（２
２、２４）と選択ラッチ手段（２３）のＤ１端をイネー
ブルされるようにＣＡＳレイテンシー制御信号（ＬＥ３
４、ＬＥ４）を“ハイ”に設定する。制御回路部（２
１）が制御信号（ｃｏｎ１、ｃｏｎ２、ｃｏｎ３）を図
８で説明したように出力する。該当する制御信号が“ロ
ー”に遷移する時、第１ラッチ手段（２２）がラッチさ
れたデータを選択ラッチ手段（２３）のＤ１端に伝達
し、更に選択ラッチ手段（２３）は第２ラッチ手段（２
４）に伝達し、第２ラッチ手段（２４）はデータ出力バ
ッファに出力する。また該当制御信号が“ロー”から
“ハイ”に遷移するとデータをラッチする。
テンシー動作でのように、第１、第２ラッチ手段（２
２、２４）と選択ラッチ手段（２３）のＤ１端をイネー
ブルされるようにＣＡＳレイテンシー制御信号（ＬＥ３
４、ＬＥ４）を“ハイ”に設定する。制御回路部（２
１）が制御信号（ｃｏｎ１、ｃｏｎ２、ｃｏｎ３）を図
８で説明したように出力する。該当する制御信号が“ロ
ー”に遷移する時、第１ラッチ手段（２２）がラッチさ
れたデータを選択ラッチ手段（２３）のＤ１端に伝達
し、更に選択ラッチ手段（２３）は第２ラッチ手段（２
４）に伝達し、第２ラッチ手段（２４）はデータ出力バ
ッファに出力する。また該当制御信号が“ロー”から
“ハイ”に遷移するとデータをラッチする。
【００３２】
【発明の効果】本発明ではＣＡＳレイテンシー制御回路
をチップの中央に集中的に配置するので、ＣＡＳレイテ
ンシー制御回路間のクロック（ＱＣＬＫ）のスキューを
除去することができ、したがって、バンク間のデータス
キューも減少させ得る。また、前記のように本発明では
クロック及びデータのスキューを減少させることができ
るので、高周波数で動作するＳＤＲＡＭで動作マージン
を向上させることができる。さらに、本発明ＣＡＳレイ
テンシー制御回路は、回路構成が簡単となり、かつ出力
駆動容量が強化される。
をチップの中央に集中的に配置するので、ＣＡＳレイテ
ンシー制御回路間のクロック（ＱＣＬＫ）のスキューを
除去することができ、したがって、バンク間のデータス
キューも減少させ得る。また、前記のように本発明では
クロック及びデータのスキューを減少させることができ
るので、高周波数で動作するＳＤＲＡＭで動作マージン
を向上させることができる。さらに、本発明ＣＡＳレイ
テンシー制御回路は、回路構成が簡単となり、かつ出力
駆動容量が強化される。
【図１】 従来ＳＤＲＡＭのＣＡＳレイテンシー制御回
路の配置図、
路の配置図、
【図２】 従来のＣＡＳレイテンシー制御回路の詳細構
成図、
成図、
【図３】 図２のラッチ手段の構成図、
【図４】 図３のクロックインバータの構成図、
【図５】 第１ＣＡＳレイテンシー動作タイミング図、
【図６】 第２ＣＡＳレイテンシー動作タイミング図、
【図７】 第３ＣＡＳレイテンシー動作タイミング図、
【図８】 第４ＣＡＳレイテンシー動作タイミング図、
【図９】 従来のＣＡＳレイテンシー動作のＱＣＬＫ及
びデータのスキューがない場合のデータ出力タイミング
図、
びデータのスキューがない場合のデータ出力タイミング
図、
【図１０】 従来のＣＡＳレイテンシー動作のＱＣＬＫ
及びデータのスキューがある場合のデータ出力タイミン
グ図、
及びデータのスキューがある場合のデータ出力タイミン
グ図、
【図１１】 本発明実施形態のＳＤＲＡＭでのＣＡＳレ
イテンシー制御回路の配置図、
イテンシー制御回路の配置図、
【図１２】 本発明実施形態のＣＡＳレイテンシー制御
回路の構成図、
回路の構成図、
【図１３】 本発明のラッチ手段の詳細回路図である。
２１：制御回路部 ２２、２４：ラッチ手段 ２３：選択ラッチ手段 ２５：ＡＮＤゲート ２６、３０：ＮＡＮＤゲート ２７：インバーター ２８、２９：クロックインバータ
Claims (5)
- 【請求項１】 それぞれｎ個の主増幅部がある複数のバ
ンクと、 前記複数のバンクを二分した間に配列され、前記各主増
幅部に共用されるｎビットデータバスと、 データバスを配置するために複数のバンクを二分した間
と直交する方向で二分したバンクの間に集中的に配置
し、各データバスに１対１対応させたｎ個のＣＡＳレイ
テンシー制御回路と、 前記各ＣＡＳレイテンシー制御回路の出力に相互に異な
る長さで連結配置されるｎ個のＤＱブロックと、 前記の各ＣＡＳレイテンシー制御回路にクロック信号を
印加するためのクロックバッファとを備えることを特徴
とするＳＤＲＡＭ。 - 【請求項２】 前記の各ＤＱブロックは、データ出力バ
ッファ及びデータ出力パッドとを備え、該当データ出力
パッドが位置された箇所に配置され、各ＣＡＳレイテン
シー制御回路は、各ＤＱブロックの位置に関係なく、各
バンクからほぼ同一距離にそれぞれのバンクの間に集中
的に配置されることを特徴とする請求項１記載のＳＤＲ
ＡＭ。 - 【請求項３】 ｉ番目のＣＡＳレイテンシー制御回路
は、それぞれのバンクのｉ番目の主増幅部から同一距離
になるように配列されることを特徴とする請求項１記載
のＳＤＲＡＭ。 - 【請求項４】 データ出力を調整するクロック信号（Ｑ
ＣＬＫ）とＳＤＲＡＭのモードレジスタから伝達される
信号（ＬＥ２、ＬＥ３、ＬＥ４）とを入力して、制御信
号（ｃｏｎ１、ｃｏｎ２、ｃｏｎ３）を出力する制御回
路部と、 前記信号（ＬＥ３４）とＳＤＲＡＭのデータを論理演算
して出力するＡＮＤゲートと、 前記制御回路部の制御信号（ｃｏｎ３）によって、前記
ＡＮＤゲートから出力されるデータを出力またはラッチ
する第１ラッチ手段と、 前記信号（ＬＥ１２）とＳＤＲＡＭのデータを論理演算
して出力するＮＡＮＤゲートと、 前記制御回路部の制御信号（ｃｏｎ２）によって、前記
第１ラッチ手段から出力されるデータを出力またはラッ
チするかまたは、前記ＮＡＮＤゲートから出力されるデ
ータを出力またはラッチする選択ラッチ手段と、 前記制御回路部の制御信号（ｃｏｎ１）によって、前記
選択ラッチ手段から出力されるデータをデータ出力バッ
ファに出力するかラッチする第２ラッチ手段とを含むこ
とを特徴とするＣＡＳレイテンシー制御回路。 - 【請求項５】 前記選択ラッチ手段は、前記制御回路部
の制御信号を反転出力するインバーターと、 前記インバーターの出力信号と前記制御信号（ｃｏｎ
２）によって、前記第１ラッチ手段から出力されるデー
タ（Ｄ１）を反転して通過させるかまたは遮断させる第
１クロックインバータと、 前記第１クロックインバータから出力されるデータと、
前記ＮＡＮＤゲートから出力されるデータ（Ｄ２）とを
論理演算してデータ出力バッファに出力するＮＡＮＤゲ
ートと、 前記インバーターの出力信号と前記制御信号（ｃｏｎ
２）によって、前記ＮＡＮＤゲートから出力されるデー
タを反転させてラッチさせる第２クロックインバータを
とからなることを特徴とする請求項４記載のＣＡＳレイ
テンシー制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980050441A KR100308119B1 (ko) | 1998-11-24 | 1998-11-24 | 카스(CAS)레이턴시(Latency)제어회로 |
| KR50441/1998 | 1998-11-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000163954A true JP2000163954A (ja) | 2000-06-16 |
| JP4001700B2 JP4001700B2 (ja) | 2007-10-31 |
Family
ID=19559487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33109399A Expired - Fee Related JP4001700B2 (ja) | 1998-11-24 | 1999-11-22 | Ｃａｓレイテンシー制御回路及びこれを採用したｓｄｒａｍ |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP4001700B2 (ja) |
| KR (1) | KR100308119B1 (ja) |
| DE (1) | DE19953323B4 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6292428B1 (en) | 1998-02-03 | 2001-09-18 | Fujitsu Limited | Semiconductor device reconciling different timing signals |
| JP2006127726A (ja) * | 2004-10-29 | 2006-05-18 | Hynix Semiconductor Inc | 半導体記憶素子 |
| JP2013020678A (ja) * | 2011-07-13 | 2013-01-31 | Elpida Memory Inc | 半導体記憶装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100428759B1 (ko) * | 2001-06-25 | 2004-04-28 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 리드 방법 |
| KR100609621B1 (ko) * | 2005-07-19 | 2006-08-08 | 삼성전자주식회사 | 메모리 블락별로 레이턴시 제어가 가능한 동기식 반도체메모리 장치 |
| KR101013555B1 (ko) * | 2008-10-09 | 2011-02-14 | 주식회사 하이닉스반도체 | 반도체 패키지 및 이의 제조 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03222192A (ja) * | 1990-01-26 | 1991-10-01 | Hitachi Ltd | 半導体集積回路装置 |
| US5802005A (en) * | 1996-09-23 | 1998-09-01 | Texas Instruments Incorporated | Four bit pre-fetch sDRAM column select architecture |
-
1998
- 1998-11-24 KR KR1019980050441A patent/KR100308119B1/ko not_active IP Right Cessation
-
1999
- 1999-11-05 DE DE19953323A patent/DE19953323B4/de not_active Expired - Fee Related
- 1999-11-22 JP JP33109399A patent/JP4001700B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6292428B1 (en) | 1998-02-03 | 2001-09-18 | Fujitsu Limited | Semiconductor device reconciling different timing signals |
| US6320819B2 (en) | 1998-02-03 | 2001-11-20 | Fujitsu Limited | Semiconductor device reconciling different timing signals |
| JP2006127726A (ja) * | 2004-10-29 | 2006-05-18 | Hynix Semiconductor Inc | 半導体記憶素子 |
| JP2013020678A (ja) * | 2011-07-13 | 2013-01-31 | Elpida Memory Inc | 半導体記憶装置 |
| US9152594B2 (en) | 2011-07-13 | 2015-10-06 | Ps4 Luxco S.A.R.L. | Semiconductor memory device for high speed reading and writing |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100308119B1 (ko) | 2001-10-20 |
| JP4001700B2 (ja) | 2007-10-31 |
| KR20000033542A (ko) | 2000-06-15 |
| DE19953323A1 (de) | 2000-05-25 |
| DE19953323B4 (de) | 2008-04-24 |
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