JPH09153279A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09153279A JPH09153279A JP7311240A JP31124095A JPH09153279A JP H09153279 A JPH09153279 A JP H09153279A JP 7311240 A JP7311240 A JP 7311240A JP 31124095 A JP31124095 A JP 31124095A JP H09153279 A JPH09153279 A JP H09153279A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】シンクロナスＤＲＡＭにおけるセットアップ時
間およびホールド時間を短縮することが出来る半導体記
憶装置を得る。 【解決手段】複数の外部端子２１〜２６から供給される
コマンド制御信号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ
が供給される入力バッファ回路３〜６とＤ−Ｆ／Ｆ回路
８との間の信号伝播遅延時間を等くすることにより、コ
マンド制御信号を内部クロック信号ＩＣＬＫに同期して
一括してＤ−Ｆ／Ｆ回路８に読み込み、かつ保持し、そ
の出力信号をコマンドデコード回路９および１０でデコ
ード出力し、コマンド・デコード回路９および１０から
の出力を、内部クロック信号ＩＣＬＫを遅延させて生成
した内部クロック遅延信号ＩＣＬＫＤによりラッチ回路
１１および１２でラッチする。
間およびホールド時間を短縮することが出来る半導体記
憶装置を得る。 【解決手段】複数の外部端子２１〜２６から供給される
コマンド制御信号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ
が供給される入力バッファ回路３〜６とＤ−Ｆ／Ｆ回路
８との間の信号伝播遅延時間を等くすることにより、コ
マンド制御信号を内部クロック信号ＩＣＬＫに同期して
一括してＤ−Ｆ／Ｆ回路８に読み込み、かつ保持し、そ
の出力信号をコマンドデコード回路９および１０でデコ
ード出力し、コマンド・デコード回路９および１０から
の出力を、内部クロック信号ＩＣＬＫを遅延させて生成
した内部クロック遅延信号ＩＣＬＫＤによりラッチ回路
１１および１２でラッチする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に外部クロック信号に同期してアドレスおよびコ
マンドの入力や、データの入出力が行われるシンクロナ
スＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）におい
て、コマンド制御信号のセットアップ時間とホールド時
間の短縮を図った半導体記憶装置に関する。
し、特に外部クロック信号に同期してアドレスおよびコ
マンドの入力や、データの入出力が行われるシンクロナ
スＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）におい
て、コマンド制御信号のセットアップ時間とホールド時
間の短縮を図った半導体記憶装置に関する。
【０００２】
【従来の技術】近年、ＤＲＡＭの高速化に伴い、１００
ＭＨｚをこえる外部クロックに同期するシンクロナスＤ
ＲＡＭが出現しようとしている。その際、セットアップ
時間とホールド時間の特性に対して、従来よりも厳しい
スペックが要求されることになる。
ＭＨｚをこえる外部クロックに同期するシンクロナスＤ
ＲＡＭが出現しようとしている。その際、セットアップ
時間とホールド時間の特性に対して、従来よりも厳しい
スペックが要求されることになる。
【０００３】従来のシンクロナスＤＲＡＭにおけるコマ
ンド・デコード方式の一例は、特開平７−１４１８７０
などに見ることが出来る。このシンクロナスＤＲＡＭで
は、クロック入力端子としてＣＬＫを、コマンド入力端
子としてＣＫＥ、ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥ
Ｂ、ＤＱＭ（ここで、信号名の後ろのＢは、Ｌｏｗイネ
ーブル信号を表す）を、アドレス入力端子としてはＡ０
〜Ａｉを、およびデータ入出力端子としてＤＱ０〜ＤＱ
ｊをそれぞれ備え、外部クロック信号ＣＬＫの立ち上が
りエッジを基準にして、アドレスおよびコマンドの入力
や、データの入出力が行われる。
ンド・デコード方式の一例は、特開平７−１４１８７０
などに見ることが出来る。このシンクロナスＤＲＡＭで
は、クロック入力端子としてＣＬＫを、コマンド入力端
子としてＣＫＥ、ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥ
Ｂ、ＤＱＭ（ここで、信号名の後ろのＢは、Ｌｏｗイネ
ーブル信号を表す）を、アドレス入力端子としてはＡ０
〜Ａｉを、およびデータ入出力端子としてＤＱ０〜ＤＱ
ｊをそれぞれ備え、外部クロック信号ＣＬＫの立ち上が
りエッジを基準にして、アドレスおよびコマンドの入力
や、データの入出力が行われる。
【０００４】上述したコマンド・デコード方式の一例の
ブロック図を示した図６を参照すると、この半導体記憶
装置２００は、外部クロック信号ＣＬＫ入力端子２１に
入力バッファ回路１が接続される。この入力バッファ回
路１は入力したクロック信号を出力するか否かを制御す
るクロック・イネーブル端子を有しており、その出力端
は従属接続された駆動バッファＮ１およびＮ２の先頭の
駆動バッファＮ１に接続される。駆動バッファＮ２は内
部クロック信号ＩＣＬＫを出力する。
ブロック図を示した図６を参照すると、この半導体記憶
装置２００は、外部クロック信号ＣＬＫ入力端子２１に
入力バッファ回路１が接続される。この入力バッファ回
路１は入力したクロック信号を出力するか否かを制御す
るクロック・イネーブル端子を有しており、その出力端
は従属接続された駆動バッファＮ１およびＮ２の先頭の
駆動バッファＮ１に接続される。駆動バッファＮ２は内
部クロック信号ＩＣＬＫを出力する。
【０００５】外部クロックイネーブル信号ＣＫＥ入力端
子２２に入力バッファ回路２が接続され、その出力端は
従属接続された駆動バッファＮ３およびＮ４の先頭の駆
動バッファＮ３に接続され、駆動バッファＮ４の出力端
は内部クロック・イネーブル信号ＩＣＫＥを出力すると
ともに入力バッファ回路１のエネーブル端子にも接続さ
れる。
子２２に入力バッファ回路２が接続され、その出力端は
従属接続された駆動バッファＮ３およびＮ４の先頭の駆
動バッファＮ３に接続され、駆動バッファＮ４の出力端
は内部クロック・イネーブル信号ＩＣＫＥを出力すると
ともに入力バッファ回路１のエネーブル端子にも接続さ
れる。
【０００６】チップ・セレクト信号ＣＳＢ入力端子２３
に入力バッファ回路３が接続され、行アドレス選択信号
ＲＡＳＢ入力端子２４に入力バッファ回路４が接続さ
れ、列アドレス選択信号ＣＡＳＢ入力端子２５に入力バ
ッファ回路５が接続され、ライト・イネーブル信号ＷＥ
Ｂ入力端子２６に入力バッファ回路６が接続され、これ
らの入力バッファ回路３〜６はその出力端の出力線Ａ１
〜Ａ４をそれぞれ介してコマンドデコード回路９および
１０の両方にそれぞれ接続される。
に入力バッファ回路３が接続され、行アドレス選択信号
ＲＡＳＢ入力端子２４に入力バッファ回路４が接続さ
れ、列アドレス選択信号ＣＡＳＢ入力端子２５に入力バ
ッファ回路５が接続され、ライト・イネーブル信号ＷＥ
Ｂ入力端子２６に入力バッファ回路６が接続され、これ
らの入力バッファ回路３〜６はその出力端の出力線Ａ１
〜Ａ４をそれぞれ介してコマンドデコード回路９および
１０の両方にそれぞれ接続される。
【０００７】コマンド・デコード回路９の出力端はデコ
ード出力線Ｃ１を介して内部クロック遅延スキュー信号
ＩＣＬＫ１が供給されるラッチ回路１１に接続され、こ
のラッチ回路１１からモード制御信号ＭＯＤＥ１が内部
回路に供給される。
ード出力線Ｃ１を介して内部クロック遅延スキュー信号
ＩＣＬＫ１が供給されるラッチ回路１１に接続され、こ
のラッチ回路１１からモード制御信号ＭＯＤＥ１が内部
回路に供給される。
【０００８】コマンド・デコード回路１０の出力端はデ
コード出力線Ｃ２を介して内部クロック遅延スキュー信
号ＩＣＬＫ２が供給されるラッチ回路１１に接続され、
このラッチ回路１１から動作モード判定信号ＭＯＤＥ２
が内部回路に供給される。
コード出力線Ｃ２を介して内部クロック遅延スキュー信
号ＩＣＬＫ２が供給されるラッチ回路１１に接続され、
このラッチ回路１１から動作モード判定信号ＭＯＤＥ２
が内部回路に供給される。
【０００９】この半導体記憶装置２００の動作は、ま
ず、外部クロック信号ＣＬＫが、入力バッファ回路１を
通して取り込まれる。この入力バッファ回路１は、クロ
ック・イネーブル信号ＣＫＥを受ける入力バッファ回路
２の出力の駆動バッファＮ３およびＮ４を通して出力さ
れた内部クロック・イネーブル信号ＩＣＫＥにより活性
化される。つまり、入力バッファ回路１は、内部クロッ
ク・イネーブル信号ＩＣＫＥが論理レベルのハイレベル
（以下、Ｈレベルと称す）の時に活性化され、外部クロ
ック信号ＣＬＫを取り込んで内部クロック信号ＩＣＬＫ
を内部回路に供給する。
ず、外部クロック信号ＣＬＫが、入力バッファ回路１を
通して取り込まれる。この入力バッファ回路１は、クロ
ック・イネーブル信号ＣＫＥを受ける入力バッファ回路
２の出力の駆動バッファＮ３およびＮ４を通して出力さ
れた内部クロック・イネーブル信号ＩＣＫＥにより活性
化される。つまり、入力バッファ回路１は、内部クロッ
ク・イネーブル信号ＩＣＫＥが論理レベルのハイレベル
（以下、Ｈレベルと称す）の時に活性化され、外部クロ
ック信号ＣＬＫを取り込んで内部クロック信号ＩＣＬＫ
を内部回路に供給する。
【００１０】この例では、コマンド・デコード回路９に
おけるデコードのタイミングまでの時間短縮と回路の簡
略化のために、チップ・セレクト信号ＣＳＢ、ロー・ア
ドレス・ストローブ信号ＲＡＳＢ、カラム・アドレス・
ストローブ信号ＣＡＳＢ、ライト・イネーブル信号ＷＥ
Ｂの各コマンド制御信号は、入力バッファ回路３〜６を
通して取り込まれ、そのままコマンド・デコード回路９
および１０に入力される。そしてそのコマンド・デコー
ド回路９および１０の出力は、ラッチ回路１１および１
２において、内部クロック信号ＩＣＬＫ１およびＩＣＬ
Ｋ２の立ち上がりエッジに同期してコマンド・デコード
信号がラッチされ、かつ保持されるとともに、動作モー
ド判定信号ＭＯＤＥ１およびＭＯＤＥ２が出力される。
おけるデコードのタイミングまでの時間短縮と回路の簡
略化のために、チップ・セレクト信号ＣＳＢ、ロー・ア
ドレス・ストローブ信号ＲＡＳＢ、カラム・アドレス・
ストローブ信号ＣＡＳＢ、ライト・イネーブル信号ＷＥ
Ｂの各コマンド制御信号は、入力バッファ回路３〜６を
通して取り込まれ、そのままコマンド・デコード回路９
および１０に入力される。そしてそのコマンド・デコー
ド回路９および１０の出力は、ラッチ回路１１および１
２において、内部クロック信号ＩＣＬＫ１およびＩＣＬ
Ｋ２の立ち上がりエッジに同期してコマンド・デコード
信号がラッチされ、かつ保持されるとともに、動作モー
ド判定信号ＭＯＤＥ１およびＭＯＤＥ２が出力される。
【００１１】なお、最終的な動作モードの判定には、ア
ドレス信号も利用されるが、この図では簡単のため省略
されている。
ドレス信号も利用されるが、この図では簡単のため省略
されている。
【００１２】また、コマンド・デコード方式におけるタ
イミング図をを示した図７を併せて参照すると、信号Ｃ
ＫＥがＨレベルにされた状態で、外部クロック信号ＣＬ
Ｋが有効とされる。コマンド制御信号（ＣＳＢ、ＲＡＳ
Ｂ、ＣＡＳＢ、ＷＥＢ）の各信号は、外部クロック信号
ＣＬＫに対して、セットアップ時間（ｔＳＥ）とホール
ド時間（ｔＨＥ）を持つように入力される。
イミング図をを示した図７を併せて参照すると、信号Ｃ
ＫＥがＨレベルにされた状態で、外部クロック信号ＣＬ
Ｋが有効とされる。コマンド制御信号（ＣＳＢ、ＲＡＳ
Ｂ、ＣＡＳＢ、ＷＥＢ）の各信号は、外部クロック信号
ＣＬＫに対して、セットアップ時間（ｔＳＥ）とホール
ド時間（ｔＨＥ）を持つように入力される。
【００１３】出力線Ａ１〜Ａ４の信号は、コマンド制御
信号に対して、入力バッファ回路３〜６を通る時間（ｔ
０）分だけ遅れて変化する。次に出力線Ｃ１〜２の信号
は、各入力バッファ回路３〜６からコマンド・デコード
回路９および１０までの配線長に起因する遅延分と、各
コマンド・デコード回路９および１０を通る時間分だけ
遅れて（ｔ１１およびｔ１２）変化する。これらの信号
変化は、内部クロック信号ＩＣＬＫの立ち上がりエッジ
に同期して、ラッチ回路１１および１２よって読み込ま
れ、かつ保持される。ただし、内部クロック信号ＩＣＬ
Ｋも配線遅延などに起因するずれ（スキュー）Δｔがあ
るため、これらの内部クロック信号ＩＣＬＫを内部クロ
ック・スキュー信号ＩＣＬＫ１、ＩＣＬＫ２と表記して
ある。
信号に対して、入力バッファ回路３〜６を通る時間（ｔ
０）分だけ遅れて変化する。次に出力線Ｃ１〜２の信号
は、各入力バッファ回路３〜６からコマンド・デコード
回路９および１０までの配線長に起因する遅延分と、各
コマンド・デコード回路９および１０を通る時間分だけ
遅れて（ｔ１１およびｔ１２）変化する。これらの信号
変化は、内部クロック信号ＩＣＬＫの立ち上がりエッジ
に同期して、ラッチ回路１１および１２よって読み込ま
れ、かつ保持される。ただし、内部クロック信号ＩＣＬ
Ｋも配線遅延などに起因するずれ（スキュー）Δｔがあ
るため、これらの内部クロック信号ＩＣＬＫを内部クロ
ック・スキュー信号ＩＣＬＫ１、ＩＣＬＫ２と表記して
ある。
【００１４】また、コマンド・デコード方式の他の例の
ブロック図を示した図８を参照すると、この半導体記憶
装置３００は、外部クロック信号ＣＬＫ入力端子２１に
接続される入力バッファ回路１は、入力したクロック信
号を出力するか否かを制御するイネーブル端子を有して
おり、その出力端は従属接続された駆動バッファＮ１お
よびＮ２の先頭の駆動バッファＮ１と遅延回路７にそれ
ぞれ接続される。駆動バッファＮ２は出力の内部クロッ
ク信号ＩＣＬＫを出力し、遅延回路７の出力端は従属接
続された駆動バッファＮ３およびＮ４の先頭のバッファ
Ｎ３に接続され駆動バッファＮ４は内部クロック遅延信
号ＩＣＬＫＤを出力する。
ブロック図を示した図８を参照すると、この半導体記憶
装置３００は、外部クロック信号ＣＬＫ入力端子２１に
接続される入力バッファ回路１は、入力したクロック信
号を出力するか否かを制御するイネーブル端子を有して
おり、その出力端は従属接続された駆動バッファＮ１お
よびＮ２の先頭の駆動バッファＮ１と遅延回路７にそれ
ぞれ接続される。駆動バッファＮ２は出力の内部クロッ
ク信号ＩＣＬＫを出力し、遅延回路７の出力端は従属接
続された駆動バッファＮ３およびＮ４の先頭のバッファ
Ｎ３に接続され駆動バッファＮ４は内部クロック遅延信
号ＩＣＬＫＤを出力する。
【００１５】クロックイネーブル信号ＣＫＥ入力端子２
２に入力バッファ回路２が接続され、その出力端は従属
接続された駆動バッファＮ３およびＮ４の先頭の駆動バ
ッファＮ３に接続され、駆動バッファＮ４の出力端は内
部クロックイネーブル信号ＩＣＫＥを出力するとともに
入力バッファ回路１のエネーブル端子にも接続される。
２に入力バッファ回路２が接続され、その出力端は従属
接続された駆動バッファＮ３およびＮ４の先頭の駆動バ
ッファＮ３に接続され、駆動バッファＮ４の出力端は内
部クロックイネーブル信号ＩＣＫＥを出力するとともに
入力バッファ回路１のエネーブル端子にも接続される。
【００１６】チップ・セレクト信号ＣＳＢ入力端子２３
に入力バッファ回路３が接続され、その出力端は出力線
Ａ１を介して内部クロック・スキュー信号ＩＣＬＫ１が
供給されるフリップフロップ回路Ｄ−Ｆ／Ｆ８ａに接続
される。
に入力バッファ回路３が接続され、その出力端は出力線
Ａ１を介して内部クロック・スキュー信号ＩＣＬＫ１が
供給されるフリップフロップ回路Ｄ−Ｆ／Ｆ８ａに接続
される。
【００１７】行アドレス選択信号ＲＡＳ入力端子２４に
入力バッファ回路４が接続され、その出力端は出力線Ａ
２を介して内部クロック・スキュー信号ＩＣＬＫ２が供
給されるＤ−Ｆ／Ｆ回路８ｂに接続される。
入力バッファ回路４が接続され、その出力端は出力線Ａ
２を介して内部クロック・スキュー信号ＩＣＬＫ２が供
給されるＤ−Ｆ／Ｆ回路８ｂに接続される。
【００１８】列アドレス選択信号ＣＡＳ入力端子２５に
入力バッファ回路５が接続され、その出力端は出力線Ａ
３を介して内部クロック・スキュー信号ＩＣＬＫ３が供
給されるＤ−Ｆ／Ｆ回路８ｃに接続される。
入力バッファ回路５が接続され、その出力端は出力線Ａ
３を介して内部クロック・スキュー信号ＩＣＬＫ３が供
給されるＤ−Ｆ／Ｆ回路８ｃに接続される。
【００１９】ライト・イネーブル信号ＷＥ入力端子２６
に入力バッファ回路６が接続され、その出力端は出力線
Ａ４を介して内部クロック・スキュー信号ＩＣＬＫ４が
供給されるＤ−Ｆ／Ｆ回路８ｄに接続される。これらの
Ｄ−Ｆ／Ｆ回路８ａ〜８ｄの各出力端はコマンド・デコ
ード回路９および１０の両方にそれぞれ接続される。
に入力バッファ回路６が接続され、その出力端は出力線
Ａ４を介して内部クロック・スキュー信号ＩＣＬＫ４が
供給されるＤ−Ｆ／Ｆ回路８ｄに接続される。これらの
Ｄ−Ｆ／Ｆ回路８ａ〜８ｄの各出力端はコマンド・デコ
ード回路９および１０の両方にそれぞれ接続される。
【００２０】コマンド・デコード回路９の出力端はデコ
ード出力線Ｃ１を介して内部クロック遅延スキュー信号
ＩＣＬＫＤ１が供給されるラッチ回路１１に接続され、
このラッチ回路１１からモード制御信号ＭＯＤＥ１が内
部回路に供給される。
ード出力線Ｃ１を介して内部クロック遅延スキュー信号
ＩＣＬＫＤ１が供給されるラッチ回路１１に接続され、
このラッチ回路１１からモード制御信号ＭＯＤＥ１が内
部回路に供給される。
【００２１】コマンド・デコード回路１０の出力端はデ
コード出力線Ｃ２を介して内部クロック遅延スキュー信
号ＩＣＬＫＤ２が供給されるラッチ回路１２に接続さ
れ、このラッチ回路１２から動作モード判定信号ＭＯＤ
Ｅ２が内部回路に供給される。
コード出力線Ｃ２を介して内部クロック遅延スキュー信
号ＩＣＬＫＤ２が供給されるラッチ回路１２に接続さ
れ、このラッチ回路１２から動作モード判定信号ＭＯＤ
Ｅ２が内部回路に供給される。
【００２２】この半導体記憶装置３００の動作は、ま
ず、外部クロック信号ＣＬＫが、入力バッファ回路１を
通して取り込まれる。入力バッファ回路１は、内部クロ
ック・イネーブル信号ＩＣＫＥにより活性化されるのは
前述の半導体記憶装置２００の例と同様である。この例
では、各コマンド制御信号ＣＳＢ、ＲＡＳＢ、ＣＡＳ
Ｂ、ＷＥＢは、それぞれ入力バッファ回路３〜６を通し
て取り込まれ、内部クロック信号ＩＣＬＫの立ち上がり
エッジに同期してＤ−Ｆ／Ｆ回路８ａ〜８ｄにより、読
み込まれ、かつ保持される。
ず、外部クロック信号ＣＬＫが、入力バッファ回路１を
通して取り込まれる。入力バッファ回路１は、内部クロ
ック・イネーブル信号ＩＣＫＥにより活性化されるのは
前述の半導体記憶装置２００の例と同様である。この例
では、各コマンド制御信号ＣＳＢ、ＲＡＳＢ、ＣＡＳ
Ｂ、ＷＥＢは、それぞれ入力バッファ回路３〜６を通し
て取り込まれ、内部クロック信号ＩＣＬＫの立ち上がり
エッジに同期してＤ−Ｆ／Ｆ回路８ａ〜８ｄにより、読
み込まれ、かつ保持される。
【００２３】さらにこれらの読み込まれた信号は、コマ
ンド・デコード回路９および１０に供給される。これら
のコマンド・デコード回路９および１０でデコードされ
た出力は出力線Ｃ１およびＣ２を介してラッチ回路１１
および１２にそれぞれ供給される。ラッチ回路１１およ
び１２は、そのクロック信号として内部クロック信号Ｉ
ＣＬＫから遅延回路７によって遅延された、内部クロッ
ク遅延スキュー信号ＩＣＬＫＤ１およびＩＣＬＫＤ２の
立ち上がりエッジにそれぞれ同期してラッチされ、動作
モード判定信号ＭＯＤＥ１〜２が出力される。この様に
ラッチ回路を設けるのは、モード判定信号にノイズやハ
ザードが乗るのを防ぐためである。
ンド・デコード回路９および１０に供給される。これら
のコマンド・デコード回路９および１０でデコードされ
た出力は出力線Ｃ１およびＣ２を介してラッチ回路１１
および１２にそれぞれ供給される。ラッチ回路１１およ
び１２は、そのクロック信号として内部クロック信号Ｉ
ＣＬＫから遅延回路７によって遅延された、内部クロッ
ク遅延スキュー信号ＩＣＬＫＤ１およびＩＣＬＫＤ２の
立ち上がりエッジにそれぞれ同期してラッチされ、動作
モード判定信号ＭＯＤＥ１〜２が出力される。この様に
ラッチ回路を設けるのは、モード判定信号にノイズやハ
ザードが乗るのを防ぐためである。
【００２４】ここでコマンド・デコード方式におけるタ
イミング図を示した図９を併せて参照すると、外部クロ
ック・イネーブル信号ＣＫＥがＨレベルにされた状態
で、外部クロック信号ＣＬＫが有効とされ、コマンド制
御信号（ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ）の各信
号は、外部クロック信号ＣＬＫに対して、セットアップ
時間（ｔＳＥ）とホールド時間（ｔＨＥ）を持つように
入力されるのは前述の半導体記憶装置２００と同様であ
る。
イミング図を示した図９を併せて参照すると、外部クロ
ック・イネーブル信号ＣＫＥがＨレベルにされた状態
で、外部クロック信号ＣＬＫが有効とされ、コマンド制
御信号（ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ）の各信
号は、外部クロック信号ＣＬＫに対して、セットアップ
時間（ｔＳＥ）とホールド時間（ｔＨＥ）を持つように
入力されるのは前述の半導体記憶装置２００と同様であ
る。
【００２５】まず出力線Ａ１〜４の信号は、コマンド制
御信号に対して、入力バッファ回路３〜６を通る時間
（ｔ０）分だけ遅れて変化する。これらの変化は、内部
クロック信号ＩＣＬＫの立ち上がりエッジに同期して、
Ｄ−Ｆ／Ｆ回路８ａ〜８ｄよって読み込まれ、かつ保持
される。ただし、前述の様にＩＣＬＫにスキューがある
ため、これらの内部クロック・スキュー信号をＩＣＬＫ
１〜４と表記している。
御信号に対して、入力バッファ回路３〜６を通る時間
（ｔ０）分だけ遅れて変化する。これらの変化は、内部
クロック信号ＩＣＬＫの立ち上がりエッジに同期して、
Ｄ−Ｆ／Ｆ回路８ａ〜８ｄよって読み込まれ、かつ保持
される。ただし、前述の様にＩＣＬＫにスキューがある
ため、これらの内部クロック・スキュー信号をＩＣＬＫ
１〜４と表記している。
【００２６】次に出力線Ｃ１〜２の信号は、各Ｄ−Ｆ／
Ｆ回路８ａ〜８ｄからコマンド・デコード回路９および
１０までの配線長に起因する遅延時間分と、各コマンド
・デコード回路９および１０を通る時間分だけ遅れて
（ｔ１１、ｔ１２）変化する。
Ｆ回路８ａ〜８ｄからコマンド・デコード回路９および
１０までの配線長に起因する遅延時間分と、各コマンド
・デコード回路９および１０を通る時間分だけ遅れて
（ｔ１１、ｔ１２）変化する。
【００２７】これらの信号変化は、内部クロック信号Ｉ
ＣＬＫから遅延回路７によって遅らされた内部クロック
遅延信号ＩＣＬＫＤの立ち上がりエッジに同期して、ラ
ッチ回路１１および１２によりラッチされ、動作モード
判定信号ＭＯＤＥ１〜２が出力される。
ＣＬＫから遅延回路７によって遅らされた内部クロック
遅延信号ＩＣＬＫＤの立ち上がりエッジに同期して、ラ
ッチ回路１１および１２によりラッチされ、動作モード
判定信号ＭＯＤＥ１〜２が出力される。
【００２８】内部クロック遅延信号ＩＣＬＫＤにも内部
クロック信号ＩＣＬＫと同様にスキューがあるため、こ
れらの内部クロック遅延信号ＩＣＬＫＤを内部クロック
遅延スキュー信号ＩＣＬＫＤ１、２と表記している。ま
た、遅延回路７の遅延時間は、内部クロック信号ＩＣＬ
Ｋの立ち上がりから、出力線Ｃ１〜２の変化が確定する
時間（ｔ２１）を待って、内部クロック遅延信号ＩＣＬ
ＫＤが立ち上がるように設定される。
クロック信号ＩＣＬＫと同様にスキューがあるため、こ
れらの内部クロック遅延信号ＩＣＬＫＤを内部クロック
遅延スキュー信号ＩＣＬＫＤ１、２と表記している。ま
た、遅延回路７の遅延時間は、内部クロック信号ＩＣＬ
Ｋの立ち上がりから、出力線Ｃ１〜２の変化が確定する
時間（ｔ２１）を待って、内部クロック遅延信号ＩＣＬ
ＫＤが立ち上がるように設定される。
【００２９】
【発明が解決しようとする課題】ここで、上述した半導
体記憶装置２００および３００におけるチップ内部のセ
ットアップ時間（ｔＳＩ）とホールド時間（ｔＨＩ）の
和（内部ウィンドウ幅）を考える。まず、半導体記憶装
置２００のタイミングチャートを示した図７の場合、簡
単のため、ｔ１１＞ｔ１２， Δｔ（ＩＣＬＫ２のＩＣ
ＬＫ１に対するスキュー）と、仮定すると、 ｔＳＥ＋ｔＨＥ＝ｔＳＩ＋ｔＨＩ＋（ｔ１１−ｔ１２）＋Δｔ………（１） であるから、内部ウィンドウ幅は（ｔ１１−ｔ１２）＋
Δｔだけ外部ウィンドウ幅よりも小さくなってしまうと
いう問題があった。
体記憶装置２００および３００におけるチップ内部のセ
ットアップ時間（ｔＳＩ）とホールド時間（ｔＨＩ）の
和（内部ウィンドウ幅）を考える。まず、半導体記憶装
置２００のタイミングチャートを示した図７の場合、簡
単のため、ｔ１１＞ｔ１２， Δｔ（ＩＣＬＫ２のＩＣ
ＬＫ１に対するスキュー）と、仮定すると、 ｔＳＥ＋ｔＨＥ＝ｔＳＩ＋ｔＨＩ＋（ｔ１１−ｔ１２）＋Δｔ………（１） であるから、内部ウィンドウ幅は（ｔ１１−ｔ１２）＋
Δｔだけ外部ウィンドウ幅よりも小さくなってしまうと
いう問題があった。
【００３０】また、半導体記憶装置３００のタイミング
チャートを示した図９の場合、Δｔ＝ＩＣＬＫのスキュ
ー幅とすると、 ｔＳＥ＋ｔＨＥ＝ｔＳＩ＋ｔＨＩ＋Δｔ…………………………………（２） であるから、内部ウィンドウ幅は時間Δｔだけ外部ウィ
ンドウ幅よりも小さくなってしまうという問題があっ
た。つまり、従来のセットアップ時間およびホールド時
間のスペックにおいては、上記いずれの場合にも、ウイ
ンドウ幅の減少はウィンドウ幅に比べて無視し得る程度
であったが、近年の高速化ＤＲＡＭのように１００ＭＨ
ｚをこえる高周波動作におけるセットアップ時間および
ホールド時間のスペックにおいては、クロック周期が短
かくなるためウインドウ幅も狭くなり、したがってウイ
ンドウ幅に対するウィンドウ幅の減少の割合は無視する
ことが出来ない。
チャートを示した図９の場合、Δｔ＝ＩＣＬＫのスキュ
ー幅とすると、 ｔＳＥ＋ｔＨＥ＝ｔＳＩ＋ｔＨＩ＋Δｔ…………………………………（２） であるから、内部ウィンドウ幅は時間Δｔだけ外部ウィ
ンドウ幅よりも小さくなってしまうという問題があっ
た。つまり、従来のセットアップ時間およびホールド時
間のスペックにおいては、上記いずれの場合にも、ウイ
ンドウ幅の減少はウィンドウ幅に比べて無視し得る程度
であったが、近年の高速化ＤＲＡＭのように１００ＭＨ
ｚをこえる高周波動作におけるセットアップ時間および
ホールド時間のスペックにおいては、クロック周期が短
かくなるためウインドウ幅も狭くなり、したがってウイ
ンドウ幅に対するウィンドウ幅の減少の割合は無視する
ことが出来ない。
【００３１】本発明の目的は、上述した欠点に鑑みなさ
れたものであり、半導体記憶装置のコマンド制御信号に
おいて、外部ウィンドウ幅と等しい内部ウィンドウ幅を
有することによって高速化に対応する半導体装置を得る
ことにある。
れたものであり、半導体記憶装置のコマンド制御信号に
おいて、外部ウィンドウ幅と等しい内部ウィンドウ幅を
有することによって高速化に対応する半導体装置を得る
ことにある。
【００３２】
【課題を解決するための手段】本発明の半導体記憶装置
の特徴は、外部端子から供給されるクロック信号を受け
て内部クロック信号として内部回路に供給する第１の入
力手段と、複数の外部端子から所定の制御信号が供給さ
れる複数の第２の入力手段と、前記第１の入力手段から
出力される内部クロック信号に同期して前記複数の第２
の入力手段から出力される出力信号をそれぞれ同一のタ
イミングでラッチし、かつ保持する信号保持手段と、こ
の信号保持手段から出力される複数の出力信号をデコー
ドしてあらかじめ定める所定の信号をそれぞれ出力する
複数のデコード手段とを備え、前記複数の第２の入力手
段から前記信号保持手段へ伝達される各々の信号の遅延
時間を等しくする信号遅延調整手段を備えることにあ
る。
の特徴は、外部端子から供給されるクロック信号を受け
て内部クロック信号として内部回路に供給する第１の入
力手段と、複数の外部端子から所定の制御信号が供給さ
れる複数の第２の入力手段と、前記第１の入力手段から
出力される内部クロック信号に同期して前記複数の第２
の入力手段から出力される出力信号をそれぞれ同一のタ
イミングでラッチし、かつ保持する信号保持手段と、こ
の信号保持手段から出力される複数の出力信号をデコー
ドしてあらかじめ定める所定の信号をそれぞれ出力する
複数のデコード手段とを備え、前記複数の第２の入力手
段から前記信号保持手段へ伝達される各々の信号の遅延
時間を等しくする信号遅延調整手段を備えることにあ
る。
【００３３】また、その動作が外部端子から供給される
クロック信号に従って同期化されるシンクロナスＤＲＡ
Ｍであって、前記第２の入力手段から前記信号保持手段
へ伝達される前記信号は、前記ＤＲＡＭの動作モードを
指定するモード制御信号である。
クロック信号に従って同期化されるシンクロナスＤＲＡ
Ｍであって、前記第２の入力手段から前記信号保持手段
へ伝達される前記信号は、前記ＤＲＡＭの動作モードを
指定するモード制御信号である。
【００３４】さらに、前記信号遅延調整手段は、前記モ
ード制御信号が前記内部クロック信号に同期して前記複
数の第２の入力手段から前記信号保持手段へそれぞれ読
み込まれるタイミング時点において、これらの信号の無
効データから有効データへの変化タイミングがそれぞれ
一致するようにこれらの信号を伝達する信号線の配線長
またはそれぞれの遅延時間が調整されることでもよい。
ード制御信号が前記内部クロック信号に同期して前記複
数の第２の入力手段から前記信号保持手段へそれぞれ読
み込まれるタイミング時点において、これらの信号の無
効データから有効データへの変化タイミングがそれぞれ
一致するようにこれらの信号を伝達する信号線の配線長
またはそれぞれの遅延時間が調整されることでもよい。
【００３５】さらにまた、前記信号遅延調整手段は、前
記信号保持手段に用いられる各フリップフロップの全て
が１つのブロックにまとめられて配設される。
記信号保持手段に用いられる各フリップフロップの全て
が１つのブロックにまとめられて配設される。
【００３６】また、前記信号遅延調整手段の動作結果に
基づき出力された前記モード制御信号を前記第１の入力
手段の内部クロック遅延信号に同期して読み込むことに
より、前記有効データへの変化タイミングがそれぞれ一
致した時点から前記内部クロックによる前記モード制御
信号の読み込みタイミングまでのセットアップ時間およ
びこの内部クロックによる読み込みタイミングから前記
内部クロック遅延信号による読み込みタイミングまでを
ホールド時間とする内部のウインドウ幅と外部端子から
供給されるときの外部ウインドウ幅とを等しくすること
もできる。
基づき出力された前記モード制御信号を前記第１の入力
手段の内部クロック遅延信号に同期して読み込むことに
より、前記有効データへの変化タイミングがそれぞれ一
致した時点から前記内部クロックによる前記モード制御
信号の読み込みタイミングまでのセットアップ時間およ
びこの内部クロックによる読み込みタイミングから前記
内部クロック遅延信号による読み込みタイミングまでを
ホールド時間とする内部のウインドウ幅と外部端子から
供給されるときの外部ウインドウ幅とを等しくすること
もできる。
【００３７】
【発明の実施の形態】本発明の半導体記憶装置では、コ
マンド制御信号において、外部ウィンドウ幅と等しい内
部ウィンドウ幅が得られるため、セットアップ時間とホ
ールド時間が短縮される。
マンド制御信号において、外部ウィンドウ幅と等しい内
部ウィンドウ幅が得られるため、セットアップ時間とホ
ールド時間が短縮される。
【００３８】まず、本発明の半導体記憶装置の一実施の
形態を図面を参照しながら説明する。図１は一実施の形
態のブロック図である。図１を参照すると、この半導体
記憶装置１００は、外部クロック信号ＣＬＫ入力端子２
１に接続される入力バッファ回路１は、前述の従来例と
同様に、入力したクロック信号を出力するか否かを制御
するイネーブル端子を有しており、その出力端は従属接
続された駆動バッファＮ１およびＮ２の先頭の駆動バッ
ファＮ１と遅延回路７にそれぞれ接続される。
形態を図面を参照しながら説明する。図１は一実施の形
態のブロック図である。図１を参照すると、この半導体
記憶装置１００は、外部クロック信号ＣＬＫ入力端子２
１に接続される入力バッファ回路１は、前述の従来例と
同様に、入力したクロック信号を出力するか否かを制御
するイネーブル端子を有しており、その出力端は従属接
続された駆動バッファＮ１およびＮ２の先頭の駆動バッ
ファＮ１と遅延回路７にそれぞれ接続される。
【００３９】駆動バッファＮ２は出力の内部クロック信
号ＩＣＬＫを出力し、遅延回路７の出力端は従属接続さ
れた駆動バッファＮ５およびＮ６の先頭のバッファＮ５
に接続され、駆動バッファＮ６は内部クロック遅延信号
ＩＣＬＫＤを出力する。
号ＩＣＬＫを出力し、遅延回路７の出力端は従属接続さ
れた駆動バッファＮ５およびＮ６の先頭のバッファＮ５
に接続され、駆動バッファＮ６は内部クロック遅延信号
ＩＣＬＫＤを出力する。
【００４０】クロック・イネーブル信号ＣＫＥ入力端子
２２に入力バッファ回路２が接続され、その出力端は従
属接続された駆動バッファＮ３およびＮ４の先頭の駆動
バッファＮ３に接続され、駆動バッファＮ４の出力端は
内部クロック・イネーブル信号ＩＣＫＥを出力するとと
もに入力バッファ回路１のエネーブル端子にも接続され
る。
２２に入力バッファ回路２が接続され、その出力端は従
属接続された駆動バッファＮ３およびＮ４の先頭の駆動
バッファＮ３に接続され、駆動バッファＮ４の出力端は
内部クロック・イネーブル信号ＩＣＫＥを出力するとと
もに入力バッファ回路１のエネーブル端子にも接続され
る。
【００４１】チップ・セレクト信号ＣＳＢの入力端子２
３に入力バッファ回路３が接続され、その出力端は出力
線Ｂ１を介して内部クロック・スキュー信号ＩＣＬＫ１
が供給されるＤ−Ｆ／Ｆ回路８の第１の入力端に接続さ
れる。
３に入力バッファ回路３が接続され、その出力端は出力
線Ｂ１を介して内部クロック・スキュー信号ＩＣＬＫ１
が供給されるＤ−Ｆ／Ｆ回路８の第１の入力端に接続さ
れる。
【００４２】ロウ・アドレス・ストローブ信号ＲＡＳの
入力端子２４に入力バッファ回路４が接続され、その出
力端は出力線Ｂ２を介してＤ−Ｆ／Ｆ回路８の第２の入
力端に接続される。この出力線Ｂ１は例えば出力線Ｂ１
の信号遅延が最も大きいと仮定すると、この信号線Ｂ１
と同じ遅延時間をもつように出力線Ｂ２を所定の長さに
延長し適宜下り曲げて配線される。
入力端子２４に入力バッファ回路４が接続され、その出
力端は出力線Ｂ２を介してＤ−Ｆ／Ｆ回路８の第２の入
力端に接続される。この出力線Ｂ１は例えば出力線Ｂ１
の信号遅延が最も大きいと仮定すると、この信号線Ｂ１
と同じ遅延時間をもつように出力線Ｂ２を所定の長さに
延長し適宜下り曲げて配線される。
【００４３】カラム・アドレス・ストローブ信号ＣＡＳ
の入力端子２５に入力バッファ回路５が接続され、その
出力端は出力線Ｂ３を介してＤ−Ｆ／Ｆ回路１０の第３
の入力端に接続される。この出力配線Ｂ３も信号線Ｂ１
と同じ遅延時間をもつように出力線Ｂ３を所定の長さに
延長し適宜下り曲げて配線される。
の入力端子２５に入力バッファ回路５が接続され、その
出力端は出力線Ｂ３を介してＤ−Ｆ／Ｆ回路１０の第３
の入力端に接続される。この出力配線Ｂ３も信号線Ｂ１
と同じ遅延時間をもつように出力線Ｂ３を所定の長さに
延長し適宜下り曲げて配線される。
【００４４】ライト・イネーブル信号ＷＥの入力端子２
６には入力バッファ回路６が接続され、その出力端は出
力線Ｂ４を介してＤ−Ｆ／Ｆ回路８の第４の入力端に接
続される。この出力配線Ｂ３も信号線Ｂ１と同じ遅延時
間をもつように出力線Ｂ３を所定の長さに延長し適宜下
り曲げて配線されるが、この図では出力線Ｂ１と同じ配
線長であるものとして図示されている。
６には入力バッファ回路６が接続され、その出力端は出
力線Ｂ４を介してＤ−Ｆ／Ｆ回路８の第４の入力端に接
続される。この出力配線Ｂ３も信号線Ｂ１と同じ遅延時
間をもつように出力線Ｂ３を所定の長さに延長し適宜下
り曲げて配線されるが、この図では出力線Ｂ１と同じ配
線長であるものとして図示されている。
【００４５】なお、上述の配線長を折り曲げてそれぞれ
の遅延時間長を調整しているが、インバータ等の素子を
挿入して調整してもよい。
の遅延時間長を調整しているが、インバータ等の素子を
挿入して調整してもよい。
【００４６】これらの遅延時間が調整された出力線Ｂ１
〜Ｂ４が接続されるＤ−Ｆ／Ｆ回路８の各出力線Ｄ１〜
Ｄ４はコマンド・デコード回路９および１０の対応する
入力端にそれぞれ接続される。
〜Ｂ４が接続されるＤ−Ｆ／Ｆ回路８の各出力線Ｄ１〜
Ｄ４はコマンド・デコード回路９および１０の対応する
入力端にそれぞれ接続される。
【００４７】コマンド・デコード回路９の出力端はデコ
ード出力線Ｃ１を介して内部クロック遅延スキュー信号
ＩＣＬＫＤ１が供給されるラッチ回路１１に接続され、
このラッチ回路１１からモード制御信号ＭＯＤＥ１が内
部回路に供給される。
ード出力線Ｃ１を介して内部クロック遅延スキュー信号
ＩＣＬＫＤ１が供給されるラッチ回路１１に接続され、
このラッチ回路１１からモード制御信号ＭＯＤＥ１が内
部回路に供給される。
【００４８】コマンド・デコード回路１０の出力端はデ
コード出力線Ｃ２を介して内部クロック遅延信号スキュ
ーＩＣＬＫＤ２が供給されるラッチ回路１２に接続さ
れ、このラッチ回路１２から動作モード判定信号ＭＯＤ
Ｅ２が内部回路に供給される。
コード出力線Ｃ２を介して内部クロック遅延信号スキュ
ーＩＣＬＫＤ２が供給されるラッチ回路１２に接続さ
れ、このラッチ回路１２から動作モード判定信号ＭＯＤ
Ｅ２が内部回路に供給される。
【００４９】Ｄ−Ｆ／Ｆ回路８の回路図を示した図３を
参照すると、このＤ−Ｆ／Ｆ回路８は、入力バッファ回
路３の出力線Ｂ１が接続される入力端子３１が内部駆動
バッファＮ７、Ｎ８およびトランスファゲートＣＳ１を
介してマスター側ラッチ部ＭＬ１の入力端に接続され
る。その出力端はトランスファゲートＣＳ２を介してス
レーブ側ラッチ部ＳＬ１にの入力端に接続されその出力
端が端子３６を介して出力線Ｄ１に接続される。
参照すると、このＤ−Ｆ／Ｆ回路８は、入力バッファ回
路３の出力線Ｂ１が接続される入力端子３１が内部駆動
バッファＮ７、Ｎ８およびトランスファゲートＣＳ１を
介してマスター側ラッチ部ＭＬ１の入力端に接続され
る。その出力端はトランスファゲートＣＳ２を介してス
レーブ側ラッチ部ＳＬ１にの入力端に接続されその出力
端が端子３６を介して出力線Ｄ１に接続される。
【００５０】同様に内部駆動バッファＮ９およびＮ１０
とトランスファゲートＣＳ３とマスタ側ラッチ回路部Ｍ
Ｌ２とトランスファゲートＣＳ４とスレーブ側ラッチ部
ＳＬ２が端子３２および端子３７間に従属接続状態で挿
入される。
とトランスファゲートＣＳ３とマスタ側ラッチ回路部Ｍ
Ｌ２とトランスファゲートＣＳ４とスレーブ側ラッチ部
ＳＬ２が端子３２および端子３７間に従属接続状態で挿
入される。
【００５１】端子３３および端子３８間には、内部駆動
バッファＮ１１およびＮ１２とトランスファゲートＣＳ
５とマスタ側ラッチ回路部ＭＬ３とトランスファゲート
ＣＳ６とスレーブ側ラッチ部ＳＬ３が従属接続状態で挿
入される。
バッファＮ１１およびＮ１２とトランスファゲートＣＳ
５とマスタ側ラッチ回路部ＭＬ３とトランスファゲート
ＣＳ６とスレーブ側ラッチ部ＳＬ３が従属接続状態で挿
入される。
【００５２】端子３４および端子３９間には、内部駆動
バッファＮ１３およびＮ１４とトランスファゲートＣＳ
７とマスタ側ラッチ回路部ＭＬ４とトランスファゲート
ＣＳ８とスレーブ側ラッチ部ＳＬ４が従属接続状態で挿
入される。
バッファＮ１３およびＮ１４とトランスファゲートＣＳ
７とマスタ側ラッチ回路部ＭＬ４とトランスファゲート
ＣＳ８とスレーブ側ラッチ部ＳＬ４が従属接続状態で挿
入される。
【００５３】トランスファゲートＣＳ１〜ＣＳ８は全て
Ｐチャネル型トランジスタおよびＮチャネル型トランス
ファゲートの組み合せからなり、マスタ側Ｐチャネル型
トランジスタと、スレーブ側Ｎチャネル型トランジスタ
のゲート電極には内部クロック遅延スキュー信号ＩＣＬ
Ｋ１がクロックの駆動バッファＮ１５およびＮ１６を介
して接続され、マスタ側Ｎチャネル型トランジスタと、
スレーブ側Ｐチャネル型トランジスタのゲート電極には
内部クロック遅延スキュー信号ＩＣＬＫ１がクロックの
駆動バッファＮ１７を介して接続される。
Ｐチャネル型トランジスタおよびＮチャネル型トランス
ファゲートの組み合せからなり、マスタ側Ｐチャネル型
トランジスタと、スレーブ側Ｎチャネル型トランジスタ
のゲート電極には内部クロック遅延スキュー信号ＩＣＬ
Ｋ１がクロックの駆動バッファＮ１５およびＮ１６を介
して接続され、マスタ側Ｎチャネル型トランジスタと、
スレーブ側Ｐチャネル型トランジスタのゲート電極には
内部クロック遅延スキュー信号ＩＣＬＫ１がクロックの
駆動バッファＮ１７を介して接続される。
【００５４】このＤ−Ｆ／Ｆ回路８は、入力バッファ回
路３〜６の出力からＤ−Ｆ／Ｆ回路８の出力までの信号
伝播時間をそれぞれ等しくするために、例えば上述のよ
うに４つのラッチ回路部とクロックの駆動バッファが１
つのブロックに集約されている。
路３〜６の出力からＤ−Ｆ／Ｆ回路８の出力までの信号
伝播時間をそれぞれ等しくするために、例えば上述のよ
うに４つのラッチ回路部とクロックの駆動バッファが１
つのブロックに集約されている。
【００５５】一方、ラッチ回路１１および１２の回路図
を示した図４を参照すると、これらのラッチ回路１１お
よび１２は、同一の構成であり、コマンド・デコード回
路９の出力信号が供給される端子５６と出力端子５７と
の間に、トランスファゲートＣＳ９とインバータ５９と
内部駆動バッファＮ２０とが従属接続状態で挿入され、
インバータ５９の出力端はインバータ６０およびトラン
スファゲートＣＳ１０を介してトランジスタ５９の入力
端に接続され、トランスファゲートＣＳ９のＰチャネル
型トランジスタおよびＣＳ１０のＮチャネル型トランジ
スタのゲート電極には内部クロック遅延スキュー信号Ｉ
ＣＬＫＤ１がクロック駆動バッファＮ１８およびＮ１９
を介して接続され、トランスファゲートＣＳ９のＮチャ
ネル型トランジスタおよびＣＳ１０のＰチャネル型トラ
ンジスタのゲート電極には内部クロック遅延スキュー信
号ＩＣＬＫＤ１がクロック駆動バッファＮ１８を介して
接続される。
を示した図４を参照すると、これらのラッチ回路１１お
よび１２は、同一の構成であり、コマンド・デコード回
路９の出力信号が供給される端子５６と出力端子５７と
の間に、トランスファゲートＣＳ９とインバータ５９と
内部駆動バッファＮ２０とが従属接続状態で挿入され、
インバータ５９の出力端はインバータ６０およびトラン
スファゲートＣＳ１０を介してトランジスタ５９の入力
端に接続され、トランスファゲートＣＳ９のＰチャネル
型トランジスタおよびＣＳ１０のＮチャネル型トランジ
スタのゲート電極には内部クロック遅延スキュー信号Ｉ
ＣＬＫＤ１がクロック駆動バッファＮ１８およびＮ１９
を介して接続され、トランスファゲートＣＳ９のＮチャ
ネル型トランジスタおよびＣＳ１０のＰチャネル型トラ
ンジスタのゲート電極には内部クロック遅延スキュー信
号ＩＣＬＫＤ１がクロック駆動バッファＮ１８を介して
接続される。
【００５６】コマンド・デコード回路９および１０は図
５に示す表にしたがってＤ−Ｆ／Ｆ回路８の出力線Ｄ１
〜Ｄ４情の信号から１つの信号が適宜選択される回路で
あり、例えばＤ−Ｆ／Ｆ回路８の出力線Ｄ１〜Ｄ４の信
号が“１１１１”のときにＣ１が選択出力され、Ｄ１〜
Ｄ４の信号が“１１１０”のときにＣ２が選択出力され
る。これらのビットは、動作モードを指定する制御信
号、すなわち各コマンド制御信号と動作モード判定信号
ＭＯＤＥ１、２…との関係にしたがって重み付けされる
ものである。
５に示す表にしたがってＤ−Ｆ／Ｆ回路８の出力線Ｄ１
〜Ｄ４情の信号から１つの信号が適宜選択される回路で
あり、例えばＤ−Ｆ／Ｆ回路８の出力線Ｄ１〜Ｄ４の信
号が“１１１１”のときにＣ１が選択出力され、Ｄ１〜
Ｄ４の信号が“１１１０”のときにＣ２が選択出力され
る。これらのビットは、動作モードを指定する制御信
号、すなわち各コマンド制御信号と動作モード判定信号
ＭＯＤＥ１、２…との関係にしたがって重み付けされる
ものである。
【００５７】上述した半導体記憶装置１００の動作は、
まず、外部クロック信号ＣＬＫが、入力バッファ回路１
を通して取り込まれ、内部クロック・イネーブル信号Ｉ
ＣＫＥにより活性化される。ＣＳＢ、ＲＡＳＢ、ＣＡＳ
Ｂ、ＷＥＢの各コマンド制御信号は、入力バッファ回路
３〜６を通して取り込まれる。入力バッファ回路３〜６
からＤ−Ｆ／Ｆ回路８までの配線長は前述したように等
しい配線長にされており、内部クロック信号ＩＣＬＫの
立ち上がりエッジに同期してＤ−Ｆ／Ｆ回路８に読み込
まれ、かつ保持される。
まず、外部クロック信号ＣＬＫが、入力バッファ回路１
を通して取り込まれ、内部クロック・イネーブル信号Ｉ
ＣＫＥにより活性化される。ＣＳＢ、ＲＡＳＢ、ＣＡＳ
Ｂ、ＷＥＢの各コマンド制御信号は、入力バッファ回路
３〜６を通して取り込まれる。入力バッファ回路３〜６
からＤ−Ｆ／Ｆ回路８までの配線長は前述したように等
しい配線長にされており、内部クロック信号ＩＣＬＫの
立ち上がりエッジに同期してＤ−Ｆ／Ｆ回路８に読み込
まれ、かつ保持される。
【００５８】さらにＤ−Ｆ／Ｆ回路８の出力線Ｄ１〜Ｄ
４上の信号は、コマンド・デコード回路９および１０に
それぞれ供給される。このコマンド・デコード回路９お
よび１０の出力は、図５の表にしたがって出力線Ｃ１お
よびＣ２の信号が選択されて出力される。これら選択さ
れらた出力線Ｃ１およびＣ２の信号は、内部クロック信
号ＩＣＬＫから所定の時間だけ遅延回路７によって遅ら
された内部クロック遅延スキュー信号ＩＣＬＫＤ１およ
びＩＣＬＫＤ２の立ち上がりエッジにそれぞれ同期して
ラッチ回路１１および１２にそれぞれラッチされ、動作
モード判定信号ＭＯＤＥ１〜２が出力される。
４上の信号は、コマンド・デコード回路９および１０に
それぞれ供給される。このコマンド・デコード回路９お
よび１０の出力は、図５の表にしたがって出力線Ｃ１お
よびＣ２の信号が選択されて出力される。これら選択さ
れらた出力線Ｃ１およびＣ２の信号は、内部クロック信
号ＩＣＬＫから所定の時間だけ遅延回路７によって遅ら
された内部クロック遅延スキュー信号ＩＣＬＫＤ１およ
びＩＣＬＫＤ２の立ち上がりエッジにそれぞれ同期して
ラッチ回路１１および１２にそれぞれラッチされ、動作
モード判定信号ＭＯＤＥ１〜２が出力される。
【００５９】上述したコマンド・デコード方式における
タイミング図を示した図２を参照すると、クロック・イ
ネーブル信号ＣＫＥがＨレベルにされた状態で、外部ク
ロック信号ＣＬＫが有効とされるものとする。チップ・
セレクト信号ＣＳＢ、ロー・アドレス・ストローブ信号
ＲＡＳＢ、カラム・アドレス・ストローブ信号ＣＡＳ
Ｂ、ライト・イネーブル信号ＷＥＢの各コマンド制御信
号は、外部クロック信号ＣＬＫに対して、セットアップ
時間（ｔＳＥ）とホールド時間（ｔＨＥ）を持つように
あらかじめタイミングが調整されて供給されるのは前述
の従来例と同様である。
タイミング図を示した図２を参照すると、クロック・イ
ネーブル信号ＣＫＥがＨレベルにされた状態で、外部ク
ロック信号ＣＬＫが有効とされるものとする。チップ・
セレクト信号ＣＳＢ、ロー・アドレス・ストローブ信号
ＲＡＳＢ、カラム・アドレス・ストローブ信号ＣＡＳ
Ｂ、ライト・イネーブル信号ＷＥＢの各コマンド制御信
号は、外部クロック信号ＣＬＫに対して、セットアップ
時間（ｔＳＥ）とホールド時間（ｔＨＥ）を持つように
あらかじめタイミングが調整されて供給されるのは前述
の従来例と同様である。
【００６０】まず各コマンド制御信号の出力線Ｂ１〜４
の信号は、コマンド制御信号に対して入力バッファ回路
３〜６を通過する時間分と、入力バッファ回路３〜６か
らＤ−Ｆ／Ｆ回路８までの間の信号配線長がそれぞれ等
しくなるように調整された配線長に起因する遅延時間分
だけ（ｔ１）遅れて無効データから有効データへ変化す
る。その後、これらの有効データへ変化した信号は、内
部クロック信号ＩＣＬＫの立ち上がりエッジに同期し
て、Ｄ−Ｆ／Ｆ回路８よって読みこ込まれ、かつ保持さ
れる。ただし、前述の様に内部クロック信号ＩＣＬＫに
スキューがあるため、その内部クロック信号ＩＣＬＫを
内部クロック遅延スキュー信号ＩＣＬＫ１と表記して区
別してある。
の信号は、コマンド制御信号に対して入力バッファ回路
３〜６を通過する時間分と、入力バッファ回路３〜６か
らＤ−Ｆ／Ｆ回路８までの間の信号配線長がそれぞれ等
しくなるように調整された配線長に起因する遅延時間分
だけ（ｔ１）遅れて無効データから有効データへ変化す
る。その後、これらの有効データへ変化した信号は、内
部クロック信号ＩＣＬＫの立ち上がりエッジに同期し
て、Ｄ−Ｆ／Ｆ回路８よって読みこ込まれ、かつ保持さ
れる。ただし、前述の様に内部クロック信号ＩＣＬＫに
スキューがあるため、その内部クロック信号ＩＣＬＫを
内部クロック遅延スキュー信号ＩＣＬＫ１と表記して区
別してある。
【００６１】この様に、外部から供給されたコマンド制
御信号は、遅延時間が等しくなるようにそろえられた
後、Ｄ−Ｆ／Ｆ回路８によって内部クロック遅延スキュ
ー信号ＩＣＬＫ１に同期して一括して読み込まれ、かつ
保持されるので、内部のウィンドウ幅は、外部のウィン
ドウ幅と等しくなる。すなわち、 ｔＳＥ＋ｔＨＥ＝ｔＳＩ＋ｔＨＩ…………………………………………（３） である。
御信号は、遅延時間が等しくなるようにそろえられた
後、Ｄ−Ｆ／Ｆ回路８によって内部クロック遅延スキュ
ー信号ＩＣＬＫ１に同期して一括して読み込まれ、かつ
保持されるので、内部のウィンドウ幅は、外部のウィン
ドウ幅と等しくなる。すなわち、 ｔＳＥ＋ｔＨＥ＝ｔＳＩ＋ｔＨＩ…………………………………………（３） である。
【００６２】次にコマンド・デコード回路９および１０
の出力線Ｃ１および２の信号は、Ｄ−Ｆ／Ｆ回路８から
コマンド・デコード回路９および１０までの配線長に起
因する信号伝播遅延分と、各コマンド・デコード回路９
および１０を通過する時間分だけ遅れて（ｔ１１および
ｔ１２）変化する。
の出力線Ｃ１および２の信号は、Ｄ−Ｆ／Ｆ回路８から
コマンド・デコード回路９および１０までの配線長に起
因する信号伝播遅延分と、各コマンド・デコード回路９
および１０を通過する時間分だけ遅れて（ｔ１１および
ｔ１２）変化する。
【００６３】これらの変化は、内部クロック信号ＩＣＬ
Ｋから遅延回路７によって遅延された内部クロック遅延
信号ＩＣＬＫＤの立ち上がりエッジに同期して、ラッチ
回路１１および１２によりラッチされ、動作モード判定
信号ＭＯＤＥ１および２が出力される。
Ｋから遅延回路７によって遅延された内部クロック遅延
信号ＩＣＬＫＤの立ち上がりエッジに同期して、ラッチ
回路１１および１２によりラッチされ、動作モード判定
信号ＭＯＤＥ１および２が出力される。
【００６４】内部クロック遅延信号ＩＣＬＫＤにも内部
クロック信号ＩＣＬＫと同様にスキューがあるため、そ
れらの内部クロック遅延信号ＩＣＬＫＤを内部クロック
遅延スキュー信号ＩＣＬＫＤ１、２と表記してある。
クロック信号ＩＣＬＫと同様にスキューがあるため、そ
れらの内部クロック遅延信号ＩＣＬＫＤを内部クロック
遅延スキュー信号ＩＣＬＫＤ１、２と表記してある。
【００６５】また、遅延回路７における遅延時間は、内
部クロック信号ＩＣＬＫの立ち上がりのタイミングか
ら、出力線Ｃ１およびＣ２の信号の変化が確定する時間
ｔ２１を待って、内部クロック遅延スキュー信号ＩＣＬ
ＫＤ１、２が立ち上がるように設定される。
部クロック信号ＩＣＬＫの立ち上がりのタイミングか
ら、出力線Ｃ１およびＣ２の信号の変化が確定する時間
ｔ２１を待って、内部クロック遅延スキュー信号ＩＣＬ
ＫＤ１、２が立ち上がるように設定される。
【００６６】したがって、本発明の半導体記憶装置で
は、コマンド制御信号において、外部ウィンドウ幅と等
しい内部ウィンドウ幅が得られるため、セットアップ時
間とホールド時間が短縮されることになる。
は、コマンド制御信号において、外部ウィンドウ幅と等
しい内部ウィンドウ幅が得られるため、セットアップ時
間とホールド時間が短縮されることになる。
【００６７】
【発明の効果】以上説明したように、本発明の半導体記
憶装置においては、外部から供給されるコマンド制御信
号が内部クロック信号に同期してＤ−Ｆ／Ｆ回路へ各々
読み込まれるタイミング時点において、これらの信号の
有効データへの変化タイミングがそれぞれ一致するよう
にこれらの信号を伝達する信号線の配線長またはそれぞ
れの遅延時間が調整されるとともに、これらの制御信号
が供給されるＤ−Ｆ／Ｆ回路がその全数を１つのブロッ
クにまとめて配設されるようにしたので、外部ウィンド
ウ幅と等しい内部ウィンドウ幅が得られ、したがって、
セットアップ時間とホールド時間を短縮することがで
き、高周波数動作においても安定してコマンドの入力を
行うことが出来る信頼性の高い半導体記憶装置を提供す
る。
憶装置においては、外部から供給されるコマンド制御信
号が内部クロック信号に同期してＤ−Ｆ／Ｆ回路へ各々
読み込まれるタイミング時点において、これらの信号の
有効データへの変化タイミングがそれぞれ一致するよう
にこれらの信号を伝達する信号線の配線長またはそれぞ
れの遅延時間が調整されるとともに、これらの制御信号
が供給されるＤ−Ｆ／Ｆ回路がその全数を１つのブロッ
クにまとめて配設されるようにしたので、外部ウィンド
ウ幅と等しい内部ウィンドウ幅が得られ、したがって、
セットアップ時間とホールド時間を短縮することがで
き、高周波数動作においても安定してコマンドの入力を
行うことが出来る信頼性の高い半導体記憶装置を提供す
る。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の一実施の形態を示す
ブロック図である。
ブロック図である。
【図２】図１のブロックの動作を説明するためのタイミ
ング・チャートである。
ング・チャートである。
【図３】図１のブロックに適用されるＤ−Ｆ／Ｆ回路の
一例を示す回路図である。
一例を示す回路図である。
【図４】図１のブロックに適用されるラッチ回路の一例
を示す回路図である。
を示す回路図である。
【図５】図１のブロックに適用されるコマンド・デコー
ド回路のデコード状態を示す表である。
ド回路のデコード状態を示す表である。
【図６】従来の半導体記憶装置の一例を示すブロック図
である。
である。
【図７】図７のブロックの動作を説明するためのタイミ
ング・チャートである。
ング・チャートである。
【図８】従来の半導体記憶装置の他の一例を示すブロッ
ク図である。
ク図である。
【図９】図８のブロックの動作を説明するためのタイミ
ング・チャートである。
ング・チャートである。
１〜６ 入力バッファ回路 ７ 遅延回路 ８，８ａ〜８ｄ Ｄ−Ｆ／Ｆ回路 ９，１０ コマンド・デコード回路 １１，１２ ラッチ回路 ２１〜２６，３１〜３５，４０，４２ 入力端子 ３６〜３９，５６〜５８ 出力端子 ４０〜５５，５９，６０ インバータ Ａ１〜Ａ４ 入力バッファ回路１〜６の出力線 Ｂ１〜Ｂ４ 配線長が調整された入力バッファ回路３
〜６の出力線 Ｃ１〜２ コマンド・デコード回路の出力線 ＣＳ１〜ＣＳ１０ トランスファゲート ＣＬＫ 外部クロック信号 ＣＫＥ クロック・イネーブル信号 ＣＳＢ チップ・セレクト信号 ＣＡＳＢ カラム・アドレス・ストローブ信号 Ｄ１〜Ｄ４ １ブロックに集約されたＤ−Ｆ／Ｆ回路
８の出力線 ＩＣＬＫ 内部クロック信号 ＩＣＬＫ１〜ＩＣＬＫ４ 内部クロック遅延スキュー
信号 ＩＣＬＫＤ 内部クロック遅延信号 ＩＣＬＫＤ１，２ 内部クロック遅延スキュー信号 Ｎ１〜Ｎ２０ 内部の駆動バッファ ＲＡＳＢ ロー・アドレス・ストローブ信号 ＷＥＢ ライト・イネーブル信号
〜６の出力線 Ｃ１〜２ コマンド・デコード回路の出力線 ＣＳ１〜ＣＳ１０ トランスファゲート ＣＬＫ 外部クロック信号 ＣＫＥ クロック・イネーブル信号 ＣＳＢ チップ・セレクト信号 ＣＡＳＢ カラム・アドレス・ストローブ信号 Ｄ１〜Ｄ４ １ブロックに集約されたＤ−Ｆ／Ｆ回路
８の出力線 ＩＣＬＫ 内部クロック信号 ＩＣＬＫ１〜ＩＣＬＫ４ 内部クロック遅延スキュー
信号 ＩＣＬＫＤ 内部クロック遅延信号 ＩＣＬＫＤ１，２ 内部クロック遅延スキュー信号 Ｎ１〜Ｎ２０ 内部の駆動バッファ ＲＡＳＢ ロー・アドレス・ストローブ信号 ＷＥＢ ライト・イネーブル信号
Claims (5)
- 【請求項１】 外部端子から供給されるクロック信号を
受けて内部クロック信号として内部回路に供給する第１
の入力手段と、複数の外部端子から所定の制御信号が供
給される複数の第２の入力手段と、前記第１の入力手段
から出力される内部クロック信号に同期して前記複数の
第２の入力手段から出力される出力信号をそれぞれ同一
のタイミングでラッチし、かつ保持する信号保持手段
と、この信号保持手段から出力される複数の出力信号を
デコードしてあらかじめ定める所定の信号をそれぞれ出
力する複数のデコード手段とを備え、前記複数の第２の
入力手段から前記信号保持手段へ伝達される各々の信号
の遅延時間を等しくする信号遅延調整手段を備えること
を特徴とする半導体記憶装置。 - 【請求項２】 その動作が外部端子から供給されるクロ
ック信号に従って同期化されるシンクロナスＤＲＡＭで
あって、前記第２の入力手段から前記信号保持手段へ伝
達される前記信号は、前記ＤＲＡＭの動作モードを指定
するモード制御信号である請求項１記載の半導体装置。 - 【請求項３】 前記信号遅延調整手段は、前記モード制
御信号が前記内部クロック信号に同期して前記複数の第
２の入力手段から前記信号保持手段へそれぞれ読み込ま
れるタイミング時点において、これらの信号の無効デー
タから有効データへの変化タイミングがそれぞれ一致す
るようにこれらの信号を伝達する信号線の配線長または
それぞれの遅延時間が調整されることを特徴とする請求
項１または２記載の半導体記憶装置。 - 【請求項４】 前記信号遅延調整手段は、前記信号保持
手段に用いられる各フリップフロップの全てが１つのブ
ロックにまとめられてて配設される請求項３記載の半導
体装置。 - 【請求項５】 前記信号遅延調整手段の動作結果に基づ
き出力された前記モード制御信号を前記第１の入力手段
の内部クロック遅延信号に同期して読み込むことによ
り、前記有効データへの変化タイミングがそれぞれ一致
した時点から前記内部クロックによる前記モード制御信
号の読み込みタイミングまでのセットアップ時間および
この内部クロックによる読み込みタイミングから前記内
部クロック遅延信号による読み込みタイミングまでをホ
ールド時間とする内部のウインドウ幅と外部端子から供
給されるときの外部ウインドウ幅とを等しくする請求項
１、２、３または４記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7311240A JP2874619B2 (ja) | 1995-11-29 | 1995-11-29 | 半導体記憶装置 |
| US08/755,553 US5986943A (en) | 1995-11-29 | 1996-11-22 | Semiconductor memory device for shortening the set up time and hold time of control signals in synchronous DRAM |
| TW085114577A TW334565B (en) | 1995-11-29 | 1996-11-26 | Semiconductor memory device |
| KR1019960057876A KR100221679B1 (ko) | 1995-11-29 | 1996-11-27 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7311240A JP2874619B2 (ja) | 1995-11-29 | 1995-11-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153279A true JPH09153279A (ja) | 1997-06-10 |
| JP2874619B2 JP2874619B2 (ja) | 1999-03-24 |
Family
ID=18014786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7311240A Expired - Fee Related JP2874619B2 (ja) | 1995-11-29 | 1995-11-29 | 半導体記憶装置 |
Country Status (4)
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|---|---|
| US (1) | US5986943A (ja) |
| JP (1) | JP2874619B2 (ja) |
| KR (1) | KR100221679B1 (ja) |
| TW (1) | TW334565B (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100295051B1 (ko) * | 1998-08-20 | 2001-07-12 | 윤종용 | 반도체메모리장치의입력버퍼및입력버퍼링방법 |
| JP2001283590A (ja) * | 2000-03-31 | 2001-10-12 | Fujitsu Ltd | 半導体集積回路 |
| US6318707B1 (en) | 1999-06-25 | 2001-11-20 | Fujitsu Limited | Semiconductor integrated circuit device |
| JP2001357670A (ja) * | 2000-04-14 | 2001-12-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6385127B1 (en) | 2000-11-20 | 2002-05-07 | Fujitsu Limited | Synchronous semiconductor device and method for latching input signals |
| KR100353563B1 (ko) * | 1999-12-24 | 2002-09-26 | 주식회사 하이닉스반도체 | 반도체 메모리의 기록 제어회로 |
| KR100378194B1 (ko) * | 2001-02-19 | 2003-03-29 | 삼성전자주식회사 | 반도체 메모리 장치의 입력 신호의 셋업 시간 및 홀드시간을 조정할 수 있는 메모리 모듈 및 방법 |
| KR100389914B1 (ko) * | 2000-08-08 | 2003-07-04 | 삼성전자주식회사 | 데이터터미널(ｄｑ)의 데이터셋업시간 및 데이터홀드시간마진을 확보할 수 있는 반도체 메모리 장치 |
| KR20030088570A (ko) * | 2002-05-13 | 2003-11-20 | 삼성전자주식회사 | 셋업 타임과 홀드 타임의 변화를 감소시키는 위상 검출 회로 |
| KR100675898B1 (ko) * | 2006-02-21 | 2007-02-02 | 주식회사 하이닉스반도체 | 데이터 트레이닝회로 |
| KR100803355B1 (ko) * | 2006-08-11 | 2008-02-14 | 주식회사 하이닉스반도체 | 반도체 메모리의 커맨드 디코더 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474991B1 (ko) * | 1997-07-29 | 2005-05-27 | 삼성전자주식회사 | 반도체 메모리장치의 입력버퍼 및 입력 버퍼링 방법 |
| JP4034886B2 (ja) * | 1998-10-13 | 2008-01-16 | 富士通株式会社 | 半導体装置 |
| KR100311974B1 (ko) * | 1999-06-15 | 2001-11-02 | 윤종용 | 동기타입 반도체 메모리 디바이스용 내부클럭 발생회로 및 내부클럭 발생방법 |
| KR100390242B1 (ko) | 1999-06-29 | 2003-07-07 | 주식회사 하이닉스반도체 | 입력 버퍼 |
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| US7073014B1 (en) * | 2000-07-28 | 2006-07-04 | Micron Technology, Inc. | Synchronous non-volatile memory system |
| US6278654B1 (en) | 2000-06-30 | 2001-08-21 | Micron Technology, Inc. | Active terminate command in synchronous flash memory |
| US6728798B1 (en) * | 2000-07-28 | 2004-04-27 | Micron Technology, Inc. | Synchronous flash memory with status burst output |
| US6691204B1 (en) * | 2000-08-25 | 2004-02-10 | Micron Technology, Inc. | Burst write in a non-volatile memory device |
| US6580659B1 (en) | 2000-08-25 | 2003-06-17 | Micron Technology, Inc. | Burst read addressing in a non-volatile memory device |
| DE10113821C2 (de) | 2001-03-21 | 2003-02-06 | Infineon Technologies Ag | Halbleiterbaustein mit verkürzten Setup- und Hold-Zeiten |
| KR100506063B1 (ko) * | 2002-12-21 | 2005-08-05 | 주식회사 하이닉스반도체 | 셋업/홀드 타임 제어 장치 |
| KR100562504B1 (ko) * | 2003-08-29 | 2006-03-21 | 삼성전자주식회사 | 신호의 위상차를 줄이는 반도체 메모리 장치 |
| CA2479868A1 (en) * | 2003-09-02 | 2005-03-02 | Ronald E. Brick | Light fixture |
| US7203123B2 (en) * | 2004-12-08 | 2007-04-10 | Infineon Technologies Ag | Integrated DRAM memory device |
| US7167401B2 (en) * | 2005-02-10 | 2007-01-23 | Micron Technology, Inc. | Low power chip select (CS) latency option |
| KR100674994B1 (ko) * | 2005-09-10 | 2007-01-29 | 삼성전자주식회사 | 메모리 장치의 입력 버퍼와 메모리 제어장치 및 이를이용한 메모리 시스템 |
| US7436708B2 (en) * | 2006-03-01 | 2008-10-14 | Micron Technology, Inc. | NAND memory device column charging |
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| JP3177094B2 (ja) * | 1994-05-31 | 2001-06-18 | 富士通株式会社 | 半導体記憶装置 |
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1995
- 1995-11-29 JP JP7311240A patent/JP2874619B2/ja not_active Expired - Fee Related
-
1996
- 1996-11-22 US US08/755,553 patent/US5986943A/en not_active Expired - Fee Related
- 1996-11-26 TW TW085114577A patent/TW334565B/zh not_active IP Right Cessation
- 1996-11-27 KR KR1019960057876A patent/KR100221679B1/ko not_active IP Right Cessation
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