DE10113821C2 - Halbleiterbaustein mit verkürzten Setup- und Hold-Zeiten - Google Patents
Halbleiterbaustein mit verkürzten Setup- und Hold-ZeitenInfo
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Abstract
Die Erfindung betrifft einen Halbleiterbaustein mit mehreren Signalpfaden zum Führen externer Signale, die jeweils eine Setup- und Hold-Schaltung (12, 16 bis 19) auf Grundlage eines Latch-Schaltkreises mit einem Full-Latch (16 bis 19) und eine Logikschaltung (14) umfassen. Erfindungsgemäß ist vorgesehen, dass der Latch-Schaltkreis am Anfang des Signalpfades vor der Logikschaltung (14) einen auf die vordere Flanke eines vom Taktsignal des externen Signals (Signal_ext) abgeleiteten schnellen Taktsignals (CLKFAST) ansprechenden Hold-Latch (12) zum frühzeitigen Latchen des externen Signals (Signal_ext) sowie zum Einkoppeln der Hold-Zeit von der Setup-Zeit umfasst und dass der Full-Latch (16 bis 19) nach der Logikschaltung (14) zum endgültigen Latchen des externen Signals (Signal_ext) oder eines von diesem abgeleiteten Signals angeordnet ist.
Description
Die Erfindung betrifft einen Halbleiterbaustein, z. B. einen
Halbleiterbaustein, mit mehreren Signalpfaden zum Führen
externer Signale, die jeweils eine Setup- und Hold-Schaltung
auf Grundlage eines Latch-Schaltkreises mit einem Full-Latch
und eine Logikschaltung umfassen.
Demnach liegt die vorliegende Erfindung auf dem Gebiet der
Einstellung der Setup- und Hold-Schaltung auf den Signal
pfaden eines (symmetrischen) Halbleiterbausteins. Diese
Setup- und Hold-Zeiten sollten derart eingestellt bzw. zen
triert werden, dass der Halbleiterbaustein eine schnelle
interne Signalverarbeitung gewährleistet. Hierzu sind bislang
zwei Vorgehensweisen bzw. Ausgestaltungen der Setup- und
Hold-Schaltung des Halbleiterbausteins bekannt.
Die erste Vorgehensweise sieht die Anordnung eines Full-Latch
(Schaltkreis zur vollständigen Verriegelung von Signalen)
nahe am Anfang des Signalpfads, d. h., nahe am Eingang zu die
sem vor. Diese Anordnung des Full-Latch erlaubt eine problem
lose Zentrierung der Setup- und Hold-Zeiten, da an dieser
Stelle des Signalpfads typischerweise nur eine geringe Anzahl
von Signalen vorliegt, die bis zum Full-Latch zudem sehr ähn
liche Pfadlängen zurücklegen. Die externe Setup-Zeit des
Signals (vorliegend externes Signal genannt) kann jedoch
nicht für eine interne schnelle Signalverarbeitung genutzt
werden, weil die Signale vor dem Latch-Vorgang im Full-Latch
auf den Takt der Full-Latch warten müssen.
Eine zweite Vorgehensweise sieht die Verwendung des Full-
Latch der Setup- and Hold-Schaltung des Halbleiterbausteins
an einer weiter stromab gelegenen Stelle des Signalpfads vor.
D. h., die auf den Signalpfad geführten Signale werden erst
dann gelatcht, wenn sie bereits eine beträchtliche Strecke
des Signalpfads durchlaufen haben, die typischerweise durch
mehrere Logikschaltungen geprägt ist (wenn vorliegend von
Logikschaltungen in Einzahl die Rede ist, soll hiermit auch
eine Mehrzahl von Logikschaltungen umfasst sein). Da der
Taktsignalpfad (Clock-Pfad) zu dem Full-Latch kürzer ist als
die relativ lange Strecke des Signalpfads, auf welchem das
externe Signal geführt ist, kann das Taktsignal auf seiner
Strecke zum Full-Latch das externe Signal zeitlich einholen,
so dass beim Full-Latch (vollständigem Verriegeln) ein langes
Abwarten der Signale auf das Taktsignal entfällt. Dies er
laubt es, dass die externe Setup-Zeit des Signals zugunsten
einer internen schnellen Signalverarbeitung genutzt werden
kann. Da im Verlauf der langen Strecke des Signalpfads bis
zum Full-Latch, d. h. bei der Verarbeitung des externen
Signals durch Logikschaltungen, sich die ursprünglich wenigen
Signale jedoch in viele Untersignale aufgesplittet haben, die
zudem noch sehr unterschiedliche Pfadlängen bis zum Full-
Latch durchlaufen, gestaltet sich die Zentrierung der Setup-
und Hold-Zeiten auf diese Art kompliziert und problematisch.
Die beiden bisherigen Vorgehensweisen zur Zentrierung der
Setup- und Hold-Zeiten bzw. die beiden bisherigen Latch
konzepte sind damit in der Lage nur entweder die Realisierung
einer problemlosen Einstellung des Setup- und Hold-Zeiten
oder die Ausnutzung der externen Setup-Zeit für die schnelle
interne Signalverarbeitung zu nutzen.
Aus der US 5,986,943 A ist ein Halbleiterbaustein mit den
Merkmalen des Obergriffs des Anspruchs 1 bekannt. In der US 5,949,258 A
wird ist ein weiterer Halbleiterbaustein
beschrieben, der zwei auf einem Signalpfad angeordnete Latch-
Schaltungen aufweist, die jeweils einen vollständigen Latch-
Vorgang mit Einstellung von Setup- und Hold-Zeit vornehmen.
Aufgabe der vorliegenden Erfindung ist es einen
Halbleiterbaustein nach dem Oberbegriff des PA1 zu schaffen,
der eine schnellere interne Signalverarbeitung ermöglicht, indem die
Setup- und Hold-Zeiten weiter verkürzt werden.
Gelöst wird diese Aufgabe durch die Merkmale des Anspruchs 1.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unter
ansprüchen angegeben.
Demnach sieht die Erfindung bei dem Halbleiterbaustein der
eingangs genannten Art vor, dass der Latch-Schaltkreis am
Anfang des Signalpfades vor der Logikschaltung einen auf die
vordere Flanke eines vom Taktsignal des externen Signals ab
geleiteten schnellen Taktsignals ansprechenden Hold-Latch zum
frühzeitigen Latchen des externen Signals sowie zum Ent
koppeln der Hold-Zeit von der Setup-Zeit umfasst, und dass
der Full-Latch nach der Logikschaltung zum endgültigen
Latchen des externen Signals oder eines daraus abgeleiteten
Signals angeordnet ist.
Im Gegensatz zu den beiden vorstehend erläuterten Vorgehens
weisen gemäß dem Stand der Technik verfügt die Setup- und
Holdschaltung des erfindungsgemäßen Halbleiterbausteins dem
nach über zwei an unterschiedlichen Stellen des Signalpfads
angeordnete Latch-Schaltkreise, von denen einer als Hold-
Latch und der andere als Full-Latch ausgelegt ist. Der Hold-
Latch ist am Anfang des Signalpfads angeordnet, während der
Full-Latch stromabwärts von diesem, folgend auf eine Logik
schaltung bzw. mehrere Logikschaltungen, angeordnet ist.
Die Aufgabe des Hold-Latch besteht erfindungsgemäß darin, das
ankommende bzw. externe Signal sehr frühzeitig zu latchen
bzw. zu verriegeln und die Hold-Zeit von der Setup-Zeit die
ses Signals zu entkoppeln, indem das Signal eine eigene
interne Hold-Zeit erhält. Das endgültige Latchen bzw. Verriegeln
des (externen) Signals erfolgt, nachdem dieses die
Logikschaltungen durchlaufen hat, im Full-Latch.
Mit der Erfindung lassen sich dadurch die Vorteile der bis
herigen beiden Vorgehensweisen zum Zentrieren der Setup- und
Holdzeiten nutzen, ohne deren Nachteile in Kauf zu nehmen.
D. h., mit der erfindungsgemäßen Ausgestaltung des Halbleiter
bausteins lassen sich sowohl die Setup- und Holdzeiten
problemlos einstellen und die externe Setup-Zeit zugunsten
einer schnellen internen Signalverarbeitung nutzen.
Vorteilhafterweise ist zum Umschalten des Hold-Latch zwischen
den Zuständen transparent und nichttransparent vorgesehen,
dass an den Taktanschluss des Hold-Latch das schnelle Takt
signal zum Verzögern der hinteren Flanke des externen Signals
unter Bereitstellung einer von der Setup-Zeit unabhängigen
internen Hold-Zeit (Haltezeit) für dieses Signal angelegt
ist. Bevorzugt ist dabei die Länge des schnellen Taktsignals
zur Bereitstellung einer internen Hold-Zeit derart gewählt,
dass ein sicheres Latchen des nachgeschalteten Full-Latch
gewährleistet ist. Das am Hold-Latch hierdurch anliegenden
schnelle Taktsignal ermöglicht, dass der Hold-Latch bei Ein
treffen eines externen Signals transparent ist. Die vordere
Flanke, d. h., die Setup-Flanke des ankommenden Signals vermag
dadurch den Hold-Latch zu kaschieren, wird gelatcht und folgt
ungehindert dem weiteren Signalpfad. Diese Signalflanke wird
also im Hold-Latch nicht rückgehalten, sondern setzt ihren
Weg auf dem Signalpfad ohne Verzögerung fort. Bevor dann die
hintere Signalflanke, die Hold-Flanke, den Hold-Latch pas
sieren kann, schaltet das schnelle Taktsignal den Hold-Latch
auf nichttransparent, wodurch das Signal stromabwärts von dem
Hold-Latch auf dem Signalpfad seinen Pegel ungehindert beibe
hält. Mit anderen Worten wird durch diese Maßnahme die
hintere Signalflanke zeitlich verzögert. Die Dauer bzw.
Breite des sperrenden Taktimpulses bestimmt die Mindestbreite
des Signalimpulses stromabwärts vom Hold-Latch auf dem
Signalpfad. Folge hiervon ist, dass eine interne Hold-Zeit
des internen Signals erzeugt wird, die unabhängig von der
Setup-Zeit ist.
Um zu gewährleisten, dass bei mehreren getrennt auf dem
Signalpfad geführten externen Signalen diese gleichzeitig im
Hold-Latch verarbeitet werden können, ist diesem bevorzugt
eine Verzögerungsschaltung vorgeschaltet. Eine weitere Ver
zögerungsschaltung ist bevorzugt dem Takteingang des Full-
Latch vorgeschaltet.
Eine vorteilhafte, weil einfache Gestaltung des Hold-Latch
sieht in Abfolge von seinem Eingang zu seinem Ausgang ein
p/n-Kanalelement (beispielsweise in Gestalt eines Trans
mission Gates, eines Transfer Gates oder eines Pass Gates)
und zwei antiparallel geschaltete Inverter vor. Mit demselben
Ziel sieht der Full-Latch eine Reihenschaltung aus zwei iden
tischen Schaltkreisen vor, die jeweils den internen Aufbau
des Hold-Latch besitzen.
Nachfolgend wird die Erfindung anhand der Zeichnung beispiel
haft näher erläutert; in dieser zeigen:
Fig. 1 schematisch einen Ausschnitt aus einem Signalpfad
des erfindungsgemäß gestalteten Halbleiter-Speicher
bausteins mit einer erfindungsgemäß gestalteten Setup-
and Hold-Schaltung,
Fig. 2 eine Ausführungsform eines der vier Full-Latch von
Fig. 1, und
Fig. 3 ein Diagramm des zeitlichen Verlaufs der Signale in
Fig. 1, und
Fig. 4 ein Diagramm des zeitlichen Verlaufs der Signale in
Fig. 2.
Fig. 1 zeigt den Ausschnitt eines Signalpfads zum Führen
externer Signale eines Halbleiter-Speicherbausteins. Gezeigt
ist der Abschnitt des Signalpfads ausgehend vom Beginn 10 des
Signalpfads, an welchem ein externes Signal_ext eingespeist
wird. Auf den Beginn 10 des Signalpfads folgt eine erste
Schaltung in Gestalt einer Empfangsstufe 11. Bevorzugt unmit
telbar folgend auf die Empfangsstufe 11 ist ein Hold-Latch 12
im Signalpfad angeordnet. Optional und wie in Fig. 1 strich
liniert gezeigt, folgt auf die Empfangsstufe 11 bereits eine
erste Logikschaltung 13 von typischerweise in Mehrzahl auf
dem Signalpfad vorliegenden Logikschaltungen, wie eine Logik
schaltung 14, die stromabwärts auf den Hold-Latch 12 folgt.
Bei der in Fig. 1 gezeigten Ausführungsform ist dem Hold-
Latch 12 unmittelbar eine Verzögerungsschaltung 15 vorge
schaltet, auf die nachfolgend näher eingegangen wird.
An den beispielsweise vier Ausgängen der Logikschaltung 14
sind vier Full-Latch 16 bis 19 nachgeschaltet, deren
Taktimpulseingänge 20 bis 23 miteinander und mit einer
Verzögerungsschaltung 24 verbunden sind.
Das den Hold-Latch 12 verlassende Signal ist in Fig. 1 mit
Signal_int bezeichnet. Das die Logikschaltung 14 verlassende
Signal ist in Fig. 1 mit Signal_Latch bezeichnet. Das Takt
signal für den Hold-Latch ist in Fig. 1 mit CLKFAST bzw.
CLKFAST bezeichnet, während das gemeinsame Taktsignal für die
Full-Latch 16 bis 19 mit CLK_pulse bezeichnet ist. Der Ver
lauf dieser Signale in bezug aufeinander ist in Fig. 3 ge
zeigt. In Fig. 3 ist die variable Impulsbreite des Hold-Latch
12 von Fig. 1 mit VPW (VPW steht für Variable Pulse Width
bzw. variable Impulsbreite) bezeichnet. Die ansteigende
Flanke bzw. die vordere Flanke oder die Setup-Flanke der
Signale Signal_ext, Signal_int und Signal_latch ist mit SE
(SE steht für Setup Edge bzw. Setup-Flanke) bezeichnet,
während die hintere bzw. abfallende Flanke bzw. Hold-Flanke
dieser Signale mit HE (HE steht für Hold Edge) bezeichnet
ist. Das Justieren bzw. Zentrieren der Setup- und Hold-Zeiten
des Signals Signal_ext erfolgt in Übereinstimmung mit Fig. 1
wie folgt.
Der Hold-Latch 12 wird mit einem schnellen Taktsignal CLKFAST
angesteuert, das von dem Taktsignal des externen Signals
Signal_ext abgeleitet ist. Das Taktsignal CLKFAST schaltet
den Hold-Latch 12 zwischen den Zuständen transparent und
nichttransparent um, wie im einzelnen in Fig. 3 gezeigt. Die
vordere Flanke bzw. Setup-Flanke SE des externen Signals
Signal_ext passiert den Hold-Latch 12, wird in diesem ge
latcht bzw. verriegelt und durchläuft daraufhin den weiteren
Signalpfad stromab vom Hold-Latch 12 ungehindert. Diese
Signalflanke SE wird mit anderen Worten im Hold-Latch 12
nicht zurückgehalten, sondern setzt seinen Weg auf dem
Signalpfad verzögerungsfrei fort. In diesem Zusammenhang wird
ein wesentlicher Unterschied zwischen dem Hold-Latch 12 und
dem Full-Latch 16 bis 19 deutlich: Beim Hold-Latch muss die
vordere Signalflanke SE nicht wie beim Full-Latch auf das
schnell Taktsignal warten.
Bevor die hintere Signalflanke bzw. Hold-Flanke HE das Hold-
Latch 12 passieren kann, schaltet das schnelle Taktsignal
CLKFAST den Hold-Latch 12 auf nichttransparent um. Solange
das schnelle Taktsignal CLKFAST in diesem Zustand verharrt,
bleibt der Pegel des Signals Signal_int stromab vom Hold-
Latch 12 unverändert. D. h., mittels des Hold-Latch ist die
Hold-Flanke HE des externen Signals Signal_ext zeitlich ver
zögert, so dass die Breite des sperrenden Taktimpulses
CLKFAST die Mindestbreite des Signalimpulses des Signals
Signals_int stromab vom Hold-Latch 12 bestimmt. Mit anderen
Worten wird auf diese Weise eine interne Hold-Zeit für das
externe Signal Signal_ext erzeugt, welche Hold-Zeit unab
hängig von der Setup-Zeit ist.
Die Impulsbreite des schnellen Taktsignals CLKFAST wird so
justiert, dass für sämtliche Signale der nachfolgenden Full-
Latch 16 bis 19 eine interne Hold-Zeit eingestellt wird, die
ein sicheres Latchen bzw. Verriegeln des Signals (Full-
Signal_Latch) mit dem jeweiligen Full-Latch 16 bis 19 gewähr
leistet. Diese zeitliche Einstellung der hinteren Signal
flanke HE hat keine nachteilige Auswirkung auf die Ver
arbeitungsgeschwindigkeit auf dem Signalpfad zur Folge.
Damit bei Beaufschlagung des Signalpfads mit einer Mehrzahl
von externen Signalen sichergestellt ist, dass diese im vor
stehend erläuterten Sinne in die variable Impulsbreite VPW
des Hold-Latch 12 fallen, ist die Verzögerungsschaltung 15
vorgesehen, deren Verzögerung für die einzelnen externen
Signale einstellbar ist.
Im selben Sinn kann das Taktsignal CLK_pulse für die Full-
Latch 16 bis 19 ebenfalls durch geeignete Trimmelemente
justiert werden, nämlich durch die Verzögerungsschaltung 24.
Aufgrund der Flankenmodifikation der externen Signale durch
den Hold-Latch 12 muss das Taktsignal CLK_pulse jedoch nicht
wie im Fall des Hold-Latch 12 für jeden einzelnen Full-Latch
16, 17, 18 und 19 individuell eingepasst werden. Vielmehr
reicht aus, dass das Taktsignal CLK_pulse auf das in diesem
Sinne Worst-Case-Signal aus einer Gruppe zusammengehöriger
Signale justiert bzw. eingestellt wird. Dies bedeutet, dass
eine einzige Taktsignaljustierung für sämtliche Full-Latch 16
bis 19 hinreicht, was die Justierung dieser Signale stark
vereinfacht.
Ein bevorzugter Aufbau des Hold-Latch 12 geht aus Fig. 1 her
vor. Demnach besteht der Hold-Latch 12 in Abfolge von seinem
Eingang zu seinem Ausgang aus einem p/n-Kanalelement 20 und
zwei antiparallel geschalteten Invertern 21 und 22.
Eine bevorzugte Ausführungsform eines Full-Latch 16, 17, 18
bzw. 19 (sämtliche Full-Latch 16 bis 19 sind identisch aus
gelegt) geht aus Fig. 2 hervor, während der Signalverlauf der
Full-Latch aus Fig. 4 hervorgeht. Demnach besteht das in Fig.
2 gezeigte Full-Latch aus einer Reihenschaltung von zwei
identischen Schaltkreisen, die jeweils in Abfolge von ihrem
Eingang zu ihrem Ausgang ein p/n-Kanalelement 25, 26 und zwei
antiparallel geschaltete Inverter 27, 28 bzw. 29, 30 umfasst.
Die beiden p/n-Kanalelemente 25 und 26 sind jeweils durch ein
Taktsignal CLK_pulse bzw. CLK_pulse beaufschlagt. Das dem
ersten Schaltkreis 25, 27, 28 zugeführte Ausgangssignal
Signal_Latch der Logikschaltung 14 ist in Fig. 2 mit Signal_A
bezeichnet. Das Ausgangssignal dieses Schaltkreises, welches
das Eingangssignal des nachfolgenden Schaltkreises bildet,
ist mit Signal B bezeichnet und das Ausgangssignal des zweiten
Schaltkreises bzw. des Full-Latch ist mit Signal C be
zeichnet, und aus Fig. 4 geht hervor, dass dieses Signal ein
vollständig verriegeltes Signal darstellt.
Zusammenfassend ist zur Funktion der Setup- und Hold-Schal
tung, die in Fig. 1 gezeigt ist, folgendes festzustellen: Die
Positionierung des Hold-Latch 12 nahe am Anfang 10 des
Signalpfeils gewährleistet eine einfache und unkomplizierte
Optimierung der Setup- und Hold-Zeiten des auf dem Signalpfad
geführten Signals Signal_ext. Da der Hold-Latch die Zeit
steuerung der hinteren Signalflanke HE einstellt, ist ein
sicheres Latchen bzw. Verriegeln durch das nachfolgende Full-
Latch 16 bis 19 ohne jegliche Einbuße vor allem hinsichtlich
der Signalverarbeitungsgeschwindigkeit gewährleistet. Von be
sonderem Vorteil ist dabei, dass die Zeitsteuerung des Full-
Latch 16 bis 19 durch eine einzige Taktsignaljustierung mög
lich ist. Außerdem lässt der Hold-Latch 12 die vordere
Signalflanke SE ungehindert und im wesentlich unverzögert
passieren, so dass die externe Setup-Zeit zur Verbesserung
der internen Signalverarbeitungsgeschwindigkeit genutzt wer
den kann.
Claims (6)
1. Halbleiterbaustein mit einem Signalpfad zum Führen
externer Signale, wobei im Signalpfad eine erste Latch-Schal
tung (12) und eine zweite als Full-Latch ausgelegte Latch-
Schaltung (12, 16 bis 19) zum Einstellen von Setup-Zeit und
Hold-Zeit des auf den Signalpfad eingespeisten externen Sig
nals nacheinander gesteuert von Taktsignalen, die von
einer vorderen Signalflanke eines Taktsignal des externen
Signals abgeleitet sind, wobei wenigstens eine Logikschaltung
zwischen der ersten Latch-Schaltung und der zweiten Latch-
Schaltung vorgesehen ist,
dadurch gekennzeichnet, dass
die erste Latch-Schaltung ein Hold-Latch zum unverzögerten
Durchlassen einer vorderen Signalflanke (SE) und zum
Verzögern einer hinteren Signalflanke (HE) des eingespeisten
externen Signals (Signal_ext) ist, um eine interne
Hold-Zeit für das externe Signal unabhängig von deren Setup-
Zeit auf dem Signalpfad vor dem Durchlaufen der
Logikschaltung einzustellen.
2. Halbleiterbaustein nach Anspruch 1, dadurch gekennzeich
net, dass die Länge des Taktsignals (CLKFAST) zum Festlegen
der internen Hold-Zeit derart gewählt ist, um der zweiten
Latch-Schaltung ein sicheres Einstellen von Setup- und Hold-
Zeit des durch die Logikschaltung gelaufenen externen Signals
zu ermöglichen.
3. Halbleiterbaustein nach Anspruch 1 oder 2, dadurch
gekennzeichnet, dass der Signalpfad zur Führung mehrerer
externer Signale vorgesehen ist, wobei der ersten Latch-
Schaltung (12) eine Verzögerungsschaltung (15) zum Anpassen
der Phasenlagen der mehreren externen Signale vorgeschaltet
ist.
4. Halbleiterbaustein nach Anspruch 3, dadurch gekennzeich
net, dass einem Taktanschluss der zweiten Latch-Schaltung (16
bis 19) eine Verzögerungsschaltung (24) zum Anpassen an die
Phasenlagen der mehreren externen Signale vorgeschaltet ist,
welche den erste Latch-Schaltung (12) und die Logikschaltung
(14) durchlaufen haben.
5. Halbleiterbaustein nach einem der Ansprüche 1 bis 5, da
durch gekennzeichnet, dass die erste Latch-Schaltung (12) in
Abfolge von seinem Eingang zu seinem Ausgang ein p-/n-Kanal
element (20) und zwei antiparallel geschaltete Inverter (21,
22) umfasst.
6. Halbleiterbaustein nach einem der Ansprüche 1 bis 6, da
durch gekennzeichnet, dass die zweite Latch-Schaltung (16 bis
19) eine Reihenschaltung aus zwei identischen Schaltungsein
heiten enthält, die jeweils in Abfolge von ihrem Eingang zu
ihrem Ausgang ein p-/n-Kanalelement (25; 26) und zwei anti
parallel geschaltete Inverter (27, 28; 29, 30) umfassen.
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