JP2001283590A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
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- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
Abstract
(57)【要約】
【課題】 本発明は、クロック信号等のタイミング信号
に同期して外部から供給される入力信号を取り込む取込
回路を備えた半導体集積回路に関し、レイアウト面積を
増大することなく、入力信号を確実に取り込むことにあ
る。 【解決手段】 タイミング信号に同期して複数の入力信
号をそれぞれ取り込む複数の取込回路を備えている。各
取込回路に供給される入力信号の入力端子から該取込回
路までの伝搬遅延時間は、互いに等しくされている。取
込回路は、スキューのほとんどない入力信号を受けるこ
とができるため、取り込みに必要なタイミング余裕は、
最小限になる。すなわち、高速動作が可能になる。同時
に、取込回路に対応する入力信号ごとに伝搬遅延時間が
等しくされているため、入力信号を伝達する配線を最小
限の面積で配置できる。この結果、チップ面積を低減で
き、チップコストを低減できる。
に同期して外部から供給される入力信号を取り込む取込
回路を備えた半導体集積回路に関し、レイアウト面積を
増大することなく、入力信号を確実に取り込むことにあ
る。 【解決手段】 タイミング信号に同期して複数の入力信
号をそれぞれ取り込む複数の取込回路を備えている。各
取込回路に供給される入力信号の入力端子から該取込回
路までの伝搬遅延時間は、互いに等しくされている。取
込回路は、スキューのほとんどない入力信号を受けるこ
とができるため、取り込みに必要なタイミング余裕は、
最小限になる。すなわち、高速動作が可能になる。同時
に、取込回路に対応する入力信号ごとに伝搬遅延時間が
等しくされているため、入力信号を伝達する配線を最小
限の面積で配置できる。この結果、チップ面積を低減で
き、チップコストを低減できる。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号等の
タイミング信号に同期して外部から供給される入力信号
を取り込む取込回路を備えた半導体集積回路に関する。
タイミング信号に同期して外部から供給される入力信号
を取り込む取込回路を備えた半導体集積回路に関する。
【０００２】
【従来の技術】図６は、この種の取込回路を備えた半導
体集積回路の要部を示している。この半導体集積回路
は、例えば、DRAMとして形成されている。DRAMは、複数
のパッド２、これ等パッドに接続された入力回路４、お
よびラッチ回路６を備えている。DRAMは、図示した以外
にも、制御信号用およびデータ信号用のパッド、制御回
路、およびメモリセルアレイ等を備えている。パッド２
には、チップの外部からそれぞれクロック信号CLK、ア
ドレス信号ADD0-ADD5が供給されている。入力回路４
は、パッド２を介して上記信号を受け、受けた信号を増
幅し、ラッチ回路６に出力している。ここで、アドレス
信号ADD0-ADD5は、クロック信号CLKの立ち上がりエッジ
に対して所定のセットアップ時間または所定のホールド
時間を確保して供給される。ラッチ回路６は、アドレス
信号ADD0-ADD5にそれぞれ対応するラッチ６ａを有して
いる。ラッチ回路６は、クロック信号CLKの立ち上がり
エッジに同期してアドレス信号ADD0-ADD5を取り込み、
取り込んだ信号を内部回路に出力している。
体集積回路の要部を示している。この半導体集積回路
は、例えば、DRAMとして形成されている。DRAMは、複数
のパッド２、これ等パッドに接続された入力回路４、お
よびラッチ回路６を備えている。DRAMは、図示した以外
にも、制御信号用およびデータ信号用のパッド、制御回
路、およびメモリセルアレイ等を備えている。パッド２
には、チップの外部からそれぞれクロック信号CLK、ア
ドレス信号ADD0-ADD5が供給されている。入力回路４
は、パッド２を介して上記信号を受け、受けた信号を増
幅し、ラッチ回路６に出力している。ここで、アドレス
信号ADD0-ADD5は、クロック信号CLKの立ち上がりエッジ
に対して所定のセットアップ時間または所定のホールド
時間を確保して供給される。ラッチ回路６は、アドレス
信号ADD0-ADD5にそれぞれ対応するラッチ６ａを有して
いる。ラッチ回路６は、クロック信号CLKの立ち上がり
エッジに同期してアドレス信号ADD0-ADD5を取り込み、
取り込んだ信号を内部回路に出力している。
【０００３】
【発明が解決しようとする課題】ところで、近年、DRAM
の動作周波数は高くなり、上記セットアップ時間および
ホールド時間は、短くなる傾向にある。この結果、アド
レス信号ADD0-ADD5を確実に取り込むため、チップ内部
で発生するアドレス信号ADD0-ADD5のスキューを低減す
る必要が生じてきた。具体的には、図６に示したよう
に、入力回路４からラッチ回路６までのアドレス信号AD
D0-ADD5の配線パターンは、蛇行させることで、互いに
同一の長さで形成されている。この結果、パッド２から
供給されたアドレス信号ADD0-ADD5は、ほぼ同時にラッ
チ回路６に伝達される。
の動作周波数は高くなり、上記セットアップ時間および
ホールド時間は、短くなる傾向にある。この結果、アド
レス信号ADD0-ADD5を確実に取り込むため、チップ内部
で発生するアドレス信号ADD0-ADD5のスキューを低減す
る必要が生じてきた。具体的には、図６に示したよう
に、入力回路４からラッチ回路６までのアドレス信号AD
D0-ADD5の配線パターンは、蛇行させることで、互いに
同一の長さで形成されている。この結果、パッド２から
供給されたアドレス信号ADD0-ADD5は、ほぼ同時にラッ
チ回路６に伝達される。
【０００４】しかしながら、このような手法では、最も
長い配線パターンに合わせて、他の配線パターンを形成
しなくてはならない。実際のDRAMでは、アドレス信号の
数は、図６に示したものより多い。また、これ等信号を
受けるパッドは、チップ上で一方向に配置されているこ
とが多く、両端のパッドの距離は大きい。この結果、ア
ドレス信号用の配線パターンは、長大になり、これ等配
線パターンのレイアウト面積が増加し、チップサイズが
増大するという問題があった。チップサイズの増大は、
チップコストを増大させる直接の要因になる。このよう
な問題は、アドレス信号に限らず、データ信号の配線パ
ターンについても同様に発生する。
長い配線パターンに合わせて、他の配線パターンを形成
しなくてはならない。実際のDRAMでは、アドレス信号の
数は、図６に示したものより多い。また、これ等信号を
受けるパッドは、チップ上で一方向に配置されているこ
とが多く、両端のパッドの距離は大きい。この結果、ア
ドレス信号用の配線パターンは、長大になり、これ等配
線パターンのレイアウト面積が増加し、チップサイズが
増大するという問題があった。チップサイズの増大は、
チップコストを増大させる直接の要因になる。このよう
な問題は、アドレス信号に限らず、データ信号の配線パ
ターンについても同様に発生する。
【０００５】本発明の目的は、レイアウト面積を増大す
ることなく、タイミング信号に同期して入力信号を確実
に取り込む半導体集積回路を提供することにある。
ることなく、タイミング信号に同期して入力信号を確実
に取り込む半導体集積回路を提供することにある。
【０００６】
【課題を解決するための手段】請求項１の半導体集積回
路は、タイミング信号に同期して複数の入力信号をそれ
ぞれ取り込む複数の取込回路を備えている。各取込回路
に供給される入力信号の入力端子から該取込回路までの
伝搬遅延時間は、互いに等しくされている。取込回路
は、スキューのほとんどない入力信号を受けることがで
きるため、取り込みに必要なタイミング余裕は、最小限
になる。すなわち、高速動作が可能になる。同時に、取
込回路に対応する入力信号ごとに伝搬遅延時間が等しく
されているため、入力信号を伝達する配線を最小限の面
積で配置できる。この結果、チップ面積を低減でき、チ
ップコストを低減できる。
路は、タイミング信号に同期して複数の入力信号をそれ
ぞれ取り込む複数の取込回路を備えている。各取込回路
に供給される入力信号の入力端子から該取込回路までの
伝搬遅延時間は、互いに等しくされている。取込回路
は、スキューのほとんどない入力信号を受けることがで
きるため、取り込みに必要なタイミング余裕は、最小限
になる。すなわち、高速動作が可能になる。同時に、取
込回路に対応する入力信号ごとに伝搬遅延時間が等しく
されているため、入力信号を伝達する配線を最小限の面
積で配置できる。この結果、チップ面積を低減でき、チ
ップコストを低減できる。
【０００７】請求項２の半導体集積回路では、入力信号
が伝達される配線パターンの長さを互いに等しくするこ
とで、伝搬遅延時間が設定される。このため、各入力信
号の伝搬遅延時間を、視覚的に容易に設定できる。請求
項３の半導体集積回路は、取込回路にそれぞれ対応し
て、デコーダを備えている。デコーダは、取込回路によ
り取り込まれた入力信号をデコードする。デコードする
単位で入力信号の伝搬遅延時間が等しくされるため、各
デコーダは、スキューのない入力信号を受けることがで
きる。この結果、デコーダの出力の確定時間を短くでき
る。
が伝達される配線パターンの長さを互いに等しくするこ
とで、伝搬遅延時間が設定される。このため、各入力信
号の伝搬遅延時間を、視覚的に容易に設定できる。請求
項３の半導体集積回路は、取込回路にそれぞれ対応し
て、デコーダを備えている。デコーダは、取込回路によ
り取り込まれた入力信号をデコードする。デコードする
単位で入力信号の伝搬遅延時間が等しくされるため、各
デコーダは、スキューのない入力信号を受けることがで
きる。この結果、デコーダの出力の確定時間を短くでき
る。
【０００８】請求項４の半導体集積回路は、複数のメモ
リセルを有するメモリセルアレイを備えている。各取込
回路は、メモリセルを選択する複数のアドレス信号を入
力信号として受ける。このため、アドレスデコーダの出
力の確定時間を短くできる。請求項５の半導体集積回路
は、取込回路にそれぞれ対応して、内部取込回路を備え
ている。内部取込回路は、取込回路により取り込まれた
入力信号を、内部回路の動作に対応して生成される内部
タイミング信号に同期して取り込む。内部取込回路で取
り込む単位で入力信号の伝搬遅延時間が等しくされるた
め、各内部取込回路は、スキューのない入力信号を受け
ることができる。この結果、内部タイミング信号に対す
る入力信号の内部取込回路への取り込みタイミングの余
裕を増大できる。
リセルを有するメモリセルアレイを備えている。各取込
回路は、メモリセルを選択する複数のアドレス信号を入
力信号として受ける。このため、アドレスデコーダの出
力の確定時間を短くできる。請求項５の半導体集積回路
は、取込回路にそれぞれ対応して、内部取込回路を備え
ている。内部取込回路は、取込回路により取り込まれた
入力信号を、内部回路の動作に対応して生成される内部
タイミング信号に同期して取り込む。内部取込回路で取
り込む単位で入力信号の伝搬遅延時間が等しくされるた
め、各内部取込回路は、スキューのない入力信号を受け
ることができる。この結果、内部タイミング信号に対す
る入力信号の内部取込回路への取り込みタイミングの余
裕を増大できる。
【０００９】請求項６の半導体集積回路では、取込回路
は、配線パターンの配線方向に応じてそれぞれ形成され
ている。すなわち、内部回路のレイアウトに応じて、最
適なタイミングで入力信号を内部回路に供給できる。請
求項７の半導体集積回路では、複数のメモリセルを有す
るメモリセルアレイを備えている。各取込回路は、メモ
リセルに書き込まれるデータを入力信号として受ける。
このため、メモリセルのチップ上での位置に応じて、最
適なタイミングでデータを供給できる。特に、複数のメ
モリセルを有するメモリセルアレイ（あるいは、メモリ
コア）が、チップ上に複数個形成され、これ等メモリセ
ルアレイに対応するデータのビット番号が異なるときに
有効である。
は、配線パターンの配線方向に応じてそれぞれ形成され
ている。すなわち、内部回路のレイアウトに応じて、最
適なタイミングで入力信号を内部回路に供給できる。請
求項７の半導体集積回路では、複数のメモリセルを有す
るメモリセルアレイを備えている。各取込回路は、メモ
リセルに書き込まれるデータを入力信号として受ける。
このため、メモリセルのチップ上での位置に応じて、最
適なタイミングでデータを供給できる。特に、複数のメ
モリセルを有するメモリセルアレイ（あるいは、メモリ
コア）が、チップ上に複数個形成され、これ等メモリセ
ルアレイに対応するデータのビット番号が異なるときに
有効である。
【００１０】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の半導体集積回路の第
１の実施形態を示している。この実施形態は、請求項１
および請求項２に対応している。従来技術で説明した回
路・信号と同一の回路・信号については、同一の符号を
付し、これ等については、詳細な説明を省略する。
用いて説明する。図１は、本発明の半導体集積回路の第
１の実施形態を示している。この実施形態は、請求項１
および請求項２に対応している。従来技術で説明した回
路・信号と同一の回路・信号については、同一の符号を
付し、これ等については、詳細な説明を省略する。
【００１１】この半導体集積回路は、シリコン基板上に
CMOSプロセス技術を使用してFCRAM（Fast Cycle RAM）
として形成されている。FCRAMは、特にランダムアクセ
ス時の動作時間を短縮するため、非多重のアドレス信号
を受け（アドレス非マルチプレクス方式）、パイプライ
ン処理を実行するメモリである。すなわち、行アドレス
信号および列アドレス信号は、コマンド入力と同時にチ
ップに供給される。また、内部回路の動作が３ステージ
に分けられている。各ステージは、パイプライン動作し
た後、外部からの制御信号を待つことなく初期状態に戻
る。
CMOSプロセス技術を使用してFCRAM（Fast Cycle RAM）
として形成されている。FCRAMは、特にランダムアクセ
ス時の動作時間を短縮するため、非多重のアドレス信号
を受け（アドレス非マルチプレクス方式）、パイプライ
ン処理を実行するメモリである。すなわち、行アドレス
信号および列アドレス信号は、コマンド入力と同時にチ
ップに供給される。また、内部回路の動作が３ステージ
に分けられている。各ステージは、パイプライン動作し
た後、外部からの制御信号を待つことなく初期状態に戻
る。
【００１２】FCRAMは、複数のパッド２、これ等パッド
２にそれぞれ接続された複数の入力回路４、およびラッ
チ回路８、１０を備えている。FCRAMは、図示した以外
にも、制御信号用およびデータ信号用のパッド、制御回
路、およびメモリセルアレイ等を備えている。パッド２
には、チップの外部からそれぞれクロック信号CLK、行
アドレス信号RAD0-RAD2、および列アドレス信号CAD0-CA
D2が供給されている。行アドレス信号RAD0-RAD2は、メ
モリセルの転送ゲートを制御するワード線の選択等に使
用される。列アドレス信号CAD0-CAD2は、メモリセルの
転送ゲートに接続されたビット線の選択等に使用され
る。入力回路４は、パッド２を介して上記信号を受け、
受けた信号を増幅し、ラッチ回路８、１０に出力してい
る。ラッチ回路８は、行アドレス信号RAD0-RAD2にそれ
ぞれ対応するラッチ８ａを有している。ラッチ回路８
は、クロック信号CLKの立ち上がりエッジに同期して行
アドレス信号RAD0-RAD2を取り込み、取り込んだ信号を
行アドレスに関係する内部回路に出力している。ラッチ
回路１０は、列アドレス信号CAD0-CAD2にそれぞれ対応
するラッチ１０ａを有している。ラッチ回路１０は、ク
ロック信号CLKの立ち上がりエッジに同期して列アドレ
ス信号CAD0-CAD2を取り込み、取り込んだ信号を列アド
レスに関係する内部回路に出力している。
２にそれぞれ接続された複数の入力回路４、およびラッ
チ回路８、１０を備えている。FCRAMは、図示した以外
にも、制御信号用およびデータ信号用のパッド、制御回
路、およびメモリセルアレイ等を備えている。パッド２
には、チップの外部からそれぞれクロック信号CLK、行
アドレス信号RAD0-RAD2、および列アドレス信号CAD0-CA
D2が供給されている。行アドレス信号RAD0-RAD2は、メ
モリセルの転送ゲートを制御するワード線の選択等に使
用される。列アドレス信号CAD0-CAD2は、メモリセルの
転送ゲートに接続されたビット線の選択等に使用され
る。入力回路４は、パッド２を介して上記信号を受け、
受けた信号を増幅し、ラッチ回路８、１０に出力してい
る。ラッチ回路８は、行アドレス信号RAD0-RAD2にそれ
ぞれ対応するラッチ８ａを有している。ラッチ回路８
は、クロック信号CLKの立ち上がりエッジに同期して行
アドレス信号RAD0-RAD2を取り込み、取り込んだ信号を
行アドレスに関係する内部回路に出力している。ラッチ
回路１０は、列アドレス信号CAD0-CAD2にそれぞれ対応
するラッチ１０ａを有している。ラッチ回路１０は、ク
ロック信号CLKの立ち上がりエッジに同期して列アドレ
ス信号CAD0-CAD2を取り込み、取り込んだ信号を列アド
レスに関係する内部回路に出力している。
【００１３】ここで、入力回路４からラッチ回路８まで
形成された行アドレス信号RAD0-RAD2の配線パターン
は、蛇行しており、互いに同一の長さで形成されてい
る。同様に入力回路４からラッチ回路１０まで形成され
た列アドレス信号CAD0-CAD2の配線パターンは、蛇行し
ており、互いに同一の長さで形成されている。すなわ
ち、パッド２からラッチ回路８までの行アドレス信号RA
D0-RDD2の伝搬遅延時間は、互いに同一になる。パッド
２からラッチ回路１０までの列アドレス信号CAD0-CAD2
の伝搬遅延時間は、互いに同一になる。このため、パッ
ド２に供給された行アドレス信号RAD0-RAD2は、ほぼ同
時にラッチ回路８に伝達され、パッド２に供給された列
アドレス信号CAD0-CAD2は、ほぼ同時にラッチ回路１０
に伝達される。すなわち、この実施形態では、入力信号
の機能毎（行アドレス、列アドレス）にラッチ回路８、
１０が形成され、これ等ラッチ回路８、１０に供給され
る入力信号の配線パターン長が、それぞれ等しくされて
いる。この結果、最適な長さの配線パターンが形成さ
れ、配線パターンのレイアウト面積が、従来より低減さ
れる。配線パターンの幅、膜厚、および寄生容量は、製
造プロセスの変動に伴い、同じ傾向で変化する。このた
め、各配線パターンの伝搬遅延時間の相対なずれ量は、
製造プロセスの変動を受けにくい。
形成された行アドレス信号RAD0-RAD2の配線パターン
は、蛇行しており、互いに同一の長さで形成されてい
る。同様に入力回路４からラッチ回路１０まで形成され
た列アドレス信号CAD0-CAD2の配線パターンは、蛇行し
ており、互いに同一の長さで形成されている。すなわ
ち、パッド２からラッチ回路８までの行アドレス信号RA
D0-RDD2の伝搬遅延時間は、互いに同一になる。パッド
２からラッチ回路１０までの列アドレス信号CAD0-CAD2
の伝搬遅延時間は、互いに同一になる。このため、パッ
ド２に供給された行アドレス信号RAD0-RAD2は、ほぼ同
時にラッチ回路８に伝達され、パッド２に供給された列
アドレス信号CAD0-CAD2は、ほぼ同時にラッチ回路１０
に伝達される。すなわち、この実施形態では、入力信号
の機能毎（行アドレス、列アドレス）にラッチ回路８、
１０が形成され、これ等ラッチ回路８、１０に供給され
る入力信号の配線パターン長が、それぞれ等しくされて
いる。この結果、最適な長さの配線パターンが形成さ
れ、配線パターンのレイアウト面積が、従来より低減さ
れる。配線パターンの幅、膜厚、および寄生容量は、製
造プロセスの変動に伴い、同じ傾向で変化する。このた
め、各配線パターンの伝搬遅延時間の相対なずれ量は、
製造プロセスの変動を受けにくい。
【００１４】また、この実施形態では、行アドレス信号
RAD0-RAD2の配線パターン長は、列アドレス信号CAD0-CA
D2の配線パターン長より短い。列アドレス信号CAD0-CAD
2の配線パターン長は、従来と同一である。このため、
ラッチ回路８、１０の取り込みタイミングは、互いにず
らす必要がある。しかし、ラッチ回路８、１０は、入力
信号の機能別に形成されているため、このずれは、回路
動作に影響しない。この例では、クロック信号CLKのラ
ッチ回路８への伝達時間を調整することで、行アドレス
信号RAD0-RAD2の取り込みタイミングを、従来より早く
することができる。内部回路に早く供給する必要がある
行アドレス信号RADD0-RADD2を、先に取り込むことで、
アクセス時間の短縮が可能になる。
RAD0-RAD2の配線パターン長は、列アドレス信号CAD0-CA
D2の配線パターン長より短い。列アドレス信号CAD0-CAD
2の配線パターン長は、従来と同一である。このため、
ラッチ回路８、１０の取り込みタイミングは、互いにず
らす必要がある。しかし、ラッチ回路８、１０は、入力
信号の機能別に形成されているため、このずれは、回路
動作に影響しない。この例では、クロック信号CLKのラ
ッチ回路８への伝達時間を調整することで、行アドレス
信号RAD0-RAD2の取り込みタイミングを、従来より早く
することができる。内部回路に早く供給する必要がある
行アドレス信号RADD0-RADD2を、先に取り込むことで、
アクセス時間の短縮が可能になる。
【００１５】以上、本実施形態の半導体集積回路では、
入力信号の機能毎にラッチ回路８、１０が形成され、こ
れ等ラッチ回路８、１０に供給される入力信号の配線パ
ターン長が、機能毎にそれぞれ等しくされた。このた
め、配線パターンのレイアウト面積を低減できる。この
結果、チップサイズを低減できる。また、各配線パター
ンの伝搬遅延時間は、配線パターンの長さに依存するた
め、これ等伝搬遅延時間を視覚的に確認できる。
入力信号の機能毎にラッチ回路８、１０が形成され、こ
れ等ラッチ回路８、１０に供給される入力信号の配線パ
ターン長が、機能毎にそれぞれ等しくされた。このた
め、配線パターンのレイアウト面積を低減できる。この
結果、チップサイズを低減できる。また、各配線パター
ンの伝搬遅延時間は、配線パターンの長さに依存するた
め、これ等伝搬遅延時間を視覚的に確認できる。
【００１６】図２は、本発明の半導体集積回路の第２の
実施形態を示している。この実施形態は、請求項１ない
し請求項４に対応している。従来技術および第１の実施
形態で説明した回路・信号と同一の回路・信号について
は、同一の符号を付し、これ等については、詳細な説明
を省略する。この実施形態では、ラッチ回路８、１０の
出力をそれぞれ受けるデコーダ１２、１４が形成されて
いる。それ以外の構成は、上述した第１の実施形態と同
一である。デコーダ１２は、行アドレス信号RAD0-RAD2
をデコードし、デコードした信号を内部回路に出力して
いる。デコーダ１４は、列アドレス信号CAD0-CAD2をデ
コードし、デコードした信号を内部回路に出力してい
る。
実施形態を示している。この実施形態は、請求項１ない
し請求項４に対応している。従来技術および第１の実施
形態で説明した回路・信号と同一の回路・信号について
は、同一の符号を付し、これ等については、詳細な説明
を省略する。この実施形態では、ラッチ回路８、１０の
出力をそれぞれ受けるデコーダ１２、１４が形成されて
いる。それ以外の構成は、上述した第１の実施形態と同
一である。デコーダ１２は、行アドレス信号RAD0-RAD2
をデコードし、デコードした信号を内部回路に出力して
いる。デコーダ１４は、列アドレス信号CAD0-CAD2をデ
コードし、デコードした信号を内部回路に出力してい
る。
【００１７】すなわち、この実施形態では、デコードす
る単位でアドレス信号の伝搬遅延時間が同一にされてい
る。このため、デコーダ１２、１４は、スキューのない
アドレス信号を受けることができる。この結果、デコー
ダ１２、１４の出力の確定時間を短くでき、消費電力を
低減できる。この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。特に、この
実施形態では、デコーダ１２、１４は、スキューのない
アドレス信号を受けることができる。この結果、デコー
ダ１２、１４の出力確定時間を短くできる。
る単位でアドレス信号の伝搬遅延時間が同一にされてい
る。このため、デコーダ１２、１４は、スキューのない
アドレス信号を受けることができる。この結果、デコー
ダ１２、１４の出力の確定時間を短くでき、消費電力を
低減できる。この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。特に、この
実施形態では、デコーダ１２、１４は、スキューのない
アドレス信号を受けることができる。この結果、デコー
ダ１２、１４の出力確定時間を短くできる。
【００１８】図３は、本発明の半導体集積回路の第３の
実施形態を示している。この実施形態は、請求項１、請
求項２、請求項５に対応している。従来技術および第１
の実施形態で説明した回路・信号と同一の回路・信号に
ついては、同一の符号を付し、これ等については、詳細
な説明を省略する。この実施形態では、第２の実施形態
のデコーダ１２、デコーダ１４の代わりに、内部取込回
路１６、１８が形成されている。内部取込回路１６は、
ラッチ回路８から出力されるアドレス信号を内部タイミ
ング信号TIM1に同期して取り込み、取り込んだ信号を内
部回路に出力している。取込回路１８は、ラッチ回路１
０から出力されるアドレス信号を内部タイミング信号TI
M2に同期して取り込み、取り込んだ信号を内部回路に出
力している。内部タイミング信号TIM1、TIM2は、内部回
路の動作に合わせて生成される制御信号である。
実施形態を示している。この実施形態は、請求項１、請
求項２、請求項５に対応している。従来技術および第１
の実施形態で説明した回路・信号と同一の回路・信号に
ついては、同一の符号を付し、これ等については、詳細
な説明を省略する。この実施形態では、第２の実施形態
のデコーダ１２、デコーダ１４の代わりに、内部取込回
路１６、１８が形成されている。内部取込回路１６は、
ラッチ回路８から出力されるアドレス信号を内部タイミ
ング信号TIM1に同期して取り込み、取り込んだ信号を内
部回路に出力している。取込回路１８は、ラッチ回路１
０から出力されるアドレス信号を内部タイミング信号TI
M2に同期して取り込み、取り込んだ信号を内部回路に出
力している。内部タイミング信号TIM1、TIM2は、内部回
路の動作に合わせて生成される制御信号である。
【００１９】すなわち、内部取込回路１６、１８で取り
込む単位でアドレス信号の伝搬遅延時間が同一にされて
いる。このため、内部取込回路１６、１８は、スキュー
のないアドレス信号を受けることができる。この結果、
内部取込回路１６、１８の内部タイミング信号に対する
アドレス信号の取り込みタイミングの余裕を増大でき
る。
込む単位でアドレス信号の伝搬遅延時間が同一にされて
いる。このため、内部取込回路１６、１８は、スキュー
のないアドレス信号を受けることができる。この結果、
内部取込回路１６、１８の内部タイミング信号に対する
アドレス信号の取り込みタイミングの余裕を増大でき
る。
【００２０】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。図４は、本
発明の半導体集積回路の第４の実施形態を示している。
この実施形態は、請求項１、請求項２、請求項６、およ
び請求項７に対応している。従来技術および第１の実施
形態で説明した回路・信号と同一の回路・信号について
は、同一の符号を付し、これ等については、詳細な説明
を省略する。
実施形態と同様の効果を得ることができる。図４は、本
発明の半導体集積回路の第４の実施形態を示している。
この実施形態は、請求項１、請求項２、請求項６、およ
び請求項７に対応している。従来技術および第１の実施
形態で説明した回路・信号と同一の回路・信号について
は、同一の符号を付し、これ等については、詳細な説明
を省略する。
【００２１】この半導体集積回路は、シリコン基板上に
CMOSプロセス技術を使用してSDRAM（Synchronous DRA
M）として形成されている。SDRAMは、複数のパッド２、
これ等パッド２にそれぞれ接続された複数の入力回路
４、およびラッチ回路２０、２２を備えている。SDRAM
は、図示した以外にも、制御信号用およびデータ信号用
のパッド、制御回路、およびメモリセルアレイ等を備え
ている。パッド２には、チップの外部からそれぞれデー
タストローブ信号DQS、データ信号DQ0-DQ5が供給されて
いる。入力回路４は、パッド２を介して上記信号を受
け、受けた信号を増幅し、ラッチ回路２０、２２に出力
している。ラッチ回路２０は、データ信号DQ0-DQ2にそ
れぞれ対応するラッチ２０ａを有している。ラッチ回路
２０は、データストローブ信号DQSの立ち上がりエッジ
に同期してデータ信号DQ0-DQ2を取り込み、取り込んだ
信号を内部回路に出力している。ラッチ回路２２は、デ
ータ信号DQ3-DQ5にそれぞれ対応するラッチ２２ａを有
している。ラッチ回路２２は、データストローブ信号DQ
Sの立ち上がりエッジに同期してデータ信号DQ3-DQ5を取
り込み、取り込んだ信号を内部回路に出力している。
CMOSプロセス技術を使用してSDRAM（Synchronous DRA
M）として形成されている。SDRAMは、複数のパッド２、
これ等パッド２にそれぞれ接続された複数の入力回路
４、およびラッチ回路２０、２２を備えている。SDRAM
は、図示した以外にも、制御信号用およびデータ信号用
のパッド、制御回路、およびメモリセルアレイ等を備え
ている。パッド２には、チップの外部からそれぞれデー
タストローブ信号DQS、データ信号DQ0-DQ5が供給されて
いる。入力回路４は、パッド２を介して上記信号を受
け、受けた信号を増幅し、ラッチ回路２０、２２に出力
している。ラッチ回路２０は、データ信号DQ0-DQ2にそ
れぞれ対応するラッチ２０ａを有している。ラッチ回路
２０は、データストローブ信号DQSの立ち上がりエッジ
に同期してデータ信号DQ0-DQ2を取り込み、取り込んだ
信号を内部回路に出力している。ラッチ回路２２は、デ
ータ信号DQ3-DQ5にそれぞれ対応するラッチ２２ａを有
している。ラッチ回路２２は、データストローブ信号DQ
Sの立ち上がりエッジに同期してデータ信号DQ3-DQ5を取
り込み、取り込んだ信号を内部回路に出力している。
【００２２】ここで、入力回路４からラッチ回路２０ま
で形成されたデータ信号DQ0-DQ2の配線パターンは、蛇
行しており、互いに同一の長さで形成されている。同様
に入力回路４からラッチ回路２２まで形成されたデータ
信号DQ3-DQ5の配線パターンは、蛇行しており、互いに
同一の長さで形成されている。すなわち、パッド２から
ラッチ回路２０までのデータ信号DQ0-DQ2の伝搬遅延時
間は、互いに同一になる。パッド２からラッチ回路２２
までのデータ信号DQ3-DQ5の伝搬遅延時間は、互いに同
一になる。
で形成されたデータ信号DQ0-DQ2の配線パターンは、蛇
行しており、互いに同一の長さで形成されている。同様
に入力回路４からラッチ回路２２まで形成されたデータ
信号DQ3-DQ5の配線パターンは、蛇行しており、互いに
同一の長さで形成されている。すなわち、パッド２から
ラッチ回路２０までのデータ信号DQ0-DQ2の伝搬遅延時
間は、互いに同一になる。パッド２からラッチ回路２２
までのデータ信号DQ3-DQ5の伝搬遅延時間は、互いに同
一になる。
【００２３】図５は、SDRAMのチップレイアウトを示し
ている。SDRAMは、複数のメモリセルおよびセンスアン
プ等を有する８つのメモリセルアレイ２４を有してい
る。データ信号DQ0-DQ5用のパッド２および入力回路４
は、チップの左側の中央に図の横方向に沿って配置され
ている。ラッチ回路２０は、取り込んだデータ信号DQ0-
DQ2を、データ入力信号DIN0-DIN2として図の右側のメモ
リセルアレイ２４に出力している。ラッチ回路２２は、
取り込んだデータ信号DQ3-DQ5を、データ入力信号DIN3-
DIN5として図の左側のメモリセルアレイ２４に出力して
いる。すなわち、ラッチ回路２０は、図の右側の４つの
メモリセルアレイ２４に書き込まれるデータ信号DQ0-DQ
2に対応して形成されている。ラッチ回路２２は、図の
左側の４つのメモリセルアレイ２４に書き込まれるデー
タ信号DQ3-DQ5に対応して形成されている。換言すれ
ば、入力信号が供給される回路のレイアウト（入力信号
の配線パターンの配線方向）に応じて、ラッチ回路２
０、２２が形成され、これ等ラッチ回路２０、２２に供
給される入力信号の配線パターン長が、それぞれ等しく
されている。
ている。SDRAMは、複数のメモリセルおよびセンスアン
プ等を有する８つのメモリセルアレイ２４を有してい
る。データ信号DQ0-DQ5用のパッド２および入力回路４
は、チップの左側の中央に図の横方向に沿って配置され
ている。ラッチ回路２０は、取り込んだデータ信号DQ0-
DQ2を、データ入力信号DIN0-DIN2として図の右側のメモ
リセルアレイ２４に出力している。ラッチ回路２２は、
取り込んだデータ信号DQ3-DQ5を、データ入力信号DIN3-
DIN5として図の左側のメモリセルアレイ２４に出力して
いる。すなわち、ラッチ回路２０は、図の右側の４つの
メモリセルアレイ２４に書き込まれるデータ信号DQ0-DQ
2に対応して形成されている。ラッチ回路２２は、図の
左側の４つのメモリセルアレイ２４に書き込まれるデー
タ信号DQ3-DQ5に対応して形成されている。換言すれ
ば、入力信号が供給される回路のレイアウト（入力信号
の配線パターンの配線方向）に応じて、ラッチ回路２
０、２２が形成され、これ等ラッチ回路２０、２２に供
給される入力信号の配線パターン長が、それぞれ等しく
されている。
【００２４】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。特に、内部
回路のレイアウトに応じて、最適なタイミングで入力信
号を内部回路に供給できる。同時に、入力信号の配線パ
ターンのレイアウト面積を最小限にできる。
実施形態と同様の効果を得ることができる。特に、内部
回路のレイアウトに応じて、最適なタイミングで入力信
号を内部回路に供給できる。同時に、入力信号の配線パ
ターンのレイアウト面積を最小限にできる。
【００２５】なお、上述した実施形態では、本発明をFC
RAMおよびSDRAM等のDRAMに適用した例について述べた。
本発明はかかる実施形態に限定されるものではない。例
えば、本発明をSRAM、ROM、マイクロコンピュータ等に
適用してもよい。上述した実施形態では、入力信号の配
線パターンを同一の長さで形成することで、伝搬遅延時
間を等しくした例について述べた。本発明はかかる実施
形態に限定されるものではない。例えば、配線パターン
幅、配線パターンの厚さが異なる場合、配線パターン長
を同一にしても伝搬遅延時間は等しくならない。このこ
とを利用し、配線パターン幅、配線パターンの厚さを相
違させることで伝搬遅延時間を等しくしてもよい。この
場合、配線パターンのレイアウト面積をさらに低減可能
である。また、配線パターンの材質を変えることで、伝
搬遅延時間を等しくしてもよい。具体的には、配線パタ
ーンの途中に拡散抵抗を形成すればよい。
RAMおよびSDRAM等のDRAMに適用した例について述べた。
本発明はかかる実施形態に限定されるものではない。例
えば、本発明をSRAM、ROM、マイクロコンピュータ等に
適用してもよい。上述した実施形態では、入力信号の配
線パターンを同一の長さで形成することで、伝搬遅延時
間を等しくした例について述べた。本発明はかかる実施
形態に限定されるものではない。例えば、配線パターン
幅、配線パターンの厚さが異なる場合、配線パターン長
を同一にしても伝搬遅延時間は等しくならない。このこ
とを利用し、配線パターン幅、配線パターンの厚さを相
違させることで伝搬遅延時間を等しくしてもよい。この
場合、配線パターンのレイアウト面積をさらに低減可能
である。また、配線パターンの材質を変えることで、伝
搬遅延時間を等しくしてもよい。具体的には、配線パタ
ーンの途中に拡散抵抗を形成すればよい。
【００２６】また、上述した実施形態では、本発明をア
ドレス非マルチプレクス方式のメモリに適用した例につ
いて述べた。本発明はかかる実施形態に限定されるもの
ではない。例えば、本発明をチップの外部から行アドレ
ス信号および列アドレス信号を順次に受けるアドレスマ
ルチプレクス方式のメモリに適用してもよい。以上、本
発明について詳細に説明してきたが、上記の実施形態お
よびその変形例は発明の一例に過ぎず、本発明はこれに
限定されるものではない。本発明を逸脱しない範囲で変
形可能であることは明らかである。
ドレス非マルチプレクス方式のメモリに適用した例につ
いて述べた。本発明はかかる実施形態に限定されるもの
ではない。例えば、本発明をチップの外部から行アドレ
ス信号および列アドレス信号を順次に受けるアドレスマ
ルチプレクス方式のメモリに適用してもよい。以上、本
発明について詳細に説明してきたが、上記の実施形態お
よびその変形例は発明の一例に過ぎず、本発明はこれに
限定されるものではない。本発明を逸脱しない範囲で変
形可能であることは明らかである。
【００２７】
【発明の効果】請求項１の半導体集積回路では、入力信
号の取り込みに必要なタイミング余裕を最小限にでき
る。すなわち、高速動作が可能になる。同時に、取込回
路に対応する入力信号ごとに伝搬遅延時間が等しくされ
ているため、入力信号を伝達する配線を最小限の面積で
配置できる。この結果、チップ面積が低減し、チップコ
ストが低減する。
号の取り込みに必要なタイミング余裕を最小限にでき
る。すなわち、高速動作が可能になる。同時に、取込回
路に対応する入力信号ごとに伝搬遅延時間が等しくされ
ているため、入力信号を伝達する配線を最小限の面積で
配置できる。この結果、チップ面積が低減し、チップコ
ストが低減する。
【００２８】請求項２の半導体集積回路では、各入力信
号の伝搬遅延時間を、視覚的に容易に設定できる。請求
項３の半導体集積回路では、デコードする単位で入力信
号の伝搬遅延時間が等しくされるため、各デコーダは、
スキューのない入力信号を受けることができる。この結
果、デコーダの出力の確定時間を短くできる。
号の伝搬遅延時間を、視覚的に容易に設定できる。請求
項３の半導体集積回路では、デコードする単位で入力信
号の伝搬遅延時間が等しくされるため、各デコーダは、
スキューのない入力信号を受けることができる。この結
果、デコーダの出力の確定時間を短くできる。
【００２９】請求項４の半導体集積回路では、アドレス
デコーダの出力の確定時間を短くできる。請求項５の半
導体集積回路では、内部取込回路で取り込む単位で入力
信号の伝搬遅延時間が等しくされるため、各内部取込回
路は、スキューのない入力信号を受けることができる
る。この結果、内部タイミング信号に対する入力信号の
内部取込回路への取り込みタイミングの余裕を増大でき
る。
デコーダの出力の確定時間を短くできる。請求項５の半
導体集積回路では、内部取込回路で取り込む単位で入力
信号の伝搬遅延時間が等しくされるため、各内部取込回
路は、スキューのない入力信号を受けることができる
る。この結果、内部タイミング信号に対する入力信号の
内部取込回路への取り込みタイミングの余裕を増大でき
る。
【００３０】請求項６の半導体集積回路では、内部回路
のレイアウトに応じて、最適なタイミングで入力信号を
内部回路に供給できる。請求項７の半導体集積回路で
は、メモリセルのチップ上での位置に応じて、最適なタ
イミングでデータを供給できる。
のレイアウトに応じて、最適なタイミングで入力信号を
内部回路に供給できる。請求項７の半導体集積回路で
は、メモリセルのチップ上での位置に応じて、最適なタ
イミングでデータを供給できる。
【図１】本発明の半導体集積回路の第１の実施形態の要
部を示すブロック図である。
部を示すブロック図である。
【図２】本発明の半導体集積回路の第２の実施形態の要
部を示すブロック図である。
部を示すブロック図である。
【図３】本発明の半導体集積回路の第３の実施形態の要
部を示すブロック図である。
部を示すブロック図である。
【図４】本発明の半導体集積回路の第４の実施形態の要
部を示すブロック図である。
部を示すブロック図である。
【図５】図４の半導体集積回路のチップレイアウト図で
ある。
ある。
【図６】従来のDRAMの要部を示すブロック図である。
２ パッド ４ 入力回路 ８、１０ ラッチ回路 ８ａ、１０ａ ラッチ １２、１４ デコーダ １６、１８ 内部取込回路 ２０、２２ ラッチ回路 ２０ａ、２２ａ ラッチ ２４ メモリセルアレイ CAD0-CAD2 列アドレス信号 CLK クロック信号 DIN0-DIN5 データ入力信号 DQ0-DQ5 データ信号 DQS データストローブ信号 RAD0-RAD2 行アドレス信号 TIM1、TIM2 内部タイミング信号
Claims (7)
- 【請求項１】 タイミング信号に同期して複数の入力信
号をそれぞれ取り込む複数の取込回路を備え、 前記各取込回路に供給される前記入力信号の入力端子か
ら該取込回路までの伝搬遅延時間は、互いに等しいこと
を特徴とする半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 前記伝搬遅延時間は、前記入力信号が伝達される配線パ
ターンの長さを互いに等しくすることで設定されること
を特徴とする半導体集積回路。 - 【請求項３】 請求項１記載の半導体集積回路におい
て、 前記取込回路にそれぞれ対応して、該取込回路により取
り込まれた前記入力信号をデコードするデコーダを備え
ていることを特徴とする半導体集積回路。 - 【請求項４】 請求項３記載の半導体集積回路におい
て、 複数のメモリセルを有するメモリセルアレイを備え、 前記入力信号は、前記メモリセルを選択するアドレス信
号であることを特徴とする半導体集積回路。 - 【請求項５】 請求項１記載の半導体集積回路におい
て、 前記取込回路にそれぞれ対応して、該取込回路により取
り込まれた前記入力信号を、内部回路の動作に対応して
生成される内部タイミング信号に同期して取り込む内部
取込回路を備えていることを特徴とする半導体集積回
路。 - 【請求項６】 請求項１記載の半導体集積回路におい
て、 前記取込回路は、配線パターンの配線方向に応じてそれ
ぞれ形成されていることを特徴とする半導体集積回路。 - 【請求項７】 請求項６記載の半導体集積回路におい
て、 複数のメモリセルを有するメモリセルアレイを備え、 前記入力信号は、前記メモリセルに書き込まれるデータ
信号であることを特徴とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000097598A JP2001283590A (ja) | 2000-03-31 | 2000-03-31 | 半導体集積回路 |
| US09/814,771 US6532179B2 (en) | 2000-03-31 | 2001-03-23 | Input signal receiving circuit for semiconductor integrated circuit |
| TW090107752A TW479348B (en) | 2000-03-31 | 2001-03-30 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000097598A JP2001283590A (ja) | 2000-03-31 | 2000-03-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001283590A true JP2001283590A (ja) | 2001-10-12 |
Family
ID=18612195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000097598A Pending JP2001283590A (ja) | 2000-03-31 | 2000-03-31 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6532179B2 (ja) |
| JP (1) | JP2001283590A (ja) |
| TW (1) | TW479348B (ja) |
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| JPH09153279A (ja) * | 1995-11-29 | 1997-06-10 | Nec Corp | 半導体記憶装置 |
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| WO1998056004A1 (fr) * | 1997-06-03 | 1998-12-10 | Fujitsu Limited | Memoire a semi-conducteurs |
| JPH11274414A (ja) * | 1997-12-29 | 1999-10-08 | Samsung Electronics Co Ltd | 入力バッファを備える半導体装置 |
Family Cites Families (2)
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|---|---|---|---|---|
| JP2674462B2 (ja) * | 1993-04-13 | 1997-11-12 | 日本電気株式会社 | 半導体装置 |
| TW325566B (en) * | 1996-01-31 | 1998-01-21 | Toshiba Co Ltd | Semiconductor integrated circuit (IC) device |
-
2000
- 2000-03-31 JP JP2000097598A patent/JP2001283590A/ja active Pending
-
2001
- 2001-03-23 US US09/814,771 patent/US6532179B2/en not_active Expired - Lifetime
- 2001-03-30 TW TW090107752A patent/TW479348B/zh not_active IP Right Cessation
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| JPH052872A (ja) * | 1991-04-18 | 1993-01-08 | Mitsubishi Denki Eng Kk | 半導体記憶装置 |
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| Publication number | Publication date |
|---|---|
| US20010026479A1 (en) | 2001-10-04 |
| TW479348B (en) | 2002-03-11 |
| US6532179B2 (en) | 2003-03-11 |
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