JPH07122716A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH07122716A JPH07122716A JP5262550A JP26255093A JPH07122716A JP H07122716 A JPH07122716 A JP H07122716A JP 5262550 A JP5262550 A JP 5262550A JP 26255093 A JP26255093 A JP 26255093A JP H07122716 A JPH07122716 A JP H07122716A
- Authority
- JP
- Japan
- Prior art keywords
- address
- pads
- predecoder
- signal line
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 アドレスプリデコーダに入力される信号に時
間差が生じにくいようにして、プリデコーダの誤動作を
防止する。 【構成】 例えば、メモリチップ１の左右の辺に組とな
るアドレスパッドＡ３、Ａ４が位置した場合に、これら
のパッドが接続されるべきアドレスプリデコーダ９を、
夫々のアドレスパッドからほぼ等距離に位置するように
配置することにより、信号線１０、１１の長さにアンバ
ランスが生じることを防止するので、信号入力に時間差
が生じにくく、プリデコーダが誤動作しにくい。
間差が生じにくいようにして、プリデコーダの誤動作を
防止する。 【構成】 例えば、メモリチップ１の左右の辺に組とな
るアドレスパッドＡ３、Ａ４が位置した場合に、これら
のパッドが接続されるべきアドレスプリデコーダ９を、
夫々のアドレスパッドからほぼ等距離に位置するように
配置することにより、信号線１０、１１の長さにアンバ
ランスが生じることを防止するので、信号入力に時間差
が生じにくく、プリデコーダが誤動作しにくい。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ等の半導体記
憶装置に関する。
憶装置に関する。
【０００２】
【従来の技術】ＤＲＡＭ(Dynamic Random Access Memor
y)等の半導体記憶装置にあっては、そのパッケージとし
て、ＳＯＪ(Small Outline packege with J-lead)やＴ
ＳＯＰ−II(Thin Small Outline packege-II)がよく用
いられている。前記ＳＯＪは実装密度を高めるためにパ
ッケージ自体を小型化したものであり、リード線がＪ形
状をしていることからこの名前で呼ばれている。ＴＳＯ
Ｐ−IIはリード線の形状は異なるが、ＳＯＪに比べてパ
ッケージの厚みを薄くしたものである。
y)等の半導体記憶装置にあっては、そのパッケージとし
て、ＳＯＪ(Small Outline packege with J-lead)やＴ
ＳＯＰ−II(Thin Small Outline packege-II)がよく用
いられている。前記ＳＯＪは実装密度を高めるためにパ
ッケージ自体を小型化したものであり、リード線がＪ形
状をしていることからこの名前で呼ばれている。ＴＳＯ
Ｐ−IIはリード線の形状は異なるが、ＳＯＪに比べてパ
ッケージの厚みを薄くしたものである。
【０００３】これらＳＯＪやＴＳＯＰ−IIは、長方形の
長辺に端子が配列されているため、ＤＲＡＭ等のチップ
のアドレスパッド等のボンディングパッドもこれに並行
するように、チップの長辺に配列されることが一般的で
ある。ところで、近年は、半導体装置の高密度化が進
み、半導体メモリに用いられるデコーダも高密度化が要
求されている。そのため、回路が簡単で配線面積が小さ
くなるプリデコーダとポストデコーダを用いる方式が採
用されている。即ち、アドレスパッドを複数組に分け、
各組毎にプリデコーダでプリデコードし、これらの信号
をポストデコーダに入力するものである（例えば特開昭
６３−２０２０４５号公報（Ｈ０１Ｌ／９０）。
長辺に端子が配列されているため、ＤＲＡＭ等のチップ
のアドレスパッド等のボンディングパッドもこれに並行
するように、チップの長辺に配列されることが一般的で
ある。ところで、近年は、半導体装置の高密度化が進
み、半導体メモリに用いられるデコーダも高密度化が要
求されている。そのため、回路が簡単で配線面積が小さ
くなるプリデコーダとポストデコーダを用いる方式が採
用されている。即ち、アドレスパッドを複数組に分け、
各組毎にプリデコーダでプリデコードし、これらの信号
をポストデコーダに入力するものである（例えば特開昭
６３−２０２０４５号公報（Ｈ０１Ｌ／９０）。
【０００４】
【発明が解決しようとする課題】アドレスプリデコーダ
は、例えば、アドレスパッドＡ１とＡ２の信号が入力さ
れた場合に、Ａ１、バーＡ１、Ａ２及びバーＡ２を、
（Ａ１・Ａ２）、（バーＡ１・Ａ２）、（Ａ１・バーＡ
２）、（バー１・バーＡ２）の４つの信号にする回路
で、隣接するアドレスパッドＡ１とＡ２が組の場合、こ
れらのパッドの間に配置すれば、この間のデッドスペー
スを有効に利用することができる。
は、例えば、アドレスパッドＡ１とＡ２の信号が入力さ
れた場合に、Ａ１、バーＡ１、Ａ２及びバーＡ２を、
（Ａ１・Ａ２）、（バーＡ１・Ａ２）、（Ａ１・バーＡ
２）、（バー１・バーＡ２）の４つの信号にする回路
で、隣接するアドレスパッドＡ１とＡ２が組の場合、こ
れらのパッドの間に配置すれば、この間のデッドスペー
スを有効に利用することができる。
【０００５】さて、ＤＲＡＭのような半導体メモリで
は、パッケージのピンの配置が標準化されており、例え
ば、１６ＭＤＲＡＭでは図４に示すようになっており、
必然的に、メモリチップのアドレスパッドも、チップ左
側長辺に［Ａ０］〜［Ａ３］、［Ａ１０］及び［Ａ１
１］用パッドを、チップ右側の長辺には［Ａ４］〜［Ａ
９］用パッドを配置することになる。
は、パッケージのピンの配置が標準化されており、例え
ば、１６ＭＤＲＡＭでは図４に示すようになっており、
必然的に、メモリチップのアドレスパッドも、チップ左
側長辺に［Ａ０］〜［Ａ３］、［Ａ１０］及び［Ａ１
１］用パッドを、チップ右側の長辺には［Ａ４］〜［Ａ
９］用パッドを配置することになる。
【０００６】また、１６ＭＤＲＡＭでは、１６ビット並
列テストモードが採用されており、例えば、２Ｍ×８ビ
ットの場合は、カラムアドレス信号［ＣＡ０］を不使用
とすることが一般的である。従って、２Ｍ×８ビットの
１６ＭＤＲＡＭを設計する場合には、カラムアドレスプ
リデコードを、［ＣＡ０］と［ＣＡ１］、［ＣＡ２］と
［ＣＡ３］、［ＣＡ４］と［ＣＡ５］及び［ＣＡ６］と
［ＣＡ７］とすると、テストモード時には、ＣＡ０、バ
ーＣＡ０共に活性化されるため、［ＣＡ０］と［ＣＡ
１］のプリデコード信号（ＣＡ０・ＣＡ１）、（バーＣ
Ａ０・ＣＡ１）、（ＣＡ０・バーＣＡ１）及び（バーＣ
Ａ０・バーＣＡ１）のうち、２つが同時に活性化させる
ことになる。仮に、［ＣＡ０］と［ＣＡ１］のプリデコ
ード信号をカラムセレクト信号（ビット線上のデータを
Ｉ／Ｏ線に転送するスイッチ信号）に用いるとすると、
設計によっては、データの多重選択をしてしまう恐れが
ある。
列テストモードが採用されており、例えば、２Ｍ×８ビ
ットの場合は、カラムアドレス信号［ＣＡ０］を不使用
とすることが一般的である。従って、２Ｍ×８ビットの
１６ＭＤＲＡＭを設計する場合には、カラムアドレスプ
リデコードを、［ＣＡ０］と［ＣＡ１］、［ＣＡ２］と
［ＣＡ３］、［ＣＡ４］と［ＣＡ５］及び［ＣＡ６］と
［ＣＡ７］とすると、テストモード時には、ＣＡ０、バ
ーＣＡ０共に活性化されるため、［ＣＡ０］と［ＣＡ
１］のプリデコード信号（ＣＡ０・ＣＡ１）、（バーＣ
Ａ０・ＣＡ１）、（ＣＡ０・バーＣＡ１）及び（バーＣ
Ａ０・バーＣＡ１）のうち、２つが同時に活性化させる
ことになる。仮に、［ＣＡ０］と［ＣＡ１］のプリデコ
ード信号をカラムセレクト信号（ビット線上のデータを
Ｉ／Ｏ線に転送するスイッチ信号）に用いるとすると、
設計によっては、データの多重選択をしてしまう恐れが
ある。
【０００７】そこで、カラムアドレスプリデコードは、
［ＣＡ０］を外し、［ＣＡ１］と［ＣＡ２］、［ＣＡ
３］と［ＣＡ４］、［ＣＡ５］と［ＣＡ６］及び［ＣＡ
７］と［ＣＡ８］とすることが考えられる。しかしなが
ら、このような組み合わせにすると、図３に示す通り、
［Ａ３］用パッドと［Ａ４］用パッドとが互いに対向す
る左右の長辺に位置するために、例えば［Ａ３］用パッ
ドの近傍にカラムアドレスプリデコーダ５１を配置する
と、［Ａ４］用パッドからの距離が遠くなって、［Ａ
３］用パッド−カラムアドレスプリデコーダ５１−［Ａ
４］用パッド間の配線長がアンバランスとなり、［Ａ
３］用パッドから入力される信号と［Ａ４］用パッドか
ら入力される信号とに時間差が生じ、カラムアドレスプ
リデコーダ５１が誤動作してしまう危惧がある。
［ＣＡ０］を外し、［ＣＡ１］と［ＣＡ２］、［ＣＡ
３］と［ＣＡ４］、［ＣＡ５］と［ＣＡ６］及び［ＣＡ
７］と［ＣＡ８］とすることが考えられる。しかしなが
ら、このような組み合わせにすると、図３に示す通り、
［Ａ３］用パッドと［Ａ４］用パッドとが互いに対向す
る左右の長辺に位置するために、例えば［Ａ３］用パッ
ドの近傍にカラムアドレスプリデコーダ５１を配置する
と、［Ａ４］用パッドからの距離が遠くなって、［Ａ
３］用パッド−カラムアドレスプリデコーダ５１−［Ａ
４］用パッド間の配線長がアンバランスとなり、［Ａ
３］用パッドから入力される信号と［Ａ４］用パッドか
ら入力される信号とに時間差が生じ、カラムアドレスプ
リデコーダ５１が誤動作してしまう危惧がある。
【０００８】また、図３に示す通り、ＡＴＤ回路５２や
ポストデコーダ等のような各アドレスプリデコーダから
の信号を集中させる回路は、メモリチップの中央部に配
置することが多いが、このような場合、前記カラムアド
レスプリデコーダ５１からの信号配線長と他のカラムア
ドレスプリデコーダからの信号配線長との差が大きくな
って、ＡＴＤ回路に対する入力信号に時間差が生じ、や
はり、ＡＴＤ回路等が誤動作してしまう問題がある。
ポストデコーダ等のような各アドレスプリデコーダから
の信号を集中させる回路は、メモリチップの中央部に配
置することが多いが、このような場合、前記カラムアド
レスプリデコーダ５１からの信号配線長と他のカラムア
ドレスプリデコーダからの信号配線長との差が大きくな
って、ＡＴＤ回路に対する入力信号に時間差が生じ、や
はり、ＡＴＤ回路等が誤動作してしまう問題がある。
【０００９】尚、カラムアドレスプリデコードを、［Ｃ
Ａ１］と［ＣＡ２］と［ＣＡ３］、［ＣＡ４］と［ＣＡ
５］と［ＣＡ６］及び［ＣＡ７］と［ＣＡ８］とするよ
うな３アドレスと２アドレスの組み合わせが考えられる
が、この場合、プリデコード信号が、２3＋２3＋２2＝
２０本となり、前述の場合のプリデコード信号数２2＋
２2＋２2＋２2＝１６本と比べて多くなる問題がある。
Ａ１］と［ＣＡ２］と［ＣＡ３］、［ＣＡ４］と［ＣＡ
５］と［ＣＡ６］及び［ＣＡ７］と［ＣＡ８］とするよ
うな３アドレスと２アドレスの組み合わせが考えられる
が、この場合、プリデコード信号が、２3＋２3＋２2＝
２０本となり、前述の場合のプリデコード信号数２2＋
２2＋２2＋２2＝１６本と比べて多くなる問題がある。
【００１０】本発明は半導体記憶装置の改良に関し、斯
かる問題点を解消するものである。
かる問題点を解消するものである。
【００１１】
【課題を解決するための手段】第１の本発明における半
導体記憶装置は、外部から指定入力されたアドレスに対
応するメモリセルに対し、データを出し入れするもので
あって、アドレスプリデコーダに接続されるアドレスパ
ッドの内、夫々がチップの異なる辺に位置するパッドが
接続されるべきアドレスプリデコーダを、夫々のアドレ
スパッドからほぼ等距離に位置するように配置したもの
である。
導体記憶装置は、外部から指定入力されたアドレスに対
応するメモリセルに対し、データを出し入れするもので
あって、アドレスプリデコーダに接続されるアドレスパ
ッドの内、夫々がチップの異なる辺に位置するパッドが
接続されるべきアドレスプリデコーダを、夫々のアドレ
スパッドからほぼ等距離に位置するように配置したもの
である。
【００１２】また、第２の発明における半導体記憶装置
は、複数存在するアドレスプリデコーダからの出力をＡ
ＴＤ回路やポストデコーダ等の回路に接続するものであ
って、各アドレスプリデコーダからの信号線の長さの差
が極力小さくなるように、各信号線の配線経路を設定す
るものである。
は、複数存在するアドレスプリデコーダからの出力をＡ
ＴＤ回路やポストデコーダ等の回路に接続するものであ
って、各アドレスプリデコーダからの信号線の長さの差
が極力小さくなるように、各信号線の配線経路を設定す
るものである。
【００１３】
【作用】即ち、第１の発明にあっては、例えば、メモリ
チップの左右の辺に組となるアドレスパッドが位置した
場合に、これらのパッドが接続されるべきアドレスプリ
デコーダを、夫々のアドレスパッドからほぼ等距離に位
置するように配置することにより、信号配線長にアンバ
ランスが生じることを防止する。
チップの左右の辺に組となるアドレスパッドが位置した
場合に、これらのパッドが接続されるべきアドレスプリ
デコーダを、夫々のアドレスパッドからほぼ等距離に位
置するように配置することにより、信号配線長にアンバ
ランスが生じることを防止する。
【００１４】また、第２の発明にあっては、複数存在す
るアドレスプリデコーダからの出力をＡＴＤ回路やポス
トデコーダ等の回路に接続する場合、各アドレスプリデ
コーダからの信号線の長さの差が極力小さくなるよう
に、例えば、最も離れたカラムアドレスプリデコーダか
らの信号線が最短経路を通るように設計する。
るアドレスプリデコーダからの出力をＡＴＤ回路やポス
トデコーダ等の回路に接続する場合、各アドレスプリデ
コーダからの信号線の長さの差が極力小さくなるよう
に、例えば、最も離れたカラムアドレスプリデコーダか
らの信号線が最短経路を通るように設計する。
【００１５】
【実施例】本発明における第１の実施例を図１に基づい
て説明する。図１は１６ＭＤＲＡＭチップの内部構造の
概観図であるる。長方形状のチップ本体１には、４Ｍ単
位のメモリブロック２〜５が四方に配置されている。前
記チップ本体１の向かって左辺には、ＶCC、入出力ＤＱ
１〜ＤＱ４、バーＷＥ(Write Enable)、バーＲＡＳ(Row
Address Strobe)、アドレスＡ１１及びＡ１０、Ａ０〜
Ａ３、並びにＶCCの各パッド（パッケージのピンを接続
される端子）が縦方向に順に配列されている。
て説明する。図１は１６ＭＤＲＡＭチップの内部構造の
概観図であるる。長方形状のチップ本体１には、４Ｍ単
位のメモリブロック２〜５が四方に配置されている。前
記チップ本体１の向かって左辺には、ＶCC、入出力ＤＱ
１〜ＤＱ４、バーＷＥ(Write Enable)、バーＲＡＳ(Row
Address Strobe)、アドレスＡ１１及びＡ１０、Ａ０〜
Ａ３、並びにＶCCの各パッド（パッケージのピンを接続
される端子）が縦方向に順に配列されている。
【００１６】また、前記チップ本体１の向かって右辺に
は、ＶSS、入出力ＤＱ８〜ＤＱ５、バーＣＡＳ(Column
Address Strobe)、バーＯＥ(Output Enable)、アドレス
Ａ９〜Ａ４、及びＶSSの各パッドが縦方向に順に配列さ
れている。前記アドレスパッドＡ０〜Ａ８の内、Ａ０は
不使用と定められているので、アドレスパッドＡ１とＡ
２、Ａ３とＡ４、Ａ５とＡ６、及びＡ７とＡ８とが夫々
組となる。
は、ＶSS、入出力ＤＱ８〜ＤＱ５、バーＣＡＳ(Column
Address Strobe)、バーＯＥ(Output Enable)、アドレス
Ａ９〜Ａ４、及びＶSSの各パッドが縦方向に順に配列さ
れている。前記アドレスパッドＡ０〜Ａ８の内、Ａ０は
不使用と定められているので、アドレスパッドＡ１とＡ
２、Ａ３とＡ４、Ａ５とＡ６、及びＡ７とＡ８とが夫々
組となる。
【００１７】そして、各アドレスパッドから出力される
カラムアドレス信号［ＣＡ１］と［ＣＡ２］をプリデコ
ードするプリデコーダ６を、アドレスパッド［Ａ１］と
［Ａ２］の間に配置し、以下同様に、カラムアドレス信
号［ＣＡ５］と［ＣＡ６］をプリデコードするプリデコ
ーダ７を、アドレスパッド［Ａ５］と［Ａ６］の間に、
カラムアドレス信号［ＣＡ７］と［ＣＡ８］をプリデコ
ードするプリデコーダ８を、アドレスパッド［Ａ７］と
［Ａ８］の間に配置する。
カラムアドレス信号［ＣＡ１］と［ＣＡ２］をプリデコ
ードするプリデコーダ６を、アドレスパッド［Ａ１］と
［Ａ２］の間に配置し、以下同様に、カラムアドレス信
号［ＣＡ５］と［ＣＡ６］をプリデコードするプリデコ
ーダ７を、アドレスパッド［Ａ５］と［Ａ６］の間に、
カラムアドレス信号［ＣＡ７］と［ＣＡ８］をプリデコ
ードするプリデコーダ８を、アドレスパッド［Ａ７］と
［Ａ８］の間に配置する。
【００１８】また、夫々対向する辺に位置するアドレス
パッド［Ａ３］と［Ａ４］からのカラムアドレス信号
［ＣＡ３］と［ＣＡ４］をプリデコードするプリデコー
ダ９は、アドレスパッド［Ａ３］と［Ａ４］から近い側
の短辺（図１では下辺）に沿って、アドレスパッド［Ａ
３］と［Ａ４］から夫々等しい距離に位置する場所に配
置する。
パッド［Ａ３］と［Ａ４］からのカラムアドレス信号
［ＣＡ３］と［ＣＡ４］をプリデコードするプリデコー
ダ９は、アドレスパッド［Ａ３］と［Ａ４］から近い側
の短辺（図１では下辺）に沿って、アドレスパッド［Ａ
３］と［Ａ４］から夫々等しい距離に位置する場所に配
置する。
【００１９】尚、図１の場合は、アドレスパッド［Ａ
３］と［Ａ４］とが対向位置にあるため、チップ本体１
下辺のちょうど中央部にプリデコーダ９を位置させてい
るが、アドレスパッド［Ａ３］と［Ａ４］の位置がずれ
ていた場合には、プリデコーダ９の配置も、両者から等
距離になるように左右にずれることになる。このよう
に、前記プリデコーダ９は、どうしてもアドレスパッド
［Ａ３］と［Ａ４］から離れた位置に配置する必要があ
るが、プリデコーダ９を両者から等しい距離にある位置
に設けたので、各パッドからの信号線１０、１１の長さ
に差がなくなり、信号の到達に時間差が生じにくい。
３］と［Ａ４］とが対向位置にあるため、チップ本体１
下辺のちょうど中央部にプリデコーダ９を位置させてい
るが、アドレスパッド［Ａ３］と［Ａ４］の位置がずれ
ていた場合には、プリデコーダ９の配置も、両者から等
距離になるように左右にずれることになる。このよう
に、前記プリデコーダ９は、どうしてもアドレスパッド
［Ａ３］と［Ａ４］から離れた位置に配置する必要があ
るが、プリデコーダ９を両者から等しい距離にある位置
に設けたので、各パッドからの信号線１０、１１の長さ
に差がなくなり、信号の到達に時間差が生じにくい。
【００２０】さて、前記チップ本体の中心部には、ＡＴ
Ｄ(Address Transition Detection)回路１２が設けられ
おり、このＡＴＤ回路１２には前記各プリデコーダ６〜
９からの出力信号線群１３〜１６が接続されている。各
プリデコーダ６〜９の内、プリデコーダ６〜８はＡＴＤ
回路１２からの距離が近いので、出力信号線群１３〜１
５の長さにそれ程差が生じないが、前記プリデコーダ９
はＡＴＤ回路１２から離れた位置にあるので、ＡＴＤ回
路に至る出力信号線群１６の長さが、長くなりがちであ
る。
Ｄ(Address Transition Detection)回路１２が設けられ
おり、このＡＴＤ回路１２には前記各プリデコーダ６〜
９からの出力信号線群１３〜１６が接続されている。各
プリデコーダ６〜９の内、プリデコーダ６〜８はＡＴＤ
回路１２からの距離が近いので、出力信号線群１３〜１
５の長さにそれ程差が生じないが、前記プリデコーダ９
はＡＴＤ回路１２から離れた位置にあるので、ＡＴＤ回
路に至る出力信号線群１６の長さが、長くなりがちであ
る。
【００２１】そこで、この長さを最短とするために、プ
リデコーダ９からＡＴＤ回路１２へ至る最短経路、即
ち、メモリブロック４と５との間を通るように配線して
いる。これにより、その他の出力信号線群１３〜１５と
の長さの差を少しでも縮めることができる。尚、前記メ
モリブロック４と５との間には、通常ロウアドレスプリ
デコーダからの出力信号線群が配線されていることが多
いが、その場合は、前記出力信号線群１６をこれに並行
して配線してもよいし、例えば面積縮小のために、配線
を積層構造として、ロウアドレスプリデコーダからの出
力信号線群を下層配線とし、カラムアドレスプリデコー
ダからの出力信号線群１６を上層配線としてもよい。
リデコーダ９からＡＴＤ回路１２へ至る最短経路、即
ち、メモリブロック４と５との間を通るように配線して
いる。これにより、その他の出力信号線群１３〜１５と
の長さの差を少しでも縮めることができる。尚、前記メ
モリブロック４と５との間には、通常ロウアドレスプリ
デコーダからの出力信号線群が配線されていることが多
いが、その場合は、前記出力信号線群１６をこれに並行
して配線してもよいし、例えば面積縮小のために、配線
を積層構造として、ロウアドレスプリデコーダからの出
力信号線群を下層配線とし、カラムアドレスプリデコー
ダからの出力信号線群１６を上層配線としてもよい。
【００２２】また、チップ本体１には、各プリデコーダ
６〜９からの出力信号線群１３〜１６が接続されるもの
として、ＡＴＤ回路１２以外にポストデコーダを設ける
場合もあるが、この場合であっても、各出力信号線群１
３〜１６の長さの差を極力縮めるという技術的思想にそ
って配線すればよい。図２は本発明における第２の実施
例を示したものである。図１に示す第１の実施例との違
いは、プリデコーダ９からＡＴＤ回路１２に至る出力信
号線群１６が、メモリブロック４の外側を迂回している
ことのみである。
６〜９からの出力信号線群１３〜１６が接続されるもの
として、ＡＴＤ回路１２以外にポストデコーダを設ける
場合もあるが、この場合であっても、各出力信号線群１
３〜１６の長さの差を極力縮めるという技術的思想にそ
って配線すればよい。図２は本発明における第２の実施
例を示したものである。図１に示す第１の実施例との違
いは、プリデコーダ９からＡＴＤ回路１２に至る出力信
号線群１６が、メモリブロック４の外側を迂回している
ことのみである。
【００２３】この第２実施例にあっては、プリデコーダ
９に対するアドレスパッド［Ａ３］と［Ａ４］からの信
号入力に時間差は生じにくいが、ＡＴＤ回路に対するプ
リデコーダ９から信号入力時間が、他のプリデコーダ６
〜８からの信号入力に比べて若干遅延する危惧はある。
９に対するアドレスパッド［Ａ３］と［Ａ４］からの信
号入力に時間差は生じにくいが、ＡＴＤ回路に対するプ
リデコーダ９から信号入力時間が、他のプリデコーダ６
〜８からの信号入力に比べて若干遅延する危惧はある。
【００２４】
【発明の効果】第１の発明にあっては、例えば、メモリ
チップの左右の辺に組となるアドレスパッドが位置した
場合に、これらのパッドが接続されるべきアドレスプリ
デコーダを、夫々のアドレスパッドからほぼ等距離に位
置するように配置することにより、信号配線長にアンバ
ランスが生じることを防止するので、信号入力に時間差
が生じにくく、プリデコーダが誤動作しにくい。
チップの左右の辺に組となるアドレスパッドが位置した
場合に、これらのパッドが接続されるべきアドレスプリ
デコーダを、夫々のアドレスパッドからほぼ等距離に位
置するように配置することにより、信号配線長にアンバ
ランスが生じることを防止するので、信号入力に時間差
が生じにくく、プリデコーダが誤動作しにくい。
【００２５】また、第２の発明にあっては、複数存在す
るアドレスプリデコーダからの出力をＡＴＤ回路やポス
トデコーダ等の回路に接続する場合、各アドレスプリデ
コーダからの信号線の長さの差が極力小さくなるよう
に、例えば、最も離れたカラムアドレスプリデコーダか
らの信号線が最短経路を通るように設計するので、第１
の発明同様に、信号入力に時間差が生じにくく、ＡＴＤ
回路等が誤動作しにくい。
るアドレスプリデコーダからの出力をＡＴＤ回路やポス
トデコーダ等の回路に接続する場合、各アドレスプリデ
コーダからの信号線の長さの差が極力小さくなるよう
に、例えば、最も離れたカラムアドレスプリデコーダか
らの信号線が最短経路を通るように設計するので、第１
の発明同様に、信号入力に時間差が生じにくく、ＡＴＤ
回路等が誤動作しにくい。
【図１】本発明の第１の実施例におけるメモリチップの
概観図である。
概観図である。
【図２】本発明の第２の実施例におけるメモリチップの
概観図である。
概観図である。
【図３】従来例におけるメモリチップの概観図である。
【図４】メモリチップが内蔵されたＳＯＪパッケージの
概観図である。
概観図である。
Ａ１〜Ａ８ アドレスパッド Ａ３、Ａ４ アドレスパッド（チップの異なる辺に位置
するパッド） １ チップ本体 ６〜９ アドレスプリデコーダ １０、１１ 信号線 １２ ＡＴＤ回路 １３〜１６ 出力信号線群
するパッド） １ チップ本体 ６〜９ アドレスプリデコーダ １０、１１ 信号線 １２ ＡＴＤ回路 １３〜１６ 出力信号線群
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/401 Ｈ０１Ｌ 27/04 21/822 8832−4Ｍ Ｈ０１Ｌ 27/04 Ａ
Claims (2)
- 【請求項１】 外部から指定入力されたアドレスに対応
するメモリセルに対し、データを出し入れするものであ
って、アドレスプリデコーダに接続されるアドレスパッ
ドの内、夫々がチップの異なる辺に位置するパッドが接
続されるべきアドレスプリデコーダを、夫々のアドレス
パッドからほぼ等距離に位置するように配置したことを
特徴とする半導体記憶装置。 - 【請求項２】 複数存在するアドレスプリデコーダから
の出力をＡＴＤ(Adress Transition Detection)回路や
ポストデコーダ等の回路に接続するものであって、各ア
ドレスプリデコーダからの信号線の長さの差が極力小さ
くなるように、各信号線の配線経路を設定することを特
徴とした請求項１に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26255093A JP3162885B2 (ja) | 1993-10-20 | 1993-10-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26255093A JP3162885B2 (ja) | 1993-10-20 | 1993-10-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07122716A true JPH07122716A (ja) | 1995-05-12 |
| JP3162885B2 JP3162885B2 (ja) | 2001-05-08 |
Family
ID=17377372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26255093A Expired - Fee Related JP3162885B2 (ja) | 1993-10-20 | 1993-10-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3162885B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001283590A (ja) * | 2000-03-31 | 2001-10-12 | Fujitsu Ltd | 半導体集積回路 |
| KR100594210B1 (ko) * | 1999-12-23 | 2006-07-03 | 삼성전자주식회사 | 고속 반도체 메모리장치의 출력 드라이버들의 효율적인 배치 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102043369B1 (ko) | 2012-11-21 | 2019-11-11 | 삼성전자주식회사 | 반도체 메모리 칩 및 이를 포함하는 적층형 반도체 패키지 |
-
1993
- 1993-10-20 JP JP26255093A patent/JP3162885B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100594210B1 (ko) * | 1999-12-23 | 2006-07-03 | 삼성전자주식회사 | 고속 반도체 메모리장치의 출력 드라이버들의 효율적인 배치 |
| JP2001283590A (ja) * | 2000-03-31 | 2001-10-12 | Fujitsu Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3162885B2 (ja) | 2001-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6873563B2 (en) | Semiconductor circuit device adaptable to plurality of types of packages | |
| JP2942610B2 (ja) | メモリ・モジュール | |
| US7259582B2 (en) | Bonding pads for testing of a semiconductor device | |
| KR100276618B1 (ko) | 메모리 모듈 | |
| US6426560B1 (en) | Semiconductor device and memory module | |
| KR0141495B1 (ko) | 반도체 기억장치 및 그 결함구제방법 | |
| US6043107A (en) | Method for producing an integrated circuit assembly | |
| US5587607A (en) | Semiconductor integrated circuit device having improvement arrangement of pads | |
| EP0475057B1 (en) | Improvements in or relating to integrated circuits | |
| JP2932785B2 (ja) | 半導体装置 | |
| EP0818787A2 (en) | Improvements in or relating to semiconductor devices | |
| JPH1187640A (ja) | 半導体装置および電子装置 | |
| US5377144A (en) | Memory array reconfiguration for testing | |
| JP3162885B2 (ja) | 半導体記憶装置 | |
| JP2000132968A (ja) | 半導体集積回路装置 | |
| JP4282695B2 (ja) | 半導体記憶装置 | |
| KR100380023B1 (ko) | 단변 방향의 칩 사이즈를 줄일 수 있는 반도체메모리장치 | |
| KR100306967B1 (ko) | 반도체메모리집적회로장치의데이터입/출력회로배열 | |
| JPS61296592A (ja) | 半導体メモリ装置 | |
| JP3346351B2 (ja) | 半導体記憶装置 | |
| KR0170576B1 (ko) | 부분 불량 메모리 소자를 이용한 메모리 모듈 | |
| KR950010760B1 (ko) | 다층배선 구조를 갖는 반도체 메모리 장치 | |
| JP2002025250A (ja) | 半導体記憶装置 | |
| JPH0358544B2 (ja) | ||
| KR0178886B1 (ko) | 반도체 기억장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090223 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |