JP2002025250A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ２つの世代にまたがって使用可能な半導体記
憶装置を提供する。 【解決手段】 Ｎビット単位でのメモリアクセスと２Ｎ
ビット単位でのメモリアクセスの切り換えを可能し、Ｎ
ビット単位でのメモリアクセスのときには、カラム系ア
ドレスはそのままとしてロウ系アドレスを２倍に拡張す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
とメモリモジュールに関し、主としてダイナミック型Ｒ
ＡＭ（ランダム・アクセス・メモリ）のような汎用半導
体記憶装置に利用して有効な技術に関するものである。

【０００２】

【従来の技術】本発明を成した後の調査によって、後で
説明する本発明に関連すると思われるものとして、特開
平４−２２２９８９号公報があることが判明した。この
公報においては、１個のパッケージに複数個のチップを
封止した半導体集積回路装置の動作時の発熱によってチ
ップ内部に発生する応力−歪状態を各チップで均等化す
るよう工夫されたものであるが、その中の段落００３１
において、２つのメモリチップを２個用いて２倍の記憶
容量を実現する例が開示されている。

【０００３】

【発明が解決しようとする課題】ダイナミック型ＲＡＭ
では、世代毎に記憶容量が４倍ずつ増加するものとなる
ため、上記２つのメモリチップを積層構造にした場合に
は、上記４倍ずつ記憶容量が増大するという上記ルール
から外れたものとなってしまう。例えば２５６Ｍビット
のＤＲＡＭチップを２つ用いて５１２Ｍビットの記憶容
量を実現する場合、それは２５６Ｍビットとの置き換え
が可能になるようにされ、世代的に２５６Ｍビットと同
一になる。しかしながら、上記ルールから外れた５１２
Ｍビットの記憶容量を持つメモリチップを開発した場合
には、上記の手法のままなら１Ｇビットのような次世代
のＤＲＡＭとの互換性がなく、やはり上記の２５６Ｍビ
ット世代のままになってしまうことに気が付いた。

【０００４】この発明の目的は、２つの世代にまたがっ
て使用可能な半導体記憶装置を提供することにある。こ
の発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、２ビット単位でのメモリア
クセスと４ビット単位でのメモリアクセスの切り換えを
可能し、２ビット単位でのメモリアクセスのときには、
カラム系アドレスはそのままとしてロウ系アドレスを２
倍に拡張する。

【０００６】

【発明の実施の形態】図１には、この発明に係る半導体
記憶装置の一実施例のアドレス構成図が示されている。
この実施例では、特に制限されないが、５１２Ｍビット
のような記憶容量を持ち、バンク＃０〜３のような４つ
のメモリバンクを備えたシンクロナスＤＲＡＭに向けら
れている。

【０００７】図１（Ａ）の例では、各メモリバンク＃０
〜３の各々は、カラムアドレスが４Ｋで、ロウアドレス
が８Ｋからなる４Ｋ×８Ｋ＝３２Ｍビットの記憶容量を
持ち、それぞれから１ビットのデータの入出力が可能と
される４つのメモリブロックを持つようにされる。これ
により、全体で３２Ｍ×４×４＝５１２Ｍ（ビット）の
記憶容量とされる。つまり、１つのメモリチップによる
４ビット単位でのメモリアクセスは、３２ＭＷ（メガワ
ード）×４ビット×４バンクのようなＳＤＲＡＭが構成
される。

【０００８】上記同じメモリチップに対して、２ビット
単位でのメモリアクセスが行なわれるような変更が可能
とされる。このようなビット構成の変更は、ボンディン
グオプション、マスクオプション又はヒューズオプショ
ンのいずれか又はその組み合わせにより実現される。例
えば、上記２ビット単位でのメモリアクセスにおいて
は、２ビットに対応してメモリブロックが２つに分けら
れて、カラムアドレスは４Ｋのままとされ、ロウアドレ
スは８Ｋから１６Ｋのように２倍に拡張される。

【０００９】このようなアドレスの拡張は、次のように
説明することができる。例えば×１ビット構成のとき
は、上記同じ構成で４つのメモリブロックのうちいずれ
か１つを選択すれば１ビット構成のメモリチップができ
る。この場合、４つのメモリブロックのうちのいずれか
１つを選択するには２ビットのアドレスが必要とされる
が、そのうちの上位側のアドレスを無効とすれば同時に
２個ずつのメモリブロックが選択でき、下位側のアドレ
スにより２つのうちの１つを選択することによりロウア
ドレスを１６Ｋまでの拡張を行なうことができる。かか
る２ビットのアドレスは、上記×４ビット構成では無効
（ドントケア）とされる。

【００１０】図１（Ｂ）の例では、各メモリバンク＃０
〜３の各々は、カラムアドレスが２Ｋで、ロウアドレス
が８Ｋからなる４Ｋ×８Ｋ＝１６Ｍビットの記憶容量を
持ち、それぞれから１ビットのデータの入出力が可能と
される８つのメモリブロックを持つようにされる。これ
により、全体で１６Ｍ×８×４＝５１２Ｍ（ビット）の
記憶容量とされる。つまり、１つのメモリチップによる
８ビット単位でのメモリアクセスは、１６ＭＷ（メガワ
ード）×８ビット×４バンクのようなＳＤＲＡＭが構成
される。

【００１１】上記同じメモリチップに対して、４ビット
単位でのメモリアクセスが行なわれるような変更が可能
とされる。このようなビット構成の変更は、前記同様に
ボンディングオプション、マスクオプション又はヒュー
ズオプションのいずれか又はその組み合わせにより実現
される。例えば、上記４ビット単位でのメモリアクセス
においては、４ビットに対応してメモリブロックが４つ
に分けられて、カラムアドレスは２Ｋのままとされ、ロ
ウアドレスは８Ｋから１６Ｋのように２倍に拡張され
る。このようなアドレスの拡張も前記同様に、×８ビッ
ト構成に対してロウ系アドレスを１ビット追加して２個
ずつ４組に分けたメモリブロックのうちの１つをそれぞ
れが選択することによりロウアドレスを１６Ｋまでの拡
張を行なうことができる。

【００１２】図１（Ｃ）の例では、各メモリバンク＃０
〜３の各々は、カラムアドレスが１Ｋで、ロウアドレス
が８Ｋからなる１Ｋ×８Ｋ＝８Ｍビットの記憶容量を持
ち、それぞれから１ビットのデータの入出力が可能とさ
れる１６つのメモリブロックを持つようにされる。これ
により、全体で８Ｍ×１６×４＝５１２Ｍ（ビット）の
記憶容量とされる。つまり、１つのメモリチップによる
１６ビット単位でのメモリアクセスは、８ＭＷ（メガワ
ード）×１６ビット×４バンクのようなＳＤＲＡＭが構
成される。

【００１３】上記同じメモリチップに対して、８ビット
単位でのメモリアクセスが行なわれるような変更が可能
とされる。このようなビット構成の変更は、前記同様に
ボンディングオプション、マスクオプション又はヒュー
ズオプションのいずれか又はその組み合わせにより実現
される。例えば、上記８ビット単位でのメモリアクセス
においては、８ビットに対応してメモリブロックが８つ
に分けられて、カラムアドレスは１Ｋのままとされ、ロ
ウアドレスは８Ｋから１６Ｋのように２倍に拡張され
る。このようなアドレスの拡張も前記同様に、×１６ビ
ット構成に対してロウ系アドレスを１ビット追加して２
個ずつ８組に分けたメモリブロックのうちの１つをそれ
ぞれが選択することによりロウアドレスを１６Ｋまでの
拡張を行なうことができる。

【００１４】この実施例において、図（Ｂ）の８ビット
構成のＳＤＲＡＭは、図（Ｃ）の８ビット構成のＳＤＲ
ＡＭとは世代が異なることに注意する必要がある。同じ
８ビット構成でも、図（Ｂ）では、ロウアドレスが８Ｋ
であるのに対して、図（Ｃ）では１６Ｋのように２倍に
拡張されたものである。

【００１５】そもそも、５１２ＭビットのＳＤＲＡＭ
は、２５６Ｍビットのメモリチップを２個組み合わせて
実現できるようアドレスが割り当てられる。それ故、２
５６ＭビットのＳＤＲＡＭに対応してロウアドレスが８
Ｋのように設定される。したがって、図１の（Ａ）〜
（Ｃ）のうち左側のアドレス構成は、上記２５６Ｍビッ
トの記憶容量のものと互換性が取れるのに対し、図１
（Ａ）〜（Ｃ）のうち右側のアドレス構成は、次世代で
ある１Ｇビットのものと互換性が取れるようにされる。

【００１６】図１（Ａ）のメモリチップを２個組み合わ
せれば、３２ＭＷ×４ビット×４バンクの半導体記憶装
置を得ることができるし、図１（Ｂ）のメモリチップを
２個組み合わせれば、１６ＭＷ×８ビット×４バンクの
半導体記憶装置を得ることができるし、図１（Ｃ）のメ
モリチップを２個組み合わせれば、８ＭＷ×１６ビット
×４バンクの半導体記憶装置を得ることができる。いず
れも、全体の記憶容量が１Ｇビットなり、ロウアドレス
サイズが１６Ｋとなるため次世代の１ＧビットのＳＤＲ
ＡＭとの互換性を確保することができる。

【００１７】つまり、１チップのＳＤＲＡＭでは、ロウ
アドレスサイズが８Ｋであり、カラムアドレスサイズの
変更によってビット構成を×４、×８、×１６等の品種
展開を行なうものであり、１ＧビットのＳＤＲＡＭで
は、ロウアドレスサイズが１６Ｋのように２倍に拡張
し、×４、×８、×１６ビット構成に対応してカラムア
ドレスサイズを変更するものである。

【００１８】したがって、この実施例のような５１２Ｍ
ビットの記憶容量を持つメモリチップは、ボンディング
オプション、マスクオプション又はヒューズオプション
又はこれらの組み合わせによって、上記のように２５６
Ｍ世代と次世代である１Ｇ世代の両方に適用可能な半導
体記憶装置を得ることができるものとなる。

【００１９】また、単品の記憶容量が１Ｇビットを超え
るようになると、小さなシステムではモジュール単位で
は記憶容量が大きすぎてしまうため、単品数個使いが必
要になる。このとき、２チップ積層品のビット構成は、
×８，×１６（場合によっては×３２）が必要となる。
これに適合させるよう１チップではロウアドレスを増や
して×４ビット，８ビット及び１６ビットとしておき、
それを積層構造とすることにより上記×８ビット，×１
６ビット及び×３２ビット構成の単品メモリを得るよう
にしてもよい。

【００２０】図２には、この発明に係る半導体記憶装置
の一実施例の構成図が示されている。この実施例では、
前記実施例のように５１２Ｍビットの記憶容量を持つメ
モリチップを１個用いた場合には、３２ＭＷ×４ビット
×４バンクのメモリとして用いる。この構成は、２５６
Ｍビットの記憶容量を持つＳＤＲＡＭとの互換性を採る
ことができる。つまり、２５６Ｍビットのメモリチップ
を２個用いた場合と同一となる。

【００２１】上記メモリチップを×２ビット構成とし、
２個のメモリチップを積層構造にして１つのパッケージ
に搭載して、６４ＭＷ×４ビット×４バンクのようなメ
モリとして用いる。この構成は、次世代である１Ｇビッ
トの記憶容量を持つＳＤＲＡＭと互換性を採ることがで
きる。つまり、１Ｇビットのメモリチップを開発するま
での代替品として使用することができる。

【００２２】図３には、この発明に係る半導体記憶装置
の他の一実施例の構成図が示されている。この実施例で
は、上記メモリチップを×２ビット構成とし、４個のメ
モリチップを積層構造にして１つのパッケージあるいは
基板に搭載して、６４ＭＷ×８ビット×４バンクのよう
なメモリとして用いる。この構成は、次世代である１Ｇ
ビットの記憶容量を持つＳＤＲＡＭを２個用いたものあ
るいは、２Ｇビットの記憶容量を持つメモリチップを開
発するまでの代替品として使用することができる。

【００２３】図４には、この発明に係る半導体記憶装置
の一実施例の要部透視図が示されている。この実施例で
は、同一のパッケージに２つのメモリチップが背中合わ
せで積層構造とされる。つまり、メモリチップの裏面側
が互いに向かい合うようにし、ボンディングパッド等が
形成される表面が外側を向くように重ね合わされる。同
図には、発明の理解を容易にするために、パッケージ
や、メモリチップに必要な多数のリードのうち、データ
端子に関連する一部が代表として例示的に示されてい
る。

【００２４】半導体記憶装置を簡単に増大させる手法と
して、前記公報に記載のように２つのメモリチップを１
つのパッケージに搭載する技術がある。これまで６４Ｍ
ビットＤＲＡＭでは×４、×８、×１６ビットが存在し
た６４Ｍチップを２チップを積層して１パッケージに組
み立てると１２８Ｍビットを実現でき、また同様に２５
６Ｍビットを２チップをパッケージに組み立てれば５１
２Ｍビットが実現できる。これら積層方式は１２８Ｍビ
ットあるいは５１２Ｍビットのシングルチップを新たに
開発するよりも開発期間を短縮できるので、低価格用途
に注目されている。しかしながら、従来の×４以上のシ
ングルチップのビット構成では積層してもビット数は×
８以上しか実現できなかつた。このため、上記のような
積層方式では、１２８Ｍビットあるいは５１２Ｍビット
で×４ビット品をつくることができなかつた。１Ｇビッ
トや２Ｇビットでも同様である。

【００２５】その上、前記公報のように２つのメモリチ
ップを１つのパッケージに組み立てると、それと同等の
記憶容量を有する半導体記憶装置に比べてパッケージ全
体の厚みが厚くなってしまい、外部端子を同等の配列に
したとしても、後述するようなメモリモジュールに搭載
する場合、高密度に組み立てられたコネクタのピッチに
合わせることができくなるなってしまう、言い換えるな
らば、１つのパッケージに１つのメモリチップを搭載し
た半導体記憶装置との完全な互換性が無くなってしまう
という問題が生じる。

【００２６】本願発明においては、メモリチップとして
×２ビット構成にできるものを２つ積層構造にし、×４
ビット構成の半導体記憶装置を構成するものである。こ
の場合、上記１つのパッケージに組み立てるときの厚み
を１つのチップを搭載したパッケージと同等のものにす
るため、２つのメモリチップの裏面を接合させるという
工夫がなされている。この構造では、メモリチップの裏
面がパッケージを構成する封止樹脂と極力接触しないよ
うにされる。このことは、従来の半導体集積回路装置で
は、封止の目的で半導体チップの裏面及び表面を含む全
体が封止樹脂と接触するように構成されるものと比べる
と大きく異なり、このような工夫によって積層構造を採
用しつつ、半導体集記憶装置としての薄型化を図るよう
にするものである。

【００２７】つまり、この実施例においては、上記のよ
うにメモリチップを背中合わせにすることによって、従
来の半導体集積回路装置のように裏面部分の封止樹脂を
少なくなり、その分パッケージの厚みを薄くすることが
できる。この結果、同図のように上下両面にＬＯＣ（リ
ード・オン・チップ）構造のリードを配置し、それとメ
モリチップのボンデンィングパッドとをボンディングワ
イヤにより接続し、２つのメモリチップを１つのパッケ
ージに納めても、そのパッケージの厚みを既存の同等の
記憶容量を有する半導体記憶装置におけるパッケージの
厚みと同等にすることができる。

【００２８】このような積層構造においては、背中合わ
せでそれぞれのメモリチップに設けられるアドレス端子
や制御端子は、対応するリードが外部で共通に接続され
る必要がある。このため、２つのメモリチップでは、リ
ードとボンディングパッドとの関係が左右逆に構成され
る。これに対して、データ端子は、上記のようなアドレ
ス端子と同様に外部で対応するものを共通に接続してし
まうと、×２ビットずつのデータが外部端子で衝突して
しまう。

【００２９】そこで、この実施例では、アドレス端子等
に関しては上記積層構造の上側メモリチップと下側メモ
リチップとではミラー反転させてリードとボンディング
パッドとを接続する。これに対して、２つのデータ端子
は、メモリチップの主面からみた場合には同じ側の２つ
のリードと接続させる。つまり、同図の例においては、
外部端子ＤＱ０及びＤＱ１とされるデータ用リードは、
上側メモリチップと下側メモリチップの両方に延び、上
側リードが上側メモリチップのパッドＤＱ（ａ）とＤＱ
（ｃ）にワイヤを介して接続され、下側リードは下側メ
モリチップのいずれのパッドとも接続さない。

【００３０】外部端子ＤＱ３とＤＱ２とされるデータ用
リードは、上側メモリチップと下側メモリチップの両方
に延び、下側リードが下側メモリチップのパッドＤＱ
（ａ）とＤＱ（ｃ）にワイヤを介して接続され、上側リ
ードは下側メモリチップのいずれのパッドとも接続さな
い。上記下側メモリチップのパッド配置と上側メモリチ
ップのパッド配置は同様であり、上側メモリチップに代
表的に示されたパッドＤＱ（ｂ）とＤＱ（ｄ）は、１つ
のメモリチップから４ビット単位でデータ出力を行う場
合に、上記ＤＱ（ａ）とＤＱ（ｃ）と共に用いられるも
のである。

【００３１】したがって、図４の実施例ではＤＱ（ｂ）
とＤＱ（ｄ）は用いられない。Ａ信号のリードは、上側
メモリチップ及び下側メモリチップに延びる両リードの
先端においてそれぞれのメモリチップに形成されるパッ
ドＡ−ＰＡＤ及びＢ−ＰＡＤに接続され、同じＡ信号が
両メモリチップに共通に供給される。データ用リード
は、後述するように入出力容量低減のため、接続されな
い側のリードを切断してもよい。

【００３２】図５には、この発明に係る半導体記憶装置
の積層構造にされる２つのメモリチップの一実施例の概
略パターン図が示されている。同図（Ａ）は、上側（Ｕ
ＰＰＥＲ）のメモリチップとそれに対応したリード及び
ボンディングワイヤが示され、同図（Ｂ）には下側（Ｌ
ＯＷＥＲ）のメモリチップとそれに対応したリード及び
ボンディングワイヤが示されている。

【００３３】この実施例のメモリチップは、後述するよ
うなメタルオプション又はボンディングオプションある
いはその組み合わせによって、×２ビット構成、×４ビ
ット構成、×８ビット構成及び×１６ビット構成が選択
できるようにされる。これらの複数通りのビット構成に
対応できるよう、リードは最大数が示されている。この
実施例では、×２ビット構成で、それぞれのメモリチッ
プが５１２Ｍビットの記憶容量を持つ場合のリード及び
ボンディングワイヤの例が示されている。したがって、
信号名が付されていないリードは、上記の×２ビット構
成のメモリでは存在しないリードであると理解された
い。

【００３４】メモリチップは、その長手方向のほぼ中心
線上にボンディングパッドがほぼ一直線状に配置され
る。このようなボンデングバッドを１列に並べる構成
は、後述する２つのメモリチップを上記のように背中合
わせで積層構造とし、アドレス端子や制御端子等のよう
なリードを外部で共通化して１つのパッケージに搭載す
る場合に極めて有益なボンディングパッドの配列とな
る。

【００３５】上側のメモリチップ及び下側のメモリチッ
プのリード端子の信号名は、四角で囲んだデータ用リー
ドＤＱ０〜ＤＱ３を除いて、図面上では左右対称的に配
置される。例えば上側メモリチップＵＰＰＥＲの右側に
配置される各リードは、下側のメモリチップＬＯＷＥＲ
では、メモリチップの長手方向の中心線を基準にしてミ
ラー反転させた左側に配置せされるリードと一致してい
る。逆に、上側メモリチップＵＰＰＥＲの左側に配置さ
れる各リードは、下側のメモリチップＬＯＷＥＲでは、
メモリチップの長手方向の中心線を基準にしてミラー反
転させた右側に配置せされたリードと一致している。

【００３６】上記のように上側メモリチップＵＰＰＥＲ
と下側メモリチップＬＯＷＥＲとの同じ信号が供給され
るリードが左右逆に配置されるが、上記のようにボンデ
ィングパッドが１列に並んでいる場合には、リードに対
して上側と下側では左右逆転させてボンディングワイヤ
を配置させればよい。図５において、メモリチップＵＰ
ＰＥＲとそのリード及びボンディングワイヤに対して、
メモリチップＬＯＷＥＲとそのリード及びボンディング
ワイヤの配列は、上記メモリチップＵＰＰＥＲの右側に
鏡（ミラー）を置いて写し出されたものと一致してい
る。ただし、上記データ用リードＤＱ０〜ＤＱ３に関し
ては、上側メモリチップＵＰＰＥＲでは、右側のリード
ＤＱ３とＤＱ２に接続され、下側メモリチップＬＯＷＥ
Ｒでは、右側のリードＤＱ０とＤＱ１に接続される。つ
まり、メモリチップ側のボンディングパッドとそれに接
続されるリードの位置は同じであるが、リード名が上記
のように異なるようにされる。

【００３７】この実施例では、メモリチップの長手方向
に一対のリードが延長されてチップの上下端で電源電圧
ＶＤＤと回路の接地電位ＶＳＳのリードに接続される。
このリードは、バスバーとされて低電源インピーダンス
によりメモリチップに対して適宜に電源電圧ＶＤＤ、回
路の接地電位ＶＳＳを供給するの用いられる。このバス
バーＶＤＤ及びＶＳＳも、上側メモリチップＵＰＰＥＲ
と下側メモリチップＬＯＷＥＲとでは上記ミラー反転し
た形態で配置される。

【００３８】上記のようなつ２のメモリチップを裏面が
接合するように背中合わせで積層構造にした場合、アド
レス端子や制御端子はそれぞれ対応するリードが上下重
ねなわされて共通接続される。これに対して、データ端
子は２ずつのリードが上記積層構造にしたときに互いに
左右に分離されて、互いに電気的に分離されて×４ビッ
トのデータ端子ＤＱ０〜ＤＱ３のようにできるものであ
る。

【００３９】図６には、この発明に係る半導体記憶装置
を他の一実施例の要部断面図が示されている。背中合わ
せのメモリチップを持つ半導体記憶装置が、モジュール
基板の両面に搭載されている。これにより、前記図３の
実施例のような４チップの積層構造にすることができ
る。この実施例において、リードはメモリチップ上に接
着層を介して接着される。これらのリードの延長方向と
は直角方向に延長されるバスバーは、接着層が薄く形成
されて、その高さが上記リードより低くされる。これに
より、リードの選択とメモリチップの表面に設けられる
ボンディングパッドとの間を接続するワイヤが上記バス
バーと接触することがないように高さ方向のマージンを
大きくすることができる。

【００４０】モジュール基板の両面に搭載される半導体
記憶装置は、前記のように２つのメモリチップが積層構
造にされているが、裏面が重なり合うように形成されて
いるので、封止樹脂の厚みを薄く形成することができ
る。つまり、この実施例の半導体記憶装置は、１つのメ
モリチップしか搭載されない通常の半導体記憶装置であ
って、それの半分の記憶容量を持つ半導体記憶装置と同
じ厚さのパッケージに形成することができ、上記半導体
記憶装置を用いたメモリモジュールとの置き換えが可能
になる。このようなメモリモジュールの置き換えによっ
て、同じ実装体積なら記憶容量が２倍にでき、同じ記憶
容量なら実装面積を半分に低減させることができる。

【００４１】信号線の寄生容量を低減する事は、信号伝
達速度を改善するために重要である。そこで、図４及び
図６において接続されないメモリチツプヘのデータ用リ
ードを短くする事により、リードの寄生容量を低減する
事が可能である。接続されないデータ用リードは、メモ
リチップの端部で切断し、あるいは接続されないデータ
用リードそのものを省略することも可能である。前記図
４においては、第１リードＤＱ０が上側のメモリチップ
と下側のメモリチツプに向かって分岐する個所またはそ
の先において切断してもよい。製造当初から切断後の形
状を有するリードを用いてもよい。すなわち、各データ
用リ一ドは、前記第１及び第２メモリチップに対する延
長長さにおいて非対称な構成は、前記延長長さにおいて
対称的な構成に対して、寄生容量低減による信号伝達速
度の改善を図る挙ができる。

【００４２】この発明に係る半導体記憶装置は、テープ
（フレキシブル基板）にリードがプリントされ、それが
メモリチップの表面に貼り付けられ、ワイヤバンプによ
りボンディングパッドに接続されるようしてもよい。特
に制限されないが、表面から側面にかけて封止樹脂が設
けられ、裏面は実質的に樹脂封止されておらず露出し、
全体としての厚みが薄く形成される。それ故、２ないし
４つの半導体記憶装置を独立させたままモジュール基板
上において積層構造にさせるようにすることもできる。

【００４３】以上のように、本発明に係る半導体記憶装
置では、メモリチップにおいて×２構成を加えることに
より積層品で×４ビットからのビット構成を可能とする
ものである。またさらに本発明では前記図１の×２、×
４、×８、×１６をすべてボンドオプションとすること
により、同一のウェーハ前工程で製作されたチップを組
み立て段階の―部パッドの組み立てを違えるだけで展開
可能とするものである。このようなボンドオプションと
することにより、ウェーハ前工程で作成されたメモリチ
ップの量産化を図ることができ低コスト化を促進するこ
とができる。

【００４４】図７には、この発明が適用される約５１２
ＭビットのシンクロナスＤＲＡＭ（以下、単にＳＤＲＡ
Ｍという）の一実施例の全体ブロック図が示されてい
る。この実施例のＳＤＲＡＭは、特に制限されないが、
４つのメモリバンクのうちメモリバンク０を構成するメ
モリアレイ２００Ａとメモリバンク３を構成するメモリ
アレイ２００Ｄが例示的に示されている。

【００４５】つまり、４つのメモリバンクのうちの２つ
のメモリバンク１と２に対応したメモリアレイ２００
Ｂ、２００Ｃが省略されている。４つのメモリバンク０
〜３にそれぞれ対応されたメモリアレイ２００Ａ〜２０
０Ｄは、同図に例示的に示されているメモリアレイ２０
０Ａと２００Ｄのようにマトリクス配置されたダイナミ
ック型メモリセルを備え、図に従えば同一列に配置され
たメモリセルの選択端子は列毎のワード線（図示せず）
に結合され、同一行に配置されたメモリセルのデータ入
出力端子は行毎に相補データ線（図示せず）に結合され
る。

【００４６】上記メモリアレイ２００Ａの図示しないワ
ード線は行（ロウ）デコーダ２０１Ａによるロウアドレ
ス信号のデコード結果に従って１本が選択レベルに駆動
される。メモリアレイ２００Ａの図示しない相補データ
線はセンスアンプ及びカラム選択回路を含むＩ／Ｏ線２
０２Ａに結合される。センスアンプ及びカラム選択回路
を含むＩ／Ｏ線２０２Ａにおけるセンスアンプは、メモ
リセルからのデータ読出しによって夫々の相補データ線
に現れる微小電位差を検出して増幅する増幅回路であ
る。それにおけるカラムスイッチ回路は、相補データ線
を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイ
ッチ回路である。カラムスイッチ回路はカラムデコーダ
２０３Ａによるカラムアドレス信号のデコード結果に従
って選択動作される。

【００４７】メモリアレイ２００Ｂないし２００Ｄも同
様に、メモリアレイ２００Ｄに例示的に示されているよ
うにロウデコーダ２０１Ｄ，センスアンプ及びカラム選
択回路を含むＩ／Ｏ線２０２Ｄ，カラムデコーダ２０３
Ｄが設けられる。上記相補Ｉ／Ｏ線はライトバッファ２
１４Ａ，Ｂの出力端子及びメインアンプ２１２Ａ，Ｄの
入力端子に接続される。上記メインアンプ２１２Ａ，Ｄ
の出力信号は、ラッチ／レジスタ２１３の入力端子に伝
えられ、このラッチ／レジスタ２１３の出力信号は、出
力バッファ２１１を介して外部端子から出力される。

【００４８】外部端子から入力された書き込み信号は、
入力バッファ２１０を介して上記ライトバッファ２１４
Ａ，Ｄの入力端子に伝えられる。上記外部端子は、特に
制限されないが、１６ビットからなるデータＤ０−Ｄ１
５を出力するデータ入出力端子とされる。なお、上記省
略されたメモリアレイ２００ＢとＣとに対応して、それ
ぞれ上記同様なメインアンプ、ライトバッファが設けら
れる。

【００４９】アドレス入力端子から供給されるアドレス
信号Ａ０〜Ａ１４はカラムアドレスバッファ２０５とロ
ウアドレスバッファ２０６にアドレスマルチプレクス形
式で取り込まれる。アドレス入力端子から供給されたア
ドレス信号はそれぞれのバッファが保持する。ロウアド
レスバッファ２０６はリフレッシュ動作モードにおいて
はリフレッシュカウンタ２０８から出力されるリフレッ
シュアドレス信号をロウアドレス信号として取り込む。
カラムアドレスバッファ２０５の出力はカラムアドレス
カウンタ２０７のプリセットデータとして供給され、列
（カラム）アドレスカウンタ２０７は後述のコマンドな
どで指定される動作モードに応じて、上記プリセットデ
ータとしてのカラムアドレス信号、又はそのカラムアド
レス信号を順次インクリメントした値を、カラムデコー
ダ２０３Ａ〜２０３Ｄに向けて出力する。

【００５０】同図において点線で示したコントローラ２
０９は、特に制限されないが、クロック信号ＣＬＫ、ク
ロックイネーブル信号ＣＫＥ、チップセレクト信号／Ｃ
Ｓ、カラムアドレスストローブ信号／ＣＡＳ（記号／は
これが付された信号がロウイネーブルの信号であること
を意味する）、ロウアドレスストローブ信号／ＲＡＳ、
及びライトイネーブル信号／ＷＥなどの外部制御信号
と、アドレス入力端子Ａ０〜Ａ１１からの制御データと
が供給され、それらの信号のレベルの変化やタイミング
などに基づいてＳＤＲＡＭの動作モード及び上記回路ブ
ロックの動作を制御するための内部タイミング信号を形
成するもので、モードレジスタ１０、コマンドデコーダ
２０、タイミング発生回路３０及びクロックバッファ４
０等を備える。

【００５１】クロック信号ＣＬＫは、クロックバッファ
４０を介して前記説明したようなクロック同期回路５０
に入力され、内部クロックが発生される。上記内部クロ
ックは、特に制限されないが、出力バッファ２１１、入
力バッファ２１０を活性化するタイミング信号として用
いられるとともに、タイミング発生回路３０に供給さ
れ、かかるクロック信号に基づいて列アドレスバッファ
２０５、行アドレスバッファ２０６及び列アドレスカウ
ンタ２０７に供給されるタイミング信号が形成される。

【００５２】他の外部入力信号は当該内部クロック信号
の立ち上がりエッジに同期して有意とされる。チップセ
レクト信号／ＣＳはそのロウレベルによってコマンド入
力サイクルの開始を指示する。チップセレクト信号／Ｃ
Ｓがハイレベルのとき（チップ非選択状態）やその他の
入力は意味を持たない。但し、後述するメモリバンクの
選択状態やバースト動作などの内部動作はチップ非選択
状態への変化によって影響されない。／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号
とは機能が相違し、後述するコマンドサイクルを定義す
るときに有意の信号とされる。

【００５３】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。なお、リードモードにおいて、出力バッファ
２１１に対するアウトプットイネーブルの制御を行う外
部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥ
もコントローラ２０９に供給され、その信号が例えばハ
イレベルのときには出力バッファ２１１は高出力インピ
ーダンス状態にされる。

【００５４】上記ロウアドレス信号は、前記図１（Ｃ）
のように８Ｋのアドレスサイズを持つ場合、クロック信
号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同
期する後述のロウアドレスストローブ・バンクアクティ
ブコマンドサイクルにおけるＡ０〜Ａ１２のレベルによ
って定義される。

【００５５】アドレス信号Ａ１３とＡ１４は、上記ロウ
アドレスストローブ・バンクアクティブコマンドサイク
ルにおいてバンク選択信号とみなされる。即ち、Ａ１３
とＡ１４の組み合わせにより、４つのメモリバンク０〜
３のうちの１つが選択される。メモリバンクの選択制御
は、特に制限されないが、選択メモリバンク側のロウデ
コーダのみの活性化、非選択メモリバンク側のカラムス
イッチ回路の全非選択、選択メモリバンク側のみの入力
バッファ２１０及び出力バッファ２１１への接続などの
処理によって行うことができる。

【００５６】上記カラムアドレス信号は、前記のように
５１２Ｍビットで×１６ビット構成の場合には、カラム
アドレスサイズが１Ｋとなるために、クロック信号ＣＬ
Ｋ（内部クロック）の立ち上がりエッジに同期するリー
ド又はライトコマンド（後述のカラムアドレス・リード
コマンド、カラムアドレス・ライトコマンド）サイクル
におけるＡ０〜Ａ９のレベルによって定義される。そし
て、この様にして定義されたカラムアドレスはバースト
アクセスのスタートアドレスとされる。

【００５７】次に、コマンドによって指示されるＳＤＲ
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ１１を介して与え
られる。レジスタセットデータは、特に制限されない
が、バーストレングス、ＣＡＳレイテンシイ、ライトモ
ードなどとされる。特に制限されないが、設定可能なバ
ーストレングスは、１，２，４，８，フルページとさ
れ、設定可能なＣＡＳレイテンシイは１，２，３とさ
れ、設定可能なライトモードは、バーストライトとシン
グルライトとされる。

【００５８】上記ＣＡＳレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。

【００５９】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ１３とＡ１
４によるメモリバンクの選択を有効にするコマンドであ
り、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ
＝ハイレベルによって指示され、このときＡ０〜Ａ１２
に供給されるアドレスがロウアドレス信号として、Ａ１
３とＡ１４に供給される信号がメモリバンクの選択信号
として取り込まれる。取り込み動作は上述のように内部
クロック信号の立ち上がりエッジに同期して行われる。
例えば、当該コマンドが指定されると、それによって指
定されるメモリバンクにおけるワード線が選択され、当
該ワード線に接続されたメモリセルがそれぞれ対応する
相補データ線に導通される。

【００６０】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ９（×１６ビット構成の場
合）に供給されるカラムアドレスがカラムアドレス信号
として取り込まれる。これによって取り込まれたカラム
アドレス信号はバーストスタートアドレスとしてカラム
アドレスカウンタ２０７に供給される。

【００６１】これによって指示されたバーストリード動
作においては、その前にロウアドレスストローブ・バン
クアクティブコマンドサイクルでメモリバンクとそれに
おけるワード線の選択が行われており、当該選択ワード
線のメモリセルは、内部クロック信号に同期してカラム
アドレスカウンタ２０７から出力されるアドレス信号に
従って順次選択されて連続的に読出される。連続的に読
出されるデータ数は上記バーストレングスによって指定
された個数とされる。また、出力バッファ２１１からの
データ読出し開始は上記ＣＡＳレイテンシイで規定され
る内部クロック信号のサイクル数を待って行われる。

【００６２】（４）カラムアドレス・ライトコマンド
（Ｗｒ） ライト動作の態様としてモードレジスタ１０にバースト
ライトが設定されているときは当該バーストライト動作
を開始するために必要なコマンドとされ、ライト動作の
態様としてモードレジスタ１０にシングルライトが設定
されているときは当該シングルライト動作を開始するた
めに必要なコマンドとされる。更に当該コマンドは、シ
ングルライト及びバーストライトにおけるカラムアドレ
スストローブの指示を与える。

【００６３】当該コマンドは、／ＣＳ，／ＣＡＳ，／Ｗ
Ｅ＝ロウレベル、／ＲＡＳ＝ハイレベルによって指示さ
れ、このときＡ０〜Ａ９に供給されるアドレスがカラム
アドレス信号として取り込まれる。これによって取り込
まれたカラムアドレス信号はバーストライトにおいては
バーストスタートアドレスとしてカラムアドレスカウン
タ２０７に供給される。これによって指示されたバース
トライト動作の手順もバーストリード動作と同様に行わ
れる。但し、ライト動作にはＣＡＳレイテンシイはな
く、ライトデータの取り込みは当該カラムアドレス・ラ
イトコマンドサイクルから開始される。

【００６４】（５）プリチャージコマンド（Ｐｒ） これはＡ１３とＡ１４によって選択されたメモリバンク
に対するプリチャージ動作の開始コマンドとされ、／Ｃ
Ｓ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレ
ベルによって指示される。

【００６５】（６）オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。

【００６６】（７）バーストストップ・イン・フルペー
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡ
Ｓ＝ハイレベルによって指示される。

【００６７】（８）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。

【００６８】ＳＤＲＡＭにおいては、１つのメモリバン
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。例えば、ＳＤＲＡＭは外部から供
給されるデータ、アドレス、及び制御信号を内部に保持
する手段を有し、その保持内容、特にアドレス及び制御
信号は、特に制限されないが、メモリバンク毎に保持さ
れるようになっている。或は、ロウアドレスストローブ
・バンクアクティブコマンドサイクルによって選択され
たメモリブロックにおけるワード線１本分のデータがカ
ラム系動作の前に予め読み出し動作のためにラッチ／レ
ジスタ２１３に保持されるようになっている。

【００６９】したがって、例えば１６ビットからなるデ
ータ入出力端子においてデータＤ０−Ｄ１５が衝突しな
い限り、処理が終了していないコマンド実行中に、当該
実行中のコマンドが処理対象とするメモリバンクとは異
なるメモリバンクに対するプリチャージコマンド、ロウ
アドレスストローブ・バンクアクティブコマンドを発行
して、内部動作を予め開始させることが可能である。

【００７０】この実施例のＳＤＲＡＭは、上記のように
１６ビットの単位でのメモリアクセスを行い、カラムア
ドレスサイズが１Ｋで、ロウアドレスサイズが８Ｋによ
り、約８ＭＷのアドレスを持ち、４つのメモリバンクで
構成されることから、全体では約５１２Ｍビット（８Ｍ
×４バンク×１６ビット）のような記憶容量を持つよう
にされる。

【００７１】上記の実施例から得られる作用効果は、下
記の通りである。 （１） ２ビット単位でのメモリアクセスと４ビット単
位でのメモリアクセスの切り換えを可能し、２ビット単
位でのメモリアクセスのときには、カラム系アドレスは
そのままとしてロウ系アドレスを２倍に拡張することよ
り、４ビット単位のときに対して２ビット単位のときに
はそれを複数個組み合わせることにより次世代のメモリ
との互換性を持たせることができるという効果が得られ
る。

【００７２】（２） 上記に加えて、上記２ビット単位
と４ビット単位でのメモリアクセスの切り換えをボンデ
ィングオプション、マスクオプション又はヒューズオプ
ションのいずれかにより実現することにより共通のメモ
リチップを用いて多様な品種展開が可能になるととも
に、メモリチップの量産化を図ることができるという効
果が得られる。

【００７３】（３） 上記に加えて、上記２ビット単位
でのメモリアクセスが行なわれる２つのメモリチップを
備え、上記２つのメモリチップのアドレス端子及び制御
端子を共通にし、データ端子を各メモリチップに対応し
て設けて４ビット単位でのメモリアクセスを行なうとと
もに、各チップの裏面が互いに接触するよう重ね合わさ
れて表面部を樹脂封止することによって、次世代のメモ
リとパッケージを含めて完全に互換性を実現することが
できるという効果が得られる。

【００７４】（４） 上記に加えて、２つのメモリチッ
プが積層されて封止された半導体記憶装置の厚さは、そ
れの２倍の記憶容量を有する１個のメモリチップが封止
された半導体記憶装置の厚さと同等かそれ以下とするこ
とにより、次世代のメモリと完全に互換性を実現するこ
とができるという効果が得られる。

【００７５】（５） 上記に加えて、上記メモリチップ
を２ⁿ ×２^n-1 （ｎは自然数）の記憶容量を持つものと
することにより、２^n-1 ×２^n-1 又は２ⁿ ×２ⁿ のいず
れの世代にも互換性を持つようにされた融通性の高いメ
モリチップを得ることができるという効果が得られる。

【００７６】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
４に示したダイナミック型ＲＡＭにおいて、その入出力
インターフェイスは、シンクロナス仕様の他にランバス
仕様等に適合したもの等種々の実施形態を採ることがで
きるものである。

【００７７】８ビットや１６ビット単位でのメモリアク
セスが必要なら、上記２つのメモリチップはそれぞれが
４ビット構成あるいは８ビット構成とすればよい。すな
わち、ダイナミック型ＲＡＭのような半導体記憶装置で
は、複数ビット単位でのアクセスは×４ビット単位を最
小単位とするから、それを２個組み合わせることを考え
た場合には、×２ビット構成のアクセスは必須のものと
なる。

【００７８】図１において、（Ａ）の×４ビットを×８
ビットにするときにはマスクオプションによりロウアド
レスをそのままの８Ｋとし、カラムアドレスを４Ｋから
２Ｋにすること、更に×１６ビットにするときには同じ
くマスクオプションによりロウアドレスを８Ｋのままと
し、カラムアドレスを２Ｋから１Ｋに変更する。そし
て、これらのメモリチップに対して、ボンディングオプ
ション又はヒューズオプションによって、図１（Ｂ）及
び（Ｃ）のようにロウアドレスを２倍に拡張するように
してもよい。このような展開によって、１つのメモリチ
ップから２世代に跨がった多様な品種展開を簡単に行な
うようにすることができる。

【００７９】２つのメモリチップは、それぞれが半分の
記憶エリアが有効とされる、いわゆるパーシャルチップ
の組み合わせから構成されてもよい。つまり、一部に不
良が存在し、半分の記憶エリアに対してのみメモリアク
セスが可能にされた２つのメモリチップを、前記のよう
に積層構造に組み合わせて、１つの半導体記憶装置を構
成するようにしてもよい。この場合において、１つのメ
モリチップで構成された良品の半導体記憶装置と、上記
半分の記憶エリアしかメモリアクセスができない２つの
メモリチップを組み合わせて、上記１つのメモリチップ
と外観的には同一の半導体記憶装置を構成することがで
きる。

【００８０】上記のように上記半分の記憶エリアしかメ
モリアクセスができない２つのメモリチップを組み合わ
せて、上記１つのメモリチップと外観的には同一の半導
体記憶装置を構成す場合においても、上記２ビットの単
位でメモリアクセスを行う機能は有効に利用できる。つ
まり、上記有効とされる半導体記憶装置のうち、同一の
アドレスが割り当てられる記憶エリアが有効とされる２
つのメモリチップを組み合わせて、４ビット単位でのメ
モリアクセスが可能な半導体記憶装置として動作させる
ことができるからである。

【００８１】上記とは逆に、上記有効とされる半導体記
憶装置のうち、異なるアドレスが割り当てられる記憶エ
リアが有効とされる２つのメモリチップを組み合わせた
場合に、アドレス信号により２つのメモリチップのうち
いずれか一方にメモリアクセスが行われるので、上記２
ビット単位でのメモリアクセスではなく、半導体記憶装
置が接続されるメモリモジュール等のバス幅に対応した
４ビット、８ビットあるいは１６ビットのような複数ビ
ット単位でメモリアクセスが行われるようしてもよい。
この発明は、世代毎に４倍ずつ記憶容量が増加する半導
体記憶装置に広く利用することができる。

【００８２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、２ビット単位でのメモリア
クセスと４ビット単位でのメモリアクセスの切り換えを
可能し、２ビット単位でのメモリアクセスのときには、
カラム系アドレスはそのままとしてロウ系アドレスを２
倍に拡張することより、４ビット単位のときに対して２
ビット単位のときにはそれを複数個組み合わせることに
より次世代のメモリとの互換性を持たせることができ
る。

【図面の簡単な説明】

【図１】この発明に係る半導体記憶装置の一実施例を示
すアドレス構成図である。

【図２】この発明に係る半導体記憶装置の一実施例を示
すの構成図である。

【図３】この発明に係る半導体記憶装置の他の一実施例
を示すの構成図である。

【図４】この発明に係る半導体記憶装置の一実施例を示
す要部概略透視図である。

【図５】この発明に係る半導体記憶装置の積層構造にさ
れる２つのメモリチップの一実施例を示す概略パターン
図である。

【図６】この発明に係る半導体記憶装置を用いたメモリ
モジュールの一実施例を示す要部断面図である。

【図７】この発明が適用されるシンクロナスＤＲＡＭの
一実施例を示す全体ブロック図である。

【符号の説明】

１０…モードレジスタ、２０…コマンドデコーダ、３０
…タイミング発生回路、３０…クロックバッファ、２０
０Ａ〜２００Ｄ…メモリアレイ、２０１Ａ〜２０１Ｄ…
ロウデコーダ、２０２Ａ〜２０２Ｄ…センスアンプ及び
カラム選択回路、２０３Ａ〜２０３Ｄ…カラムデコー
ダ、２０５…カラムアドレスバッファ、２０６…ロウア
ドレスバッファ、２０７…カラムアドレスカウンタ、２
０８…リフレッシュカウンタ、２０９…コントローラ、
２１０…入力バッファ、２１１…出力バッファ、２１２
Ａ〜Ｄ…メインアンプ、２１３…ラッチ／レジスタ、２
１４Ａ〜Ｄ…ライトバッファ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 Ｎビット単位でのメモリアクセスと２Ｎ
   ビット単位でのメモリアクセスの切り換えが可能とさ
   れ、 Ｎビット単位でのメモリアクセスのときには、カラム系
   アドレスはそのままとしてロウ系アドレスを２倍に拡張
   してなるメモリチップを備えてなることを特徴とする半
   導体記憶装置。
2. 【請求項２】 請求項１において、 上記Ｎビット単位と２Ｎビット単位でのメモリアクセス
   の切り換えは、ボンディングオプション、マスクオプシ
   ョン又はヒューズオプションのいずれかにより実現され
   るものであることを特徴とする半導体記憶装置。
3. 【請求項３】 請求項１又は２において、 上記Ｎビット単位でのメモリアクセスが行なわれる２つ
   のメモリチップを備えてなり、 上記２つのメモリチップのアドレス端子及び制御端子を
   共通にし、データ端子を各メモリチップに対応して設け
   て２Ｎビット単位でのメモリアクセスを行なうととも
   に、 各チップの裏面が互いに接触するよう重ね合わされて表
   面部を樹脂封止してなることを特徴とする半導体記憶装
   置。
4. 【請求項４】 請求項３において、 上記２つのメモリチップが積層されて封止された半導体
   記憶装置の厚さは、それの２倍の記憶容量を有する１個
   のメモリチップが封止された半導体記憶装置の厚さと同
   等かそれ以下とされてなることを特徴とする半導体記憶
   装置。
5. 【請求項５】 請求項１ないし４のいずれかにおいて、 上記メモリチップは、２ⁿ ×２^n-1 （ｎは自然数）の記
   憶容量を持つものであることを特徴とする半導体記憶装
   置。