JP2004158892A - メモリモジュール - Google Patents

Abstract

【課題】 単位体積当たりの記憶容量の増大と高密度実装が可能で使い勝手のよいメモリモジュールを提供する。
【解決手段】 ２ビット単位でメモリアクセスが行われる２つのメモリチップの裏面を重ね合わせて積層構造に組み立てて４ビット単位でのメモリアクセスを行うようにする。上記２ビット単位でメモリアクセスが行われる２つのメモリチップの裏面を重ね合わせて積層構造に組み立てて４ビット単位でのメモリアクセスを行うようにしてなる半導体記憶装置の複数個を方形からなり、その１つの辺に沿って電極が形成されてなる実装基板上に搭載してメモリモジュールを構成する。
【選択図】 図５

Description

この発明は、半導体記憶装置とメモリモジュールに関し、主としてダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）のような汎用半導体記憶装置とそれを用いたメモリモジュールに利用して有効な技術に関するものである。

本発明を成した後の調査によって、後で説明する本発明に関連すると思われるものとして、特開平４−２２２９８９号公報があることが判明した。この公報においては、１個のパッケージに複数個のチップを封止した半導体集積回路装置の動作時の発熱によってチップ内部に発生する応力−歪状態を各チップで均等化するよう工夫されたものであるが、その中の段落００３１において、２つのメモリチップを２個用いて２倍の記憶容量を実現する例が開示されている。後で説明する本願発明のように１つの半導体記憶装置として見たときの厚み（高さ方向）を、それと同等の記憶容量を有する汎用の半導体記憶装置と同等にするかそれ以下にするという記載は一切見当たらない。
特開平４−２２２９８９号公報

２つのメモリチップを同一のパッケージに封止すれば、２倍の記憶容量を実現することは、上記公報等によって知られている。しかし、このように複数のチップを１つのパッケージに封止した場合において、単に封止しただけでは特殊な半導体記憶装置となってしまい用途が限られてしまう。半導体記憶装置として広く利用できるようにするには、既存の半導体記憶装置と互換性を持たせることが重要である。前記公報の半導体集積回路装置では、メモリチップの表面（主面）が互いに向かいあうように積層構造にするものであり、２つのチップの表面においてそれぞれがリードとの接続を行うワイヤボンディングを行うための高さを必要とするために必然的にパッケージの厚みが厚くなってしまう。

汎用の半導体記憶装置では、パッケージの薄型化が進められている傾向にあるため、上記の公報記載の技術ではそれと同等の記憶容量を有する汎用の半導体記憶装置の厚みと同等の厚みを実現することは難しいものとなる。半導体記憶装置において、大きな記憶容量を小さな容積の中で実現するため、実装基板の両面に半導体記憶装置を実装してメモリモジュールを構成し、かかるメモリモジュールの複数個を主ボード上に平行に配置される複数のコネクタに差し込むようにして用いられることが多い。この場合、上記複数個のコネタクの間隔は、可能な限り接近して配置される。それ故、そのメモリモジュールは、その全体の厚みが少なくとも上記コネタクのピッチに合わせて形成される必要があり、メモリ動作時の熱放出を考慮すると上記メモリモジュール間において少しでも間隔があることが望ましい。

本願発明者等においては、上記のような検討の結果、２つのメモリチップを１つのパッケージに搭載して２倍の記憶容量を実現するとき、かかるパッケージの厚みが１つのメモリチップを搭載した既存の半導体記憶装置と同等かそれ以下にすることが極めて重要であることに気が付いたのである。

この発明の目的は、単位体積当たりの記憶容量の増大と、高密度実装が可能なメモリモジュールを提供することにある。この発明の他の目的は、使い勝手のよいうメモリモジュールを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、２ビット単位でメモリアクセスが行われる２つのメモリチップの裏面を重ね合わせて積層構造に組み立てて４ビット単位でのメモリアクセスを行うようにしてなる半導体記憶装置の複数個を方形からなり、その１つの辺に沿って電極（コネタク）が形成されてなる実装基板上に搭載してメモリモジュールを構成する。

単位体積当たりの記憶容量の増大と、高密度実装が可能なメモリモジュールを得ることができるという効果が得られる。

図１には、この発明に係る半導体記憶装置の一実施例の要部透視図が示されている。この実施例では、同一のパッケージに２つのメモリチップが背中合わせで積層構造とされる。つまり、メモリチップの裏面側が互いに向かい合うようにし、ボンディングパッド等が形成される表面が外側を向くように重ね合わされる。同図には、発明の理解を容易にするために、パッケージや、メモリチップに必要な多数のリードのうち、データ端子に関連する一部が代表として例示的に示されている。

半導体記憶装置を簡単に増大させる手法として、前記公報に記載のように２つのメモリチップを１つのパッケージに搭載する技術がある。これまで６４ＭビットＤＲＡＭでは×４、×８、×１６ビットが存在した６４Ｍチップを２チップを積層して１パッケージに組み立てると１２８Ｍビットを実現でき、また同様に２５６Ｍビットを２チップをパッケージに組み立てれば５１２Ｍビットが実現できる。これら積層方式は１２８Ｍビットあるいは５１２Ｍビットのシングルチップを新たに開発するよりも開発期間を短縮できるので、低価格用途に注目されている。しかしながら、従来の×４以上のシングルチップのビット構成では積層してもビット数は×８以上しか実現できなかつた。このため、上記のような積層方式では、１２８Ｍビットあるいは５１２Ｍビットで×４ビット品をつくることができなかつた。

その上、前記公報のように２つのメモリチップを１つのパッケージに組み立てると、それと同等の記憶容量を有する半導体記憶装置に比べてパッケージ全体の厚みが厚くなってしまい、外部端子を同等の配列にしたとしても、後述するようなメモリモジュールに搭載する場合、高密度に組み立てられたコネクタのピッチに合わせることができくなるなってしまう、言い換えるならば、１つのパッケージに１つのメモリチップを搭載した半導体記憶装置との互換性が無くなってしまうという問題が生じる。

本願発明においては、メモリチップとして×２ビット構成にできるものを２つ積層構造にし、×４ビット構成の半導体記憶装置を構成するものである。この場合、上記１つのパッケージに組み立てるときの厚みを１つのチップを搭載したパッケージと同等のものにするため、２つのメモリチップの裏面を接合させるという工夫がなされている。この構造では、メモリチップの裏面がパッケージを構成する封止樹脂と極力接触しないようにされる。このことは、従来の半導体集積回路装置では、封止の目的で半導体チップの裏面及び表面を含む全体が封止樹脂と接触するように構成されるものと比べると大きく異なり、このような工夫によって積層構造を採用しつつ、半導体集記憶装置としての薄型化を図るようにするものである。

つまり、この実施例においては、上記のようにメモリチップを背中合わせにすることによって、従来の半導体集積回路装置のように裏面部分の封止樹脂を少なくなり、その分パッケージの厚みを薄くすることができる。この結果、同図のように上下両面にＬＯＣ（リード・オン・チップ）構造のリードを配置し、それとメモリチップのボンデンィングパッドとをボンディングワイヤにより接続し、２つのメモリチップを１つのパッケージに納めても、そのパッケージの厚みを既存の同等の記憶容量を有する半導体記憶装置におけるパッケージの厚みと同等にすることができる。

このような積層構造においては、背中合わせでそれぞれのメモリチップに設けられるアドレス端子や制御端子は、対応するリードが外部で共通に接続される必要がある。このため、２つのメモリチップでは、リードとボンディングパッドとの関係が左右逆に構成される。これに対して、データ端子は、上記のようなアドレス端子と同様に外部で対応するものを共通に接続してしまうと、×２ビットずつのデータが外部端子で衝突してしまう。

そこで、この実施例では、アドレス端子等に関しては上記積層構造の上側メモリチップと下側メモリチップとではミラー反転させてリードとボンディングパッドとを接続する。これに対して、２つのデータ端子は、メモリチップの主面からみた場合には同じ側の２つのリードと接続させる。つまり、同図の例においては、外部端子ＤＱ０及びＤＱ１とされるデータ用リードは、上側メモリチップと下側メモリチップの両方に延び、上側リードが上側メモリチップのパッドＤＱ（ａ）とＤＱ（ｃ）にワイヤを介して接続され、下側リードは下側メモリチップのいずれのパッドとも接続さない。

外部端子ＤＱ３とＤＱ２とされるデータ用リードは、上側メモリチップと下側メモリチップの両方に延び、下側リードが下側メモリチップのパッドＤＱ（ａ）とＤＱ（ｃ）にワイヤを介して接続され、上側リードは下側メモリチップのいずれのパッドとも接続さない。上記下側メモリチップのパッド配置と上側メモリチップのパッド配置は同様であり、上側メモリチップに代表的に示されたパッドＤＱ（ｂ）とＤＱ（ｄ）は、１つのメモリチップから４ビット単位でデータ出力を行う場合に、上記ＤＱ（ａ）とＤＱ（ｃ）と共に用いられるものである。

したがって、図１の実施例ではＤＱ（ｂ）とＤＱ（ｄ）は用いられない。Ａ信号のリードは、上側メモリチップ及び下側メモリチップに延びる両リードの先端においてそれぞれのメモリチップに形成されるパッドＡ−ＰＡＤ及びＢ−ＰＡＤに接続され、同じＡ信号が両メモリチップに共通に供給される。データ用リードは、後述するように入出力容量低減のため、接続されない側のリードを切断してもよい。

図２には、この発明に係る半導体記憶装置の積層構造にされる２つのメモリチップの一実施例の概略パターン図が示されている。同図（Ａ）は、上側（ＵＰＰＥＲ）のメモリチップとそれに対応したリード及びボンディングワイヤが示され、同図（Ｂ）には下側（ＬＯＷＥＲ）のメモリチップとそれに対応したリード及びボンディングワイヤが示されている。

この実施例のメモリチップは、後述するようなメタルオプション又はボンディングオプションあるいはその組み合わせによって、×２ビット構成、×４ビット構成、×８ビット構成及び×１６ビット構成が選択できるようにされる。これらの複数通りのビット構成に対応できるよう、リードは最大数が示されている。この実施例では、×２ビット構成で、それぞれのメモリチップが２５６Ｍビットの記憶容量を持つ場合のリード及びボンディングワイヤの例が示されている。したがって、信号名が付されていないリードは、上記の×２ビット構成のメモリでは存在しないリードであると理解されたい。

メモリチップは、その長手方向のほぼ中心線上にボンディングパッドがほぼ一直線状に配置される。このようなボンデングバッドを１列に並べる構成は、後述する２つのメモリチップを上記のように背中合わせで積層構造とし、アドレス端子や制御端子等のようなリードを外部で共通化して１つのパッケージに搭載する場合に極めて有益なボンディングパッドの配列となる。

上側のメモリチップ及び下側のメモリチップのリード端子の信号名は、四角で囲んだデータ用リードＤＱ０〜ＤＱ３を除いて、図面上では左右対称的に配置される。例えば上側メモリチップＵＰＰＥＲの右側に配置される各リードは、下側のメモリチップＬＯＷＥＲでは、メモリチップの長手方向の中心線を基準にしてミラー反転させた左側に配置せされるリードと一致している。逆に、上側メモリチップＵＰＰＥＲの左側に配置される各リードは、下側のメモリチップＬＯＷＥＲでは、メモリチップの長手方向の中心線を基準にしてミラー反転させた右側に配置せされたリードと一致している。

上記のように上側メモリチップＵＰＰＥＲと下側メモリチップＬＯＷＥＲとの同じ信号が供給されるリードが左右逆に配置されるが、上記のようにボンディングパッドが１列に並んでいる場合には、リードに対して上側と下側では左右逆転させてボンディングワイヤを配置させればよい。図２において、メモリチップＵＰＰＥＲとそのリード及びボンディングワイヤに対して、メモリチップＬＯＷＥＲとそのリード及びボンディングワイヤの配列は、上記メモリチップＵＰＰＥＲの右側に鏡（ミラー）を置いて写し出されたものと一致している。ただし、上記データ用リードＤＱ０〜ＤＱ３に関しては、上側メモリチップＵＰＰＥＲでは、右側のリードＤＱ３とＤＱ２に接続され、下側メモリチップＬＯＷＥＲでは、右側のリードＤＱ０とＤＱ１に接続される。つまり、メモリチップ側のボンディングパッドとそれに接続されるリードの位置は同じであるが、リード名が上記のように異なるようにされる。

この実施例では、メモリチップの長手方向に一対のリードが延長されてチップの上下端で電源電圧ＶＤＤと回路の接地電位ＶＳＳのリードに接続される。このリードは、バスバーとされて低電源インピーダンスによりメモリチップに対して適宜に電源電圧ＶＤＤ、回路の接地電位ＶＳＳを供給するの用いられる。このバスバーＶＤＤ及びＶＳＳも、上側メモリチップＵＰＰＥＲと下側メモリチップＬＯＷＥＲとでは上記ミラー反転した形態で配置される。

上記のようなつ２のメモリチップを裏面が接合するように背中合わせで積層構造にした場合、アドレス端子や制御端子はそれぞれ対応するリードが上下重ねなわされて共通接続される。これに対して、データ端子は２ずつのリードが上記積層構造にしたときに互いに左右に分離されて、互いに電気的に分離されて×４ビットのデータ端子ＤＱ０〜ＤＱ３のようにできるものである。

図３には、この発明に係る半導体記憶装置の一実施例の上面図が示されている。この実施例では、２５６Ｍビットのメモリチップを前記のように積構造として１つのパッケージに搭載し、全体で５１２Ｍビットの記憶容量を持つようにされる。この実施例では、２つのメモリチップをそれぞれ×２、×４及び×８ビット構成とすることにより、×４ビット、×８ビット及び×１６ビットからなる３通りのビット構成とする場合のピン配列が示されている。

この実施例において、電源端子ＶＣＣは上記電源リードＶＤＤに対応しており、電源端子ＶＣＣＱやＶＳＳＱは、上記バスバーには接続されないで、これらの外部端子から電源電圧ＶＣＣ及び回路の接地電位ＶＳＳを供給するものとして用いられる。これらの電源電圧ＶＣＣＱ、ＶＳＳＱは出力バッファ用の動作電圧を供給するものとして用いられる。これにより、出力バッファで発生する電源ノイズが半導体記憶装置の内部で前記バスバーを介して他の内部回路に伝搬するのを防止するものである。これによって、内部回路の動作を安定化を図ることができるものとなる。

この実施例では、５４ピンの標準パッケージに２５６Ｍビットの２つのメモリチップを背中合わせで搭載したものであり、もちろんパッケージの厚さも標準パッケージの厚さとされる。

図４には、この発明に係る半導体記憶装置の一実施例の出力系統図が示されている。この実施例では、特に制限されないが、６４Ｍビットの記憶容量のメモリチップを用いた例が示され、ノーマルモードでのメモリアレ位置とＤＱ番号の関係が示されている。この実施例では、×２ビット品、×４ビット品、×８ビット品及び×１６ビット品の４通りのビット構成の中から１つが選択できるようにされる。メモリアレイは、後述するように１つのメモリバンクに対応したメモリアレイが１６個のサブアレイに分割され、各サブアレイから２対のメイン入出力線（ＭＩＯ）が設けられ、上記ＭＩＯに対応して３２個のメインアンプが設けられる。上記１６個のサブアレイは、８個ずつ左右（Ｌ／Ｒ）に分割される。

×２ビット品では記号ＬとＲで示したようにメモリアレの左右半分ずつがそれぞれＤＱ０、ＤＱ１に対応する。この実施例では、アドレス信号Ａ０〜Ａ７により選択信号ＹＳが発生されて、１つのメモリバンクから３２対のＭＩＯ（メイン入出力線）に信号が出力される。上記３２対のＭＩＯは、上記のように１６個ずつが左Ｌ、右Ｒの２組に分けられる。×２ビット品では、メインアンプＭＡに対応して３２個設けられるバッファ回路ＢＣが上記ＬとＲに対応した２組に分けられてデータ端子ＤＱ３（０）とＤＱ１５（１）に共通に接続される。

アドレス信号Ａ８により形成されたカラム選択信号Ｙ８又はＹ８Ｂにより、上記１６個ずつのメインアンプのうちの８個が選択され、更に図示しないアドレス信号Ａ９、Ａ１０及びＡ１１により最終的に上記ＬとＲから１個ずつつのメインアンプＭＡが選択されて上記選択されたメインアンプＭＡに対応したバッファ回路ＣＢを通して出力端子ＤＱ３（０）とＤＱ１５（１）から２ビットのデータが出力される。ここで、（０）と（１）は、×２ビット構成のときの端子番号を示している。以下、このことは他のビット構成でも同様である。

×４ビット品では、上記バッファ回路ＣＢの出力線が４組に分けられる。それに対応して、メインアンプＭＡを選択するアドレス信号Ａ１１が無効（縮退）させられて、４ビット単位でのデータ読み出しが行われる。×８ビット品では、バッファ回路ＣＢの出力線が８組に分けられ、メインアンプＭＡを選択するアドレス信号Ａ１１とＡ１０が無効（縮退）させられて８ビット単位でのデータ読み出しが行われる。そして、×１６ビット品では、バッファ回路ＣＢの出力線が１６組に分けられ、メインアンプＭＡを選択するアドレス信号Ａ１１とＡ１０及びＡ９が無効（縮退）させられて８ビット単位でのデータ読み出しが行われる。

図５には、この発明に係る半導体記憶装置を用いたメモリモジュールの一実施例の要部断面図が示されている。背中合わせのメモリチップを持つ半導体記憶装置が、モジュール基板の両面に搭載されている。リードはメモリチップ上に接着層を介して接着される。これらのリードの延長方向とは直角方向に延長されるバスバーは、接着層が薄く形成されて、その高さが上記リードより低くされる。これにより、リードの選択とメモリチップの表面に設けられるボンディングパッドとの間を接続するワイヤが上記バスバーと接触することがないように高さ方向のマージンを大きくすることができる。

モジュール基板の両面に搭載される半導体記憶装置は、前記のように２つのメモリチップが積層構造にされているが、裏面が重なり合うように形成されているので、封止樹脂の厚みを薄く形成することができる。つまり、この実施例の半導体記憶装置は、１つのメモリチップしか搭載されない通常の半導体記憶装置であって、それの半分の記憶容量を持つ半導体記憶装置と同じ厚さのパッケージに形成することができ、上記半導体記憶装置を用いたメモリモジュールとの置き換えが可能になる。このようなメモリモジュールの置き換えによって、同じ実装体積なら記憶容量が２倍にでき、同じ記憶容量なら実装面積を半分に低減させることができる。

本発明に係る半導体記憶装置は、前記図１、図２に及び第５図に示されるように、第１及び第２メモリチップ（すなわち、上側と下側のメモリチップ）の裏面同士を重ねた状態で封止され、封止体の第１辺から該封止体の内外に延びる第１リードＤＱ０及び第２リードＤＱ１と、上記第１辺と対向する前記封止体の第２辺から該封止体の内外に延びる第３リードＤＱ２及び第４リードＤＱ３とを備える。

前記第１及び第２メモリチップは、それぞれの回路形成面において、各メモリチップの長辺と平行な直線であって短辺の中央部を通る直線に沿って配置されたデータ出力用の第１端子ＤＱ（ａ）、第２端子ＤＱ（ｂ）、第３端子ＤＱ（ｃ）及び第４端子ＤＱ（ｄ）を有する，前記第２端子ＤＱ（ｂ）は上記第１端子ＤＱ（ａ）と第３端子ＤＱ（ｃ）との問の前記第１端子ＤＱ（ａ）に近い位置に配置され、前記第３端子ＤＱ（ｃ）は上記第２端子ＤＱ（ｂ）と第４端子ＤＱ（ｄ）との問の前記第４端子ＤＱ（ｄ）に近い位置に配置される。

前記第１リードＤＱ０と前記第４リードＤＱ３は前記直線を侠んで対向する位置に配置され、前記第２リードＤＱ１と前記第３リードＤＱ２は前記直線を挟んで対向する位置に配置される。前記第１及び第２メモリチップはそれぞれ、前記第１及び第２端子のいずれか一方、例えば第１端子ＤＱ（ａ）と、第３及び第４端子のいずれか一方、例えば第３端子ＤＱ（ｃ）とを用いて２ビット単位でデータ出力を行うことにより、合計４ビット単位で前記第１、第２、第３及び第４リードからデータ出力を行う。なお、第１図において下側のメモリチップには第２端子ＤＱ（ｂ）及び第４端子ＤＱ（ｄ）に対応する端子が描かれていないが、図面の煩雑さを避けるために記載を省略したものであり、実際は上側のチップと下側のチップは同様な構成とされ、各端子も対応して存在する。

ここで第１及び第２メモリチップはそれぞれ、２ビット単位でのデータ出力と４ビット単位でのデータ出力を選択することが可能であり、４ビット単位でデータ出力を行う場合には、前述の様に、第１端子ＤＱ（ａ）、第２端子ＤＱ（ｂ）、第３端子ＤＱ（ｃ）及び第４端子ＤＱ（ｄ）が用いられる，これらの端子の上記の位置関係は、対応するリードの規格化された位置に応じて決められている。すなわち、互いに対応するリードと端子間をワイヤで接続する際、ワイヤの長さを短くしうる様な位置関係に各端子が配置されている。言い換えると、第１リードＤＱ０と第４リードＤＱ３の近くに各メモリチップの第１端子ＤＱ（ａ）と第２端子ＤＱ（ｂ）が配置され、第２リードＤＱ１と第３リードＤＱ２の近くに各メモリチップの第３端子ＤＱ（ｃ）及び第４端子ＤＱ（ｄ）が配置されている。

２ビット単位でのデータ出力の場合は、各メモリチップは上記４つのデータ端子のいずれか２つを任意の組み合わせで用いる事ができるが、本発明者の検討によれば、本実施例に示したように前記第１及び第２メモリチップはそれぞれ、前記第１及び第２端子のいずれか一方（例えば第１端子ＤＱ（ａ））と、第３及び第４端子のいずれか一方（例えば第３端子ＤＱ（ｃ))とを用いて２ビット単位の出力を行うことが好ましい事を見出した，
すなわち、第１メモリチツプの第１端子ＤＱ（ａ）と第３端子ＤＱ（ｃ）は、それぞれこれらの端子の近くに延びている第１リードＤＱ０と第２リードＤＱ１にそれぞれワイヤを用いて容易に接続できる。また、第１メモリチツプの第１端子ＤＱ（ａ）と第３端子ＤＱ（ｃ）は、それぞれこれらの端子の近くに延びている第４リードＤＱ３と第３リードＤＱ２にそれぞれワイヤを用いて容易に接続できる。

これに対して、第１端子ＤＱ（ａ）と第２端子ＤＱ（ｂ）とを用いて各メモリチツプから２ビット単位の出力を行うと、第１メモリチップについては、これらの端子の近くに延びている第１リードＤＱ０と第４リードＤＱ３にそれぞれワイヤを用いて容易に接続できる。しかし、第２メモリチップについては、第１端子ＤＱ（ａ）と第２端子ＤＱ（ｂ）から遠く離れた第２リードＤＱ１と第３リードＤＱ２に接続しなければならない。この様に遠く離れたリードと端子とをワイヤで接続する事は、他のワイヤとのショートや、ワイヤの寄生容量の増加を招くので好ましくない。

信号線の寄生容量を低減する事は、信号伝達速度を改善するために重要である。そこで、図１５に示した実施例のように、接続されないメモリチツプヘのデータ用リードを短くする事により、リードの寄生容量を低減する事が可能である。この実施例において、接続されないデータ用リードは、メモリチップの端部で切断されているが、かかる接続されないデータ用リードそのものを省略することも可能である。図１６には、上記メモリチップとリードフレームとの関係を説明する平面図が示されており、メモリチップと各リードは、２つのメモリチップのうちの片方を示すものである。複数のリードのうち上記切断されるリードは、点線で囲まれたリードのようにサヤ抜けを防止するためにメモリチップに向かってアルファベットのＴ字状に形成される。

前記図１においては、第１リードＤＱ０が上側のメモリチップと下側のメモリチツプに向かって分岐する個所またはその先において切断する事が好ましい。また、製造当初から切断後の形状を有するリードを用いてもよい。すなわち、各データ用リ一ドは、前記第１及び第２メモリチップに対する延長長さにおいて非対称な構成は、前記延長長さにおいて対称的な構成に対して、寄生容量低減による信号伝達速度の改善を図る挙ができる。

図６には、この発明に係るメモリモジュールの一実施例の表面図が示され、図７には、上記メモリモジュールの裏面図が示されている。モジュール基板の表面側及び裏面側には、９×２（＝１８個）のようにマトリックス状に並べられて半導体記憶装置が搭載される。これらメモリモジュール基板の両面に搭載された全体で３６個からなる半導体記憶装置のそれぞれは、上記図１又は図５に示したような２つのメモリチップが積層構造にされて構成される。

上記９×２のようにマトリックス状に並べられた半導体記憶装置と、メモリモジュールの長手方向の一端側に設けられたコネクタ（接続電極）との間には、レジスタ、信号変換用の半導体集積回路装置及び安定化電源用のキャパシタ、各種抵抗素子等が搭載される。

図８には、図６及び図７のメモリモジュールの一実施例を示すブロック図が示されている。この実施例のメモリモジュールは、×２ビットのメモリチップが積層構造にされて等価的に×４ビット構成にされた半導体記憶装置を複数個モジュール基板に搭載して６４ビットのメモリ装置を構成する。つまり、モジュール基板を挟んで両面に上記の半導体記憶装置が設けられ、メモリバンク（ＢＡＮＫ）０と１を有するメモリ装置が構成される。

メモリバンク０と１は、上記図６と図７に示した９個の半導体記憶装置のそれぞれに対応している。つまり、メモリバンク０と１のデータ端子ＤＱ０〜ＤＱ３１及びパリティビットＣＢ０〜ＣＢ３を受け持つ９個の半導体記憶装置は、図６に示された９×２個に対応し、メモリバンク０と１のデータ端子ＤＱ３２〜ＤＱ６４及びパリティビットＣＢ４〜ＣＢ７を受け持つ９個の半導体記憶装置は、図７に示された９×２個に対応している。このように、データ端子は、ＤＱ０〜ＤＱ６３の６４ビット構成のメモリモジュールとされる。パリティビットとしてＣＢ０〜ＣＢ７の８ビットが設けられる。このため、この実施例に係るメモリモジュールが搭載される主基板において、上記メモリモジュールのコネクタが挿入されるソケットに接続されるデータバスは、７２ビット構成とされる。

図９には、この発明に係るメモリモジュールを用いたメモリ装置を説明するための概略構成図が示されている。同図においては、複数のメモリモジュールを構成する実装基板の１つの辺に並んで形成されたコネタク（接続電極）が図示しない主基板に設けられたソケットに差し込まれる状態に並べられる様子を示している。複数のメモリモジュールは、上記ソケットに対応して狭い間隔で並べられる必要があり、そのためにメモリモジュールに実装される半導体記憶装置の厚さを薄く形成することが重要なのである。この実施例では、図６及び図７の実施例のメモリモジュールとは異なり、メジュール基板にメモリチップＳＤＲＡＭが一列に並べられた例が示されている。

図１０には、この発明に係る半導体記憶装置を用いたメモリモジュールの他の一実施例の要部断面図が示されている。この実施例では、２つのメモリチップを積層構造にし、しかも封止樹脂の厚さを薄くするために、図５の実施例とは逆にメモリチップの裏面が外側を向くように積層構造にされる。このため、メモリチップの裏面は、封止の目的ではモールド樹脂は形成されない。このことは、半導体記憶装置の製造の過程においてメモリチップの裏面の一部又は全体に薄い封止樹脂が形成されてしまうことは妨げない。つまり、封止としての役割を持たせるために従来のように厚く封止樹脂を裏面にまで形成されなければよい。

本願発明において、半導体記憶装置の薄くするために、メモリチップの裏面を完全に露出させた状態にしなければならないというものではない。積層構造にされたメモリチップの裏面は、全体の厚みが薄く形成されるならその製造の過程において封止樹脂が裏面まで薄く形成されてしまうことを妨げないし、適当な絶縁性の塗料等を塗布するものであってもよい。あるいは、メモリチップの裏面に酸化膜を形成して絶縁性を持たせるものであってもよい。半導体基板の裏面をそのまま露出させておくことは、半導体記憶装置それ自体は問題ないが、電子装置に実装したときや、組み立て時に不所望な電気的な接触を生じる可能性があるので、上記のように電気的に絶縁させて置くようにすることが望ましい。

この実施例の半導体記憶装置は、メモリチップの裏面を外側にして素子が形成される表面側を互いに向かい合う形態にして積層構造にされている。このように図５の実施例とはメモリチップの向きをそれぞれ逆にしても裏面の封止樹脂が省略できることによっても、実質的には図５の実施例と同様に半導体記憶装置の厚みを薄くすることができる。

図１１には、この発明に係る半導体記憶装置の他の一実施例の要部断面図が示されている。この実施例の半導体記憶装置は、テープ（フレキシブル基板）にリードがプリントされ、それがメモリチップの表面に貼り付けられ、ワイヤバンプによりボンディングパッドに接続される。特に制限されないが、表面から側面にかけて封止樹脂が設けられ、裏面は上記図１０で説明したような意味において実質的に樹脂封止されておらず露出し、全体としての厚みが薄く形成される。それ故、２つの半導体記憶装置を独立させたままモジュール基板上において積層構造にされる。

以上のように、本発明に係る半導体記憶装置では、メモリチップにおいて×２構成を加えることにより積層品で×４ビットからのビット構成を可能とするものである。またさらに本発明では×２、×４、×８、×１６をすべてボンドオプションとすることにより、同一のウェーハ前工程で製作されたチップを組み立て段階の―部パッドの組み立てを違えるだけで展開可能とするものである。このようなボンドオプションとすることにより、ウェーハ前工程で作成されたメモリチップの量産化を図ることができ、低コスト化を促進することができる。

（表１）
┌───┬──────┬──────┬──────┬──────┐
│ │ ＢＯＰ０Ｂ│ ＢＯＰ１Ｂ│ ＢＯＰ２Ｂ│ ＢＯＰ３Ｂ│
├───┼──────┼──────┼──────┼──────┤
│×２ │ ＶＳＳ │ Ｆloating │ − │ − │
│×４ │ Ｆloating │ Ｆloating │ − │ − │
│×８ │ ＶＳＳ │ ＶＳＳ │ − │ − │
│×１６│ Ｆloating │ ＶＳＳ │ − │ − │
├───┼──────┼──────┼──────┼──────┤
│ＥＤＯ│ − │ − │ Ｆloating │ − │
│ＦＰ │ − │ − │ ＶＳＳ │ − │
│４ＫＲ│ − │ − │ − │ Ｆloating │
│８ＫＲ│ − │ − │ − │ ＶＳＳ │
└───┴──────┴──────┴──────┴──────┘

（表２）
ＥＤＯ−ＦのＤＱパッドの並び
┌───────────────────────────────┐
×１６│８ ７ ９ ６ 10 ５ 11 ４ 12 ３ 13 ２ 14 １ 15 ０│
×８ │ ３ ４ ２ ５ １ ６ ０ ７ │
×４ │ １ ２ ０ ３ │
×２ │ ０ １ │
└───────────────────────────────┘

表１は、本願発明に係る半導体記憶装置が約６４Ｍビットのような記憶容量を持ち、ＥＤＯ／ＦＰ品に適用した場合のボンデングオプションを行うためのパッド入力と機能の関係例である。４つのオプションパツドのうち、２パッドＢＯＰ０Ｂ，ＢＯＰ１Ｂを用いて４通りのビット構成を切り替え、１パッドＢＯＰ２Ｂを用いてＥＤＯとファーストページ（ＦＰ）の切り替えを行い、残り１パッドＢＯＰ３Ｂを用いて４Ｋリフレッシュ（４ＫＲ）と８Ｋリフレッシュ（８ＫＲ）の切り替えを行う。

表２は、ＤＱピンの役割の関係である。×１６ビットまでサポートするため１６個のＤＱピンを有する。これらは×８，×４，×２になるに従がい不使用ピンが増えるが、これらの場合は開放（オープン）とすればよい。ＤＱ１、ＤＱ３、ＤＱ１３、ＤＱ１５は×４で用いるとともに、４ＤＱ使用のパラレルテストの入出力ピンに用いられる。ＤＱ１５はあらゆる場合に使用される。すなわち×２ビツトにおいても、ＥＩＡＪテストにおいても使用される。

表１において、上記のオプションパツドのうち、２パッドＢＯＰ０Ｂ，ＢＯＰ１Ｂ及び必要に応じて２パッドＢＯＰ２Ｂ，ＢＯＰ３Ｂも外部端子に接続するようにしてもよい。この場合には、前記メモリモジュールに搭載した際、これらの外部端子に表１のような電圧を供給することにより、上記と同様にビット構成の設定が可能にされる。これにより、ユーザーにおいてメモリモジュールに搭載する際にデータ端子のビット構成を選択することができる。

図１２には、この発明が適用されるダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術によって、単結晶シリコンのような１個の半導体基板上において形成される。同図の各回路は、上記半導体基板上での幾何学的な配置にほぼ合わせて描かれている。この実施例では、メモリアレイは、全体として４個に分けられて、メモリバンク（Ｂａｎｋ）０〜３を構成するようにされる。

上記メモリバンク０〜３は、半導体チップの長手方向に沿った上下に２個、左右に２個ずつに分割されたメモリアレイに対応される。上記チップの長手方向に沿った中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる周辺回路ＰＥＲＩが設けられる。

図示しないが周辺回路ＰＥＲＩの例としては、昇圧電圧発生回路とその動作を制御する制御回路、ＳＳＴＬのインターフェイスの場合には、外部電源電圧ＶＤＤＱを１／２に分圧して、差動回路で構成された入力回路の参照電圧を形成する分圧回路、入出力回路とそのクロックコントロール回路、Ｙプリデコーダとリード／ライトバッファ、周辺回路の動作電圧を形成する降圧回路、ＶＰＰ電圧が所望の電圧であるか否かを検出するＶＰＰセンサ、Ｘアドレスラッチ回路、Ｙクロック回路、モードデコーダ／クロックバッファとコマンド回路、Ｙカンウタとその制御回路、リフレッシュ制御回路、ボンディングオプション回路、電源投入検出回路等からなる。

上述のように半導体チップの長手方向に沿った上下に２個と、左右に２個ずつに分けられて合計４個からなる各メモリアレイにおいて、長手方向に対して左右方向の中間部にＸ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが纏めて配置される。つまり、上記４個のメモリアレイにそれぞれ対応して、上記Ｘ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが上記左右２個ずつ設けられたメモリアレイに対応して２組ずつ振り分けて設けられる。

上記メモリアレイの上記中間部分に沿って前記同様にメインワードドライバ領域ＭＷＤが形成されて、それぞれのメモリアレイに対応して下、上方側に延長するように設けられたメインワード線をそれぞれが駆動するようにされる。この構成では、前記同様なザブアレイを用いた場合には、１６個のサブアレイを貫通するようにメインワード線が延長される。特に制限されないが、上記メモリアレイにおいて、上記チップ中央部分とは反対側のチップ周辺側にＹデコーダＹＤＣが設けられる。つまり、上記中央側に配置されたメインアンプＭＡと周辺側に配置されたＹデコーダＹＤＣとにより上記４分割されてなる各メモリアレイがそれぞれ挟さまれるように配置されるものである。これらの４つのメモリアレイが、４つのメモリバンクに対応している。

上記のようにメモリバンクに対応した１つのメモリアレイがワード線方向に１６個のサブアレイを持ち、それぞれから２対のメイン入出力線がサブアレイの間をビット線方向に延長されて、前記のように３２個のメインアンプＭＡの入力端子に導かれる。これにより、前記のような×２、×４、×８及び×１６通りのビット構成の切り換えが可能にされる。

この実施例においては、上記中央側に配置されたメインアンプＭＡと周辺側に配置されたＹデコーダＹＤＣとにより上記４分割されてなる各メモリアレイが挟さまれるように配置される。上記メモリアレイは、その１つが拡大して示されているように、複数のサブアレイ１５に分割される。かかるサブアレイ１５は、それを挟むように配置されたセンスアンプ領域１６、サブワードドライバ領域１７に囲まれて形成される。上記センスアンプアンプ領域１６と、上記サブワードドライバ領域１７の交差部は交差領域１８とされる。上記センスアンプ領域１６に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのメモリセルアレイの相補ビット線に選択的に接続される。

１つのサブアレイ１５は、図示しないが例えば２５６本のサブワード線と、それと直交する２５６対からなる相補ビット線（又はデータ線）とにより構成される。なお、サブアレイには不良ワード線又は不良ビット線の救済のために予備のワード線及び予備の相補ビット線も設けられるものである。上記１つのメモリアレイにおいて、上記サブアレイがワード線の配列方向に１６個設けられるから、全体としての上記サブワード線は約４Ｋ分設けられ、ビット線の配列方向に１６個設けられるから、相補ビット線は全体として約４Ｋ分設けられる。このようなメモリアレイが全体で４個設けられるから、全体では４×４Ｋ×４Ｋ＝６４Ｍビットのような記憶容量を持つようにされる。

他の例として、１つのサブアレイ１５は、図示しないが例えば５１２本のサブワード線と、それと直交する５１２対からなる相補ビット線（又はデータ線）とにより構成してもよい。上記同様にサブアレイには不良ワード線又は不良ビット線の救済のために予備のワード線及び予備の相補ビット線も設けられる。上記１つのメモリアレイにおいて、上記サブアレイがワード線の配列方向に１６個設けられるから、全体としての上記サブワード線は約８Ｋ分設けられ、ビット線の配列方向に１６個設けられるから、相補ビット線は全体として約８Ｋ分設けられる。このようなメモリアレイが全体で４個設けられるから、全体では８×８Ｋ×４Ｋ＝２５６Ｍビットのような記憶容量を持つようにされる。

上記のような階層ワード線方式を採ることにより、上記いずれの場合においても相補ビット線の長さが、上記１６個のサブアレイに対応して１／１６の長さに分割される。サブワード線は、上記１６個のサブアレイに対応して１／１６の長さに分割される。上記１つのメモリアレイの分割されたサブアレイ１５毎にサブワードドライバ（サブワード線駆動回路）１７が設けられる。サブワードドライバ１７は、上記のようにメインワード線に対して１／１６の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。

この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に４本からなるサブワード線を配置させる。このようにメインワード線方向には８本に分割され、及び相補ビット線方向に対して４本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、メインワードドライバＭＷＤには図示しないサブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。

図１２のようなレイアウトを採用した場合において、Ｙアドレスが入力されると、アドレスバッファＡＤＤＢＵＰを通して上記メモリアレイの中間部に設けられた救済回路、プリデコーダを介してチップの周辺側に配置されたＹデコーダＹＤＣに伝えられ、ここでＹ選択信号が形成される。上記Ｙ選択信号より１つのサブアレイの相補ビット線が選択されて、それと反対側のチップ中央部側のメインアンプＭＡに伝えられ、増幅されて図示しない出力回路を通して出力される。

この構成は、一見すると信号がチップを引き回されて読み出し信号が出力されるまでの時間が長くなるように判断される。しかし、救済回路には、アドレス信号をそのまま入力する必要があるので、救済回路をチップ中央のいずれかに配置すると、不良アドレスであるか否かの判定結果をまってプリデコーダの出力時間が決定される。つまり、プリデコーダと救済回路とが離れていると、そこでの信号遅延が実際のＹ選択動作を遅らせる原因となる。

この実施例では、メモリアレイを挟んでメインアンプＭＡとＹデコーダＹＤＣが両側に配置されるため、サブアレイの相補ビット線を選択するための信号伝達経路と、選択された相補ビット線から入出力線を通ってメインアンプＭＡの入力に至る信号伝達経路との和は、いずれの相補ビット線を選択しようともメモリアレイを横断するだけの信号伝達経路となって上記のように１往復するものの半分に短縮できるものである。これにより、メモリアクセスの高速化が可能になるものである。

上記のように４つのメモリアレイをそれぞれメモリバンクに対応させた場合、前記図５の実施例のように背中合わせで積層構造にしたとき、２つのメモリチップにおいて同時に動作させられるメモリアレイの位置が異なるようにされる。つまり、上記メモリチップの縦中央部に設けられる周辺回路ＰＥＲＩを挟んで二つのメモリアレイが選択される。これにより、発熱箇所を分散させることができるものとなる。

図１３には、この発明に係るダイナミック型ＲＡＭのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例の回路図が示されている。同図においては、２つのサブアレイ１５に上下から挟まれるようにされたセンスアンプ１６と交差エリア１８に設けられる回路が例示的に示され、他はブロック図として示されている。

ダイナミック型メモリセルは、上記１つのサブアレイ１５に設けられたサブワード線ＳＷＬと、相補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬとの間に設けられた１つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。アドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線ＢＬに接続され、ソースに記憶キャパシタＣｓが接続される。記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳＦＥＴＱｍの基板（チャンネル）には負のバックバイアス電圧ＶＢＢが印加される。特に制限されないが、上記バックバイアス電圧ＶＢＢは、−１Ｖのような電圧に設定される。上記サブワード線ＳＷＬの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＰＰとされる。

センスアンプを内部降圧電圧ＶＤＬで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧ＶＤＬレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線ＢＬとＢＬＢは、同図に示すように平行に配置される。かかる相補ビット線ＢＬとＢＬＢは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。

センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴが接続される。

特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、特に制限されないが、上記クロスエリア１８に設けられたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地電位に対応した動作電圧が与えられる。同様に上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、上記内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１５が設けられる。上記のパワースイッチＭＯＳＦＥＴは、各単位回路に分散して設けるようにしてもよい。

上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ１４とＱ１５のゲートに供給されるセンスアンプ用活性化信号ＳＡＮとＳＡＰは、センスアンプの活性時にハイレベルにされる同相の信号とされる。信号ＳＡＰのハイレベルは昇圧電圧ＶＰＰレベルの信号とされる。昇圧電圧ＶＰＰは、ＶＤＬが１．８Ｖのとき、約３．６Ｖにされるので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５を十分にオン状態にして共通ソース線ＣＳＰを内部電圧ＶＤＬレベルにすることができる。

上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが供給される。このプリチャージ信号ＰＣＢを形成するドライバ回路は、図示しないが、上記クロスエリアにインバータ回路を設けて、その立ち上がりや立ち下がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリアに分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにするものである。

上記クロスエリア１８には、ＩＯスイッチ回路ＩＯＳＷ（ローカルＩＯとメインＩＯを接続するスイッチＭＯＳＦＥＴＱ１９，Ｑ２０）が置かれる。さらに、図３に示した回路以外にも、必要に応じて、センスアンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチャージ回路、ローカル入出力線ＬＩＯのハーフプリチャージ回路、メイン入出力線のＶＤＬプリチャージ回路、シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回路等も設けられる。

センスアンプの単位回路は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブアレイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続される。例えば、上側のサブアレイのサブワード線ＳＷＬが選択されたときには、センスアンプの上側シェアードスイッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態にされる。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラム（Ｙ）スイッチ回路を構成するものであり、上記選択信号ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプの単位回路の入出力ノードとローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ２Ｂ等とを接続させる。

これにより、センスアンプの入出力ノードは、上記上側の相補ビット線ＢＬ，ＢＬＢに接続されて、選択されたサブワード線ＳＷＬに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ１２とＱ１３）を通してローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同図では横方向に延長される。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯスイッチ回路を介してメインアンプ６１の入力端子が接続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続される。

上記ＩＯスイッチ回路は、Ｘ系のアドレス信号を解読して形成された選択信号よりスイッチ制御されれる。なお、ＩＯスイッチ回路は、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッチ構成としてもよい。シンクロナスＤＲＡＭのバーストモードでは、上記カラム選択信号ＹＳがカウンタ動作により切り換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂ及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつの相補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられる。

アドレス信号Ａｉは、アドレスバッファ５１に供給される。このアドレスバッファは、時分割的に動作してＸアドレス信号とＹアドレス信号を取り込む。Ｘアドレス信号は、プリデコーダ５２に供給され、メインローデコーダ１１とメインワードドライバ１２を介してメインワード線ＭＷＬの選択信号が形成される。上記アドレスバッファ５１は、外部端子から供給されるアドレス信号Ａｉを受けるものであり、外部端子から供給される電源電圧ＶＤＤＱにより動作させられ、上記プリデコーダは、それを降圧した降圧電圧ＶＰＥＲＩ（ＶＤＤ）により動作させられ、上記メインワードドライバ１２は、昇圧電圧ＶＰＰにより動作させられる。このメインワードドライバ１２として、上記プリデコード信号を受けるレベル変換機能付論理回路が用いられる。カラムデコーダ（ドライバ）５３は、上記ＶＣＬＰ発生回路を構成するＭＯＳＦＥＴＱ２３により動作電圧が形成される駆動回路を含み、上記アドレスバフッァ５１の時分割的な動作によって供給されるＹアドレス信号を受けて、上記選択信号ＹＳを形成する。

上記メインアンプ６１は、前記降圧電圧ＶＰＥＲＩ（ＶＤＤ）により動作させられ、外部端子から供給される電源電圧ＶＤＤＱで動作させられる出力バッファ６２を通して外部端子Ｄout から出力される。外部端子Ｄinから入力される書き込み信号は、入力バッファ６３を通して取り込まれ、同図においてメインアンプ６１に含まれるライトアンプ（ライトドライバ）を通して上記メイン入出力線ＭＩＯとＭＩＯＢに書き込み信号を供給する。上記出力バッファ６２の入力部には、レベル変換回路とその出力信号を上記クロック信号に対応したタイミング信号に同期させて出力させるための論理部が設けられる。

特に制限されないが、上記外部端子から供給される電源電圧ＶＤＤＱは、第１の形態では３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩ（ＶＤＤ）は２．５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは１．８Ｖとされる。そして、ワード線の選択信号（昇圧電圧）は、３．６Ｖにされる。ビット線のプリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に対応した０．９Ｖにされ、プレート電圧ＶＰＬＴも０．９Ｖにされる。そして、基板電圧ＶＢＢは−１．０Ｖにされる。上記外部端子から供給される電源電圧ＶＤＤＱは、第２の形態として２．５Ｖのような低電圧にされてもよい。このように低い電源電圧ＶＤＤＱのときには、降圧電圧ＶＰＥＲＩ（ＶＤＤ）と、降圧電圧ＶＤＬを１．８Ｖ程度と同じくしてもよい。

あるいは、外部端子から供給される電源電圧ＶＤＤＱは３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩ（ＶＤＤ）とセンスアンプの動作電圧ＶＤＬとを同じく２．０Ｖ又は１．８Ｖのようにしてもよい。このように外部電源電圧ＶＤＤＱに対して内部電圧は、種々の実施形態を採ることができる。

図１４には、この発明が適用される約２５６ＭビットのシンクロナスＤＲＡＭ（以下、単にＳＤＲＡＭという）の一実施例の全体ブロック図が示されている。この実施例のＳＤＲＡＭは、特に制限されないが、４つのメモリバンクのうちメモリバンク０を構成するメモリアレイ２００Ａとメモリバンク３を構成するメモリアレイ２００Ｄが例示的に示されている。

つまり、４つのメモリバンクのうちの２つのメモリバンク１と２に対応したメモリアレイ２００Ｂ、２００Ｃが省略されている。４つのメモリバンク０〜３にそれぞれ対応されたメモリアレイ２００Ａ〜２００Ｄは、同図に例示的に示されているメモリアレイ２００Ａと２００Ｄのようにマトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線（図示せず）に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線（図示せず）に結合される。

上記メモリアレイ２００Ａの図示しないワード線は行（ロウ）デコーダ２０１Ａによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。メモリアレイ２００Ａの図示しない相補データ線はセンスアンプ及びカラム選択回路を含むＩ／Ｏ線２０２Ａに結合される。センスアンプ及びカラム選択回路を含むＩ／Ｏ線２０２Ａにおけるセンスアンプは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラムスイッチ回路は、相補データ線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路である。カラムスイッチ回路はカラムデコーダ２０３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。

メモリアレイ２００Ｂないし２００Ｄも同様に、メモリアレイ２００Ｄに例示的に示されているようにロウデコーダ２０１Ｄ，センスアンプ及びカラム選択回路を含むＩ／Ｏ線２０２Ｄ，カラムデコーダ２０３Ｄが設けられる。上記相補Ｉ／Ｏ線はライトバッファ２１４Ａ，Ｂの出力端子及びメインアンプ２１２Ａ，Ｄの入力端子に接続される。上記メインアンプ２１２Ａ，Ｄの出力信号は、ラッチ／レジスタ２１３の入力端子に伝えられ、このラッチ／レジスタ２１３の出力信号は、出力バッファ２１１を介して外部端子から出力される。

外部端子から入力された書き込み信号は、入力バッファ２１０を介して上記ライトバッファ２１４Ａ，Ｄの入力端子に伝えられる。上記外部端子は、特に制限されないが、１６ビットからなるデータＤ０−Ｄ１５を出力するデータ入出力端子とされる。なお、上記省略されたメモリアレイ２００ＢとＣとに対応して、それぞれ上記同様なメインアンプ、ライトバッファが設けられる。

アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ１３はカラムアドレスバッファ２０５とロウアドレスバッファ２０６にアドレスマルチプレクス形式で取り込まれる。２５６Ｍビットのような記憶容量を持つ場合、前記のように２ビット単位でのメモリアクセスを行うようにする場合には、アドレス信号Ａ１４を入力するアドレス端子が設けられる。×４ビット構成では、アドレス信号Ａ１１まで有効とされ、×８ビット構成ではアドレス信号Ａ１０までが有効とされ、×１６ビット構成ではアドレス信号Ａ９までが有効とされる。６４Ｍビットのような記憶容量の場合には、×４ビット構成では、アドレス信号Ａ１０まで有効とされ、×８ビット構成ではアドレス信号Ａ９までが有効とされ、そして図のように×１６ビット構成ではアドレス信号Ａ８までが有効とされる。

アドレス入力端子から供給されたアドレス信号はそれぞれのバッファが保持する。ロウアドレスバッファ２０６はリフレッシュ動作モードにおいてはリフレッシュカウンタ２０８から出力されるリフレッシュアドレス信号をロウアドレス信号として取り込む。カラムアドレスバッファ２０５の出力はカラムアドレスカウンタ２０７のプリセットデータとして供給され、列（カラム）アドレスカウンタ２０７は後述のコマンドなどで指定される動作モードに応じて、上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ２０３Ａ〜２０３Ｄに向けて出力する。

同図において点線で示したコントローラ２０９は、特に制限されないが、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ（記号／はこれが付された信号がロウイネーブルの信号であることを意味する）、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号と、アドレス入力端子Ａ０〜Ａ１１からの制御データとが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、モードレジスタ１０、コマンドデコーダ２０、タイミング発生回路３０及びクロックバッファ４０等を備える。

クロック信号ＣＬＫは、クロックバッファ４０を介して前記説明したようなクロック同期回路５０に入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、出力バッファ２１１、入力バッファ２１０を活性化するタイミング信号として用いられるとともに、タイミング発生回路３０に供給され、かかるクロック信号に基づいて列アドレスバッファ２０５、行アドレスバッファ２０６及び列アドレスカウンタ２０７に供給されるタイミング信号が形成される。

他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。

クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、出力バッファ２１１に対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥもコントローラ２０９に供給され、その信号が例えばハイレベルのときには出力バッファ２１１は高出力インピーダンス状態にされる。

上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ１１のレベルによって定義される。

アドレス信号Ａ１２とＡ１３は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１２とＡ１３の組み合わせにより、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみの入力バッファ２１０及び出力バッファ２１１への接続などの処理によって行うことができる。

上記カラムアドレス信号は、前記のように２５６Ｍビットで×１６ビット構成の場合には、クロック信号ＣＬＫ（内部クロック）の立ち上がりエッジに同期するリード又はライトコマンド（後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ９のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。

次に、コマンドによって指示されるＳＤＲＡＭの主な動作モードを説明する。
１）モードレジスタセットコマンド（Ｍｏ）
上記モードレジスタ３０をセットするためのコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベルによって当該コマンド指定され、セットすべきデータ（レジスタセットデータ）はＡ０〜Ａ１１を介して与えられる。レジスタセットデータは、特に制限されないが、バーストレングス、ＣＡＳレイテンシイ、ライトモードなどとされる。特に制限されないが、設定可能なバーストレングスは、１，２，４，８，フルページとされ、設定可能なＣＡＳレイテンシイは１，２，３とされ、設定可能なライトモードは、バーストライトとシングルライトとされる。

上記ＣＡＳレイテンシイは、後述のカラムアドレス・リードコマンドによって指示されるリード動作において／ＣＡＳの立ち下がりから出力バッファ２１１の出力動作までに内部クロック信号の何サイクル分を費やすかを指示するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それを内部クロック信号の使用周波数に応じて設定するためのものである。換言すれば、周波数の高い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に大きな値に設定し、周波数の低い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に小さな値に設定する。

２）ロウアドレスストローブ・バンクアクティブコマンド（Ａｃ）
これは、ロウアドレスストローブの指示とＡ１２とＡ１３によるメモリバンクの選択を有効にするコマンドであり、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ９に供給されるアドレスがロウアドレス信号として、Ａ１２とＡ１３に供給される信号がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のように内部クロック信号の立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルがそれぞれ対応する相補データ線に導通される。

３）カラムアドレス・リードコマンド（Ｒｅ）
このコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ９（×１６ビット構成の場合）に供給されるカラムアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。

これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、内部クロック信号に同期してカラムアドレスカウンタ２０７から出力されるアドレス信号に従って順次選択されて連続的に読出される。連続的に読出されるデータ数は上記バーストレングスによって指定された個数とされる。また、出力バッファ２１１からのデータ読出し開始は上記ＣＡＳレイテンシイで規定される内部クロック信号のサイクル数を待って行われる。

４）カラムアドレス・ライトコマンド（Ｗｒ）
ライト動作の態様としてモードレジスタ１０にバーストライトが設定されているときは当該バーストライト動作を開始するために必要なコマンドとされ、ライト動作の態様としてモードレジスタ１０にシングルライトが設定されているときは当該シングルライト動作を開始するために必要なコマンドとされる。更に当該コマンドは、シングルライト及びバーストライトにおけるカラムアドレスストローブの指示を与える。

当該コマンドは、／ＣＳ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレベルによって指示され、このときＡ０〜Ａ９に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいてはバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。但し、ライト動作にはＣＡＳレイテンシイはなく、ライトデータの取り込みは当該カラムアドレス・ライトコマンドサイクルから開始される。

５）プリチャージコマンド（Ｐｒ）
これはＡ１２とＡ１３によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、／ＣＳ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレベルによって指示される。

６）オートリフレッシュコマンド
このコマンドはオートリフレッシュを開始するために必要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって指示される。

７）バーストストップ・イン・フルページコマンド
フルページに対するバースト動作を全てのメモリバンクに対して停止させるために必要なコマンドであり、フルページ以外のバースト動作では無視される。このコマンドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡＳ＝ハイレベルによって指示される。

８）ノーオペレーションコマンド（Ｎｏｐ）
これは実質的な動作を行わないこと指示するコマンドであり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／ＷＥのハイレベルによって指示される。

ＳＤＲＡＭにおいては、１つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。例えば、ＳＤＲＡＭは外部から供給されるデータ、アドレス、及び制御信号を内部に保持する手段を有し、その保持内容、特にアドレス及び制御信号は、特に制限されないが、メモリバンク毎に保持されるようになっている。或は、ロウアドレスストローブ・バンクアクティブコマンドサイクルによって選択されたメモリブロックにおけるワード線１本分のデータがカラム系動作の前に予め読み出し動作のためにラッチ／レジスタ２１３に保持されるようになっている。

したがって、例えば１６ビットからなるデータ入出力端子においてデータＤ０−Ｄ１５が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。この実施例のＳＤＲＡＭは、上記のように１６ビットの単位でのメモリアクセスを行い、Ａ０〜Ａ１１のアドレスにより約４Ｍのアドレスを持ち、４つのメモリバンクで構成されることから、全体では約２５６Ｍビット（４Ｍ×４バンク×１６ビット）のような記憶容量を持つようにされる。

上記の実施例から得られる作用効果は、下記の通りである。
１）２ビット単位でメモリアクセスが行われる２つのメモリチップの裏面を重ね合わせた状態で積層構造に組み立てて４ビット単位でのメモリアクセスを行うようにすることにより、薄いパッケージを用いつつ、使い勝手のよい半導体記憶装置を得ることができる。

２）上記２つのメモリチップは、互いに裏面が接触するよう重ね合わせることにより、裏面の封止樹脂を封止の目的のためには不要であり、極力排除することができるからパッケージの薄型化を実現することができる。

３）上記メモリチップは、複数のメモリバンクに分けられており、上記裏面が接触するように重ね合わされたとき、同じアドレスが割り当てられたメモリバンクのメモリチップ裏面での位置が異なるようにすることにより、発熱箇所を分散させることができる。

４）上記２つのメモリチップは、互いに表面が向かい合うよう重ね合わされて上記封止樹脂が２つのメモリチップで挟まれた少なくとも表面と接触するよう形成することにより、パッケージの薄型化を実現することができる。

５）上記２つのメモリチップは、それぞれが表面にテープ状態のリードが設けられ、裏面を除いて少なくとも上記表面部が上記封止樹脂と接触するようにすることによって積層にしつつ、その厚みを薄くすることができる。

６）上記積層構造にされた２つのメモリチップを備えた半導体記憶装置の厚さは、それの半分又は同等の記憶容量を有する１個メモリチップを有する半導体記憶装置の厚さと同等かそれ以下にすることにより、既存（汎用）の半導体記憶装置との置き換えを行うようにすることができる。

７）上記メモリチップは、配線手段又はボンディングワイヤを用いて、その信号伝達経路又はそれとともに信号レベルの設定により、２ビット単位でのメモリアクセスを含んだ複数ビット単位による複数通りのデータ入出力を可能にする機能を持つようにすることにより、多品種からなるメモリチップを同一工程で形成できるから量産化を図ることができる。

８）上記複数ビット単位を、２ビット単位、４ビット単位、８ビット単位及び１６ビット単位の４通りにすることにより、２チップの積層構造を含めて一般的に広く用いられる４、８、１６及び３２ビット構成の半導体記憶装置を実質的に１種類のメモリチップで実現でき、しかも最大で１つのメモリチップの２倍の記憶容量を得ることができる。

９）上記半導体記憶装置は、方形の樹脂封止パッケージの長手方向の両側面から延びるようリードを形成し、上記４ビットを第１端子ないし第４端子からなるデータ端子として、上記第１と第２端子と第３と第４端子とを方形の樹脂封止パッケージの両側に上記長手方向と平行な中心線に対して対称的な位置に分けて設け、上記２つのメモリチップを上記２ビットのデータ端子に対応された電極を上記第１端子と第２端子に対して電気的に接続することにより、２つのメモリチップのそれぞれのデータ端子を分離させて上記４つのデータ端子に対応させることができる。

１０）２ビット単位でメモリアクセスが行われる２つのメモリチップの裏面に封止樹脂が触れない状態で積層構造に組み立てて４ビット単位でのメモリアクセスを行うようにしてなる半導体記憶装置の複数個を、方形からなる１つの辺に沿って電極が形成されてなる実装基板上に設けることにより、単位体積当たりの記憶容量の増大と、高密度実装が可能なメモリモジュールを得ることができる。

１１）上記メモリモジュールの複数個を主基板上に平行に並んで配置される複数個のコネタクに上記電極を差し込むようにして用いるものとすることにより、単位体積当たりの記憶容量の増大と、高密度実装を可能にすることができる。

１２）上記２つのメモリチップは、互いに裏面が接触するよう重ね合わされて２つのメモリチップの少なくとも表面に上記封止樹脂に接触するように形成することにより、汎用の半導体記憶装置と置き換えが可能で、かつ単位体積当たりの記憶容量の増大と、高密度実装を可能にすることができる。

１３）上記２つのメモリチップは、互いに表面が向かい合うよう重ね合わされて上記封止樹脂が２つのメモリチップの少なくとも表面に接触するよう形成されることによって、汎用の半導体記憶装置と置き換えが可能で、かつ単位体積当たりの記憶容量の増大と、高密度実装を可能にすることができる。

１４）上記積層構造にされた２つのメモリチップの厚さを、それの半分又は同等の記憶容量を有する汎用の１個の半導体記憶装置の厚さと同等かそれ以下にすることにより、汎用の半導体記憶装置を用いたものとの置き換えが可能で、かつ、記憶容量の増大と、高密度実装を可能にすることができる。

１５）上記半導体記憶装置は、外部端子に与えられる電圧の設定により、２ビット単位でのメモリアクセスを含んだ複数ビット単位による複数通りのデータ入出力を可能にする機能を設けることにより、メモリモジュールに搭載する際にデータ端子のビット構成を選択することができる。

１６）上記複数ビット単位は、２ビット単位、４ビット単位、８ビット単位及び１６ビット単位の４通りとすることにより、２チップの積層構造を含めて一般的に広く用いられる４、８、１６及び３２ビット構成のメモリモジュールを得ることができる。

以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図１２に示したダイナミック型ＲＡＭにおいてメモリアレイ、サブアレイ及びサブワードドライバの構成は、種々の実施形態を採ることができるし、ダイナミック型ＲＡＭの入出力インターフェイスは、シンクロナス仕様の他にランバス仕様等に適合したもの等種々の実施形態を採ることができるものである。ワード線は、前記のような階層ワード線方式の他にワードシャント方式を採るものであってもよい。

２つのメモリチップは、それぞれが半分の記憶エリアが有効とされる、いわゆるパーシャルチップの組み合わせから構成されてもよい。つまり、一部に不良が存在し、半分の記憶エリアに対してのみメモリアクセスが可能にされた２つのメモリチップを、前記のように積層構造に組み合わせて、１つの半導体記憶装置を構成するようにしてもよい。この場合において、１つのメモリチップで構成された良品の半導体記憶装置と、上記半分の記憶エリアしかメモリアクセスができない２つのメモリチップを組み合わせて、上記１つのメモリチップと外観的には同一の半導体記憶装置を構成することができる。

上記のように上記半分の記憶エリアしかメモリアクセスができない２つのメモリチップを組み合わせて、上記１つのメモリチップと外観的には同一の半導体記憶装置を構成す場合においても、上記２ビットの単位でメモリアクセスを行う機能は有効に利用できる。つまり、上記有効とされる半導体記憶装置のうち、同一のアドレスが割り当てられる記憶エリアが有効とされる２つのメモリチップを組み合わせて、４ビット単位でのメモリアクセスが可能な半導体記憶装置として動作させることができるからである。なお、８ビットや１６ビット単位でのメモリアクセスが必要なら、上記２つのメモリチップはそれぞれが４ビット構成あるいは８ビット構成とすればよい。

これとは逆に、上記有効とされる半導体記憶装置のうち、異なるアドレスが割り当てられる記憶エリアが有効とされる２つのメモリチップを組み合わせた場合に、アドレス信号により２つのメモリチップのうちいずれか一方にメモリアクセスが行われるので、上記２ビット単位でのメモリアクセスではなく、半導体記憶装置が接続されるメモリモジュール等のバス幅に対応した４ビット、８ビットあるいは１６ビットのような複数ビット単位でメモリアクセスが行われるようにすればよい。

半導体記憶装置は、前記のようなＤＲＡＭの他にスタティック型ＲＡＭやＥＰＲＯＭ、あるいはＥＥＰＲＯＭのような読み出し専用メモリであってもよい。この発明は、積層構造にされる各種半導体記憶装置及びメモリモジュールに広く利用できる。

この発明に係る半導体記憶装置の一実施例を示す要部概略透視図である。 この発明に係る半導体記憶装置の積層構造にされる２つのメモリチップの一実施例を示す概略パターン図である。 この発明に係る半導体記憶装置の一実施例を示す上面図である。 この発明に係る半導体記憶装置の一実施例を示す出力系統図である。 この発明に係る半導体記憶装置を用いたメモリモジュールの一実施例を示す要部断面図である。 この発明に係るメモリモジュールの一実施例を示す表面図である。 この発明に係るメモリモジュールの一実施例を示す裏面図である。 図６及び図７に示したメモリモジュールの一実施例を示すブロック図である。 この発明に係るメモリモジュールを用いたメモリ装置を説明するための概略構成図である。 この発明に係る半導体記憶装置を用いたメモリモジュールの他の一実施例を示す要部断面図である。 この発明に係る半導体記憶装置を用いたメモリモジュールの他の一実施例を示す要部断面図である。 この発明が適用されるダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。 この発明に係るダイナミック型ＲＡＭの一実施例を示す回路図である。 この発明が適用されるシンクロナスＤＲＡＭの一実施例を示す全体ブロック図である。 この発明に係る半導体記憶装置を用いたメモリモジュールの更に一実施例を示す要部断面図である。 この発明に係る半導体記憶装置における片方のメモリチップとリードフレームとの関係を説明するための平面図である。

符号の説明

ＹＤＣ…Ｙデコーダ、ＭＡ…メインアンプ、ＣＯＬＲＥＤ…Ｙ系救済回路、ＣＯＬＰＤＣ…Ｙ系プリデコーダ、ＲＯＷＲＥＤ…Ｘ系救済回路、ＲＯＷＰＤＣ…Ｘ系プリデコーダ、ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、ＭＷＤ…メインワードドライバ、
１１，１２…デコーダ，メインワードドライバ、１５…サブアレイ、１６…センスアンプ、１７…サブワードドライバ、１８…クロスエリア、５１…アドレスバッファ、５２…プリデコーダ、５３…デコーダ、６１…メインアンプ、６２…出力バッファ、６３…入力バッファ、
１０…モードレジスタ、２０…コマンドデコーダ、３０…タイミング発生回路、３０…クロックバッファ、２００Ａ〜２００Ｄ…メモリアレイ、２０１Ａ〜２０１Ｄ…ロウデコーダ、２０２Ａ〜２０２Ｄ…センスアンプ及びカラム選択回路、２０３Ａ〜２０３Ｄ…カラムデコーダ、２０５…カラムアドレスバッファ、２０６…ロウアドレスバッファ、２０７…カラムアドレスカウンタ、２０８…リフレッシュカウンタ、２０９…コントローラ、２１０…入力バッファ、２１１…出力バッファ、２１２Ａ〜Ｄ…メインアンプ、２１３…ラッチ／レジスタ、２１４Ａ〜Ｄ…ライトバッファ。

Claims (7)

1. ２ビット単位でメモリアクセスが行われる２つのメモリチップを互いに裏面が対向する状態で封止して４ビット単位でのメモリアクセスを行うようにしてなる複数の半導体記憶装置を、その１つの辺に沿って電極が形成されてなる方形の実装基板上に設けてなることを特徴とするメモリモジュール。
2. 請求項１において、
   上記２つのメモリチップは、互いに裏面が接触するよう重ね合わされてなり、 上記２つのメモリチップの少なくとも表面に封止用樹脂が接触するようにされることを特徴とするメモリモジュール。
3. 請求項１又は２において、
   上記２つのメモリチップが積層されて封止された半導体記憶装置の厚さは、それの半分又は同等の記憶容量を有する１個のメモリチップが封止された半導体記憶装置の厚さと同等かそれ以下であることを特徴とするメモリモジュール。
4. 請求項１又は２において、
   上記半導体記憶装置は、外部端子に与えられる電圧の設定により、２ビット単位でのメモリアクセスを含んだ複数ビット単位による複数通りのデータ入出力を可能にする機能を備えてなることを特徴とするメモリモジュール。
5. 請求項４において、
   上記複数ビット単位は、２ビット単位、４ビット単位、８ビット単位及び１６ビット単位の４通りであることを特徴とするメモリモジュール。
6. 請求項１ないし５のいずれかにおいて、
   上記メモリモジュールの複数個は、それぞれのコネタクが基板上に平行に並んで配置される複数個のソケットにそれぞれ挿入されて実装されるものであることを特徴とするメモリモジュール。
7. 複数の半導体記憶装置が実装されたメモリモジュールであって、
   ２ビット単位でのメモリアクセスが行われる２つのメモリチップを積層構造に組み立てて４ビット単位でのメモリアクセスを行うようにしてなり、
   上記２つのメモリチップは、それぞれが表面にテープ状のリードが設けられ、裏面を除いて少なくとも上記表面部が封止樹脂と接触することを特徴とするメモリモジュール。

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