JP3970396B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、例えばＬＯＣ（リード・オン・チップ）技術の外部リード端子を用いたダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）のような大記憶容量化を図ったものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＬＯＣ（リード・オン・チップ；Ｌead Ｏn Ｃhip)構成の半導体メモリにおける周辺回路の配置手法としては、チップの長手方向の中央部分にそってボンディングパッドを配列させ、かかるボンディングパッドを通して入力されるアドレス信号等の入力信号に対応してアドレスバッファ、アドレスデコーダ等を配置してそこでの信号伝送経路を最短にするというのが一般的である。このような半導体メモリの例としては、培風館１９９４年１１月５日発行「超ＬＳＩメモリ」伊藤清男著、第１８頁〜第１９頁がある。
【０００３】
【発明が解決しようとする課題】
記憶容量の増大化に伴い半導体チップも大型化し、そこでの信号伝達経路が動作速度に大きな影響を及ぼすものとなる傾向になる。上記従来の半導体メモリでは、専らボンディングパッドを介して入力された入力信号に着目した信号伝達経路にしか配慮がなされておらず、記憶情報の読み出し又は書き込みにおけるアドレス選択動作と、選択されたメモリセルとの外部端子との間での信号の流れの全体で見たときには上記のようにボンディングパッドを介して入力された入力信号に着目した入力部分の信号伝達経の最短化が必ずしもメモリの高速化にはならないことに気が付いた。特に、半導体チップの大型化に伴い、欠陥救済回路は必須となり、不良アドレスの検出及びその検出結果による予備回路の切り替え等を考慮すると従来の周辺回路の配置手法では信号の引き回し経路が長くなってしまうという問題が生じるものである。
【０００４】
また、アドレス選択動作において、アドレス信号は２進の重みをもっており、それをプリデコードすると、入力信号に対してプリデコード出力信号の数は必然的に多くなり、上記のようにアドレスバッファに隣接させてプリデコード回路を設けると、多数配線が半導体チップの中央部分に集中してしまうことの結果、集積度が悪くなってしまうという問題も生じる。
【０００５】
この発明の目的は、大記憶容量化と高速化に適した半導体記憶装置を提供することにある。この発明の他の目的は、回路の高集積化を実現した半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本発明の半導体記憶装置は、半導体チップを２分割するように中央部分に並んで設けられた複数の電極と、上記複数の電極のうちアドレス信号が供給される電極に隣接して設けられてなるアドレスバッファと、上記複数からなる電極が形成される上記チップ中央部分を挟んで少なくとも２つに分割されてなり、複数のワード線と複数のビット線の交点に複数のメモリセルがマトリックス配置されてなるメモリアレイと、上記電極が形成されてなる中央部分と反対側とされた半導体チップの周辺部に設けられてなり、上記ビット線を選択するＹアドレスデコーダと、上記中央部分から上記Ｙアドレスデコーダが設けられたチップ周辺部分に至る中間部分と、且つ、上記中間部分は、上記メモリアレイのビット線方向の一辺に沿った領域であり、上記中間部分に、上記アドレス信号の解読を行うプリデコーダが配置され、上記メモリアレイは、欠陥救済用の予備のワード線及び予備のビット線を含み、上記プリデコーダが配置される部分に隣接して不良アドレスの検出と予備のワード線及びビット線を選択する救済回路が前記中間部分に配置され、上記半導体チップの中央部分には上記メモリセルから読み出し信号を増幅するメインアンプ及び上記メモリセルに供給される書き込み信号を形成するライトアンプが設けられ、上記プリデコーダが配置される中間部分に沿ってメモリアレイに隣接してワード線の選択信号を形成するアドレスデコーダが設けられるものである。
【０００７】
【発明の実施の形態】
図１には、この発明に係るダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。同図においては、ダイナミック型ＲＡＭを構成する各回路ブロックのうち、この発明に関連する部分が判るように簡略化されて示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【０００８】
この実施例では、特に制限されないが、メモリアレイは、全体として８個に分けられる。半導体チップの長手方向に沿った上下に４個、左右に２個ずつのメモリアレイが分割されて設けられ、上記チップの長手方向に沿った中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路（Peripheral) 等が設けられる。上記メモリアレイの上記中央側にはメインアンプＭＡが配置される。
【０００９】
上述のように半導体チップの長手方向に沿った上下に２個ずつの４個と、左右に２個ずつに分けられて合計８個からなる各メモリアレイにおいて、長手方向に対して左右方向の中間部にＸ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが配置される。上記メモリアレの上記中間部分に沿ってメインワードドライバ領域ＭＷＤが形成されて、それぞれのメモリアレイに対応して下、上方側に延長するように設けられたメインワード線をそれぞれが駆動するようにされる。
【００１０】
上記メモリアレイにおいて、上記チップ中央部分とは反対側のチップ周辺側にＹデコーダＹＤＣが設けられる。つまり、この実施例においては、上記中央側に配置されたメインアンプＭＡと周辺側に配置されたＹデコーダＹＤＣとにより上記８分割されてなる各メモリアレイが挟さまれるように配置される。
【００１１】
上記メモリアレイは、後述するように複数のサブアレイに分割される。かかるサブアレイは、それを挟むように配置されたセンスアンプ領域、サブワードドライバ領域に囲まれて形成される。上記センスアンプアンプ領域と、上記サブワードドライバ領域の交差部は交差領域とされる。上記センスアンプ領域に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのメモリセルアレイの相補ビット線に選択的に接続される。
【００１２】
上述のように半導体チップの長手方向に沿って４個ずつに分けられたメモリアレイは、２個ずつ組となって配置される。このように２個ずつ組となって配置された２つのメモリアレイは、その中間部分にＸ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが配置される。つまり、上記Ｘ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤを中心として、メモリアレイが上下に配置される。上記メインワードドライバＭＷＤは、上記１つのメモリアレイを貫通するようにチップ長手方向に延長されるメインワード線の選択信号を形成する。また、上記メインワードドライバＭＷＤにサブワード選択用のドライバも設けれら、後述するように上記メインワード線と平行に延長されてサブワード選択線の選択信号を形成する。
【００１３】
１つのサブアレイは、図示しないが５１２本のサブワード線と、それと直交する５１２対からなる相補ビット線（又はデータ線）とにより構成される。なお、不良ワード線又は不良ビット線の救済のために予備のワード線及び予備の相補ビット線に設けられるものである。上記１つのメモリアレイにおいて、上記サブアレイがワード線の配列方向に１６個設けられるから、全体としての上記サブワード線は約８Ｋ分設けられ、ビット線の配列方向に８個設けられるから、相補ビット線は全体として約４Ｋ分設けられる。このようなメモリアレイが全体で８個設けられるから、全体では８×８Ｋ×４Ｋ＝２５６Ｍビットのような大記憶容量を持つようにされる。これにより、相補ビット線その長さが、上記１６個のサブアレイに対応して１／１６の長さに分割される。サブワード線は、上記８個のサブアレイに対応して１／８の長さに分割される。
【００１４】
上記１つのメモリアレイの分割されたサブアレイ毎にサブワードドライバ（サブワード線駆動回路）が設けられる。サブワードドライバは、上記のようにメインワード線に対して１／８の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に４本からなるサブワード線を配置させる。このようにメインワード線方向には８本に分割され、及び相補ビット線方向に対して４本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、メインワードドライバＭＷＤには図示しないサブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。
【００１５】
図２には、この発明に係るダイナミック型ＲＡＭの動作を説明するための概略レイアウト図が示されている。同図には、図１のようなレイアウトを採用した場合において、チップ下側に設けられたアドレスバッファからの信号により、チップ上側のメモリアレイの読み出しを行う場合の信号の流れを矢印で示している。
【００１６】
Ｙアドレスが入力されると、アドレスバッファＡＤＤＢＵＰを通して上記メモリアレイの中間部に設けられた救済回路、プリデコーダを介してチップの周辺側に配置されたＹデコーダＹＤＣに伝えられ、ここでＹ選択信号が形成される。上記Ｙ選択信号より１つのサブアレイの相補ビット線が選択されて、それと反対側のチップ中央部側のメインアンプＭＡに伝えられ、増幅されて図示しない出力回路を通して出力される。
【００１７】
この構成は、一見すると信号がチップを引き回されて読み出し信号が出力されるまでの時間が長くなるように判断される。しかし、救済回路には、アドレス信号をそのまま入力する必要があるので、救済回路をチップ中央のいずれかに配置すると、不良アドレスであるか否かの判定結果をまってプリデコーダの出力時間が決定される。つまり、プリデコーダと救済回路とが離れていると、そこでの信号遅延が実際のＹ選択動作を遅らせる原因となる。救済回路は１つの回路ブロックとして纏めて配置されるから、仮に図２において上側のメモリアレイに近傍にプリデコーダと救済回路とが配置されているなら、上記のメモリアレイでは信号遅延はさほど問題にならない。
【００１８】
しかし、上記アドレスバッファＡＤＤＢＵＰに隣接して配置されるメモリアレイでは、アドレス信号はそれと反対側のチップ端部の救済回路とプリデコーダに供給され、ここで不良アドレスへのアクセスであるか否かを判定し、その判定結果が上記とは逆のルートで戻ってきてＹ選択動作が行われてしまう。上記のように複数のメモリアレイがある場合、最も選択動作に時間がかかるメモリアレイの選択動作に合わせてメモリサイクルが決められるために上記のようなワーストケースでの信号遅延によりメモリアクセスタイムが律束されるものである。
【００１９】
また、メモリアレイでの読み出しのための信号伝達経路を見ると、Ｙデコーダがチップの中央部分に存在する従来のレイアウト手法では、それと反対側のチップ周辺部のサブアレイの相補ビット線からの読み出しを行うときには、上記Ｙ選択信号が伝達されるのに上記メモリアレイを横断するのに要する時間と、上記チップ周辺部のサブアレイの相補ビット線からの読み出し信号が入出力線を通って上記Ｙ選択信号とは逆方向に同じくメモリアレイを横断してメインアンプに伝えられるに要する時間が加わることになる。つまり、ワーストケースでは上記メモリアレイを１往復するように信号の流れとなるために遅くなる。
【００２０】
これに対して、本願発明では、メモリアレイを挟んでメインアンプＭＡとＹデコーダＹＤＣが両側に配置されるため、サブアレイの相補ビット線を選択するための信号伝達経路と、選択された相補ビット線から入出力線を通ってメインアンプＭＡの入力に至る信号伝達経路との和は、いずれの相補ビット線を選択しようともメモリアレイを横断するだけの信号伝達経路となって上記のように１往復するものの半分に短縮できるものである。これにより、メモリアクセスの高速化が可能になるものである。
【００２１】
図３には、上記サブアレイにおける相補ビット線を選択するためのＹ系のアドレスバッファ、プリデコーダ及びデコーダを説明するための概略回路図が示されている。アドレス信号はＣＡ０〜ＣＡ８のように９ビットから構成される。つまり、９個の電極から供給されたアドレス信号は、９個のアドレスバッファに入力され、ここで外部から入力されたアドレス信号と正相、逆相からなる内部相補アドレス信号として出力される。これにより、アドレスバッファの出力からプリデコーダ回路の入力に至る信号数は１８本からなる。
【００２２】
プリデコーダ回路は、特に制限されないが、３入力の論理ゲート回路から構成されて、上記９ビットのアドレス信号を３組に分けて、それぞれにおいて８通りのプリデコード信号ＣＦ０−０〜７、ＣＦ１−０〜７及びＣＦ２−０〜７の２４通りのプリデコード出力信号を形成する。デコーダは、３入力の論理ゲート回路で構成され、上記３組のプリデコード信号の出力信号を組み合わせて５１２通りのＹ選択信号を形成する。このため、プリデコーダ回路からデコーダ回路に至る信号線は、上記正相信号と逆相信号とを合わせて４８本もの多数の信号線が必要となるものである。
【００２３】
上記のようにＹデコーダＹＤＣに近い位置にプリデコーダＣＯＬＰＤＣ、及び救済回路ＣＯＬＲＥＤを配置する構成では、信号配線が占める専有面積を小さくすることができる。上記アドレスバッファＡＤＤＢＵＰからプリデコーダ回路には、上記のように１８本の比較的少ない数とされ、しかもプリデコーダＰＤＣと救済回路ＲＥＤとを纏めて近接して配置されている。そして、上記４８本ものプリデコーダ出力を伝える信号線は、プリデコーダＰＤＥＣとデコーダＹＤＣとを近接して配置させることにより短い距離にすることができるとともに、それとクロスするような配線がないので配線レイアウトが容易となる。
【００２４】
つまり、上記チップ中央部分にアドレスバッファ、プリデコーダ及び救済回路を設けた構成では、アドレスバッファから救済回路とプリデコーダ回路に向けて伸びるアドレス信号線と、プリデコーダ回路からデコーダ回路、救済回路からデコーダ回路に伸びる各種配線が混在し、そこに占める配線が大きな専有面積を占めるものとなる。
【００２５】
シンクロナスＤＲＡＭでは、バーストモードのためのカラムアドレス信号は、アドレスカウンタにより形成される。つまり、上記の他にアドレスバッファはアドレスカウンタに初期値を入力し、それを基準にしてバーストモードでは、アドレスカウンタのインクリメント（＋１）動作によってアドレスを歩進させてバーストリード又はバーストライト動作が行われる。このため、シンクロナスＤＲＡＭでは、いっそう配線が混み合うこととなって、そこでの専有面積が増大するとともに、配線の引き回しによって動作速度を遅くしてしまう。
【００２６】
この実施例では、上記のようなシンクロナスＤＲＡＭにおいても、アドレスカウンタは、アドレスバッファに隣接して配置させ、そこから上記のような少ない配線により上記プリデコーダ回路、救済回路に延び、かかる各回路を通してＹデコーダに至るために、前記のようなメモリアレイでのＹ選択動作とデータの入出力動作とのが合理的に組み合わせされて、アクセスパスを短くすることができる。本願発明者に試算によれば、本願のような構成を採ることによりチップ中央部にアドレスバッファ、アドレスカウンタ、プリデコーダ、救済回路及びＹデコーダを配置した場合に比べてカラムアクセス時間を約１ｎｓも短縮させることができるものである。
【００２７】
図４には、この発明に係るダイナミック型ＲＡＭをより詳細に説明するための概略レイアウト図が示されている。同図には、メモリチップ全体の概略レイアウトと、８分割された１つのメモリアレイのレイアウトが示されている。同図は、図１の実施例を別の観点から図示したものである。つまり、図１と同様にメモリチップは、長手方向（ワード線方向）に沿った上下に４個、左右に２個ずつのメモリアレイ（Array)が８分割され、その長方向における中央部分には複数からなるボンディングパッド及び入出力回路等の周辺回路（Bonding Pad & peripheral
Circuit) が設けられる。
【００２８】
上記８個のメモリアレイは、前記のようにそれぞれが約３２Ｍビットの記憶容量を持つようにされるものであり、そのうちの１つが拡大して示されているように、ワード線方向に８分割され、ビット線方向に１６分割されたサブアレイが設けられる。上記サブアレイのビット線方向の両側には、上記ビット線方向に対してセンスアンプ（Sence Amplifier)が配置される。上記サブアレイのワード線方向の両側には、サブワードドライバ（Sub-Word Driver)が配置される。
【００２９】
上記１つのメモリアレイには、全体で８１９２本のワード線と４０９６対の相補ビット線が設けられる。これにより、全体で約３２Ｍビットの記憶容量を持つようにされる。上記のように８１９２本のワード線が１６個のサブアレイに分割して配置されるので、１つのサブアレイには５１２本のワード線（サブワード線）が設けられる。また、上記のように４０９６対の相補ビット線が８個のサブアレイに分割して配置されるので、１つのサブアレイには５１２対の相補ビット線が設けられる。
【００３０】
メモリアレイのメインワード線に対応してメインワードドライバＭＷＤが設けられる。つまり、同図に示されたメモリアレイの左側には、アレイコントロール（Array control)回路及びメインワードドライバ(Main Word dricer)が設けられる。上記アレイコントロール回路には、第１のサブワード選択線を駆動するドライバが設けられる。上記メモリアレイには、上記８分割されたサブアレイを貫通するように延長されるメインワード線が配置される。上記メインワードドライバは、上記メインワード線を駆動する。上記メインワード線と同様に第１のサブワード選択線も上記８分割されたサブアレイを貫通するように延長される。上記アレイの下部（チップ周辺側）には、Ｙデコーダ（YDecoder) 及びＹ選択線ドライバ（YSdriver) が設けられる。
【００３１】
図５には、この発明に係るダイナミック型ＲＡＭにおけるサブアレイとその周辺回路の一実施例の概略レイアウト図が示されている。同図には、図４に示されたメモリアレイの中の斜線を付した位置に配置された４つのサブアレイＳＢＡＲＹが代表として例示的に示されている。同図においては、サブアレイＳＢＡＲＹが形成される領域には斜線を付すことによって、その周辺に設けられサブワードドライバ領域、センスアンプ領域及びクロスエリアとを区別するものである。
【００３２】
サブアレイＳＢＡＲＹは、ワード線の延長方向を水平方向とすると、サブワード線ＳＷＬが５１２本配置され、相補ビット線対は５１２対から構成される。それ故、上記５１２本のサブワード線ＳＷＬに対応した５１２個のサブワードドライバＳＷＤは、かかるサブアレイの左右に２５６個ずつに分割して配置される。上記５１２対の相補ビット線ＢＬに対応して設けられる５１２個のセンスアンプＳＡは、前記のようなシェアードセンスアンプ方式とされ、かかるサブアレイの上下に２５６個ずつに分割して配置される。
【００３３】
上記サブアレイＳＢＡＲＹは、正規のサブワード線ＳＷＬが５１２本に加えて、図示しないが予備ワード線も設けられる。それ故、上記５１２のサブワード線ＳＷＬと上記予備ワード線に対応したサブワードドライバＳＷＤが、かかるサブアレイの左右に分割して配置される。上記のように右下のサブアレイが５１２対の相補ビット線ＢＬからなり、上記同様に２５６個のセンスアンプが上下に配置される。上記右側の上下に配置されるサブアレイＳＢＡＲＹに形成される２５６対の相補ビット線は、それに挟まれたセンスアンプＳＡに対してシェアードスイッチＭＯＳＦＥＴを介して共通に接続される。上記同様に図示しないが、予備のビット線も設けられ、それに対応したセンスアンプも上下に振り分けられた設けられる。
【００３４】
メインワード線ＭＷＬは、その１つが代表として例示的に示されているように延長される。また、カラム選択線ＹＳは、その１つが代表として例示的に示されるように同図の縦方向に延長される。上記メインワード線ＭＷＬと平行にサブワード線ＳＷＬが配置され、上記カラム選択線ＹＳと平行に相補ビット線ＢＬ（図示ぜす）が配置されるものである。上記４個からなるサブアレイに対して、８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが、メインワード線ＭＷＬと同様に４組（８個）のサブアレイを貫通するように延長される。そして、サブワード選択線ＦＸ０Ｂ〜ＦＸ３Ｂからなる４本と、ＦＸ４Ｂ〜ＦＸ７Ｂからなる４本とが上下のサブアレイ上に分けて延長させるようにする。このように２つのサブアレイに対して１組のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、かつ、それらをサブアレイ上を延長させるようにする理由は、メモリチップサイズの小型化を図るためである。
【００３５】
つまり、各サブアレイに対して上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しかもそれをセンスアンプエリア上に配線チャンネルに形成した場合、図４のメモリアレイのよううに１６個ものサブアレイが上下のメモリアレイにおいて合計３２個も配置されるために、８×３２＝２５６本分もの配線チャンネルが必要になるものである。これに対して、上記の実施例では、配線そのものが、２つのサブアレイに対して上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しかも、それをサブアレイ上を通過するように配置させることにより、格別な配線チャンネルを設けることなく形成することができる。
【００３６】
そもそも、サブアレイ上には、８本のサブワード線に対して１本のメインワード線が設けられるものであり、その８本の中の１本のサブワード線を選択するためにサブワード選択線が必要になるものである。メモリセルのピッチに合わせて形成されるサブワード線の８本分に１本の割り合いでメインワード線が形成されるものであるために、メインワード線の配線ピッチは緩やかになっている。したがって、メインワード線と同じ配線層を利用して、上記サブワード選択線をメインワード線の間に形成することは比較的容易にできるものである。
【００３７】
上記メインワード線ＭＷＬと平行に延長されるものを第１のサブワード選択線ＦＸ０Ｂとすると、左上部のクロスエリアに設けられ，上記第１のサブワード選択線ＦＸ０Ｂからの選択信号を受けるサブワード選択線駆動回路ＦＸＤを介して、上記上下に配列されるサブワードドライバに選択信号を供給する第２のサブワード線ＦＸ０が設けられる。上記第１のサブワード選択線ＦＸ０Ｂは上記メインワード線ＭＷＬ及びサブワード線ＳＷＬと平行に延長されるのに対して上記第２のサブワード選択線は、それと直交するカラム選択線ＹＳ及び相補ビット線ＢＬと平行に延長される。上記８本の第１のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂに対して、上記第２のサブワード選択線ＦＸ０〜ＦＸ７は、偶数ＦＸ０，２，４，６と、奇数ＦＸ１，３，５，７とに分割されてサブアレイＳＢＡＲＹの左右に設けられたサブワードドライバＳＷＤに振り分けられて配置される。
【００３８】
上記サブワード選択線駆動回路ＦＸＤは、同図において■で示したように、１つのクロスエリアの上下に２個ずつ分配して配置される。つまり、上記のように左上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ０Ｂに対応され、左中間部のクロスエリアに設けられた２つのサブワード選択線駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下部のクロスエリアに設けられた上側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応される。
【００３９】
中央上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ１Ｂに対応され、中央中間部のクロスエリアに設けられた２つのサブワード選択線駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ５Ｂに対応され、中央下部のクロスエリアに設けられた上側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ７Ｂに対応される。そして、右上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ０Ｂに対応され、右中間部のクロスエリアに設けられた２つのサブワード選択線駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、右下部のクロスエリアに設けられた上側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応される。このようにメモリアレイの端部に設けられたサブワードドライバは、その右側にはサブアレイが存在しないから、左側だけのサブワード線ＳＷＬを駆動する。
【００４０】
この実施例のようにサブアレイ上のメインワード線のピッチの間にサブワード選択線を配置する構成では、格別な配線チャンネルが不要にできるから、１つのサブアレイに８本のサブワード選択線を配置するようにしてもメモリチップがお大きくなることはない。しかしながら、上記のようなサブワード選択線駆動回路ＦＸＤを形成するために領域が増大し、高集積化を妨げることとなる。つまり、上記クロスエリアには、同図において点線で示したようなメイン入出力線ＭＩＯやサブ入出力線ＬＩＯに対応して設けられるスイッチ回路ＩＯＳＷや、センスアンプを駆動するパワーＭＯＳＦＥＴ、シェアードスイッチＭＯＳＦＥＴを駆動するための駆動回路、プリチャージＭＯＳＦＥＴを駆動する駆動回路等の周辺回路が形成されるために面積的な余裕が無いからである。
【００４１】
サブワードドライバにおいては、上記第２のサブワード選択線ＦＸ０〜６等には、それと平行に第１サブワード選択線ＦＸ０Ｂ〜６Ｂに対応した選択信号を通す配線が設けられるものであるが、その負荷が後述するように小さいので、上記第２のサブワード選択線ＦＸ０〜６のように格別なドライバＦＸＤを設けることなく、上記第１サブワード選択線ＦＸ０Ｂ〜６Ｂと直接接続される配線によって構成される。ただし、その配線層は上記第２のサブワード選択線ＦＸ０〜６と同じものが用いられる。
【００４２】
上記クロスエリアのうち、偶数に対応した第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ａに配置されたものには、○にＰで示したようにセンスアンプに対して定電圧化された内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴと、○にＯで示したようにセンスアンプに対して後述するようなオーバードライブ用のクランプ電圧ＶＤＤＣＬＰを供給するＰチャンネル型のパワーＭＯＳＦＥＴ、及び○にＮで示したようにセンスアンプに対して回路の接地電位ＶＳＳを供給するためのＮチャンネル型のパワーＭＯＳＦＥＴが設けられる。
【００４３】
上記クロスエリアのうち、奇数に対応した第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ｂに配置されたものには、○にＢで示したようにビット線のプリチャージ及びイコライズ用ＭＯＳＦＥＴをオフ状態にさせるＮチャンネル型の駆動ＭＯＳＦＥＴと、○にＮで示したようにセンスアンプに対して回路の接地電位ＶＳＳを供給するためのＮチャンネル型のパワーＭＯＳＦＥＴが設けられる。このＮチャンネル型のパワーＭＯＳＦＥＴは、センスアンプ列の両側からセンスアンプを構成するＮチャンネル型ＭＯＳＦＥＴの増幅ＭＯＳＦＥＴのソースに接地電位を供給するもきである。つまり、センスアンプエリアに設けられる１２８個又は１３０個のセンスアンプに対しては、上記Ａ側のクロスエリアに設けられたＮチャンネル型のパワーＭＯＳＦＥＴと、上記Ｂ側のクロスエリアに設けられたＮチャンネル型のパワーＭＯＳＦＥＴの両方により接地電位が供給される。
【００４４】
上記のようにサブワード線駆動回路ＳＷＤは、それを中心にして両側のサブアレイのサブワード線を選択する。これに対して、上記選択された２つのサブアレイのサブワード線に対応して２つのセンスアンプが活性化される。つまり、サブワード線を選択状態にすると、アドレス選択ＭＯＳＦＥＴがオン状態となり、記憶キャパシタの電荷がビット線電荷と合成されてしまうので、センスアンプを活性化させてもとの電荷の状態に戻すという再書き込み動作を行う必要があるからである。このため、上記端部のサブアレイに対応したものを除いて、上記Ｐ、Ｏ及びＮで示されたパワーＭＯＳＦＥＴは、それを挟んで両側のセンスアンプを活性化させるために用いられる。これに対して、メモリアレイの端に設けられたサブアレイの右側に設けられたサブワード線駆動回路ＳＷＤでは、上記サブアレイのサブワード線しか選択しないから、上記上記Ｐ、Ｏ及びＮで示されたパワーＭＯＳＦＥＴは、上記サブアレイに対応したセンスアンプのみを活性化するものである。
【００４５】
上記センスアンプは、シェアードセンス方式とされ、それを挟んで両側に配置されるサブアレイのうち、上記サブワード線が非選択された側の相補ビット線に対応したシェアードスイッチＭＯＳＦＥＴがオフ状態にされて切り離されることにより、上記選択されたサブワード線に対応した相補ビット線の読み出し信号を増幅し、メモリセルの記憶キャパシタをもとの電荷状態に戻すというリライト動作を行う。
【００４６】
図６には、この発明に係るダイナミック型ＲＡＭにおけるサブアレイとその周辺回路を形成するウェル領域の一実施例の概略レイアウト図が示されている。同図には、図４に示されたメモリアレイの中の点線で囲まれたように、上記斜線を付した位置に配置された４つのサブアレイＳＢＡＲＹを含む８個が代表として例示的に示されている。
【００４７】
同図において、白地の部分はＰ型基板（ＰＳＵＢ）を表している。このＰ型基板ＰＳＵＢには、回路の接地電位ＶＳＳが与えられる。上記Ｐ型基板ＰＳＵＢには、斜線で示したように２種類のＮ型ウェル領域ＮＷＥＬＬ（ＶＤＬ）とＮＷＥＬＬ（ＶＤＤＣＬＰ）とが形成される。つまり、センスアンプＳＡを構成するＰチャンネル型の増幅ＭＯＳＦＥＴが形成されるＮ型ウェル領域と、前記Ａ列のクロスエリアに配置される前記パワースイッチＭＯＳＦＥＴが形成されるＮ型ウェル領域は、昇圧電圧ＶＰＰを利用して形成されたクランプ電圧ＶＤＤＣＬＰが供給される。
【００４８】
前記Ｂ列のクロスエリアには、サブ入出力線ＬＩＯに対応して設けられるスイッチ回路ＩＯＳＷを構成するＰチャンネル型ＭＯＳＦＥＴや、メイン入出力線に設けられるプリチャージ用とイコライズ用のＰチャンネル型ＭＯＳＦＥＴが形成されるＮ型ウェル領域が形成され、降圧して形成された内部電圧ＶＤＬが供給される。
【００４９】
サブアレイと、サブワード線駆動回路ＳＷＤが形成される全体には、深い深さに形成されされたＮ型ウェル領域ＤＷＥＬＬが形成される。この深い深さのＮ型ウェル領域には、ワード線の選択レベルに対応された昇圧電圧ＶＰＰが供給される。この深い深さのＮ型ウェル領域ＤＷＥＬＬには、上記サブワード線駆動回路ＳＷＤを構成するＰチャンネル型ＭＯＳＦＥＴが形成されるＮ型ウェル領域ＮＷＷＬＬが形成され、上記深い深さのＮ型ウェル領域ＤＷＥＬＬと同様に昇圧電圧ＶＰＰが印加される。
【００５０】
上記深い深さのＮ型ウェル領域ＤＷＥＬＬには、メモリセルを構成するＮチャンネル型のアドレス選択ＭＯＳＦＥＴ及びサブワード駆動回路ＳＷＤのＮチャンネル型ＭＯＳＦＥＴを形成するためのＰ型ウェル領域ＰＷＥＬＬが形成される。これらのＰ型ウェル領域ＰＷＥＬＬには、負の電圧にされた基板バックバイアス電圧ＶＢＢが供給される。
【００５１】
図４で示された８分割されて１つのアレイでみると、上記深い深さのＮ型ウェル領域ＤＷＥＬＬは、ワード線方向に対応して並べられた８個のサブアレイを１つの単位として、全体で１６個がビット線方向に並べられて形成される。そして、アレイ上を延長されるメインワード線の両端に配置されたサブワードドライバ（Sub-Word Driver)に対応されたクロスエリアが前記Ａ列とされ、前記同様にＢ列のように交互に配置される。それ故、端部を除いて、上記Ａ列とそれの両側に配置される２つのセンスアンプ（Sence Amplifier)のＰチャンネル型ＭＯＳＦＥＴを形成するためのＮ型ウェル領域ＮＷＥＬＬ（ＶＤＤＣＬＰ）が共通化して設けられる。
【００５２】
図７には、この発明に係るダイナミック型ＲＡＭのセンスアンプ部と、その周辺回路の一実施例の要部回路図が示されている。同図においては、２つのサブアレイに挟まれて配置されたセンスアンプとそれに関連した回路が例示的に示されている。また、各素子が形成されるウェル領域が点線で示され、それに与えられるバイアス電圧も併せて示されている。
【００５３】
ダイナミック型メモリセルは、上記１つのサブアレイに設けられたサブワード線ＳＷＬと、相補ビット線ＢＬ，／ＢＬのうちの一方ＢＬとの間に設けられた１つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。アドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線ＢＬに接続され、ソースに記憶キャパシタＣｓが接続される。記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧が与えられる。上記サブワード線ＳＷＬの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＰＰとされる。
【００５４】
後述するセンスアンプを内部降圧電圧ＶＤＬで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧ＶＤＬに対応したレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖthにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線ＢＬと／ＢＬは、同図に示すように平行に配置され、ビット線の容量バランス等をとるために必要に応じて適宜に交差させられる。かかる相補ビット線ＢＬと／ＢＬは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。
【００５５】
センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴが設けられる。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、上記ＡとＢ側のクロスエリアに設けられたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ１２とＱ１３により接地電位に対応した動作電圧が与えられる。
【００５６】
特に制限されないが、上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、上記Ａ側のクロスエリアに設けられたオーバードライブ用のＰチャンネル型のパワーＭＯＳＦＥＴＱ１５と、上記内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１６が設けられる。上記オーバードライブ用の電圧は、昇圧電圧ＶＰＰがゲートに供給されたＮチャンネル型ＭＯＳＦＥＴＱ１４により形成されたクランプ電圧ＶＤＤＣＬＰが用いられる。このＭＯＳＦＥＴＱ１４のドレインには、外部端子から供給された電源電圧ＶＤＤが供給され、上記ＭＯＳＦＥＴＱ１４をソースフォロワ出力回路として動作させ、上記昇圧電圧ＶＰＰを基準にしてＭＯＳＦＥＴＱ１４のしきい値電圧分だけ低下したクランプ電圧ＶＤＤＣＬＰを形成する。
【００５７】
特に制限されないが、上記昇圧電圧ＶＰＰは、チャージポンプ回路の動作を基準電圧を用いて制御して３．８Ｖのような安定化された高電圧とされる。そして、上記ＭＯＳＦＥＴＱ１４のしきい値電圧は、メモリセルのアドレス選択ＭＯＳＦＥＴＱｍに比べて低い低しきい値電圧に形成されており、上記クランプ電圧ＶＤＤＣＬＰを約２．９Ｖのような安定化された定電圧にする。ＭＯＳＦＥＴＱ２６は、リーク電流経路を形成するＭＯＳＦＥＴであり、約１μＡ程度の微小な電流した流さない。これにより、長期間にわたってスタンバイ状態（非動作状態）にされた時や、電源電圧ＶＤＤのバンプにより上記ＶＤＤＣＬＰが過上昇するのを防止し、かかる過上昇時の電圧ＶＤＤＣＬＰが与えられる増幅ＭＯＳＦＥＴＱ７，Ｑ８のバックバイアス効果による動作遅延を防止する。
【００５８】
この実施例では、上記のようなクランプ電圧ＶＤＤＣＬＰによりセンスアンプのオーバードライブ電圧を形成するものであることに着目し、その電圧を供給するＰチャンネル型のパワーＭＯＳＦＥＴＱ１５と、センスアンプのＰチャンネル型の増幅ＭＯＳＦＥＴＱ７，Ｑ８とを同図で点線で示したような同じＮ型ウェル領域ＮＷＥＬＬに形成するとともに、そのバイアス電圧として上記クランプ電圧ＶＤＤＣＬＰを供給するものである。そして、センスアンプのＰチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８の共通ソース線ＣＳＰに本来の動作電圧ＶＤＬを与えるパワーＭＯＳＦＥＴＱ１６は、Ｎチャンネル型として上記オーバードライブ用のＭＯＳＦＥＴＱ１４と電気的に分離して形成する。
【００５９】
上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ１５のゲートに供給されるセンスアンプ活性化信号ＳＡＰ２は、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１５のゲートに供給されるオーバードライブ用の活性化信号／ＳＡＰ１と逆相の信号とされ、特に制限されないが、そのハイレベルが電源電圧ＶＤＤに対応された信号とされる。つまり、前記のようにＶＤＤＣＬＰは、約＋２．９Ｖ程度であり、電源電圧ＶＤＤの許容最小電圧ＶＤＤmin は、約３．０Ｖであるので、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１５をオフ状態にさせることができるとともに、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１６を低しきい値電圧のものを用いることにより、ソース側から内部電圧ＶＤＬに対応した電圧を出力させることができる。
【００６０】
上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧を供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＢＬＥＱが供給される。このプリチャージ信号ＢＬＥＱを形成するドライバ回路は、上記Ｂ側のクロスエリアにＮチャンネル型ＭＯＳＦＥＴＱ１８を設けて、その立ち下がりを高速にする。つまり、メモリアクセスの開始によりワード線を選択タイミングを早くするために、各クロスエリアに設けられたＮチャンネル型ＭＯＳＦＥＴＱ１８をオン状態にして上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速にオフ状態に切り替えるようにするものである。
【００６１】
これに対して、プリチャージ動作を開始させる信号を形成するＰチャンネル型ＭＯＳＦＥＴＱ１７は、上記のようにクロスエリアに設けられるのではなく、Ｙデコーダ＆ＹＳドライバ部に設けるようにする。つまり、メモリアクセスの終了によりプリチャージ動作が開始されるものであるが、その動作には時間的な余裕が有るので、信号ＢＬＥＱの立ち上がを高速にすることが必要ないからである。この結果、Ａ側クロスエリアに設けられるＰチャンネル型ＭＯＳＦＥＴは、上記オーバードライブ用のパワーＭＯＳＦＥＴＱ１５のみとなり、Ｂ側のクロスエリアに設けられるＰチャンネル型ＭＯＳＦＥＴは、次に説明する入出力線のスイッチ回路ＩＯＳＷを構成するＭＯＳＦＥＴＱ２４，Ｑ２５及び共通入力線ＭＩＯを内部電圧ＶＤＬにプリチャージさせるプリチャージ回路を構成するＭＯＳＦＥＴにできる。そして、これらのＮ型ウェル領域には、上記上記ＶＤＤＣＬＰとＶＤＬのようなバイアス電圧が与えられるから１種類のＮ型ウェル領域となり、寄生サイリスタ素子が形成されない。
【００６２】
センスアンプの単位回路は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して右側のサブアレイの同様な相補ビット線ＢＬ，／ＢＬに接続される。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラムスイッチ回路を構成するものであり、選択信号ＹＳを受けて、上記センスアンプの単位回路の入出力ノードをサブ共通入出力線ＬＩＯに接続させる。例えば、左側のサブアレイのサブワード線ＳＷＬが選択されたときには、センスアンプの右側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態にされる。これにより、センスアンプの入出力ノードは、上記左側の相補ビット線ＢＬ，／ＢＬに接続されて、選択されたサブワード線ＳＷＬに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路を通してサブ共通入出力線ＬＩＯに伝える。上記サブ共通入出力線は、Ｂ側のクロスエリアに設けられたＮチャンネル型ＭＯＳＦＥＴＱ１９と２０及び上記Ｐチャンネル型ＭＯＳＦＥＴＱ２４とＱ２５からなるスイッチ回路ＩＯＳＷを介してメインアンプの入端子に接続される入出力線ＭＩＯに接続される。
【００６３】
サブワード線駆動回路ＳＷＤは、そのうちの１つが代表として例示的に示されているように、上記深い深さのＮ型ウェル領域ＤＷＥＬＬ（ＶＰＰ）に形成されたＰチャンネル型ＭＯＳＦＥＴＱ２１と、かかるＤＷＥＬＬ内に形成されるＰ型ウェル領域ＰＷＥＬＬ（ＶＢＢ）に形成されたＮチャンネル型ＭＯＳＦＥＴＱ２２及びＱ２３とを用いて構成される。インバータ回路Ｎ１は、特に制限されないが、前記図３に示したようなサブワード選択線駆動回路ＦＸＤを構成するものであり、前記のようにクロスエリアに設けられるものである。サブアレイのアドレス選択ＭＯＳＦＥＴＱｍも、上記ＤＷＥＬＬ内に形成されるＰ型ウェル領域ＰＷＥＬＬ（ＶＢＢ）に形成されるものである。
【００６４】
図８には、この発明に係るダイナミック型ＲＡＭの他の一実施例の概略レイアウト図が示されている。この実施例では、メモリアレイは、全体として４個に分けられる。半導体チップの長手方向に沿った上下に２個、左右に２個ずつのメモリアレイが分割されて設けられ、前記同様に上記チップの長手方向に沿った中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路（Periphral)等が設けられる。上記メモリアレイの上記中央側にはメインアンプＭＡが配置される。
【００６５】
上述のように半導体チップの長手方向に沿った上下に２個と、左右に２個ずつに分けられて合計４個からなる各メモリアレイにおいて、長手方向に対して左右方向の中間部にＸ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが纏めて配置される。つまり、上記４個のメモリアレイにそれぞれ対応して、上記Ｘ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが上記左右２個ずつ設けられたメモリアレイに対応して２組ずつ振り分けて設けられる。
【００６６】
上記メモリアレの上記中間部分に沿って前記同様にメインワードドライバ領域ＭＷＤが形成されて、それぞれのメモリアレイに対応して下、上方側に延長するように設けられたメインワード線をそれぞれが駆動するようにされる。この構成では、前記同様なザブアレイを用いた場合には、１６個のサブアレイを貫通するようにメインワード線が延長される。そして、上記メモリアレイにおいて、上記チップ中央部分とは反対側のチップ周辺側にＹデコーダＹＤＣが設けられる。つまり、この実施例においても、上記中央側に配置されたメインアンプＭＡと周辺側に配置されたＹデコーダＹＤＣとにより上記４分割されてなる各メモリアレイがそれぞれ挟さまれるように配置されるものである。
【００６７】
図９には、この発明に係るダイナミック型ＲＡＭの一実施例の全体ブロック図が示されている。制御入力信号は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及び出力イネーブル信号／ＯＥとされる。ここで、／はロウレベルがアクティブレベルを表す論理記号のオーバーバーに対応している。Ｘアドレス信号とＹアドレス信号は、共通のアドレス端子Ａｄｄからロウアドレスストローブ信号／ＲＡＳとカラムアドレスストローブ信号／ＣＡＳに同期して時系列的に入力される。
【００６８】
アドレスバッファを通して入力されたＸアドレス信号とＹアドレス信号とは、ラッチ回路にそれぞれ取り込まれる。ラッチ回路に取り込まれたＸアドレス信号は、前記のようなプリデコーダにより供給され、その出力信号がＸデコーダに供給されてワード線ＷＬの選択信号が形成される。ワード線の選択動作により、メモリアレイの相補ビット線には上記のような読み出し信号が現れ、センスアンプにより増幅動作が行われる。ラッチ回路に取り込まれたＹアドレス信号は、前記のようなプリデコーダに供給され、その出力信号がＹデコーダに供給されてビット線ＤＬの選択信号が形成される。Ｘ救済回路及びＹ救済回路は、不良アドレスの記憶動作と、記憶された不良アドレスと上記取り込まれたアドレス信号とを比較し、一致なら予備のワード線又はビット線の選択をＸデコーダ及びＹデコーダに指示するとともに、正規ワード線又は正規ビット線の選択動作を禁止させる。
【００６９】
センスアンプで増幅された記憶情報は、図示しないカラムスイッチ回路により選択されものが共通入出力線に接続されてメインアンプに伝えられる。このメインアンプは、特に制限されないが、書き込み回路も兼ねたアンプとされる。つまり、読み出し動作のときには、Ｙスイッチ回路を通して読み出された読み出し信号を増幅して、出力バッファを通して外部端子Ｉ／Ｏから出力させる。書き込み動作のときには、外部端子Ｉ／Ｏから入力された書き込み信号が入力バッファを介して取り込まれ、メインアンプを介して共通入出力線及び選択ビット線に伝えられ、選択ビット線では上記センスアンプの増幅動作により書き込み信号が伝えられてメモリセルのキャパシタにそれに対応した電荷が保持される。
【００７０】
クロック発生回路（メインコントロール回路）は、上記信号／ＲＡＳと／ＣＡＳに対応して入力されたアドレス信号の取り込み制御タイミング信号や、センスアンプの動作タイミング信号等のように、メモリセルの選択動作に必要な各種のタイミング信号を発生させる。内部電源発生回路は、電源端子から供給されたＶccとＶssのような動作電圧を受け、上記プレート電圧、Ｖcc／２のようなプリチャージ電圧、内部昇圧電圧ＶＣＨ、内部降圧電圧ＶＤＬ、基板バックバイアス電圧ＶＢＢのようり各種内部電圧を発生させる。リフレッシュカウンタは、リフモードにされたときにリフレッシュ用のアドレス信号を生成してＸ系の選択動作に用いられる。
【００７１】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） 外部リード端子と接続されるべく半導体チップを２分割するように中央部分に並んで電極を設け、上記電極のうちアドレス信号が供給されるものに隣接してアドレスバッファを設け、上記複数からなる電極が形成されるチップ中央部分を挟んで少なくとも２つに分割して複数のワード線と複数のビット線の交点に複数のメモリセルをマトリックス配置してメモリアレイを構成し、半導体チップの電極が形成されてなる中央部分と反対側とされた半導体チップの周辺側に上記ワード線又はビット線を選択するアドレスデコーダを設け、上記中央部分から上記アドレスデコーダが設けられた部分に至る中間部分に、上記アドレス信号の解読を行うプリデコードを配置することにより、配線の混雑を避けつつ、信号伝達経路が短くできて高速化を図ることができるという効果が得られる。
【００７２】
（２） 上記メモリアレイには、欠陥救済用の予備のワード線及び予備のビット線が設けられ、上記プリデコーダが配置される部分近接して不良アドレスの検出と予備のワード線又はビット線を選択する救済回路を配置させることにより、欠陥救済を行う場合においても配線の混雑を避けつつ、信号伝達経路が短くできて高速化を図ることができるという効果が得られる。
【００７３】
（３） 上記半導体チップの周辺側にビット線の選択信号を形成するアドレスデコーダを設け、上記半導体チップの中央部分には上記メモリセルからき読み出し信号を増幅するメインアンプ及び上記メモリセルに供給される書き込み信号を形成するライトアンプを設け、上記プリデコーダが配置される中間部分に沿ってメモリアレイに隣接してワード線の選択信号を形成するアドレスデコーダを設けることにより、配線の混雑を避けつつ、Ｙ選択動作からデータの入出力が行われるのに要する時間を短くすることができるという効果が得られる。
【００７４】
（４） 上記メモリアレイは上記中央部分で２つに分割し、それと直角方向に４つに分割され、互いに隣接する２個ずつのメモリアレイの中間部分に上記プリデコーダを配置させることにより、大記憶容量化を図りつつ配線の混雑を避けて信号伝達経路が短することができるという効果が得られる。
【００７５】
（５） 上記ビット線は折り返しビット線方式とされた一対の相補ビット線かららなり、かかる相補ビット線の一方と上記ワード線との交点にダイナミック型メモリセルが配置されてメモリアレイを構成し、上記相補ビット線とワード線は、複数に分割されて構成された複数のサブアレイにそれぞれ振り分けられて配置し、上記サブアレイとして、上記複数からなるサブワード線配列の両端側にサブワード線駆動回路が振り分けられて分割して配置し、上記複数からなる相補ビット線配列の両端側にセンスアンプを振り分けられて分割して配置し、上記１つのサブアレイは、上記複数のサブワード線駆動回路列と上記複数のセンスアンプ列とにより囲まれるように形成し、上記相補ビット線に対応されてそれと直角方向にメインワード線が設けられるとともに上記１つのメインワード線に対して複数のサブワード線が割り当てられ、上記１つのメインワード線と複数のサブワード線の中の１つを選択する選択信号が伝えられるサブワード選択線とにより１つのサブワード線が選択する構成とすることにより、大記憶容量化を実現することができるという効果が得られる。
【００７６】
（６） 上記センスアンプはシェアードセンス方式とされ、それを中心にして隣接するサブアレイのビット線に対応して設け、上記サブワード線駆動回路は、それを中心にして隣接するサブアレイのサブワード線を選択することにより、サブワード線及びビット線のピッチに合わせて上記センスアンプ、サブワード線駆動回路を効率よくレイアウト配置させることができるという効果が得られる。
【００７７】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、サブアレイの構成、または半導体チップに搭載される複数のメモリアレイの配置は、その記憶容量等に応じて種々の実施形態を採ることができる。また、サブワードドライバの構成は、種々の実施形態を採ることができる。入出力インターフェイスの部分は、クロック信号に従ってリード／ライト動作が行われるようなシンクロナスダイナミック型ＲＡＭとしてもよい。１つのメインワード線に割り当てられるサブワード線の数は、前記のように４本の他に８本等種々の実施形態を採ることができる。メモリセルは、ダイナミック型メモリセルの他、スタティック型メモリセル、あるいは不揮発性メモリセルであってもよい。この発明は、半導体記憶装置として広く利用できる。
【００７８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、外部リード端子と接続されるべく半導体チップを２分割するように中央部分に並んで電極を設け、上記電極のうちアドレス信号が供給されるものに隣接してアドレスバッファを設け、上記複数からなる電極が形成されるチップ中央部分を挟んで少なくとも２つに分割して複数のワード線と複数のビット線の交点に複数のメモリセルをマトリックス配置してメモリアレイを構成し、半導体チップの電極が形成されてなる中央部分と反対側とされた半導体チップの周辺側に上記ワード線又はビット線を選択するアドレスデコーダを設け、上記中央部分から上記アドレスデコーダが設けられた部分に至る中間部分に、上記アドレス信号の解読を行うプリデコードを配置することにより、配線の混雑を避けつつ、信号伝達経路が短くできて高速化を図ることができる。
【図面の簡単な説明】
【図１】この発明に係るダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。
【図２】この発明に係るダイナミック型ＲＡＭの動作を説明するための概略レイアウト図である。
【図３】図１のサブアレイにおける相補ビット線を選択するためのＹ系のアドレスバッファ、プリデコーダ及びデコーダを説明するための概略回路図である。
【図４】この発明に係るダイナミック型ＲＡＭを説明するための概略レイアウト図である。
【図５】この発明に係るダイナミック型ＲＡＭにおけるサブアレイとその周辺回路の一実施例を示す概略レイアウト図である。
【図６】この発明に係るダイナミック型ＲＡＭにおけるサブアレイとその周辺回路を形成するウェル領域の一実施例を示す概略レイアウト図である。
【図７】この発明に係るダイナミック型ＲＡＭのセンスアンプ部とその周辺回路の一実施例を示す要部回路図である。
【図８】この発明に係るダイナミック型ＲＡＭの他の一実施例を示す概略レイアウト図である。
【図９】この発明に係るダイナミック型ＲＡＭの一実施例を示す全体ブロック図である。
【符号の説明】
ＹＤＣ…Ｙデコーダ、ＭＡ…メインアンプ、ＣＯＬＲＥＤ…Ｙ系救済回路、ＣＯＬＰＤＣ…Ｙ系プリデコーダ、ＲＯＷＲＥＤ…Ｘ系救済回路、ＲＯＷＰＤＣ…Ｘ系プリデコーダ、ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、ＭＷＤ…メインワードドライバ、ＭＷＬ…メインワード線、ＳＷＬ…サブワード線、ＹＳ…カラム選択線、ＳＢＡＲＹ…サブアレイ、
Ｑ１〜Ｑ２５…ＭＯＳＦＥＴ、ＣＳＰ，ＣＳＮ…共通ソース線、ＬＩＯ…サブ共通入出力線、ＭＩＯ…メイン共通入出力線。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、例えばＬＯＣ（リード・オン・チップ）技術の外部リード端子を用いたダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）のような大記憶容量化を図ったものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＬＯＣ（リード・オン・チップ；Ｌead Ｏn Ｃhip)構成の半導体メモリにおける周辺回路の配置手法としては、チップの長手方向の中央部分にそってボンディングパッドを配列させ、かかるボンディングパッドを通して入力されるアドレス信号等の入力信号に対応してアドレスバッファ、アドレスデコーダ等を配置してそこでの信号伝送経路を最短にするというのが一般的である。このような半導体メモリの例としては、培風館１９９４年１１月５日発行「超ＬＳＩメモリ」伊藤清男著、第１８頁〜第１９頁がある。
【０００３】
【発明が解決しようとする課題】
記憶容量の増大化に伴い半導体チップも大型化し、そこでの信号伝達経路が動作速度に大きな影響を及ぼすものとなる傾向になる。上記従来の半導体メモリでは、専らボンディングパッドを介して入力された入力信号に着目した信号伝達経路にしか配慮がなされておらず、記憶情報の読み出し又は書き込みにおけるアドレス選択動作と、選択されたメモリセルとの外部端子との間での信号の流れの全体で見たときには上記のようにボンディングパッドを介して入力された入力信号に着目した入力部分の信号伝達経の最短化が必ずしもメモリの高速化にはならないことに気が付いた。特に、半導体チップの大型化に伴い、欠陥救済回路は必須となり、不良アドレスの検出及びその検出結果による予備回路の切り替え等を考慮すると従来の周辺回路の配置手法では信号の引き回し経路が長くなってしまうという問題が生じるものである。
【０００４】
また、アドレス選択動作において、アドレス信号は２進の重みをもっており、それをプリデコードすると、入力信号に対してプリデコード出力信号の数は必然的に多くなり、上記のようにアドレスバッファに隣接させてプリデコード回路を設けると、多数配線が半導体チップの中央部分に集中してしまうことの結果、集積度が悪くなってしまうという問題も生じる。
【０００５】
この発明の目的は、大記憶容量化と高速化に適した半導体記憶装置を提供することにある。この発明の他の目的は、回路の高集積化を実現した半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本発明の半導体記憶装置は、半導体チップを２分割するように中央部分に並んで設けられた複数の電極と、上記複数の電極のうちアドレス信号が供給される電極に隣接して設けられてなるアドレスバッファと、上記複数からなる電極が形成される上記チップ中央部分を挟んで少なくとも２つに分割されてなり、複数のワード線と複数のビット線の交点に複数のメモリセルがマトリックス配置されてなるメモリアレイと、上記電極が形成されてなる中央部分と反対側とされた半導体チップの周辺部に設けられてなり、上記ビット線を選択するＹアドレスデコーダと、上記中央部分から上記Ｙアドレスデコーダが設けられたチップ周辺部分に至る中間部分と、且つ、上記中間部分は、上記メモリアレイのビット線方向の一辺に沿った領域であり、上記中間部分に、上記アドレス信号の解読を行うプリデコーダが配置され、上記メモリアレイは、欠陥救済用の予備のワード線及び予備のビット線を含み、上記プリデコーダが配置される部分に隣接して不良アドレスの検出と予備のワード線及びビット線を選択する救済回路が前記中間部分に配置され、上記半導体チップの中央部分には上記メモリセルから読み出し信号を増幅するメインアンプ及び上記メモリセルに供給される書き込み信号を形成するライトアンプが設けられ、上記プリデコーダが配置される中間部分に沿ってメモリアレイに隣接してワード線の選択信号を形成するアドレスデコーダが設けられるものである。
【０００７】
【発明の実施の形態】
図１には、この発明に係るダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。同図においては、ダイナミック型ＲＡＭを構成する各回路ブロックのうち、この発明に関連する部分が判るように簡略化されて示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【０００８】
この実施例では、特に制限されないが、メモリアレイは、全体として８個に分けられる。半導体チップの長手方向に沿った上下に４個、左右に２個ずつのメモリアレイが分割されて設けられ、上記チップの長手方向に沿った中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路（Peripheral) 等が設けられる。上記メモリアレイの上記中央側にはメインアンプＭＡが配置される。
【０００９】
上述のように半導体チップの長手方向に沿った上下に２個ずつの４個と、左右に２個ずつに分けられて合計８個からなる各メモリアレイにおいて、長手方向に対して左右方向の中間部にＸ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが配置される。上記メモリアレの上記中間部分に沿ってメインワードドライバ領域ＭＷＤが形成されて、それぞれのメモリアレイに対応して下、上方側に延長するように設けられたメインワード線をそれぞれが駆動するようにされる。
【００１０】
上記メモリアレイにおいて、上記チップ中央部分とは反対側のチップ周辺側にＹデコーダＹＤＣが設けられる。つまり、この実施例においては、上記中央側に配置されたメインアンプＭＡと周辺側に配置されたＹデコーダＹＤＣとにより上記８分割されてなる各メモリアレイが挟さまれるように配置される。
【００１１】
上記メモリアレイは、後述するように複数のサブアレイに分割される。かかるサブアレイは、それを挟むように配置されたセンスアンプ領域、サブワードドライバ領域に囲まれて形成される。上記センスアンプアンプ領域と、上記サブワードドライバ領域の交差部は交差領域とされる。上記センスアンプ領域に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのメモリセルアレイの相補ビット線に選択的に接続される。
【００１２】
上述のように半導体チップの長手方向に沿って４個ずつに分けられたメモリアレイは、２個ずつ組となって配置される。このように２個ずつ組となって配置された２つのメモリアレイは、その中間部分にＸ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが配置される。つまり、上記Ｘ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤを中心として、メモリアレイが上下に配置される。上記メインワードドライバＭＷＤは、上記１つのメモリアレイを貫通するようにチップ長手方向に延長されるメインワード線の選択信号を形成する。また、上記メインワードドライバＭＷＤにサブワード選択用のドライバも設けれら、後述するように上記メインワード線と平行に延長されてサブワード選択線の選択信号を形成する。
【００１３】
１つのサブアレイは、図示しないが５１２本のサブワード線と、それと直交する５１２対からなる相補ビット線（又はデータ線）とにより構成される。なお、不良ワード線又は不良ビット線の救済のために予備のワード線及び予備の相補ビット線に設けられるものである。上記１つのメモリアレイにおいて、上記サブアレイがワード線の配列方向に１６個設けられるから、全体としての上記サブワード線は約８Ｋ分設けられ、ビット線の配列方向に８個設けられるから、相補ビット線は全体として約４Ｋ分設けられる。このようなメモリアレイが全体で８個設けられるから、全体では８×８Ｋ×４Ｋ＝２５６Ｍビットのような大記憶容量を持つようにされる。これにより、相補ビット線その長さが、上記１６個のサブアレイに対応して１／１６の長さに分割される。サブワード線は、上記８個のサブアレイに対応して１／８の長さに分割される。
【００１４】
上記１つのメモリアレイの分割されたサブアレイ毎にサブワードドライバ（サブワード線駆動回路）が設けられる。サブワードドライバは、上記のようにメインワード線に対して１／８の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に４本からなるサブワード線を配置させる。このようにメインワード線方向には８本に分割され、及び相補ビット線方向に対して４本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、メインワードドライバＭＷＤには図示しないサブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。
【００１５】
図２には、この発明に係るダイナミック型ＲＡＭの動作を説明するための概略レイアウト図が示されている。同図には、図１のようなレイアウトを採用した場合において、チップ下側に設けられたアドレスバッファからの信号により、チップ上側のメモリアレイの読み出しを行う場合の信号の流れを矢印で示している。
【００１６】
Ｙアドレスが入力されると、アドレスバッファＡＤＤＢＵＰを通して上記メモリアレイの中間部に設けられた救済回路、プリデコーダを介してチップの周辺側に配置されたＹデコーダＹＤＣに伝えられ、ここでＹ選択信号が形成される。上記Ｙ選択信号より１つのサブアレイの相補ビット線が選択されて、それと反対側のチップ中央部側のメインアンプＭＡに伝えられ、増幅されて図示しない出力回路を通して出力される。
【００１７】
この構成は、一見すると信号がチップを引き回されて読み出し信号が出力されるまでの時間が長くなるように判断される。しかし、救済回路には、アドレス信号をそのまま入力する必要があるので、救済回路をチップ中央のいずれかに配置すると、不良アドレスであるか否かの判定結果をまってプリデコーダの出力時間が決定される。つまり、プリデコーダと救済回路とが離れていると、そこでの信号遅延が実際のＹ選択動作を遅らせる原因となる。救済回路は１つの回路ブロックとして纏めて配置されるから、仮に図２において上側のメモリアレイに近傍にプリデコーダと救済回路とが配置されているなら、上記のメモリアレイでは信号遅延はさほど問題にならない。
【００１８】
しかし、上記アドレスバッファＡＤＤＢＵＰに隣接して配置されるメモリアレイでは、アドレス信号はそれと反対側のチップ端部の救済回路とプリデコーダに供給され、ここで不良アドレスへのアクセスであるか否かを判定し、その判定結果が上記とは逆のルートで戻ってきてＹ選択動作が行われてしまう。上記のように複数のメモリアレイがある場合、最も選択動作に時間がかかるメモリアレイの選択動作に合わせてメモリサイクルが決められるために上記のようなワーストケースでの信号遅延によりメモリアクセスタイムが律束されるものである。
【００１９】
また、メモリアレイでの読み出しのための信号伝達経路を見ると、Ｙデコーダがチップの中央部分に存在する従来のレイアウト手法では、それと反対側のチップ周辺部のサブアレイの相補ビット線からの読み出しを行うときには、上記Ｙ選択信号が伝達されるのに上記メモリアレイを横断するのに要する時間と、上記チップ周辺部のサブアレイの相補ビット線からの読み出し信号が入出力線を通って上記Ｙ選択信号とは逆方向に同じくメモリアレイを横断してメインアンプに伝えられるに要する時間が加わることになる。つまり、ワーストケースでは上記メモリアレイを１往復するように信号の流れとなるために遅くなる。
【００２０】
これに対して、本願発明では、メモリアレイを挟んでメインアンプＭＡとＹデコーダＹＤＣが両側に配置されるため、サブアレイの相補ビット線を選択するための信号伝達経路と、選択された相補ビット線から入出力線を通ってメインアンプＭＡの入力に至る信号伝達経路との和は、いずれの相補ビット線を選択しようともメモリアレイを横断するだけの信号伝達経路となって上記のように１往復するものの半分に短縮できるものである。これにより、メモリアクセスの高速化が可能になるものである。
【００２１】
図３には、上記サブアレイにおける相補ビット線を選択するためのＹ系のアドレスバッファ、プリデコーダ及びデコーダを説明するための概略回路図が示されている。アドレス信号はＣＡ０〜ＣＡ８のように９ビットから構成される。つまり、９個の電極から供給されたアドレス信号は、９個のアドレスバッファに入力され、ここで外部から入力されたアドレス信号と正相、逆相からなる内部相補アドレス信号として出力される。これにより、アドレスバッファの出力からプリデコーダ回路の入力に至る信号数は１８本からなる。
【００２２】
プリデコーダ回路は、特に制限されないが、３入力の論理ゲート回路から構成されて、上記９ビットのアドレス信号を３組に分けて、それぞれにおいて８通りのプリデコード信号ＣＦ０−０〜７、ＣＦ１−０〜７及びＣＦ２−０〜７の２４通りのプリデコード出力信号を形成する。デコーダは、３入力の論理ゲート回路で構成され、上記３組のプリデコード信号の出力信号を組み合わせて５１２通りのＹ選択信号を形成する。このため、プリデコーダ回路からデコーダ回路に至る信号線は、上記正相信号と逆相信号とを合わせて４８本もの多数の信号線が必要となるものである。
【００２３】
上記のようにＹデコーダＹＤＣに近い位置にプリデコーダＣＯＬＰＤＣ、及び救済回路ＣＯＬＲＥＤを配置する構成では、信号配線が占める専有面積を小さくすることができる。上記アドレスバッファＡＤＤＢＵＰからプリデコーダ回路には、上記のように１８本の比較的少ない数とされ、しかもプリデコーダＰＤＣと救済回路ＲＥＤとを纏めて近接して配置されている。そして、上記４８本ものプリデコーダ出力を伝える信号線は、プリデコーダＰＤＥＣとデコーダＹＤＣとを近接して配置させることにより短い距離にすることができるとともに、それとクロスするような配線がないので配線レイアウトが容易となる。
【００２４】
つまり、上記チップ中央部分にアドレスバッファ、プリデコーダ及び救済回路を設けた構成では、アドレスバッファから救済回路とプリデコーダ回路に向けて伸びるアドレス信号線と、プリデコーダ回路からデコーダ回路、救済回路からデコーダ回路に伸びる各種配線が混在し、そこに占める配線が大きな専有面積を占めるものとなる。
【００２５】
シンクロナスＤＲＡＭでは、バーストモードのためのカラムアドレス信号は、アドレスカウンタにより形成される。つまり、上記の他にアドレスバッファはアドレスカウンタに初期値を入力し、それを基準にしてバーストモードでは、アドレスカウンタのインクリメント（＋１）動作によってアドレスを歩進させてバーストリード又はバーストライト動作が行われる。このため、シンクロナスＤＲＡＭでは、いっそう配線が混み合うこととなって、そこでの専有面積が増大するとともに、配線の引き回しによって動作速度を遅くしてしまう。
【００２６】
この実施例では、上記のようなシンクロナスＤＲＡＭにおいても、アドレスカウンタは、アドレスバッファに隣接して配置させ、そこから上記のような少ない配線により上記プリデコーダ回路、救済回路に延び、かかる各回路を通してＹデコーダに至るために、前記のようなメモリアレイでのＹ選択動作とデータの入出力動作とのが合理的に組み合わせされて、アクセスパスを短くすることができる。本願発明者に試算によれば、本願のような構成を採ることによりチップ中央部にアドレスバッファ、アドレスカウンタ、プリデコーダ、救済回路及びＹデコーダを配置した場合に比べてカラムアクセス時間を約１ｎｓも短縮させることができるものである。
【００２７】
図４には、この発明に係るダイナミック型ＲＡＭをより詳細に説明するための概略レイアウト図が示されている。同図には、メモリチップ全体の概略レイアウトと、８分割された１つのメモリアレイのレイアウトが示されている。同図は、図１の実施例を別の観点から図示したものである。つまり、図１と同様にメモリチップは、長手方向（ワード線方向）に沿った上下に４個、左右に２個ずつのメモリアレイ（Array)が８分割され、その長方向における中央部分には複数からなるボンディングパッド及び入出力回路等の周辺回路（Bonding Pad & peripheral
Circuit) が設けられる。
【００２８】
上記８個のメモリアレイは、前記のようにそれぞれが約３２Ｍビットの記憶容量を持つようにされるものであり、そのうちの１つが拡大して示されているように、ワード線方向に８分割され、ビット線方向に１６分割されたサブアレイが設けられる。上記サブアレイのビット線方向の両側には、上記ビット線方向に対してセンスアンプ（Sence Amplifier)が配置される。上記サブアレイのワード線方向の両側には、サブワードドライバ（Sub-Word Driver)が配置される。
【００２９】
上記１つのメモリアレイには、全体で８１９２本のワード線と４０９６対の相補ビット線が設けられる。これにより、全体で約３２Ｍビットの記憶容量を持つようにされる。上記のように８１９２本のワード線が１６個のサブアレイに分割して配置されるので、１つのサブアレイには５１２本のワード線（サブワード線）が設けられる。また、上記のように４０９６対の相補ビット線が８個のサブアレイに分割して配置されるので、１つのサブアレイには５１２対の相補ビット線が設けられる。
【００３０】
メモリアレイのメインワード線に対応してメインワードドライバＭＷＤが設けられる。つまり、同図に示されたメモリアレイの左側には、アレイコントロール（Array control)回路及びメインワードドライバ(Main Word dricer)が設けられる。上記アレイコントロール回路には、第１のサブワード選択線を駆動するドライバが設けられる。上記メモリアレイには、上記８分割されたサブアレイを貫通するように延長されるメインワード線が配置される。上記メインワードドライバは、上記メインワード線を駆動する。上記メインワード線と同様に第１のサブワード選択線も上記８分割されたサブアレイを貫通するように延長される。上記アレイの下部（チップ周辺側）には、Ｙデコーダ（YDecoder) 及びＹ選択線ドライバ（YSdriver) が設けられる。
【００３１】
図５には、この発明に係るダイナミック型ＲＡＭにおけるサブアレイとその周辺回路の一実施例の概略レイアウト図が示されている。同図には、図４に示されたメモリアレイの中の斜線を付した位置に配置された４つのサブアレイＳＢＡＲＹが代表として例示的に示されている。同図においては、サブアレイＳＢＡＲＹが形成される領域には斜線を付すことによって、その周辺に設けられサブワードドライバ領域、センスアンプ領域及びクロスエリアとを区別するものである。
【００３２】
サブアレイＳＢＡＲＹは、ワード線の延長方向を水平方向とすると、サブワード線ＳＷＬが５１２本配置され、相補ビット線対は５１２対から構成される。それ故、上記５１２本のサブワード線ＳＷＬに対応した５１２個のサブワードドライバＳＷＤは、かかるサブアレイの左右に２５６個ずつに分割して配置される。上記５１２対の相補ビット線ＢＬに対応して設けられる５１２個のセンスアンプＳＡは、前記のようなシェアードセンスアンプ方式とされ、かかるサブアレイの上下に２５６個ずつに分割して配置される。
【００３３】
上記サブアレイＳＢＡＲＹは、正規のサブワード線ＳＷＬが５１２本に加えて、図示しないが予備ワード線も設けられる。それ故、上記５１２のサブワード線ＳＷＬと上記予備ワード線に対応したサブワードドライバＳＷＤが、かかるサブアレイの左右に分割して配置される。上記のように右下のサブアレイが５１２対の相補ビット線ＢＬからなり、上記同様に２５６個のセンスアンプが上下に配置される。上記右側の上下に配置されるサブアレイＳＢＡＲＹに形成される２５６対の相補ビット線は、それに挟まれたセンスアンプＳＡに対してシェアードスイッチＭＯＳＦＥＴを介して共通に接続される。上記同様に図示しないが、予備のビット線も設けられ、それに対応したセンスアンプも上下に振り分けられた設けられる。
【００３４】
メインワード線ＭＷＬは、その１つが代表として例示的に示されているように延長される。また、カラム選択線ＹＳは、その１つが代表として例示的に示されるように同図の縦方向に延長される。上記メインワード線ＭＷＬと平行にサブワード線ＳＷＬが配置され、上記カラム選択線ＹＳと平行に相補ビット線ＢＬ（図示ぜす）が配置されるものである。上記４個からなるサブアレイに対して、８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが、メインワード線ＭＷＬと同様に４組（８個）のサブアレイを貫通するように延長される。そして、サブワード選択線ＦＸ０Ｂ〜ＦＸ３Ｂからなる４本と、ＦＸ４Ｂ〜ＦＸ７Ｂからなる４本とが上下のサブアレイ上に分けて延長させるようにする。このように２つのサブアレイに対して１組のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、かつ、それらをサブアレイ上を延長させるようにする理由は、メモリチップサイズの小型化を図るためである。
【００３５】
つまり、各サブアレイに対して上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しかもそれをセンスアンプエリア上に配線チャンネルに形成した場合、図４のメモリアレイのよううに１６個ものサブアレイが上下のメモリアレイにおいて合計３２個も配置されるために、８×３２＝２５６本分もの配線チャンネルが必要になるものである。これに対して、上記の実施例では、配線そのものが、２つのサブアレイに対して上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しかも、それをサブアレイ上を通過するように配置させることにより、格別な配線チャンネルを設けることなく形成することができる。
【００３６】
そもそも、サブアレイ上には、８本のサブワード線に対して１本のメインワード線が設けられるものであり、その８本の中の１本のサブワード線を選択するためにサブワード選択線が必要になるものである。メモリセルのピッチに合わせて形成されるサブワード線の８本分に１本の割り合いでメインワード線が形成されるものであるために、メインワード線の配線ピッチは緩やかになっている。したがって、メインワード線と同じ配線層を利用して、上記サブワード選択線をメインワード線の間に形成することは比較的容易にできるものである。
【００３７】
上記メインワード線ＭＷＬと平行に延長されるものを第１のサブワード選択線ＦＸ０Ｂとすると、左上部のクロスエリアに設けられ，上記第１のサブワード選択線ＦＸ０Ｂからの選択信号を受けるサブワード選択線駆動回路ＦＸＤを介して、上記上下に配列されるサブワードドライバに選択信号を供給する第２のサブワード線ＦＸ０が設けられる。上記第１のサブワード選択線ＦＸ０Ｂは上記メインワード線ＭＷＬ及びサブワード線ＳＷＬと平行に延長されるのに対して上記第２のサブワード選択線は、それと直交するカラム選択線ＹＳ及び相補ビット線ＢＬと平行に延長される。上記８本の第１のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂに対して、上記第２のサブワード選択線ＦＸ０〜ＦＸ７は、偶数ＦＸ０，２，４，６と、奇数ＦＸ１，３，５，７とに分割されてサブアレイＳＢＡＲＹの左右に設けられたサブワードドライバＳＷＤに振り分けられて配置される。
【００３８】
上記サブワード選択線駆動回路ＦＸＤは、同図において■で示したように、１つのクロスエリアの上下に２個ずつ分配して配置される。つまり、上記のように左上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ０Ｂに対応され、左中間部のクロスエリアに設けられた２つのサブワード選択線駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下部のクロスエリアに設けられた上側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応される。
【００３９】
中央上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ１Ｂに対応され、中央中間部のクロスエリアに設けられた２つのサブワード選択線駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ５Ｂに対応され、中央下部のクロスエリアに設けられた上側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ７Ｂに対応される。そして、右上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ０Ｂに対応され、右中間部のクロスエリアに設けられた２つのサブワード選択線駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、右下部のクロスエリアに設けられた上側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応される。このようにメモリアレイの端部に設けられたサブワードドライバは、その右側にはサブアレイが存在しないから、左側だけのサブワード線ＳＷＬを駆動する。
【００４０】
この実施例のようにサブアレイ上のメインワード線のピッチの間にサブワード選択線を配置する構成では、格別な配線チャンネルが不要にできるから、１つのサブアレイに８本のサブワード選択線を配置するようにしてもメモリチップがお大きくなることはない。しかしながら、上記のようなサブワード選択線駆動回路ＦＸＤを形成するために領域が増大し、高集積化を妨げることとなる。つまり、上記クロスエリアには、同図において点線で示したようなメイン入出力線ＭＩＯやサブ入出力線ＬＩＯに対応して設けられるスイッチ回路ＩＯＳＷや、センスアンプを駆動するパワーＭＯＳＦＥＴ、シェアードスイッチＭＯＳＦＥＴを駆動するための駆動回路、プリチャージＭＯＳＦＥＴを駆動する駆動回路等の周辺回路が形成されるために面積的な余裕が無いからである。
【００４１】
サブワードドライバにおいては、上記第２のサブワード選択線ＦＸ０〜６等には、それと平行に第１サブワード選択線ＦＸ０Ｂ〜６Ｂに対応した選択信号を通す配線が設けられるものであるが、その負荷が後述するように小さいので、上記第２のサブワード選択線ＦＸ０〜６のように格別なドライバＦＸＤを設けることなく、上記第１サブワード選択線ＦＸ０Ｂ〜６Ｂと直接接続される配線によって構成される。ただし、その配線層は上記第２のサブワード選択線ＦＸ０〜６と同じものが用いられる。
【００４２】
上記クロスエリアのうち、偶数に対応した第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ａに配置されたものには、○にＰで示したようにセンスアンプに対して定電圧化された内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴと、○にＯで示したようにセンスアンプに対して後述するようなオーバードライブ用のクランプ電圧ＶＤＤＣＬＰを供給するＰチャンネル型のパワーＭＯＳＦＥＴ、及び○にＮで示したようにセンスアンプに対して回路の接地電位ＶＳＳを供給するためのＮチャンネル型のパワーＭＯＳＦＥＴが設けられる。
【００４３】
上記クロスエリアのうち、奇数に対応した第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ｂに配置されたものには、○にＢで示したようにビット線のプリチャージ及びイコライズ用ＭＯＳＦＥＴをオフ状態にさせるＮチャンネル型の駆動ＭＯＳＦＥＴと、○にＮで示したようにセンスアンプに対して回路の接地電位ＶＳＳを供給するためのＮチャンネル型のパワーＭＯＳＦＥＴが設けられる。このＮチャンネル型のパワーＭＯＳＦＥＴは、センスアンプ列の両側からセンスアンプを構成するＮチャンネル型ＭＯＳＦＥＴの増幅ＭＯＳＦＥＴのソースに接地電位を供給するもきである。つまり、センスアンプエリアに設けられる１２８個又は１３０個のセンスアンプに対しては、上記Ａ側のクロスエリアに設けられたＮチャンネル型のパワーＭＯＳＦＥＴと、上記Ｂ側のクロスエリアに設けられたＮチャンネル型のパワーＭＯＳＦＥＴの両方により接地電位が供給される。
【００４４】
上記のようにサブワード線駆動回路ＳＷＤは、それを中心にして両側のサブアレイのサブワード線を選択する。これに対して、上記選択された２つのサブアレイのサブワード線に対応して２つのセンスアンプが活性化される。つまり、サブワード線を選択状態にすると、アドレス選択ＭＯＳＦＥＴがオン状態となり、記憶キャパシタの電荷がビット線電荷と合成されてしまうので、センスアンプを活性化させてもとの電荷の状態に戻すという再書き込み動作を行う必要があるからである。このため、上記端部のサブアレイに対応したものを除いて、上記Ｐ、Ｏ及びＮで示されたパワーＭＯＳＦＥＴは、それを挟んで両側のセンスアンプを活性化させるために用いられる。これに対して、メモリアレイの端に設けられたサブアレイの右側に設けられたサブワード線駆動回路ＳＷＤでは、上記サブアレイのサブワード線しか選択しないから、上記上記Ｐ、Ｏ及びＮで示されたパワーＭＯＳＦＥＴは、上記サブアレイに対応したセンスアンプのみを活性化するものである。
【００４５】
上記センスアンプは、シェアードセンス方式とされ、それを挟んで両側に配置されるサブアレイのうち、上記サブワード線が非選択された側の相補ビット線に対応したシェアードスイッチＭＯＳＦＥＴがオフ状態にされて切り離されることにより、上記選択されたサブワード線に対応した相補ビット線の読み出し信号を増幅し、メモリセルの記憶キャパシタをもとの電荷状態に戻すというリライト動作を行う。
【００４６】
図６には、この発明に係るダイナミック型ＲＡＭにおけるサブアレイとその周辺回路を形成するウェル領域の一実施例の概略レイアウト図が示されている。同図には、図４に示されたメモリアレイの中の点線で囲まれたように、上記斜線を付した位置に配置された４つのサブアレイＳＢＡＲＹを含む８個が代表として例示的に示されている。
【００４７】
同図において、白地の部分はＰ型基板（ＰＳＵＢ）を表している。このＰ型基板ＰＳＵＢには、回路の接地電位ＶＳＳが与えられる。上記Ｐ型基板ＰＳＵＢには、斜線で示したように２種類のＮ型ウェル領域ＮＷＥＬＬ（ＶＤＬ）とＮＷＥＬＬ（ＶＤＤＣＬＰ）とが形成される。つまり、センスアンプＳＡを構成するＰチャンネル型の増幅ＭＯＳＦＥＴが形成されるＮ型ウェル領域と、前記Ａ列のクロスエリアに配置される前記パワースイッチＭＯＳＦＥＴが形成されるＮ型ウェル領域は、昇圧電圧ＶＰＰを利用して形成されたクランプ電圧ＶＤＤＣＬＰが供給される。
【００４８】
前記Ｂ列のクロスエリアには、サブ入出力線ＬＩＯに対応して設けられるスイッチ回路ＩＯＳＷを構成するＰチャンネル型ＭＯＳＦＥＴや、メイン入出力線に設けられるプリチャージ用とイコライズ用のＰチャンネル型ＭＯＳＦＥＴが形成されるＮ型ウェル領域が形成され、降圧して形成された内部電圧ＶＤＬが供給される。
【００４９】
サブアレイと、サブワード線駆動回路ＳＷＤが形成される全体には、深い深さに形成されされたＮ型ウェル領域ＤＷＥＬＬが形成される。この深い深さのＮ型ウェル領域には、ワード線の選択レベルに対応された昇圧電圧ＶＰＰが供給される。この深い深さのＮ型ウェル領域ＤＷＥＬＬには、上記サブワード線駆動回路ＳＷＤを構成するＰチャンネル型ＭＯＳＦＥＴが形成されるＮ型ウェル領域ＮＷＷＬＬが形成され、上記深い深さのＮ型ウェル領域ＤＷＥＬＬと同様に昇圧電圧ＶＰＰが印加される。
【００５０】
上記深い深さのＮ型ウェル領域ＤＷＥＬＬには、メモリセルを構成するＮチャンネル型のアドレス選択ＭＯＳＦＥＴ及びサブワード駆動回路ＳＷＤのＮチャンネル型ＭＯＳＦＥＴを形成するためのＰ型ウェル領域ＰＷＥＬＬが形成される。これらのＰ型ウェル領域ＰＷＥＬＬには、負の電圧にされた基板バックバイアス電圧ＶＢＢが供給される。
【００５１】
図４で示された８分割されて１つのアレイでみると、上記深い深さのＮ型ウェル領域ＤＷＥＬＬは、ワード線方向に対応して並べられた８個のサブアレイを１つの単位として、全体で１６個がビット線方向に並べられて形成される。そして、アレイ上を延長されるメインワード線の両端に配置されたサブワードドライバ（Sub-Word Driver)に対応されたクロスエリアが前記Ａ列とされ、前記同様にＢ列のように交互に配置される。それ故、端部を除いて、上記Ａ列とそれの両側に配置される２つのセンスアンプ（Sence Amplifier)のＰチャンネル型ＭＯＳＦＥＴを形成するためのＮ型ウェル領域ＮＷＥＬＬ（ＶＤＤＣＬＰ）が共通化して設けられる。
【００５２】
図７には、この発明に係るダイナミック型ＲＡＭのセンスアンプ部と、その周辺回路の一実施例の要部回路図が示されている。同図においては、２つのサブアレイに挟まれて配置されたセンスアンプとそれに関連した回路が例示的に示されている。また、各素子が形成されるウェル領域が点線で示され、それに与えられるバイアス電圧も併せて示されている。
【００５３】
ダイナミック型メモリセルは、上記１つのサブアレイに設けられたサブワード線ＳＷＬと、相補ビット線ＢＬ，／ＢＬのうちの一方ＢＬとの間に設けられた１つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。アドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線ＢＬに接続され、ソースに記憶キャパシタＣｓが接続される。記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧が与えられる。上記サブワード線ＳＷＬの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＰＰとされる。
【００５４】
後述するセンスアンプを内部降圧電圧ＶＤＬで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧ＶＤＬに対応したレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖthにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線ＢＬと／ＢＬは、同図に示すように平行に配置され、ビット線の容量バランス等をとるために必要に応じて適宜に交差させられる。かかる相補ビット線ＢＬと／ＢＬは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。
【００５５】
センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴが設けられる。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、上記ＡとＢ側のクロスエリアに設けられたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ１２とＱ１３により接地電位に対応した動作電圧が与えられる。
【００５６】
特に制限されないが、上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、上記Ａ側のクロスエリアに設けられたオーバードライブ用のＰチャンネル型のパワーＭＯＳＦＥＴＱ１５と、上記内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１６が設けられる。上記オーバードライブ用の電圧は、昇圧電圧ＶＰＰがゲートに供給されたＮチャンネル型ＭＯＳＦＥＴＱ１４により形成されたクランプ電圧ＶＤＤＣＬＰが用いられる。このＭＯＳＦＥＴＱ１４のドレインには、外部端子から供給された電源電圧ＶＤＤが供給され、上記ＭＯＳＦＥＴＱ１４をソースフォロワ出力回路として動作させ、上記昇圧電圧ＶＰＰを基準にしてＭＯＳＦＥＴＱ１４のしきい値電圧分だけ低下したクランプ電圧ＶＤＤＣＬＰを形成する。
【００５７】
特に制限されないが、上記昇圧電圧ＶＰＰは、チャージポンプ回路の動作を基準電圧を用いて制御して３．８Ｖのような安定化された高電圧とされる。そして、上記ＭＯＳＦＥＴＱ１４のしきい値電圧は、メモリセルのアドレス選択ＭＯＳＦＥＴＱｍに比べて低い低しきい値電圧に形成されており、上記クランプ電圧ＶＤＤＣＬＰを約２．９Ｖのような安定化された定電圧にする。ＭＯＳＦＥＴＱ２６は、リーク電流経路を形成するＭＯＳＦＥＴであり、約１μＡ程度の微小な電流した流さない。これにより、長期間にわたってスタンバイ状態（非動作状態）にされた時や、電源電圧ＶＤＤのバンプにより上記ＶＤＤＣＬＰが過上昇するのを防止し、かかる過上昇時の電圧ＶＤＤＣＬＰが与えられる増幅ＭＯＳＦＥＴＱ７，Ｑ８のバックバイアス効果による動作遅延を防止する。
【００５８】
この実施例では、上記のようなクランプ電圧ＶＤＤＣＬＰによりセンスアンプのオーバードライブ電圧を形成するものであることに着目し、その電圧を供給するＰチャンネル型のパワーＭＯＳＦＥＴＱ１５と、センスアンプのＰチャンネル型の増幅ＭＯＳＦＥＴＱ７，Ｑ８とを同図で点線で示したような同じＮ型ウェル領域ＮＷＥＬＬに形成するとともに、そのバイアス電圧として上記クランプ電圧ＶＤＤＣＬＰを供給するものである。そして、センスアンプのＰチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８の共通ソース線ＣＳＰに本来の動作電圧ＶＤＬを与えるパワーＭＯＳＦＥＴＱ１６は、Ｎチャンネル型として上記オーバードライブ用のＭＯＳＦＥＴＱ１４と電気的に分離して形成する。
【００５９】
上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ１５のゲートに供給されるセンスアンプ活性化信号ＳＡＰ２は、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１５のゲートに供給されるオーバードライブ用の活性化信号／ＳＡＰ１と逆相の信号とされ、特に制限されないが、そのハイレベルが電源電圧ＶＤＤに対応された信号とされる。つまり、前記のようにＶＤＤＣＬＰは、約＋２．９Ｖ程度であり、電源電圧ＶＤＤの許容最小電圧ＶＤＤmin は、約３．０Ｖであるので、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１５をオフ状態にさせることができるとともに、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１６を低しきい値電圧のものを用いることにより、ソース側から内部電圧ＶＤＬに対応した電圧を出力させることができる。
【００６０】
上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧を供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＢＬＥＱが供給される。このプリチャージ信号ＢＬＥＱを形成するドライバ回路は、上記Ｂ側のクロスエリアにＮチャンネル型ＭＯＳＦＥＴＱ１８を設けて、その立ち下がりを高速にする。つまり、メモリアクセスの開始によりワード線を選択タイミングを早くするために、各クロスエリアに設けられたＮチャンネル型ＭＯＳＦＥＴＱ１８をオン状態にして上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速にオフ状態に切り替えるようにするものである。
【００６１】
これに対して、プリチャージ動作を開始させる信号を形成するＰチャンネル型ＭＯＳＦＥＴＱ１７は、上記のようにクロスエリアに設けられるのではなく、Ｙデコーダ＆ＹＳドライバ部に設けるようにする。つまり、メモリアクセスの終了によりプリチャージ動作が開始されるものであるが、その動作には時間的な余裕が有るので、信号ＢＬＥＱの立ち上がを高速にすることが必要ないからである。この結果、Ａ側クロスエリアに設けられるＰチャンネル型ＭＯＳＦＥＴは、上記オーバードライブ用のパワーＭＯＳＦＥＴＱ１５のみとなり、Ｂ側のクロスエリアに設けられるＰチャンネル型ＭＯＳＦＥＴは、次に説明する入出力線のスイッチ回路ＩＯＳＷを構成するＭＯＳＦＥＴＱ２４，Ｑ２５及び共通入力線ＭＩＯを内部電圧ＶＤＬにプリチャージさせるプリチャージ回路を構成するＭＯＳＦＥＴにできる。そして、これらのＮ型ウェル領域には、上記上記ＶＤＤＣＬＰとＶＤＬのようなバイアス電圧が与えられるから１種類のＮ型ウェル領域となり、寄生サイリスタ素子が形成されない。
【００６２】
センスアンプの単位回路は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して右側のサブアレイの同様な相補ビット線ＢＬ，／ＢＬに接続される。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラムスイッチ回路を構成するものであり、選択信号ＹＳを受けて、上記センスアンプの単位回路の入出力ノードをサブ共通入出力線ＬＩＯに接続させる。例えば、左側のサブアレイのサブワード線ＳＷＬが選択されたときには、センスアンプの右側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態にされる。これにより、センスアンプの入出力ノードは、上記左側の相補ビット線ＢＬ，／ＢＬに接続されて、選択されたサブワード線ＳＷＬに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路を通してサブ共通入出力線ＬＩＯに伝える。上記サブ共通入出力線は、Ｂ側のクロスエリアに設けられたＮチャンネル型ＭＯＳＦＥＴＱ１９と２０及び上記Ｐチャンネル型ＭＯＳＦＥＴＱ２４とＱ２５からなるスイッチ回路ＩＯＳＷを介してメインアンプの入端子に接続される入出力線ＭＩＯに接続される。
【００６３】
サブワード線駆動回路ＳＷＤは、そのうちの１つが代表として例示的に示されているように、上記深い深さのＮ型ウェル領域ＤＷＥＬＬ（ＶＰＰ）に形成されたＰチャンネル型ＭＯＳＦＥＴＱ２１と、かかるＤＷＥＬＬ内に形成されるＰ型ウェル領域ＰＷＥＬＬ（ＶＢＢ）に形成されたＮチャンネル型ＭＯＳＦＥＴＱ２２及びＱ２３とを用いて構成される。インバータ回路Ｎ１は、特に制限されないが、前記図３に示したようなサブワード選択線駆動回路ＦＸＤを構成するものであり、前記のようにクロスエリアに設けられるものである。サブアレイのアドレス選択ＭＯＳＦＥＴＱｍも、上記ＤＷＥＬＬ内に形成されるＰ型ウェル領域ＰＷＥＬＬ（ＶＢＢ）に形成されるものである。
【００６４】
図８には、この発明に係るダイナミック型ＲＡＭの他の一実施例の概略レイアウト図が示されている。この実施例では、メモリアレイは、全体として４個に分けられる。半導体チップの長手方向に沿った上下に２個、左右に２個ずつのメモリアレイが分割されて設けられ、前記同様に上記チップの長手方向に沿った中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路（Periphral)等が設けられる。上記メモリアレイの上記中央側にはメインアンプＭＡが配置される。
【００６５】
上述のように半導体チップの長手方向に沿った上下に２個と、左右に２個ずつに分けられて合計４個からなる各メモリアレイにおいて、長手方向に対して左右方向の中間部にＸ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが纏めて配置される。つまり、上記４個のメモリアレイにそれぞれ対応して、上記Ｘ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが上記左右２個ずつ設けられたメモリアレイに対応して２組ずつ振り分けて設けられる。
【００６６】
上記メモリアレの上記中間部分に沿って前記同様にメインワードドライバ領域ＭＷＤが形成されて、それぞれのメモリアレイに対応して下、上方側に延長するように設けられたメインワード線をそれぞれが駆動するようにされる。この構成では、前記同様なザブアレイを用いた場合には、１６個のサブアレイを貫通するようにメインワード線が延長される。そして、上記メモリアレイにおいて、上記チップ中央部分とは反対側のチップ周辺側にＹデコーダＹＤＣが設けられる。つまり、この実施例においても、上記中央側に配置されたメインアンプＭＡと周辺側に配置されたＹデコーダＹＤＣとにより上記４分割されてなる各メモリアレイがそれぞれ挟さまれるように配置されるものである。
【００６７】
図９には、この発明に係るダイナミック型ＲＡＭの一実施例の全体ブロック図が示されている。制御入力信号は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及び出力イネーブル信号／ＯＥとされる。ここで、／はロウレベルがアクティブレベルを表す論理記号のオーバーバーに対応している。Ｘアドレス信号とＹアドレス信号は、共通のアドレス端子Ａｄｄからロウアドレスストローブ信号／ＲＡＳとカラムアドレスストローブ信号／ＣＡＳに同期して時系列的に入力される。
【００６８】
アドレスバッファを通して入力されたＸアドレス信号とＹアドレス信号とは、ラッチ回路にそれぞれ取り込まれる。ラッチ回路に取り込まれたＸアドレス信号は、前記のようなプリデコーダにより供給され、その出力信号がＸデコーダに供給されてワード線ＷＬの選択信号が形成される。ワード線の選択動作により、メモリアレイの相補ビット線には上記のような読み出し信号が現れ、センスアンプにより増幅動作が行われる。ラッチ回路に取り込まれたＹアドレス信号は、前記のようなプリデコーダに供給され、その出力信号がＹデコーダに供給されてビット線ＤＬの選択信号が形成される。Ｘ救済回路及びＹ救済回路は、不良アドレスの記憶動作と、記憶された不良アドレスと上記取り込まれたアドレス信号とを比較し、一致なら予備のワード線又はビット線の選択をＸデコーダ及びＹデコーダに指示するとともに、正規ワード線又は正規ビット線の選択動作を禁止させる。
【００６９】
センスアンプで増幅された記憶情報は、図示しないカラムスイッチ回路により選択されものが共通入出力線に接続されてメインアンプに伝えられる。このメインアンプは、特に制限されないが、書き込み回路も兼ねたアンプとされる。つまり、読み出し動作のときには、Ｙスイッチ回路を通して読み出された読み出し信号を増幅して、出力バッファを通して外部端子Ｉ／Ｏから出力させる。書き込み動作のときには、外部端子Ｉ／Ｏから入力された書き込み信号が入力バッファを介して取り込まれ、メインアンプを介して共通入出力線及び選択ビット線に伝えられ、選択ビット線では上記センスアンプの増幅動作により書き込み信号が伝えられてメモリセルのキャパシタにそれに対応した電荷が保持される。
【００７０】
クロック発生回路（メインコントロール回路）は、上記信号／ＲＡＳと／ＣＡＳに対応して入力されたアドレス信号の取り込み制御タイミング信号や、センスアンプの動作タイミング信号等のように、メモリセルの選択動作に必要な各種のタイミング信号を発生させる。内部電源発生回路は、電源端子から供給されたＶccとＶssのような動作電圧を受け、上記プレート電圧、Ｖcc／２のようなプリチャージ電圧、内部昇圧電圧ＶＣＨ、内部降圧電圧ＶＤＬ、基板バックバイアス電圧ＶＢＢのようり各種内部電圧を発生させる。リフレッシュカウンタは、リフモードにされたときにリフレッシュ用のアドレス信号を生成してＸ系の選択動作に用いられる。
【００７１】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） 外部リード端子と接続されるべく半導体チップを２分割するように中央部分に並んで電極を設け、上記電極のうちアドレス信号が供給されるものに隣接してアドレスバッファを設け、上記複数からなる電極が形成されるチップ中央部分を挟んで少なくとも２つに分割して複数のワード線と複数のビット線の交点に複数のメモリセルをマトリックス配置してメモリアレイを構成し、半導体チップの電極が形成されてなる中央部分と反対側とされた半導体チップの周辺側に上記ワード線又はビット線を選択するアドレスデコーダを設け、上記中央部分から上記アドレスデコーダが設けられた部分に至る中間部分に、上記アドレス信号の解読を行うプリデコードを配置することにより、配線の混雑を避けつつ、信号伝達経路が短くできて高速化を図ることができるという効果が得られる。
【００７２】
（２） 上記メモリアレイには、欠陥救済用の予備のワード線及び予備のビット線が設けられ、上記プリデコーダが配置される部分近接して不良アドレスの検出と予備のワード線又はビット線を選択する救済回路を配置させることにより、欠陥救済を行う場合においても配線の混雑を避けつつ、信号伝達経路が短くできて高速化を図ることができるという効果が得られる。
【００７３】
（３） 上記半導体チップの周辺側にビット線の選択信号を形成するアドレスデコーダを設け、上記半導体チップの中央部分には上記メモリセルからき読み出し信号を増幅するメインアンプ及び上記メモリセルに供給される書き込み信号を形成するライトアンプを設け、上記プリデコーダが配置される中間部分に沿ってメモリアレイに隣接してワード線の選択信号を形成するアドレスデコーダを設けることにより、配線の混雑を避けつつ、Ｙ選択動作からデータの入出力が行われるのに要する時間を短くすることができるという効果が得られる。
【００７４】
（４） 上記メモリアレイは上記中央部分で２つに分割し、それと直角方向に４つに分割され、互いに隣接する２個ずつのメモリアレイの中間部分に上記プリデコーダを配置させることにより、大記憶容量化を図りつつ配線の混雑を避けて信号伝達経路が短することができるという効果が得られる。
【００７５】
（５） 上記ビット線は折り返しビット線方式とされた一対の相補ビット線かららなり、かかる相補ビット線の一方と上記ワード線との交点にダイナミック型メモリセルが配置されてメモリアレイを構成し、上記相補ビット線とワード線は、複数に分割されて構成された複数のサブアレイにそれぞれ振り分けられて配置し、上記サブアレイとして、上記複数からなるサブワード線配列の両端側にサブワード線駆動回路が振り分けられて分割して配置し、上記複数からなる相補ビット線配列の両端側にセンスアンプを振り分けられて分割して配置し、上記１つのサブアレイは、上記複数のサブワード線駆動回路列と上記複数のセンスアンプ列とにより囲まれるように形成し、上記相補ビット線に対応されてそれと直角方向にメインワード線が設けられるとともに上記１つのメインワード線に対して複数のサブワード線が割り当てられ、上記１つのメインワード線と複数のサブワード線の中の１つを選択する選択信号が伝えられるサブワード選択線とにより１つのサブワード線が選択する構成とすることにより、大記憶容量化を実現することができるという効果が得られる。
【００７６】
（６） 上記センスアンプはシェアードセンス方式とされ、それを中心にして隣接するサブアレイのビット線に対応して設け、上記サブワード線駆動回路は、それを中心にして隣接するサブアレイのサブワード線を選択することにより、サブワード線及びビット線のピッチに合わせて上記センスアンプ、サブワード線駆動回路を効率よくレイアウト配置させることができるという効果が得られる。
【００７７】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、サブアレイの構成、または半導体チップに搭載される複数のメモリアレイの配置は、その記憶容量等に応じて種々の実施形態を採ることができる。また、サブワードドライバの構成は、種々の実施形態を採ることができる。入出力インターフェイスの部分は、クロック信号に従ってリード／ライト動作が行われるようなシンクロナスダイナミック型ＲＡＭとしてもよい。１つのメインワード線に割り当てられるサブワード線の数は、前記のように４本の他に８本等種々の実施形態を採ることができる。メモリセルは、ダイナミック型メモリセルの他、スタティック型メモリセル、あるいは不揮発性メモリセルであってもよい。この発明は、半導体記憶装置として広く利用できる。
【００７８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、外部リード端子と接続されるべく半導体チップを２分割するように中央部分に並んで電極を設け、上記電極のうちアドレス信号が供給されるものに隣接してアドレスバッファを設け、上記複数からなる電極が形成されるチップ中央部分を挟んで少なくとも２つに分割して複数のワード線と複数のビット線の交点に複数のメモリセルをマトリックス配置してメモリアレイを構成し、半導体チップの電極が形成されてなる中央部分と反対側とされた半導体チップの周辺側に上記ワード線又はビット線を選択するアドレスデコーダを設け、上記中央部分から上記アドレスデコーダが設けられた部分に至る中間部分に、上記アドレス信号の解読を行うプリデコードを配置することにより、配線の混雑を避けつつ、信号伝達経路が短くできて高速化を図ることができる。
【図面の簡単な説明】
【図１】この発明に係るダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。
【図２】この発明に係るダイナミック型ＲＡＭの動作を説明するための概略レイアウト図である。
【図３】図１のサブアレイにおける相補ビット線を選択するためのＹ系のアドレスバッファ、プリデコーダ及びデコーダを説明するための概略回路図である。
【図４】この発明に係るダイナミック型ＲＡＭを説明するための概略レイアウト図である。
【図５】この発明に係るダイナミック型ＲＡＭにおけるサブアレイとその周辺回路の一実施例を示す概略レイアウト図である。
【図６】この発明に係るダイナミック型ＲＡＭにおけるサブアレイとその周辺回路を形成するウェル領域の一実施例を示す概略レイアウト図である。
【図７】この発明に係るダイナミック型ＲＡＭのセンスアンプ部とその周辺回路の一実施例を示す要部回路図である。
【図８】この発明に係るダイナミック型ＲＡＭの他の一実施例を示す概略レイアウト図である。
【図９】この発明に係るダイナミック型ＲＡＭの一実施例を示す全体ブロック図である。
【符号の説明】
ＹＤＣ…Ｙデコーダ、ＭＡ…メインアンプ、ＣＯＬＲＥＤ…Ｙ系救済回路、ＣＯＬＰＤＣ…Ｙ系プリデコーダ、ＲＯＷＲＥＤ…Ｘ系救済回路、ＲＯＷＰＤＣ…Ｘ系プリデコーダ、ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、ＭＷＤ…メインワードドライバ、ＭＷＬ…メインワード線、ＳＷＬ…サブワード線、ＹＳ…カラム選択線、ＳＢＡＲＹ…サブアレイ、
Ｑ１〜Ｑ２５…ＭＯＳＦＥＴ、ＣＳＰ，ＣＳＮ…共通ソース線、ＬＩＯ…サブ共通入出力線、ＭＩＯ…メイン共通入出力線。
Claims (4)
- 半導体チップを２分割するように中央部分に並んで設けられた複数の電極と、
上記複数の電極のうちアドレス信号が供給される電極に隣接して設けられてなるアドレスバッファと、
上記複数からなる電極が形成される上記チップ中央部分を挟んで少なくとも２つに分割されてなり、複数のワード線と複数のビット線の交点に複数のメモリセルがマトリックス配置されてなるメモリアレイと、
上記電極が形成されてなる中央部分と反対側とされた半導体チップの周辺部に設けられてなり、上記ビット線を選択するＹアドレスデコーダと、
上記中央部分から上記Ｙアドレスデコーダが設けられたチップ周辺部分に至る中間部分と、且つ、上記中間部分は、上記メモリアレイのビット線方向の一辺に沿った領域であり、上記中間部分に、上記アドレス信号の解読を行うプリデコーダが配置され、
上記メモリアレイは、欠陥救済用の予備のワード線及び予備のビット線を含み、
上記プリデコーダが配置される部分に隣接して不良アドレスの検出と予備のワード線及びビット線を選択する救済回路が前記中間部分に配置され、
上記半導体チップの中央部分には上記メモリセルから読み出し信号を増幅するメインアンプ及び上記メモリセルに供給される書き込み信号を形成するライトアンプが設けられ、
上記プリデコーダが配置される中間部分に沿ってメモリアレイに隣接してワード線の選択信号を形成するアドレスデコーダが設けられるものであることを特徴とする半導体記憶装置。 - 上記メモリアレイは上記中央部分で２つに分割され、それと直角方向に４つに分割され、互いに隣接する２個ずつのメモリアレイの中間部分に上記プリデコーダが配置されるものであることを特徴とする請求項１の半導体記憶装置。
- 上記ビット線は折り返しビット線方式とされた一対の相補ビット線かららなり、かかる相補ビット線の一方と上記ワード線との交点にダイナミック型メモリセルが配置されてメモリアレイが構成されるものであり、
上記相補ビット線とワード線は、複数に分割されて構成された複数のサブアレイにそれぞれ振り分けられて配置され、
上記サブアレイは、
上記複数からなるサブワード線配列の両端側にサブワード線駆動回路が振り分けられて分割して配置され、
上記複数からなる相補ビット線配列の両端側にセンスアンプが振り分けられて分割して配置され、
上記１つのサブアレイは、上記複数のサブワード線駆動回路列と上記複数のセンスアンプ列とにより囲まれるように形成されるものであり、
上記相補ビット線に対応されてそれと直角方向にメインワード線が設けられるとともに上記１つのメインワード線に対して複数のサブワード線が割り当てられ、上記１つのメインワード線と複数のサブワード線の中の１つを選択する選択信号が伝えられるサブワード選択線とにより１つのサブワード線が選択されるものであることを特徴とする請求項２の半導体記憶装置。 - 上記センスアンプはシェアードセンス方式とされ、それを中心にして隣接するサブアレイのビット線に対応して設けられるものであり、
上記サブワード線駆動回路は、それを中心にして隣接するサブアレイのサブワード線を選択するものであることを特徴とする請求項３の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30983497A JP3970396B2 (ja) | 1997-10-24 | 1997-10-24 | 半導体記憶装置 |
| TW087116451A TW441087B (en) | 1997-10-24 | 1998-10-02 | Semiconductor memory apparatus |
| KR1019980044045A KR19990037241A (ko) | 1997-10-24 | 1998-10-21 | 반도체 기억장치 |
| US09/177,889 US6088252A (en) | 1997-10-24 | 1998-10-23 | Semiconductor storage device with an improved arrangement of electrodes and peripheral circuits to improve operational speed and integration |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30983497A JP3970396B2 (ja) | 1997-10-24 | 1997-10-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11135753A JPH11135753A (ja) | 1999-05-21 |
| JP3970396B2 true JP3970396B2 (ja) | 2007-09-05 |
Family
ID=17997835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30983497A Expired - Fee Related JP3970396B2 (ja) | 1997-10-24 | 1997-10-24 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6088252A (ja) |
| JP (1) | JP3970396B2 (ja) |
| KR (1) | KR19990037241A (ja) |
| TW (1) | TW441087B (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3199987B2 (ja) | 1995-08-31 | 2001-08-20 | 株式会社東芝 | 半導体集積回路装置およびその動作検証方法 |
| JP3668064B2 (ja) * | 1999-08-27 | 2005-07-06 | 株式会社東芝 | 半導体記憶装置 |
| KR100336787B1 (ko) * | 2000-01-07 | 2002-05-16 | 박종섭 | 배선을 줄일 수 있는 반도체 메모리 회로 배치 |
| JP4552258B2 (ja) * | 2000-03-29 | 2010-09-29 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| US6956757B2 (en) * | 2000-06-22 | 2005-10-18 | Contour Semiconductor, Inc. | Low cost high density rectifier matrix memory |
| KR100403897B1 (ko) * | 2000-11-30 | 2003-11-05 | 주식회사 마이다스엔지니어링 | 윈도우즈 에물레이션 80씨196(16비트) 트레이너 |
| JP2003132674A (ja) | 2001-10-26 | 2003-05-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100437468B1 (ko) | 2002-07-26 | 2004-06-23 | 삼성전자주식회사 | 9의 배수가 되는 데이터 입출력 구조를 반도체 메모리 장치 |
| US6962399B2 (en) * | 2002-12-30 | 2005-11-08 | Lexmark International, Inc. | Method of warning a user of end of life of a consumable for an ink jet printer |
| JP4130634B2 (ja) * | 2004-01-20 | 2008-08-06 | 松下電器産業株式会社 | 半導体装置 |
| KR101297754B1 (ko) | 2006-07-11 | 2013-08-26 | 삼성전자주식회사 | 메모리 컴파일링 시스템 및 컴파일링 방법 |
| KR100885915B1 (ko) * | 2007-02-27 | 2009-02-26 | 삼성전자주식회사 | 내부 통신이 가능한 멀티 메모리 칩 및 이를 구비하는시스템 |
| US7933133B2 (en) * | 2007-11-05 | 2011-04-26 | Contour Semiconductor, Inc. | Low cost, high-density rectifier matrix memory |
| JP5513730B2 (ja) * | 2008-02-08 | 2014-06-04 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置 |
| WO2013033016A1 (en) | 2011-08-30 | 2013-03-07 | Rambus Inc | Distributed sub-page selection |
| KR102190382B1 (ko) | 2012-12-20 | 2020-12-11 | 삼성전자주식회사 | 반도체 패키지 |
| CN104217751A (zh) * | 2013-06-03 | 2014-12-17 | 辉达公司 | 一种存储器 |
| JP2021048230A (ja) * | 2019-09-18 | 2021-03-25 | キオクシア株式会社 | 半導体記憶装置 |
| KR20210036535A (ko) * | 2019-09-26 | 2021-04-05 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| CN115731980A (zh) * | 2021-08-25 | 2023-03-03 | 长鑫存储技术有限公司 | 译码驱动电路及存储芯片 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100213602B1 (ko) * | 1988-05-13 | 1999-08-02 | 가나이 쓰도무 | 다이나믹형 반도체 기억장치 |
| JPH05343634A (ja) * | 1992-06-06 | 1993-12-24 | Hitachi Ltd | 半導体記憶装置 |
| US5901105A (en) * | 1995-04-05 | 1999-05-04 | Ong; Adrian E | Dynamic random access memory having decoding circuitry for partial memory blocks |
| JPH09161476A (ja) * | 1995-10-04 | 1997-06-20 | Toshiba Corp | 半導体メモリ及びそのテスト回路、並びにデ−タ転送システム |
-
1997
- 1997-10-24 JP JP30983497A patent/JP3970396B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-02 TW TW087116451A patent/TW441087B/zh not_active IP Right Cessation
- 1998-10-21 KR KR1019980044045A patent/KR19990037241A/ko not_active Application Discontinuation
- 1998-10-23 US US09/177,889 patent/US6088252A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6088252A (en) | 2000-07-11 |
| KR19990037241A (ko) | 1999-05-25 |
| JPH11135753A (ja) | 1999-05-21 |
| TW441087B (en) | 2001-06-16 |
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Legal Events
| Date | Code | Title | Description |
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|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041028 |
|
| A711 | Notification of change in applicant |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100615 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120615 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120615 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R250 | Receipt of annual fees |
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| S111 | Request for change of ownership or part of ownership |
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|
| R250 | Receipt of annual fees |
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