JP3668064B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関するもので、特に、複数のアドレス入力を有し、そのアドレス入力に応じた相補信号を出力する複数のアドレス入力回路と、２つ以上のアドレス入力回路ごとに前記相補信号の組み合わせに応じた選択信号を出力する複数のプリデコーダとを備える、高速動作が可能なメモリセルチップのレイアウトに関するものである。
【０００２】
【従来の技術】
近年、メモリセルチップは大容量化と高速化とが進み、容量が２倍、４倍と大きくなっても、アクセススピードは同等か、もしくは、それ以上の速さが要求されている。
【０００３】
一般に、容量が４倍になるとチップ面積は約２〜３倍になり、１辺当りの長さも約１．４〜２倍にもなってしまう。この大容量化にともなうチップサイズの拡大は、配線の長距離化を招き、配線容量・配線抵抗を大きくする結果、高速動作を実現する上で大きな妨げとなっている。
【０００４】
通常、アクセススピードは、アドレスが変化してからデータが出力されるまでの時間によって決定される。すなわち、アドレスが変化し、アドレス入力回路が動作し、デコーダが成立し、セルの一つが選択され、そのセルにつながるビット線の電位がセンスアンプによって増幅された後、バス線を通り、データ出力回路を経て、データ出力バッファより出力されるまでの時間である。
【０００５】
図１５は、従来の、高速動作が可能なメモリセルチップにおける、レイアウトの一例を概略的に示すものである。
【０００６】
該メモリセルチップ１００は、たとえば、上下左右の４つのセルブロック１０１の、左右のセルブロック１０１間にロウデコーダ群１０２が、上下のセルブロック１０１間にカラムデコーダ群１０３およびセンスアンプ群１０４が、それぞれ配置されている。
【０００７】
また、該チップ１００のほぼ中央部には、パルス合成回路１０５が配置されている。
【０００８】
さらに、該チップ１００の周辺部には、アドレス入力回路群１０６、プリデコーダ群１０７、コントロールピン入力回路１０８、データ入力回路とデータ出力回路とからなるデータ入出力回路群１０９、データ出力バッファ１１０、および、ＩＯ（入出力）パッドや電源パッドなどのパッド１１１が配置されている。
【０００９】
しかしながら、上記した従来のレイアウトでは、アドレス入力回路群１０６をチップ１００の周辺部に配置しているため、ある部分の、アドレス入力回路群１０６からプリデコーダ群１０７までの距離が遠くなっていた。
【００１０】
図１６は、アドレス入力回路群１０６ａとプリデコーダ群１０７ａとの間、および、アドレス入力回路群１０６ｂとプリデコーダ群１０７ｂとの間を、それぞれつなぐ配線の一例を示すものである。なお、ここでは、あるロウアドレスとカラムアドレスの各アドレス入力回路から、プリデコーダを経て、ロウデコーダおよびカラムデコーダまでの配線を例に示している。
【００１１】
この場合、あるロウアドレスについては、アドレス入力回路群１０６ａからプリデコーダ群１０７ａまでの配線１１２ａ-1の長さ（ＬＲ１）が長くなり、さらに、プリデコーダ群１０７ａと各ロウデコーダ群１０２ａ，１０２ｂとをつなぐ配線１１２ａ-2の長さ（ＬＲ２）も、チップ１００の短辺のほぼ端から端まで延びており、非常に長くなっていた。
【００１２】
また、あるカラムアドレスについては、アドレス入力回路群１０６ｂからプリデコーダ群１０７ｂまでの配線１１２ｂ-1の長さ（ＬＣ１）は短いが、プリデコーダ群１０７ｂとカラムデコーダ群１０３ｂ，１０３ｄとをつなぐ配線１１２ｂ-2の長さ（ＬＣ２）が、チップ１００の長辺のほぼ端から端まで延びており、非常に長くなっていた。
【００１３】
そのため、アドレス入力回路群１０６ａの出力信号およびプリデコーダ群１０７ａ，１０７ｂの出力信号は、配線容量・配線抵抗の影響を大きく受け、デコーダ成立までの時間が遅くなるなど、アクセススピードを遅らせる要因の一つとなっていた。
【００１４】
また、アドレスの変化にともなって発生されるパルス信号についても、同様な問題があった。
【００１５】
図１７は、アドレス入力回路群１０６ａ，１０６ｂとパルス合成回路１０５との間をそれぞれつなぐ配線の一例を示すものである。
【００１６】
たとえば、アドレス入力回路郡１０６ａ，１０６ｂ内で発生されたパルス信号は、配線１１３ａ，１１３ｂをそれぞれ介してパルス合成回路１０５に供給されて、パルス合成信号の生成に供される。
【００１７】
しかしながら、アドレス入力回路群１０６ａ，１０６ｂは該チップ１００の周辺部に、また、パルス合成回路１０５は該チップ１００のほぼ中央部に配置されているため、アドレス入力回路群１０６ａ，１０６ｂからパルス合成回路１０５までの距離が遠くなっていた。
【００１８】
この場合、アドレス入力回路群１０６ａからパルス合成回路１０５までの配線１１３ａ（長さＬＱ１＋ＬＱ３）や、アドレス入力回路群１０６ｂからパルス合成回路１０５までの配線１１３ｂ（長さＬＱ２＋ＬＱ４）は、チップ１００の長辺の半分よりも長くなり、配線長が非常に長くなっていた。
【００１９】
そのため、パルス信号は、配線容量・配線抵抗の影響を大きく受け、パルス合成信号を出力するまでの時間が遅くなっていた。
【００２０】
さらに、従来のレイアウト（図１５参照）では、センスアンプ群１０４からデータ入出力回路群１０９を経て、データ出力バッファ１１０に至るまでの距離が遠く、特に、センスアンプ群１０４とデータ入出力回路群１０９との間をつなぐバス線１１４の長さが非常に長くなっていた。
【００２１】
図１８は、センスアンプ群１０４ａとデータ入出力回路群１０９ａとの間をつなぐ配線（バス線）の一例を示すものである。
【００２２】
この場合、バス線１１４ａの配線長は、センスアンプ群１０４ａを通過する長さ（ＬＴ１）と、ロウデコーダ群１０２ａを通過する長さ（ＬＴ２）と、ロウデコーダ群１０２ａからデータ入出力回路群１０９ａまでの長さ（ＬＴ３）を足した長さになり、非常に長くなっていた。
【００２３】
そのため、バス線１１４ａの配線容量・配線抵抗が大きく、バス線１１４ａの開きが遅くなるなど、アクセススピードを遅らせる要因の一つとなっていた。
【００２４】
また、従来のレイアウトでは、電源パッドからＩＯパッドまでの距離が遠くなっていた。そのため、電源線（図示していない）の配線抵抗が大きく、出力波形を大きく鈍らせるなど、これも、アクセススピードを遅らせる要因の一つとなっていた。
【００２５】
【発明が解決しようとする課題】
上記したように、従来においては、配線を長く引き回す必要があり、これが、配線容量・配線抵抗を増大させるなど、アクセススピードを遅らせる大きな要因となっているという問題があった。
【００２６】
そこで、この発明は、配線長を最短化でき、アクセススピードを高速化することが可能な半導体記憶装置を提供することを目的としている。
【００２７】
【課題を解決するための手段】
本願発明の一態様によれば、少なくとも、上下左右の４つのブロック領域に分割されたセルアレイと、一辺が隣接する前記ブロック領域の間に、前記ブロック領域ごとに設けられたカラムデコーダ群と、前記カラムデコーダ群の間に、前記ブロック領域ごとに設けられたセンスアンプ群と、前記センスアンプ群の間に設けられた、プリデコーダ群およびアドレス入力回路群が近接して配置されてなる周辺回路配置エリアとを具備したことを特徴とする半導体記憶装置が提供される。
【００２８】
この発明の半導体記憶装置によれば、アドレス入力回路からプリデコーダまでの距離、および、プリデコーダからロウデコーダまたはカラムデコーダまでの距離を大幅に短化できるようになる。これにより、アドレス入力回路の出力信号とプリデコーダの出力信号に対する、配線容量・配線抵抗の影響を小さく抑えて、アドレスの変化からデコーダ成立までの時間を短縮することが可能となるものである。
【００２９】
また、アドレス入力回路群の外側で、かつ、上下に隣接する、ブロック領域のほぼ中心にデータ入出力回路群をそれぞれ配置するようにした場合においては、センスアンプからデータ出力回路までの距離を大幅に短化できるようになる。これにより、センスアンプ群からデータ入出力回路群を経てデータ出力バッファに至るバス線の、配線容量・配線抵抗を小さく抑えて、データ出力回路への信号の転送を高速化することが可能となるものである。
【００３０】
また、電源パッドを入出力パッド間に配置するとともに、入出力パッドに近接させてデータ出力バッファを配置するようにした場合においては、電源パッドからデータ出力バッファまでの距離を大幅に短化できるようになる。これにより、電源線の配線抵抗による出力波形の鈍りを抑えることが可能となるものである。
【００３１】
さらに、セルアレイのほぼ中心にパルス合成回路を配置するようにした場合においては、すべてのアドレス入力回路からパルス合成回路までの距離を大幅に短化できるようになる。これにより、アドレス入力回路群とパルス合成回路との間をつなぐ配線の、配線容量・配線抵抗を小さく抑えて、パルス合成信号の生成を迅速化することが可能となるものである。
【００３２】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００３３】
図１は、本発明の一実施形態にかかるメモリセルチップの、レイアウトの一例を概略的に示すものである。
【００３４】
該メモリセルチップ１０は、たとえば、セルアレイが上下左右の４つのセルブロック（ブロック領域）１１ａ〜１１ｄに分けられ、左右のセルブロック１１ａ，１１ｃ間にはロウデコーダ群１２ａが、また、左右のセルブロック１１ｂ，１１ｄ間にはロウデコーダ群１２ｂが配置されている。
【００３５】
一方、上下の、セルブロック１１ａ，１１ｂ間およびセルブロック１１ｃ，１１ｄ間には、それぞれ、各セルブロック１１ａ〜１１ｄごとに、それぞれ、カラムデコーダ群１３ａ〜１３ｄおよびセンスアンプ群１４ａ〜１４ｄが配置されている。
【００３６】
また、上記カラムデコーダ群１３ａ〜１３ｄおよび上記センスアンプ群１４ａ〜１４ｄを除く、上下の、センスアンプ１１ａ，１１ｃおよび１１ｂ，１１ｄ間には、周辺回路配置エリア１５ａおよびパッド配置エリア１５ｂが設けられている。
【００３７】
周辺回路配置エリア１５ａには、該チップ（または、セルアレイ）１０の中心から外側に向かって、それぞれ、プリデコーダ群１６（１６ａ，１６ｂ）、アドレス入力回路群１７（１７ａ，１７ｂ）、および、データ入出力回路群１８（１８ａ，１８ｂ）が横一列に近接して配置されている。
【００３８】
プリデコーダ群１６およびアドレス入力回路群１７は、すべてのアドレス入力回路が、すべてのプリデコーダを挟むように、プリデコーダ群１６ａとアドレス入力回路群１７ａ、および、プリデコーダ群１６ｂとアドレス入力回路群１７ｂとが、該チップ１０の中心から左右に対称的に配置されている。
【００３９】
データ入出力回路群１８ａ，１８ｂは、上記各アドレス入力回路群１７ａ，１７ｂのさらに外側にそれぞれ配置されるとともに、セルブロック１１ａ，１１ｂおよびセルブロック１１ｃ，１１ｄの左右のほぼ中心に配置されている。
【００４０】
データ入出力回路群１８ａ，１８ｂは、たとえば、データ入力回路とデータ出力回路とからなる、複数のデータ入出力回路により構成されている。
【００４１】
パッド配置エリア１５ｂには、パルス合成回路／コントロールピン入力回路１９、および、複数のパッド、たとえば、アドレスパッド２０〜、ＩＯパッド２１〜、電源パッド（ＶＳＳ，ＶＤＤ）２２〜が横一列に配置されている。
【００４２】
上記パルス合成回路／コントロールピン入力回路１９は、該チップ１０のほぼ中心である、パッド配置エリア１５ｂの中心に配置されている。
【００４３】
上記ＩＯパッド２１〜には、これに近接して、データ出力バッファ２３がそれぞれ配置されている。
【００４４】
上記電源パッド２２〜は、上記ＩＯパッド２１〜間に配置されている。
【００４５】
図２は、上記ロウデコーダ群１２ａ，１２ｂを構成する、ロウデコーダの一例を示すものである。
【００４６】
この回路は、たとえば、ロウ系アドレスのプリデコーダから出力された信号（ＰＤＸ１２０〜３、ＰＤＸ２３０〜３、ＰＤＸ４５０〜３、ＰＤＸ６７０〜３）を入力し、その入力に応じて４８種の信号（ＭＷＬ０００，１，２，３，…，４７）を出力するように構成されている。
【００４７】
図３は、上記カラムデコーダ群１３ａ〜１３ｄを構成する、カラムデコーダの一例を示すものである。
【００４８】
この回路は、たとえば、カラム系アドレスのプリデコーダから出力された信号（ＰＤＹ０１０〜３，ＰＤＹ２３０〜３）を入力し、その入力に応じて１６種の信号（ＣＯＬ０００，１，２，３，…，１５）を出力するように構成されている。
【００４９】
図４は、上記センスアンプ群１４ａ〜１４ｄを構成する、センスアンプの一例を示すものである。
【００５０】
この回路は、たとえば、上記ＩＯパッド２１〜につながる配線の信号（ＩＯＬｍ，／ＩＯＬｍ）を入力し、その振幅をパルス信号Ｑ１に応じて増幅し、バス線２４の信号（ＢＵＳｎ，／ＢＵＳｎ）として出力するように構成されている（ただし、ｎはＩＯパッド２１〜の番号であり、ｍはＩＯパッド２１〜につながる配線の番号である）。
【００５１】
図５は、上記プリデコーダ群１６ａ，１６ｂを構成する、プリデコーダの一例を示すものである。
【００５２】
２つのアドレスのプリデコーダは、たとえば同図（ａ）に示すように、２つのアドレス入力回路から出力された相補信号（Ａ１，／Ａ１，Ａ２，／Ａ２）を入力し、その入力した相補信号に応じて、４種の信号（ＰＤ１２０，ＰＤ１２１，ＰＤ１２２，ＰＤ１２３）を出力するように構成されている。
【００５３】
この２つのアドレスのプリデコーダを使用することで、プリデコーダを使用しない場合と比較して、デコーダの入力信号の負荷を１／２に軽くできる。
【００５４】
なお、プリデコーダとしては、たとえば同図（ｂ）に示すように、３つのアドレスのプリデコーダを使用することで、デコーダの入力信号の負荷を１／４に軽くすることも可能である。
【００５５】
この３つのアドレスのプリデコーダは、たとえば、３つのアドレス入力回路から出力された相補信号（Ａ１，／Ａ１，Ａ２，／Ａ２，Ａ３，／Ａ３）を入力し、その入力した相補信号に応じて、８種の信号（ＰＤ１３０，ＰＤ１３１，ＰＤ１３２，…，ＰＤ１３７）を出力するように構成されている。
【００５６】
図６は、上記アドレス入力回路群１７ａ，１７ｂを構成する、アドレス入力回路の一例を示すものである。
【００５７】
この回路は、たとえば、２つのアドレスバッファ１７-1，１７-2とパルス発生回路１７-3とからなり、一方のアドレスでも変化した場合に、パルス信号（Ｑ０）が出力されるように構成されている。
【００５８】
上記アドレスバッファ１７-1，１７-2は、アドレスパッド２０〜より入力した信号（ＡＩＮｎ）を、相補信号（Ａｎ，／Ａｎ）として出力する回路である。たとえば、ＡＩＮｎ＝ＶＳＳのとき、Ａｎ＝ＶＳＳ、／Ａｎ＝ＶＤＤとなる（ただし、ｎは、アドレスパッド２０〜の番号である）。
【００５９】
通常、アドレスバッファはアドレスパッド２０〜の数だけ配置され、複数（たとえば、１〜６個）のアドレスバッファと一つのパルス発生回路とで、上記アドレス入力回路が構成されるようになっている。
【００６０】
図７は、上記データ入出力回路群１８ａ，１８ｂを構成する、データ入力回路の一例を示すものである。
【００６１】
この回路は、たとえば、パルス信号Ｑ１に応じて、ＩＯパッド２１〜より入力した信号（ＤＩＮｎ）を、相補信号（ＢＵＳｎ，／ＢＵＳｎ）として、バス線２４に出力するように構成されている（ただし、ｎは、ＩＯパッド２１〜の番号である）。
【００６２】
図８は、上記データ入出力回路群１８ａ，１８ｂを構成する、データ出力回路の一例を示すものである。
【００６３】
この回路は、たとえば、パルス信号Ｑ１およびコントロール信号Ｃ１，Ｃ２によって制御され、バス線２４の信号（ＢＵＳｎ，／ＢＵＳｎ）を増幅した後、それを信号（ＯＵＴｎ，／ＯＵＴｎ）としてデータ出力バッファに出力するように構成されている（ただし、ｎは、ＩＯパッド２１〜の番号である）。
【００６４】
図９は、上記パルス合成回路／コントロールピン入力回路１９を構成する、パルス合成回路の一例を示すものである。
【００６５】
この回路は、たとえば、各アドレスの変化にともなって発生するパルス信号（Ｑ０，Ｑ１）を、一つのパルス信号（Ｑ９）として出力するように構成されている。
【００６６】
図１０は、上記パルス合成回路／コントロールピン入力回路１９を構成する、コントロールピン入力回路の一例を示すものである。
【００６７】
この回路は、たとえば、図示していないコントロールピンより入力した信号（ＣＩＮ）から、複数のコントロール信号（Ｃ１，Ｃ２，Ｃ３）を生成して出力するように構成されている。
【００６８】
図１１は、上記データ出力バッファ２３の一例を示すものである。なお、同図（ａ）は、基本的なデータ出力バッファの構成例であり、同図（ｂ）は、これに電源線の配線抵抗を追加した場合の構成例である。
【００６９】
この回路は、たとえば、上記したデータ入出力回路群１８ａ，１８ｂの、データ出力回路から出力された信号（ＯＵＴｎ，／ＯＵＴｎ）を、データ（ＤＯＵＴｎ）としてＩＯパッド２１〜に出力するように構成されている（ただし、Ｒ１はＶＤＤ電源線の配線抵抗であり、Ｒ２はＶＳＳ電源線の配線抵抗である）。
【００７０】
上記したメモリセルチップ１０のレイアウトによれば、すべてのプリデコーダおよびすべてのアドレス入力回路を、周辺回路配置エリア１５ａの、その中心から左右に、プリデコーダ群１６ａ，１６ｂ、アドレス入力回路群１７ａ，１７ｂの順で、ほぼ均等に配置するようにしている。これにより、アドレス入力回路からプリデコーダまでの距離と、プリデコーダからロウデコーダまたはカラムデコーダまでの距離を最も短くすることができる。
【００７１】
図１２は、プリデコーダ群１６ａとアドレス入力回路群１７ａとの間、および、プリデコーダ群１６ｂとアドレス入力回路群１７ｂとの間を、それぞれつなぐ配線の一例を示すものである。なお、ここでは、あるロウアドレスとカラムアドレスの各アドレス入力回路から、プリデコーダを経て、ロウデコーダおよびカラムデコーダまでの配線を例に示している。
【００７２】
この場合、あるロウアドレスについては、アドレス入力回路群１７ａからプリデコーダ群１６ａまでの配線３１ａの長さ（ＬＲ１）が極端に短く、しかも、プリデコーダ群１６ａと各ロウデコーダ群１２ａ，１２ｂとをつなぐ配線３１ｂ-1，３１ｂ-2の長さ（ＬＲ２ａ＋ＬＲ２ｂ，ＬＲ２ａ＋ＬＲ２ｃ）も、該チップ１０の短辺の約半分となる。
【００７３】
同様に、あるカラムアドレスについては、アドレス入力回路群１７ｂからプリデコーダ群１６ｂまでの配線３２ａの長さ（ＬＣ１）が極端に短く、しかも、プリデコーダ群１６ｂと各カラムデコーダ群１３ｂ，１３ｄとをつなぐ配線３２ｂ-１，３１ｂ-2の長さ（ＬＣ２ａ＋ＬＣ２ｂ，ＬＣ２ａ+ＬＣ２ｃ）も、該チップ１０の長辺の約半分となる。
【００７４】
このように、従来例（図１６参照）の場合と比較しても、配線長を著しく短くできる。よって、アドレス入力回路の出力信号とプリデコーダの出力信号に対する、配線容量・配線抵抗の影響を小さく抑えて、出力波形を急峻にすることが可能となる結果、アドレスの変化からデコーダ成立までの時間を短縮でき、アクセススピードを高速化することが可能となる。
【００７５】
また、本実施形態のレイアウト（図１参照）においては、パッド配置エリア１５ｂの中心にパルス合成回路／コントロールピン入力回路１９を配置するようにしている。これにより、すべてのアドレス入力回路からパルス合成回路までの距離を最も短くすることができる。
【００７６】
図１３は、アドレス入力回路群１７ａ，１７ｂとパルス合成回路／コントロールピン入力回路１９との間をそれぞれつなぐ配線の一例を示すものである。
【００７７】
この場合、アドレス入力回路群１７ａ，１７ｂからパルス合成回路／コントロールピン入力回路１９までの配線３３ａ，３３ｂの長さ（ＬＱ１＋ＬＱ３，ＬＱ２＋ＬＱ４）は、該チップ１０の長辺の半分の長さより格段に短くなる。
【００７８】
このように、従来例（図１７参照）の場合と比較しても、配線長を著しく短くできる。よって、すべてのアドレス入力回路とパルス合成回路との間をつなぐ配線３３ａ，３３ｂの、配線容量・配線抵抗を小さく抑えて、パルス合成信号の生成を迅速化させることが可能となる結果、パルス合成信号を出力するまでの時間が短くなる分、アクセススピードを高速化することが可能となる。
【００７９】
また、本実施形態のレイアウト（図１参照）においては、アドレス入力回路群１７ａ，１７ｂの外側に、それぞれ、上下に隣接する、セルブロック１１ａ，１１ｂおよびセルブロック１１ｃ，１１ｄの左右のほぼ中心に、データ入出力回路群１８ａ，１８ｂを配置するようにしている。これにより、センスアンプからデータ出力回路までの距離、および、データ出力回路からデータ出力バッファ２３ａ，２３ｂまでの距離を最も短くできる。
【００８０】
図１４は、センスアンプ群１４ａ，１４ｂとデータ入出力回路群１８ａとの間をつなぐ、配線（バス線）の一例を示すものである。
【００８１】
この場合、センスアンプ群１４ｂからデータ入出力回路群１８ａまでのバス線２４ａ-1の長さ（ＬＴ１＋ＬＴ２＋ＬＴ３）は、該チップ１０の長辺の約半分となる。
【００８２】
同様に、データ入出力回路群１８ａからデータ出力バッファ２３ａまでのバス線２４ａ-2の長さ（ＬＴ４）も、極端に短くできる。
【００８３】
このように、従来例（図１８参照）の場合と比較しても、バス線長を著しく短くできる。よって、センスアンプ群１４ｂからデータ入出力回路群１８ａを経てデータ出力バッファ２３ａに至るバス線２４ａ-1，２４ａ-2の、配線容量・配線抵抗を小さく抑えて、バス線２４ａ-1，２４ａ-2の開きを急峻にすることが可能となる結果、データ出力回路およびデータ出力バッファ２３ａへの信号の伝送を高速化でき、アクセススピードを速くすることが可能となる。
【００８４】
さらに、図１に示したように、本実施形態のレイアウトにおいては、ＩＯパッド２１〜間に、ＶＳＳ・ＶＤＤ用の電源パッド２２〜を配置するようにしている。これにより、電源パッド２２〜からデータ出力バッファ２３までの距離を大幅に短縮することができる。よって、電源線の配線抵抗による出力波形の鈍りを抑えることができ、アクセススピードを高速化することが可能となる。
【００８５】
上記したように、本実施形態のレイアウトによれば、高速動作が可能なメモリセルチップ１０における、大容量化にともなうアクセススピードの低下を改善できるものである。
【００８６】
なお、上記した本発明の一実施形態においては、セルアレイを上下左右の４つのブロックに分割してなる場合を例に説明したが、これに限らず、たとえば４つ以上のブロックに分割してなる場合にも同様に適用できる。
【００８７】
また、上下のセルブロック間にロウデコーダ群を、左右のセルブロック間に周辺回路およびパッド配置エリアを、それぞれ設けるようにレイアウトすることも可能である。
【００８８】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【００８９】
【発明の効果】
以上、詳述したようにこの発明によれば、配線長を最短化でき、アクセススピードを高速化することが可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】この発明の一実施形態にかかるメモリセルチップの、レイアウトの一例を示す概略平面図。
【図２】同じく、該チップにおける、ロウデコーダの一例を示す回路構成図。
【図３】同じく、該チップにおける、カラムデコーダの一例を示す回路構成図。
【図４】同じく、該チップにおける、センスアンプの一例を示す回路構成図。
【図５】同じく、該チップにおける、プリデコーダの一例を示す回路構成図。
【図６】同じく、該チップにおける、アドレス入力回路の一例を示す回路構成図。
【図７】同じく、該チップにおける、データ入力回路の一例を示す回路構成図。
【図８】同じく、該チップにおける、データ出力回路の一例を示す回路構成図。
【図９】同じく、該チップにおける、パルス合成回路の一例を示す回路構成図。
【図１０】同じく、該チップにおける、コントロールピン入力回路の一例を示す回路構成図。
【図１１】同じく、該チップにおける、データ出力バッファの一例を示す回路構成図。
【図１２】同じく、該チップにおける、プリデコーダ群とアドレス入力回路群との間をつなぐ配線の一例を示す概略図。
【図１３】同じく、該チップにおける、アドレス入力回路群とパルス合成回路／コントロールピン入力回路との間をつなぐ配線の一例を示す概略図。
【図１４】同じく、該チップにおける、センスアンプ群とデータ入出力回路群との間をつなぐ、配線（バス線）の一例を示す概略図。
【図１５】従来技術とその問題点を説明するために示す、高速動作が可能なメモリセルチップの概略平面図。
【図１６】同じく、従来チップにおける、プリデコーダ群とアドレス入力回路群との間をつなぐ配線の一例を示す概略図。
【図１７】同じく、従来チップにおける、アドレス入力回路群とパルス合成回路との間をつなぐ配線の一例を示す概略図。
【図１８】同じく、該チップにおける、センスアンプ群とデータ入出力回路群との間をつなぐ、配線（バス線）の一例を示す概略図。
【符号の説明】
１０…メモリセルチップ
１１ａ〜１１ｄ…セルブロック
１２ａ，１２ｂ…ロウデコーダ群
１３ａ〜１３ｄ…カラムデコーダ群
１４ａ〜１４ｄ…センスアンプ群
１５ａ…周辺回路配置エリア
１５ｂ…パッド配置エリア
１６（１６ａ，１６ｂ）…プリデコーダ群
１７（１７ａ，１７ｂ）…アドレス入力回路群
１８（１８ａ，１８ｂ）…データ入出力回路群
１９…パルス合成回路／コントロールピン入力回路
２０〜…アドレスパッド
２１〜…ＩＯパッド
２２〜…電源パッド（ＶＳＳ，ＶＤＤ）
２３…データ出力バッファ
２４…バス線
１７-1，１７-2…アドレスバッファ
１７-3…パルス発生回路
３１ａ，３１ｂ-1，３１ｂ-2…配線
３２ａ，３２ｂ-１，３１ｂ-2…配線
３３ａ，３３ｂ…配線
２４ａ-1，２４ａ-2…バス線
【発明の属する技術分野】
この発明は、半導体記憶装置に関するもので、特に、複数のアドレス入力を有し、そのアドレス入力に応じた相補信号を出力する複数のアドレス入力回路と、２つ以上のアドレス入力回路ごとに前記相補信号の組み合わせに応じた選択信号を出力する複数のプリデコーダとを備える、高速動作が可能なメモリセルチップのレイアウトに関するものである。
【０００２】
【従来の技術】
近年、メモリセルチップは大容量化と高速化とが進み、容量が２倍、４倍と大きくなっても、アクセススピードは同等か、もしくは、それ以上の速さが要求されている。
【０００３】
一般に、容量が４倍になるとチップ面積は約２〜３倍になり、１辺当りの長さも約１．４〜２倍にもなってしまう。この大容量化にともなうチップサイズの拡大は、配線の長距離化を招き、配線容量・配線抵抗を大きくする結果、高速動作を実現する上で大きな妨げとなっている。
【０００４】
通常、アクセススピードは、アドレスが変化してからデータが出力されるまでの時間によって決定される。すなわち、アドレスが変化し、アドレス入力回路が動作し、デコーダが成立し、セルの一つが選択され、そのセルにつながるビット線の電位がセンスアンプによって増幅された後、バス線を通り、データ出力回路を経て、データ出力バッファより出力されるまでの時間である。
【０００５】
図１５は、従来の、高速動作が可能なメモリセルチップにおける、レイアウトの一例を概略的に示すものである。
【０００６】
該メモリセルチップ１００は、たとえば、上下左右の４つのセルブロック１０１の、左右のセルブロック１０１間にロウデコーダ群１０２が、上下のセルブロック１０１間にカラムデコーダ群１０３およびセンスアンプ群１０４が、それぞれ配置されている。
【０００７】
また、該チップ１００のほぼ中央部には、パルス合成回路１０５が配置されている。
【０００８】
さらに、該チップ１００の周辺部には、アドレス入力回路群１０６、プリデコーダ群１０７、コントロールピン入力回路１０８、データ入力回路とデータ出力回路とからなるデータ入出力回路群１０９、データ出力バッファ１１０、および、ＩＯ（入出力）パッドや電源パッドなどのパッド１１１が配置されている。
【０００９】
しかしながら、上記した従来のレイアウトでは、アドレス入力回路群１０６をチップ１００の周辺部に配置しているため、ある部分の、アドレス入力回路群１０６からプリデコーダ群１０７までの距離が遠くなっていた。
【００１０】
図１６は、アドレス入力回路群１０６ａとプリデコーダ群１０７ａとの間、および、アドレス入力回路群１０６ｂとプリデコーダ群１０７ｂとの間を、それぞれつなぐ配線の一例を示すものである。なお、ここでは、あるロウアドレスとカラムアドレスの各アドレス入力回路から、プリデコーダを経て、ロウデコーダおよびカラムデコーダまでの配線を例に示している。
【００１１】
この場合、あるロウアドレスについては、アドレス入力回路群１０６ａからプリデコーダ群１０７ａまでの配線１１２ａ-1の長さ（ＬＲ１）が長くなり、さらに、プリデコーダ群１０７ａと各ロウデコーダ群１０２ａ，１０２ｂとをつなぐ配線１１２ａ-2の長さ（ＬＲ２）も、チップ１００の短辺のほぼ端から端まで延びており、非常に長くなっていた。
【００１２】
また、あるカラムアドレスについては、アドレス入力回路群１０６ｂからプリデコーダ群１０７ｂまでの配線１１２ｂ-1の長さ（ＬＣ１）は短いが、プリデコーダ群１０７ｂとカラムデコーダ群１０３ｂ，１０３ｄとをつなぐ配線１１２ｂ-2の長さ（ＬＣ２）が、チップ１００の長辺のほぼ端から端まで延びており、非常に長くなっていた。
【００１３】
そのため、アドレス入力回路群１０６ａの出力信号およびプリデコーダ群１０７ａ，１０７ｂの出力信号は、配線容量・配線抵抗の影響を大きく受け、デコーダ成立までの時間が遅くなるなど、アクセススピードを遅らせる要因の一つとなっていた。
【００１４】
また、アドレスの変化にともなって発生されるパルス信号についても、同様な問題があった。
【００１５】
図１７は、アドレス入力回路群１０６ａ，１０６ｂとパルス合成回路１０５との間をそれぞれつなぐ配線の一例を示すものである。
【００１６】
たとえば、アドレス入力回路郡１０６ａ，１０６ｂ内で発生されたパルス信号は、配線１１３ａ，１１３ｂをそれぞれ介してパルス合成回路１０５に供給されて、パルス合成信号の生成に供される。
【００１７】
しかしながら、アドレス入力回路群１０６ａ，１０６ｂは該チップ１００の周辺部に、また、パルス合成回路１０５は該チップ１００のほぼ中央部に配置されているため、アドレス入力回路群１０６ａ，１０６ｂからパルス合成回路１０５までの距離が遠くなっていた。
【００１８】
この場合、アドレス入力回路群１０６ａからパルス合成回路１０５までの配線１１３ａ（長さＬＱ１＋ＬＱ３）や、アドレス入力回路群１０６ｂからパルス合成回路１０５までの配線１１３ｂ（長さＬＱ２＋ＬＱ４）は、チップ１００の長辺の半分よりも長くなり、配線長が非常に長くなっていた。
【００１９】
そのため、パルス信号は、配線容量・配線抵抗の影響を大きく受け、パルス合成信号を出力するまでの時間が遅くなっていた。
【００２０】
さらに、従来のレイアウト（図１５参照）では、センスアンプ群１０４からデータ入出力回路群１０９を経て、データ出力バッファ１１０に至るまでの距離が遠く、特に、センスアンプ群１０４とデータ入出力回路群１０９との間をつなぐバス線１１４の長さが非常に長くなっていた。
【００２１】
図１８は、センスアンプ群１０４ａとデータ入出力回路群１０９ａとの間をつなぐ配線（バス線）の一例を示すものである。
【００２２】
この場合、バス線１１４ａの配線長は、センスアンプ群１０４ａを通過する長さ（ＬＴ１）と、ロウデコーダ群１０２ａを通過する長さ（ＬＴ２）と、ロウデコーダ群１０２ａからデータ入出力回路群１０９ａまでの長さ（ＬＴ３）を足した長さになり、非常に長くなっていた。
【００２３】
そのため、バス線１１４ａの配線容量・配線抵抗が大きく、バス線１１４ａの開きが遅くなるなど、アクセススピードを遅らせる要因の一つとなっていた。
【００２４】
また、従来のレイアウトでは、電源パッドからＩＯパッドまでの距離が遠くなっていた。そのため、電源線（図示していない）の配線抵抗が大きく、出力波形を大きく鈍らせるなど、これも、アクセススピードを遅らせる要因の一つとなっていた。
【００２５】
【発明が解決しようとする課題】
上記したように、従来においては、配線を長く引き回す必要があり、これが、配線容量・配線抵抗を増大させるなど、アクセススピードを遅らせる大きな要因となっているという問題があった。
【００２６】
そこで、この発明は、配線長を最短化でき、アクセススピードを高速化することが可能な半導体記憶装置を提供することを目的としている。
【００２７】
【課題を解決するための手段】
本願発明の一態様によれば、少なくとも、上下左右の４つのブロック領域に分割されたセルアレイと、一辺が隣接する前記ブロック領域の間に、前記ブロック領域ごとに設けられたカラムデコーダ群と、前記カラムデコーダ群の間に、前記ブロック領域ごとに設けられたセンスアンプ群と、前記センスアンプ群の間に設けられた、プリデコーダ群およびアドレス入力回路群が近接して配置されてなる周辺回路配置エリアとを具備したことを特徴とする半導体記憶装置が提供される。
【００２８】
この発明の半導体記憶装置によれば、アドレス入力回路からプリデコーダまでの距離、および、プリデコーダからロウデコーダまたはカラムデコーダまでの距離を大幅に短化できるようになる。これにより、アドレス入力回路の出力信号とプリデコーダの出力信号に対する、配線容量・配線抵抗の影響を小さく抑えて、アドレスの変化からデコーダ成立までの時間を短縮することが可能となるものである。
【００２９】
また、アドレス入力回路群の外側で、かつ、上下に隣接する、ブロック領域のほぼ中心にデータ入出力回路群をそれぞれ配置するようにした場合においては、センスアンプからデータ出力回路までの距離を大幅に短化できるようになる。これにより、センスアンプ群からデータ入出力回路群を経てデータ出力バッファに至るバス線の、配線容量・配線抵抗を小さく抑えて、データ出力回路への信号の転送を高速化することが可能となるものである。
【００３０】
また、電源パッドを入出力パッド間に配置するとともに、入出力パッドに近接させてデータ出力バッファを配置するようにした場合においては、電源パッドからデータ出力バッファまでの距離を大幅に短化できるようになる。これにより、電源線の配線抵抗による出力波形の鈍りを抑えることが可能となるものである。
【００３１】
さらに、セルアレイのほぼ中心にパルス合成回路を配置するようにした場合においては、すべてのアドレス入力回路からパルス合成回路までの距離を大幅に短化できるようになる。これにより、アドレス入力回路群とパルス合成回路との間をつなぐ配線の、配線容量・配線抵抗を小さく抑えて、パルス合成信号の生成を迅速化することが可能となるものである。
【００３２】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００３３】
図１は、本発明の一実施形態にかかるメモリセルチップの、レイアウトの一例を概略的に示すものである。
【００３４】
該メモリセルチップ１０は、たとえば、セルアレイが上下左右の４つのセルブロック（ブロック領域）１１ａ〜１１ｄに分けられ、左右のセルブロック１１ａ，１１ｃ間にはロウデコーダ群１２ａが、また、左右のセルブロック１１ｂ，１１ｄ間にはロウデコーダ群１２ｂが配置されている。
【００３５】
一方、上下の、セルブロック１１ａ，１１ｂ間およびセルブロック１１ｃ，１１ｄ間には、それぞれ、各セルブロック１１ａ〜１１ｄごとに、それぞれ、カラムデコーダ群１３ａ〜１３ｄおよびセンスアンプ群１４ａ〜１４ｄが配置されている。
【００３６】
また、上記カラムデコーダ群１３ａ〜１３ｄおよび上記センスアンプ群１４ａ〜１４ｄを除く、上下の、センスアンプ１１ａ，１１ｃおよび１１ｂ，１１ｄ間には、周辺回路配置エリア１５ａおよびパッド配置エリア１５ｂが設けられている。
【００３７】
周辺回路配置エリア１５ａには、該チップ（または、セルアレイ）１０の中心から外側に向かって、それぞれ、プリデコーダ群１６（１６ａ，１６ｂ）、アドレス入力回路群１７（１７ａ，１７ｂ）、および、データ入出力回路群１８（１８ａ，１８ｂ）が横一列に近接して配置されている。
【００３８】
プリデコーダ群１６およびアドレス入力回路群１７は、すべてのアドレス入力回路が、すべてのプリデコーダを挟むように、プリデコーダ群１６ａとアドレス入力回路群１７ａ、および、プリデコーダ群１６ｂとアドレス入力回路群１７ｂとが、該チップ１０の中心から左右に対称的に配置されている。
【００３９】
データ入出力回路群１８ａ，１８ｂは、上記各アドレス入力回路群１７ａ，１７ｂのさらに外側にそれぞれ配置されるとともに、セルブロック１１ａ，１１ｂおよびセルブロック１１ｃ，１１ｄの左右のほぼ中心に配置されている。
【００４０】
データ入出力回路群１８ａ，１８ｂは、たとえば、データ入力回路とデータ出力回路とからなる、複数のデータ入出力回路により構成されている。
【００４１】
パッド配置エリア１５ｂには、パルス合成回路／コントロールピン入力回路１９、および、複数のパッド、たとえば、アドレスパッド２０〜、ＩＯパッド２１〜、電源パッド（ＶＳＳ，ＶＤＤ）２２〜が横一列に配置されている。
【００４２】
上記パルス合成回路／コントロールピン入力回路１９は、該チップ１０のほぼ中心である、パッド配置エリア１５ｂの中心に配置されている。
【００４３】
上記ＩＯパッド２１〜には、これに近接して、データ出力バッファ２３がそれぞれ配置されている。
【００４４】
上記電源パッド２２〜は、上記ＩＯパッド２１〜間に配置されている。
【００４５】
図２は、上記ロウデコーダ群１２ａ，１２ｂを構成する、ロウデコーダの一例を示すものである。
【００４６】
この回路は、たとえば、ロウ系アドレスのプリデコーダから出力された信号（ＰＤＸ１２０〜３、ＰＤＸ２３０〜３、ＰＤＸ４５０〜３、ＰＤＸ６７０〜３）を入力し、その入力に応じて４８種の信号（ＭＷＬ０００，１，２，３，…，４７）を出力するように構成されている。
【００４７】
図３は、上記カラムデコーダ群１３ａ〜１３ｄを構成する、カラムデコーダの一例を示すものである。
【００４８】
この回路は、たとえば、カラム系アドレスのプリデコーダから出力された信号（ＰＤＹ０１０〜３，ＰＤＹ２３０〜３）を入力し、その入力に応じて１６種の信号（ＣＯＬ０００，１，２，３，…，１５）を出力するように構成されている。
【００４９】
図４は、上記センスアンプ群１４ａ〜１４ｄを構成する、センスアンプの一例を示すものである。
【００５０】
この回路は、たとえば、上記ＩＯパッド２１〜につながる配線の信号（ＩＯＬｍ，／ＩＯＬｍ）を入力し、その振幅をパルス信号Ｑ１に応じて増幅し、バス線２４の信号（ＢＵＳｎ，／ＢＵＳｎ）として出力するように構成されている（ただし、ｎはＩＯパッド２１〜の番号であり、ｍはＩＯパッド２１〜につながる配線の番号である）。
【００５１】
図５は、上記プリデコーダ群１６ａ，１６ｂを構成する、プリデコーダの一例を示すものである。
【００５２】
２つのアドレスのプリデコーダは、たとえば同図（ａ）に示すように、２つのアドレス入力回路から出力された相補信号（Ａ１，／Ａ１，Ａ２，／Ａ２）を入力し、その入力した相補信号に応じて、４種の信号（ＰＤ１２０，ＰＤ１２１，ＰＤ１２２，ＰＤ１２３）を出力するように構成されている。
【００５３】
この２つのアドレスのプリデコーダを使用することで、プリデコーダを使用しない場合と比較して、デコーダの入力信号の負荷を１／２に軽くできる。
【００５４】
なお、プリデコーダとしては、たとえば同図（ｂ）に示すように、３つのアドレスのプリデコーダを使用することで、デコーダの入力信号の負荷を１／４に軽くすることも可能である。
【００５５】
この３つのアドレスのプリデコーダは、たとえば、３つのアドレス入力回路から出力された相補信号（Ａ１，／Ａ１，Ａ２，／Ａ２，Ａ３，／Ａ３）を入力し、その入力した相補信号に応じて、８種の信号（ＰＤ１３０，ＰＤ１３１，ＰＤ１３２，…，ＰＤ１３７）を出力するように構成されている。
【００５６】
図６は、上記アドレス入力回路群１７ａ，１７ｂを構成する、アドレス入力回路の一例を示すものである。
【００５７】
この回路は、たとえば、２つのアドレスバッファ１７-1，１７-2とパルス発生回路１７-3とからなり、一方のアドレスでも変化した場合に、パルス信号（Ｑ０）が出力されるように構成されている。
【００５８】
上記アドレスバッファ１７-1，１７-2は、アドレスパッド２０〜より入力した信号（ＡＩＮｎ）を、相補信号（Ａｎ，／Ａｎ）として出力する回路である。たとえば、ＡＩＮｎ＝ＶＳＳのとき、Ａｎ＝ＶＳＳ、／Ａｎ＝ＶＤＤとなる（ただし、ｎは、アドレスパッド２０〜の番号である）。
【００５９】
通常、アドレスバッファはアドレスパッド２０〜の数だけ配置され、複数（たとえば、１〜６個）のアドレスバッファと一つのパルス発生回路とで、上記アドレス入力回路が構成されるようになっている。
【００６０】
図７は、上記データ入出力回路群１８ａ，１８ｂを構成する、データ入力回路の一例を示すものである。
【００６１】
この回路は、たとえば、パルス信号Ｑ１に応じて、ＩＯパッド２１〜より入力した信号（ＤＩＮｎ）を、相補信号（ＢＵＳｎ，／ＢＵＳｎ）として、バス線２４に出力するように構成されている（ただし、ｎは、ＩＯパッド２１〜の番号である）。
【００６２】
図８は、上記データ入出力回路群１８ａ，１８ｂを構成する、データ出力回路の一例を示すものである。
【００６３】
この回路は、たとえば、パルス信号Ｑ１およびコントロール信号Ｃ１，Ｃ２によって制御され、バス線２４の信号（ＢＵＳｎ，／ＢＵＳｎ）を増幅した後、それを信号（ＯＵＴｎ，／ＯＵＴｎ）としてデータ出力バッファに出力するように構成されている（ただし、ｎは、ＩＯパッド２１〜の番号である）。
【００６４】
図９は、上記パルス合成回路／コントロールピン入力回路１９を構成する、パルス合成回路の一例を示すものである。
【００６５】
この回路は、たとえば、各アドレスの変化にともなって発生するパルス信号（Ｑ０，Ｑ１）を、一つのパルス信号（Ｑ９）として出力するように構成されている。
【００６６】
図１０は、上記パルス合成回路／コントロールピン入力回路１９を構成する、コントロールピン入力回路の一例を示すものである。
【００６７】
この回路は、たとえば、図示していないコントロールピンより入力した信号（ＣＩＮ）から、複数のコントロール信号（Ｃ１，Ｃ２，Ｃ３）を生成して出力するように構成されている。
【００６８】
図１１は、上記データ出力バッファ２３の一例を示すものである。なお、同図（ａ）は、基本的なデータ出力バッファの構成例であり、同図（ｂ）は、これに電源線の配線抵抗を追加した場合の構成例である。
【００６９】
この回路は、たとえば、上記したデータ入出力回路群１８ａ，１８ｂの、データ出力回路から出力された信号（ＯＵＴｎ，／ＯＵＴｎ）を、データ（ＤＯＵＴｎ）としてＩＯパッド２１〜に出力するように構成されている（ただし、Ｒ１はＶＤＤ電源線の配線抵抗であり、Ｒ２はＶＳＳ電源線の配線抵抗である）。
【００７０】
上記したメモリセルチップ１０のレイアウトによれば、すべてのプリデコーダおよびすべてのアドレス入力回路を、周辺回路配置エリア１５ａの、その中心から左右に、プリデコーダ群１６ａ，１６ｂ、アドレス入力回路群１７ａ，１７ｂの順で、ほぼ均等に配置するようにしている。これにより、アドレス入力回路からプリデコーダまでの距離と、プリデコーダからロウデコーダまたはカラムデコーダまでの距離を最も短くすることができる。
【００７１】
図１２は、プリデコーダ群１６ａとアドレス入力回路群１７ａとの間、および、プリデコーダ群１６ｂとアドレス入力回路群１７ｂとの間を、それぞれつなぐ配線の一例を示すものである。なお、ここでは、あるロウアドレスとカラムアドレスの各アドレス入力回路から、プリデコーダを経て、ロウデコーダおよびカラムデコーダまでの配線を例に示している。
【００７２】
この場合、あるロウアドレスについては、アドレス入力回路群１７ａからプリデコーダ群１６ａまでの配線３１ａの長さ（ＬＲ１）が極端に短く、しかも、プリデコーダ群１６ａと各ロウデコーダ群１２ａ，１２ｂとをつなぐ配線３１ｂ-1，３１ｂ-2の長さ（ＬＲ２ａ＋ＬＲ２ｂ，ＬＲ２ａ＋ＬＲ２ｃ）も、該チップ１０の短辺の約半分となる。
【００７３】
同様に、あるカラムアドレスについては、アドレス入力回路群１７ｂからプリデコーダ群１６ｂまでの配線３２ａの長さ（ＬＣ１）が極端に短く、しかも、プリデコーダ群１６ｂと各カラムデコーダ群１３ｂ，１３ｄとをつなぐ配線３２ｂ-１，３１ｂ-2の長さ（ＬＣ２ａ＋ＬＣ２ｂ，ＬＣ２ａ+ＬＣ２ｃ）も、該チップ１０の長辺の約半分となる。
【００７４】
このように、従来例（図１６参照）の場合と比較しても、配線長を著しく短くできる。よって、アドレス入力回路の出力信号とプリデコーダの出力信号に対する、配線容量・配線抵抗の影響を小さく抑えて、出力波形を急峻にすることが可能となる結果、アドレスの変化からデコーダ成立までの時間を短縮でき、アクセススピードを高速化することが可能となる。
【００７５】
また、本実施形態のレイアウト（図１参照）においては、パッド配置エリア１５ｂの中心にパルス合成回路／コントロールピン入力回路１９を配置するようにしている。これにより、すべてのアドレス入力回路からパルス合成回路までの距離を最も短くすることができる。
【００７６】
図１３は、アドレス入力回路群１７ａ，１７ｂとパルス合成回路／コントロールピン入力回路１９との間をそれぞれつなぐ配線の一例を示すものである。
【００７７】
この場合、アドレス入力回路群１７ａ，１７ｂからパルス合成回路／コントロールピン入力回路１９までの配線３３ａ，３３ｂの長さ（ＬＱ１＋ＬＱ３，ＬＱ２＋ＬＱ４）は、該チップ１０の長辺の半分の長さより格段に短くなる。
【００７８】
このように、従来例（図１７参照）の場合と比較しても、配線長を著しく短くできる。よって、すべてのアドレス入力回路とパルス合成回路との間をつなぐ配線３３ａ，３３ｂの、配線容量・配線抵抗を小さく抑えて、パルス合成信号の生成を迅速化させることが可能となる結果、パルス合成信号を出力するまでの時間が短くなる分、アクセススピードを高速化することが可能となる。
【００７９】
また、本実施形態のレイアウト（図１参照）においては、アドレス入力回路群１７ａ，１７ｂの外側に、それぞれ、上下に隣接する、セルブロック１１ａ，１１ｂおよびセルブロック１１ｃ，１１ｄの左右のほぼ中心に、データ入出力回路群１８ａ，１８ｂを配置するようにしている。これにより、センスアンプからデータ出力回路までの距離、および、データ出力回路からデータ出力バッファ２３ａ，２３ｂまでの距離を最も短くできる。
【００８０】
図１４は、センスアンプ群１４ａ，１４ｂとデータ入出力回路群１８ａとの間をつなぐ、配線（バス線）の一例を示すものである。
【００８１】
この場合、センスアンプ群１４ｂからデータ入出力回路群１８ａまでのバス線２４ａ-1の長さ（ＬＴ１＋ＬＴ２＋ＬＴ３）は、該チップ１０の長辺の約半分となる。
【００８２】
同様に、データ入出力回路群１８ａからデータ出力バッファ２３ａまでのバス線２４ａ-2の長さ（ＬＴ４）も、極端に短くできる。
【００８３】
このように、従来例（図１８参照）の場合と比較しても、バス線長を著しく短くできる。よって、センスアンプ群１４ｂからデータ入出力回路群１８ａを経てデータ出力バッファ２３ａに至るバス線２４ａ-1，２４ａ-2の、配線容量・配線抵抗を小さく抑えて、バス線２４ａ-1，２４ａ-2の開きを急峻にすることが可能となる結果、データ出力回路およびデータ出力バッファ２３ａへの信号の伝送を高速化でき、アクセススピードを速くすることが可能となる。
【００８４】
さらに、図１に示したように、本実施形態のレイアウトにおいては、ＩＯパッド２１〜間に、ＶＳＳ・ＶＤＤ用の電源パッド２２〜を配置するようにしている。これにより、電源パッド２２〜からデータ出力バッファ２３までの距離を大幅に短縮することができる。よって、電源線の配線抵抗による出力波形の鈍りを抑えることができ、アクセススピードを高速化することが可能となる。
【００８５】
上記したように、本実施形態のレイアウトによれば、高速動作が可能なメモリセルチップ１０における、大容量化にともなうアクセススピードの低下を改善できるものである。
【００８６】
なお、上記した本発明の一実施形態においては、セルアレイを上下左右の４つのブロックに分割してなる場合を例に説明したが、これに限らず、たとえば４つ以上のブロックに分割してなる場合にも同様に適用できる。
【００８７】
また、上下のセルブロック間にロウデコーダ群を、左右のセルブロック間に周辺回路およびパッド配置エリアを、それぞれ設けるようにレイアウトすることも可能である。
【００８８】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【００８９】
【発明の効果】
以上、詳述したようにこの発明によれば、配線長を最短化でき、アクセススピードを高速化することが可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】この発明の一実施形態にかかるメモリセルチップの、レイアウトの一例を示す概略平面図。
【図２】同じく、該チップにおける、ロウデコーダの一例を示す回路構成図。
【図３】同じく、該チップにおける、カラムデコーダの一例を示す回路構成図。
【図４】同じく、該チップにおける、センスアンプの一例を示す回路構成図。
【図５】同じく、該チップにおける、プリデコーダの一例を示す回路構成図。
【図６】同じく、該チップにおける、アドレス入力回路の一例を示す回路構成図。
【図７】同じく、該チップにおける、データ入力回路の一例を示す回路構成図。
【図８】同じく、該チップにおける、データ出力回路の一例を示す回路構成図。
【図９】同じく、該チップにおける、パルス合成回路の一例を示す回路構成図。
【図１０】同じく、該チップにおける、コントロールピン入力回路の一例を示す回路構成図。
【図１１】同じく、該チップにおける、データ出力バッファの一例を示す回路構成図。
【図１２】同じく、該チップにおける、プリデコーダ群とアドレス入力回路群との間をつなぐ配線の一例を示す概略図。
【図１３】同じく、該チップにおける、アドレス入力回路群とパルス合成回路／コントロールピン入力回路との間をつなぐ配線の一例を示す概略図。
【図１４】同じく、該チップにおける、センスアンプ群とデータ入出力回路群との間をつなぐ、配線（バス線）の一例を示す概略図。
【図１５】従来技術とその問題点を説明するために示す、高速動作が可能なメモリセルチップの概略平面図。
【図１６】同じく、従来チップにおける、プリデコーダ群とアドレス入力回路群との間をつなぐ配線の一例を示す概略図。
【図１７】同じく、従来チップにおける、アドレス入力回路群とパルス合成回路との間をつなぐ配線の一例を示す概略図。
【図１８】同じく、該チップにおける、センスアンプ群とデータ入出力回路群との間をつなぐ、配線（バス線）の一例を示す概略図。
【符号の説明】
１０…メモリセルチップ
１１ａ〜１１ｄ…セルブロック
１２ａ，１２ｂ…ロウデコーダ群
１３ａ〜１３ｄ…カラムデコーダ群
１４ａ〜１４ｄ…センスアンプ群
１５ａ…周辺回路配置エリア
１５ｂ…パッド配置エリア
１６（１６ａ，１６ｂ）…プリデコーダ群
１７（１７ａ，１７ｂ）…アドレス入力回路群
１８（１８ａ，１８ｂ）…データ入出力回路群
１９…パルス合成回路／コントロールピン入力回路
２０〜…アドレスパッド
２１〜…ＩＯパッド
２２〜…電源パッド（ＶＳＳ，ＶＤＤ）
２３…データ出力バッファ
２４…バス線
１７-1，１７-2…アドレスバッファ
１７-3…パルス発生回路
３１ａ，３１ｂ-1，３１ｂ-2…配線
３２ａ，３２ｂ-１，３１ｂ-2…配線
３３ａ，３３ｂ…配線
２４ａ-1，２４ａ-2…バス線
Claims (10)
- 少なくとも、上下左右の４つのブロック領域に分割されたセルアレイと、
一辺が隣接する前記ブロック領域の間に、前記ブロック領域ごとに設けられたカラムデコーダ群と、
前記カラムデコーダ群の間に、前記ブロック領域ごとに設けられたセンスアンプ群と、
前記センスアンプ群の間に設けられた、プリデコーダ群およびアドレス入力回路群が近接して配置されてなる周辺回路配置エリアと
を具備したことを特徴とする半導体記憶装置。 - 前記プリデコーダ群および前記アドレス入力回路群は前記一辺が隣接する前記ブロック領域に対して共通に設けられるとともに、前記セルアレイの中心から外側に向かって、それぞれ、すべてのアドレス入力回路とすべてのプリデコーダとが一列に配置されていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記プリデコーダ群および前記アドレス入力回路群は、それぞれ、前記セルアレイ上に対称的に配置されていることを特徴とする請求項２に記載の半導体記憶装置。
- 前記プリデコーダ群および前記アドレス入力回路群は、それぞれ、すべてのアドレス入力回路が、すべてのプリデコーダを挟む形で、その外側に配置されていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記周辺回路配置エリアには、さらに、前記アドレス入力回路群に近接し、かつ、一辺が隣接する前記ブロック領域の間の中心部付近にデータ入出力回路群が配置されていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記センスアンプ群の間には、さらに、複数のパッドが一列に配置されてなるパッド配置エリアが設けられていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記複数のパッドは、アドレスパッドと入出力パッドと電源パッドとを有し、前記電源パッドが前記入出力パッド間に配置されていることを特徴とする請求項６に記載の半導体記憶装置。
- 前記入出力パッドには、これに近接して、データ出力バッファが配置されていることを特徴とする請求項７に記載の半導体記憶装置。
- 前記セルアレイの中心部付近には、パルス合成回路がさらに配置されていることを特徴とする請求項１に記載の半導体記憶装置。
- 他の一辺が隣接する前記ブロック領域の間には、共通のロウデコーダ群が配置されていることを特徴とする請求項１に記載の半導体記憶装置。
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