JP2001023374A - 半導体記憶装置 - Google Patents
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Abstract
(57)【要約】
【課題】 相補型のデータバス構成における微小振幅デ
ータ転送において、隣接配線からのカップリングノイズ
によるアンプの誤動作を防止するシールド配線を、少な
い本数で付加して、チップ面積の増大を最小限に留め
る。 【解決手段】 ＤＲＡＭにおいて、相補型リードバス(R
DB、XRDB)を構成するリードバス及び反転リードバス107
〜112と、相補型ライトバス(WDB、XWDB)を構成するライ
トバス及び反転ライトバス101〜106とを、交互に配置配
線する。データ読み出し動作時には、ライトバスプリチ
ャージ回路125は、前記相補型ライトバス(WDB、XWDB)を
プリチャージする。データ書き込み動作時には、リード
バスプリチャージ回路126は、前記相補型リードバス(RD
B、XRDB)をプリチャージする。従って、データの読み出
し及び書き込み動作時において、隣接するリードバス、
反転リードバス、ライトバス、反転ライトバスがシール
ド線として機能する。
ータ転送において、隣接配線からのカップリングノイズ
によるアンプの誤動作を防止するシールド配線を、少な
い本数で付加して、チップ面積の増大を最小限に留め
る。 【解決手段】 ＤＲＡＭにおいて、相補型リードバス(R
DB、XRDB)を構成するリードバス及び反転リードバス107
〜112と、相補型ライトバス(WDB、XWDB)を構成するライ
トバス及び反転ライトバス101〜106とを、交互に配置配
線する。データ読み出し動作時には、ライトバスプリチ
ャージ回路125は、前記相補型ライトバス(WDB、XWDB)を
プリチャージする。データ書き込み動作時には、リード
バスプリチャージ回路126は、前記相補型リードバス(RD
B、XRDB)をプリチャージする。従って、データの読み出
し及び書き込み動作時において、隣接するリードバス、
反転リードバス、ライトバス、反転ライトバスがシール
ド線として機能する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置の改
良に関し、特に、小振幅データ転送を行うデータバスの
カップリングノイズ対策に関する。
良に関し、特に、小振幅データ転送を行うデータバスの
カップリングノイズ対策に関する。
【０００２】
【従来の技術】従来の半導体記憶装置の一例であるDRAM
のリードバス及びライトバスの構成を図２に示す。
のリードバス及びライトバスの構成を図２に示す。
【０００３】同図において、DRAMの読み出し動作を説明
する。ロウ選択ドライバ(X DRV)246によって選択された
メモリセル(M.C)244のデータは、一対のビット線（BL、
XBL）249、250に読み出された後、センスアンプ242で増
幅される。コラム選択ドライバ(Y DRV)245によってコラ
ムスイッチ(Y)240がONして、ビット線249、250とデータ
線（DL、XDL）247、248とが接続され、ビット線249、25
0のデータがデータ線247、248に読み出される。リード
バスプリチャージ回路280は、Hiレベルの制御信号RDB#P
REを受けて前記リードバス(RDB、XRDB)220、221をプリ
チャージしている。前記制御信号RDB#PREがLowレベルと
なり、リードバスがハイインピーダンス(以下、Hi-Zと
略す）となると、制御信号R#RUNがHiレベルとなってリ
ードアンプ233が起動されるので、データ線247、248の
データが増幅されて、そのデータがリードバス（RDB、X
RDB）220、221に出力される。メインアンプ270は、前記
リードバス220、221のデータを増幅して、出力する。他
のリードバスについても同様であって、32 I/Oの場合に
は３２線対のリードバスにリードアンプのデータが出力
され、メインアンプで増幅されて、出力される。この読
み出し動作時のタイミングチャートを図１０に示す。
する。ロウ選択ドライバ(X DRV)246によって選択された
メモリセル(M.C)244のデータは、一対のビット線（BL、
XBL）249、250に読み出された後、センスアンプ242で増
幅される。コラム選択ドライバ(Y DRV)245によってコラ
ムスイッチ(Y)240がONして、ビット線249、250とデータ
線（DL、XDL）247、248とが接続され、ビット線249、25
0のデータがデータ線247、248に読み出される。リード
バスプリチャージ回路280は、Hiレベルの制御信号RDB#P
REを受けて前記リードバス(RDB、XRDB)220、221をプリ
チャージしている。前記制御信号RDB#PREがLowレベルと
なり、リードバスがハイインピーダンス(以下、Hi-Zと
略す）となると、制御信号R#RUNがHiレベルとなってリ
ードアンプ233が起動されるので、データ線247、248の
データが増幅されて、そのデータがリードバス（RDB、X
RDB）220、221に出力される。メインアンプ270は、前記
リードバス220、221のデータを増幅して、出力する。他
のリードバスについても同様であって、32 I/Oの場合に
は３２線対のリードバスにリードアンプのデータが出力
され、メインアンプで増幅されて、出力される。この読
み出し動作時のタイミングチャートを図１０に示す。
【０００４】次に、書き込み動作について説明する。先
ず、制御信号WDB#PREがHiレベルとなって、ライトバス
プリチャージ回路281がライトバス(WDB、XWDB)210、211
をプリチャージする。前記制御信号WDB#PREがLowレベル
となり、ライトバス210、211がHi-Zとなると、同時に制
御信号WB#RUNがHiレベルとなって、ライトバッファ26
0、259が起動され、入力バッファ（図示せず）で取り込
んだデータがライトバス210、211に出力される。次に、
制御信号W#RUNがHiレベルとなって、ライトアンプ230が
起動されるので、前記ライトバス210、211のデータがラ
イトアンプ230で増幅されて、データ線247、248に出力
される。このデータは、コラムスイッチ240を介して、
ロウ選択ドライバ246によって選択されているメモリセ
ル244に書き込まれる。他のデータバスについても同様
であり、32 I/Oの場合には３２線対のライトデータバス
が、ライトバッファで駆動され、ライトアンプで増幅さ
れて、データ線に出力される。この書き込み動作時のタ
イミングチャートも図１０に示す。
ず、制御信号WDB#PREがHiレベルとなって、ライトバス
プリチャージ回路281がライトバス(WDB、XWDB)210、211
をプリチャージする。前記制御信号WDB#PREがLowレベル
となり、ライトバス210、211がHi-Zとなると、同時に制
御信号WB#RUNがHiレベルとなって、ライトバッファ26
0、259が起動され、入力バッファ（図示せず）で取り込
んだデータがライトバス210、211に出力される。次に、
制御信号W#RUNがHiレベルとなって、ライトアンプ230が
起動されるので、前記ライトバス210、211のデータがラ
イトアンプ230で増幅されて、データ線247、248に出力
される。このデータは、コラムスイッチ240を介して、
ロウ選択ドライバ246によって選択されているメモリセ
ル244に書き込まれる。他のデータバスについても同様
であり、32 I/Oの場合には３２線対のライトデータバス
が、ライトバッファで駆動され、ライトアンプで増幅さ
れて、データ線に出力される。この書き込み動作時のタ
イミングチャートも図１０に示す。
【０００５】上記DRAMでは、リードバス220〜225及びラ
イトバス210〜215の配線長が長く、負荷容量が大きいた
め、アクセスタイムの向上を目的として、このようなリ
ードバス220〜225及びライトバス210〜215での信号伝達
を相補の信号線を用い、プリチャージ期間及びデータ転
送期間に区分した小振幅データ転送としており、各々、
メインアンプ270〜272及びライトアンプ230〜232と呼ば
れる差動型アンプで前記相補の信号線に現れる微小電流
差又は微小電圧差を増幅して、信号伝達の高速化を図っ
ている。
イトバス210〜215の配線長が長く、負荷容量が大きいた
め、アクセスタイムの向上を目的として、このようなリ
ードバス220〜225及びライトバス210〜215での信号伝達
を相補の信号線を用い、プリチャージ期間及びデータ転
送期間に区分した小振幅データ転送としており、各々、
メインアンプ270〜272及びライトアンプ230〜232と呼ば
れる差動型アンプで前記相補の信号線に現れる微小電流
差又は微小電圧差を増幅して、信号伝達の高速化を図っ
ている。
【０００６】
【発明が解決しようとする課題】ところで、近年では、
DRAMの製造プロセスの微細化により、配線底面の配線容
量に対して配線間容量が著しく増大し、信号線間のカッ
プリングノイズの影響が大きくなってきている。上述し
た小振幅データ転送を行なう相補型のバス構成の場合に
は、微小電流差又は微小電位差を差動アンプで増幅する
ために、隣接配線からのカップリングノイズを受け易く
て、差動型アンプの動作マージンが減少し、これが読み
出し誤動作の原因となる。
DRAMの製造プロセスの微細化により、配線底面の配線容
量に対して配線間容量が著しく増大し、信号線間のカッ
プリングノイズの影響が大きくなってきている。上述し
た小振幅データ転送を行なう相補型のバス構成の場合に
は、微小電流差又は微小電位差を差動アンプで増幅する
ために、隣接配線からのカップリングノイズを受け易く
て、差動型アンプの動作マージンが減少し、これが読み
出し誤動作の原因となる。
【０００７】そこで、前記隣接配線のカップリングノイ
ズを低減するために、小振幅データ転送を行う信号線の
両サイドにシールド線を付加する等のカップリングノイ
ズ対策が必要となる。シールド線を付加する場合、リー
ドバスとライトバスとを合わせて、（I/Oの数*2+２)本
のシールド線（図２に示すシールド線201）が必要とな
る。例えば、32 I/Oの場合には１３０本ものシールド線
を付加する必要があり、レイアウト面積の増大が大きな
課題となる。
ズを低減するために、小振幅データ転送を行う信号線の
両サイドにシールド線を付加する等のカップリングノイ
ズ対策が必要となる。シールド線を付加する場合、リー
ドバスとライトバスとを合わせて、（I/Oの数*2+２)本
のシールド線（図２に示すシールド線201）が必要とな
る。例えば、32 I/Oの場合には１３０本ものシールド線
を付加する必要があり、レイアウト面積の増大が大きな
課題となる。
【０００８】本発明の目的は、レイアウト面積を増大さ
せることなく、データの読み出し動作及び書き込み動作
の高速化及び安定動作化を実現することにある。
せることなく、データの読み出し動作及び書き込み動作
の高速化及び安定動作化を実現することにある。
【０００９】
【課題を解決するための手段】以上の目的を達成するた
め、本発明では、リードバス及びライトバスにシールド
効果を持たせて、付加するシールド線の本数を低減し又
はシールド線を不要としながら、データの読み出し動作
及び書き込み動作の高速化及び安定化を図ることとす
る。尚、本発明では、以上の目的を有することから、相
補型リードバス及び相補型ライトバスを備えるDRAMに限
らず、非相補型リードバス又は非相補型ライトバスを持
つ半導体記憶装置についても同様に適用する。
め、本発明では、リードバス及びライトバスにシールド
効果を持たせて、付加するシールド線の本数を低減し又
はシールド線を不要としながら、データの読み出し動作
及び書き込み動作の高速化及び安定化を図ることとす
る。尚、本発明では、以上の目的を有することから、相
補型リードバス及び相補型ライトバスを備えるDRAMに限
らず、非相補型リードバス又は非相補型ライトバスを持
つ半導体記憶装置についても同様に適用する。
【００１０】即ち、請求項１記載の発明の半導体記憶装
置は、読み出されたデータを転送するリードバス及び反
転リードバスを有する相補型リードバスと、書き込むデ
ータを転送するライトバス及び反転ライトバスを有する
相補型ライトバスとを備え、前記相補型リードバス及び
相補型ライトバスの微小電位差又は微小電流差を差動型
アンプで増幅してデータ転送を行う半導体記憶装置にお
いて、前記相補型リードバスのリードバスと反転リード
バスとの間に、前記相補型ライトバスのライトバス又は
反転ライトバスが位置することを特徴とする。
置は、読み出されたデータを転送するリードバス及び反
転リードバスを有する相補型リードバスと、書き込むデ
ータを転送するライトバス及び反転ライトバスを有する
相補型ライトバスとを備え、前記相補型リードバス及び
相補型ライトバスの微小電位差又は微小電流差を差動型
アンプで増幅してデータ転送を行う半導体記憶装置にお
いて、前記相補型リードバスのリードバスと反転リード
バスとの間に、前記相補型ライトバスのライトバス又は
反転ライトバスが位置することを特徴とする。
【００１１】請求項２記載の発明の半導体記憶装置は、
読み出されたデータを転送するリードバス及び反転リー
ドバスを有する相補型リードバスと、書き込むデータを
転送するライトバスを有する非相補型ライトバスとを備
え、前記相補型リードバスの微小電位差又は微小電流差
を差動型アンプで増幅してデータ転送を行う半導体記憶
装置において、前記相補型リードバスのリードバスと反
転リードバスとの間に、前記非相補型ライトバスのライ
トバス又はシールド線が位置することを特徴とする。
読み出されたデータを転送するリードバス及び反転リー
ドバスを有する相補型リードバスと、書き込むデータを
転送するライトバスを有する非相補型ライトバスとを備
え、前記相補型リードバスの微小電位差又は微小電流差
を差動型アンプで増幅してデータ転送を行う半導体記憶
装置において、前記相補型リードバスのリードバスと反
転リードバスとの間に、前記非相補型ライトバスのライ
トバス又はシールド線が位置することを特徴とする。
【００１２】請求項３記載の発明の半導体記憶装置は、
読み出されたデータを転送するリードバスを有する非相
補型リードバスと、書き込むデータを転送するライトバ
ス及び反転ライトバスを有する相補型ライトバスとを備
え、前記相補型ライトバスの微小電位差又は微小電流差
を差動型アンプで増幅してデータ転送を行う半導体記憶
装置において、前記相補型ライトバスのライトバスと反
転ライトバスとの間に、前記非相補型リードバスのリー
ドバス又はシールド線が位置することを特徴とする。
読み出されたデータを転送するリードバスを有する非相
補型リードバスと、書き込むデータを転送するライトバ
ス及び反転ライトバスを有する相補型ライトバスとを備
え、前記相補型ライトバスの微小電位差又は微小電流差
を差動型アンプで増幅してデータ転送を行う半導体記憶
装置において、前記相補型ライトバスのライトバスと反
転ライトバスとの間に、前記非相補型リードバスのリー
ドバス又はシールド線が位置することを特徴とする。
【００１３】請求項４記載の発明の半導体記憶装置は、
読み出されたデータを転送するリードバスを有する非相
補型リードバスと、読み出されたデータを転送するライ
トバスを有する非相補型ライトバスとを各々複数備えた
半導体記憶装置において、前記各非相補型リードバスの
リードバスと前記各非相補型ライトバスのライトバスと
は、交互に配置されていることを特徴とする。
読み出されたデータを転送するリードバスを有する非相
補型リードバスと、読み出されたデータを転送するライ
トバスを有する非相補型ライトバスとを各々複数備えた
半導体記憶装置において、前記各非相補型リードバスの
リードバスと前記各非相補型ライトバスのライトバスと
は、交互に配置されていることを特徴とする。
【００１４】請求項５記載の発明は、前記請求請１又は
請求項３記載の半導体記憶装置において、前記相補型又
は非相補型リードバスを用いたデータ読み出し動作時に
は、前記相補型ライトバスのライトバス及び反転ライト
バスを固定電位に固定することを特徴とする。
請求項３記載の半導体記憶装置において、前記相補型又
は非相補型リードバスを用いたデータ読み出し動作時に
は、前記相補型ライトバスのライトバス及び反転ライト
バスを固定電位に固定することを特徴とする。
【００１５】請求項６記載の発明は、前記請求請２又は
請求項４記載の半導体記憶装置において、前記相補型又
は非相補型リードバスを用いたデータ読み出し動作時に
は、前記非相補型ライトバスのライトバスを固定電位に
固定することを特徴としている。
請求項４記載の半導体記憶装置において、前記相補型又
は非相補型リードバスを用いたデータ読み出し動作時に
は、前記非相補型ライトバスのライトバスを固定電位に
固定することを特徴としている。
【００１６】請求項７記載の発明は、前記請求請１又は
請求項２記載の半導体記憶装置において、前記相補型又
は非相補型ライトバスを用いたデータ書き込み動作時に
は、前記相補型リードバスのリードバス及び反転リード
バスを固定電位に固定することを特徴とする。
請求項２記載の半導体記憶装置において、前記相補型又
は非相補型ライトバスを用いたデータ書き込み動作時に
は、前記相補型リードバスのリードバス及び反転リード
バスを固定電位に固定することを特徴とする。
【００１７】請求項８記載の発明は、前記請求請３又は
請求項４記載の半導体記憶装置において、前記相補型又
は非相補型ライトバスを用いたデータ書き込み動作時に
は、前記非相補型リードバスのリードバスを固定電位に
固定することを特徴としている。
請求項４記載の半導体記憶装置において、前記相補型又
は非相補型ライトバスを用いたデータ書き込み動作時に
は、前記非相補型リードバスのリードバスを固定電位に
固定することを特徴としている。
【００１８】以上の構成により、請求項１ないし請求項
８記載の発明では、データ読み出し動作時には、ライト
バスをリードバスのシールド線として利用でき、一方、
データ書き込み動作時にはリードバスをライトバスのシ
ールド線として利用できる。従って、付加するシールド
線の本数を少数に又はシールド線を不要にしながら、全
てのリードバス及びライトバスのシールドが可能にな
る。その結果、レイアウト面積の増大を招くことがな
く、データの読み出し動作及び書き込み動作が高速化及
び安定化した半導体記憶装置を小面積のチップで実現で
きる。
８記載の発明では、データ読み出し動作時には、ライト
バスをリードバスのシールド線として利用でき、一方、
データ書き込み動作時にはリードバスをライトバスのシ
ールド線として利用できる。従って、付加するシールド
線の本数を少数に又はシールド線を不要にしながら、全
てのリードバス及びライトバスのシールドが可能にな
る。その結果、レイアウト面積の増大を招くことがな
く、データの読み出し動作及び書き込み動作が高速化及
び安定化した半導体記憶装置を小面積のチップで実現で
きる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００２０】（第１の実施の形態）図１は本発明の第１
の実施の形態であって、相補型リードバス及び相補型ラ
イトバスを備えたDRAMのバス構成を示す。
の実施の形態であって、相補型リードバス及び相補型ラ
イトバスを備えたDRAMのバス構成を示す。
【００２１】同図のDRAMは、32 I/O構成であって、リー
ドアンプ114、115、116とライトアンプ130、131、132と
を備える。リードアンプ114には、リードバス108及び反
転リードバス107から成るリードデータ転送用の第１の
相補型リードバス(RDB[0]、XRDB[0])が、リードアンプ1
15には、リードバス110及び反転リードバス109から成る
第２の相補型リードバス(RDB[1]、XRDB[1])が、リード
アンプ116には、リードバス112及び反転リードバス111
から成る第３２の相補型リードバス(RDB[31]、XRDB[3
1])が各々接続される。第３〜第３１の相補型リードバ
ス及びこれに対応するリードアンプは図示を省略してい
る。前記第１の相補型リードバス(RDB[0]、XRDB[0])に
はメインアンプ135が、第２の相補型リードバス(RDB
[1]、XRDB[1])にはメインアンプ136が、第３２の相補型
リードバス(RDB[31]、XRDB[31])にはメインアンプ137が
各々接続されている。
ドアンプ114、115、116とライトアンプ130、131、132と
を備える。リードアンプ114には、リードバス108及び反
転リードバス107から成るリードデータ転送用の第１の
相補型リードバス(RDB[0]、XRDB[0])が、リードアンプ1
15には、リードバス110及び反転リードバス109から成る
第２の相補型リードバス(RDB[1]、XRDB[1])が、リード
アンプ116には、リードバス112及び反転リードバス111
から成る第３２の相補型リードバス(RDB[31]、XRDB[3
1])が各々接続される。第３〜第３１の相補型リードバ
ス及びこれに対応するリードアンプは図示を省略してい
る。前記第１の相補型リードバス(RDB[0]、XRDB[0])に
はメインアンプ135が、第２の相補型リードバス(RDB
[1]、XRDB[1])にはメインアンプ136が、第３２の相補型
リードバス(RDB[31]、XRDB[31])にはメインアンプ137が
各々接続されている。
【００２２】また、前記ライトアンプ130には、ライト
バス102及び反転ライトバス101から成るライトデータ転
送用の第１の相補型ライトバス(WDB[0]、XWDB[0])が、
ライトアンプ131には、ライトバス104及び反転ライトバ
ス103から成る第２の相補型ライトバス(WDB[1]、XWDB
[1])が、ライトアンプ132には、ライトバス106及び反転
ライトバス105から成る第３２の相補型ライトバス(WDB
[31]、XWDB[31])が各々接続される。第３〜第３１の相
補型ライトバス及びこれに対応するライトアンプは図示
を省略している。前記第１の相補型ライトバス(WDB
[0]、XWDB[0])のライトバス102及び反転ライトバス101
には、各々ライトバッファ120、119が、第２の相補型ラ
イトバス(WDB[1]、XWDB[1])のライトバス104及び反転ラ
イトバス103には、各々ライトバッファ122、121が、第
３２の相補型ライトバス(WDB[31]、XWDB[31])のライト
バス106及び反転ライトバス105には、各々ライトバッフ
ァ124、123が各々接続される。
バス102及び反転ライトバス101から成るライトデータ転
送用の第１の相補型ライトバス(WDB[0]、XWDB[0])が、
ライトアンプ131には、ライトバス104及び反転ライトバ
ス103から成る第２の相補型ライトバス(WDB[1]、XWDB
[1])が、ライトアンプ132には、ライトバス106及び反転
ライトバス105から成る第３２の相補型ライトバス(WDB
[31]、XWDB[31])が各々接続される。第３〜第３１の相
補型ライトバス及びこれに対応するライトアンプは図示
を省略している。前記第１の相補型ライトバス(WDB
[0]、XWDB[0])のライトバス102及び反転ライトバス101
には、各々ライトバッファ120、119が、第２の相補型ラ
イトバス(WDB[1]、XWDB[1])のライトバス104及び反転ラ
イトバス103には、各々ライトバッファ122、121が、第
３２の相補型ライトバス(WDB[31]、XWDB[31])のライト
バス106及び反転ライトバス105には、各々ライトバッフ
ァ124、123が各々接続される。
【００２３】そして、前記各相補型リードバス及び相補
型ライトバスの各リードバス108、110、112及び各反転
リードバス107、109、111、並びに各ライトバス102、10
4、106及び各反転ライトバス101、103、103は、同図か
ら判るように、WDB-XRDB-XWDB-RDBの順で交互に配置配
線されている。
型ライトバスの各リードバス108、110、112及び各反転
リードバス107、109、111、並びに各ライトバス102、10
4、106及び各反転ライトバス101、103、103は、同図か
ら判るように、WDB-XRDB-XWDB-RDBの順で交互に配置配
線されている。
【００２４】更に、図１において、100はシールド線で
あって、電源電位Vddに固定されていると共に、第３２
の相補型リードバスのリードバス112の図中上側、即ち
第３２の相補型ライトバスのライトバス106とは反対側
に隣接して平行する部分と、第１の相補型ライトバスの
反転ライトバス101の図中下側、即ち第１の相補型リー
ドバスの反転リードバス107とは反対側に隣接して平行
する部分とを持つ。126は前記各相補型リードバスを電
源電位Vddにプリチャージするリードバスプリチャージ
回路、125は前記各相補型ライトバスを電源電位Vddにプ
リチャージするライトバスプリチャージ回路である。こ
れ等プリチャージ回路の動作時期については後述する。
あって、電源電位Vddに固定されていると共に、第３２
の相補型リードバスのリードバス112の図中上側、即ち
第３２の相補型ライトバスのライトバス106とは反対側
に隣接して平行する部分と、第１の相補型ライトバスの
反転ライトバス101の図中下側、即ち第１の相補型リー
ドバスの反転リードバス107とは反対側に隣接して平行
する部分とを持つ。126は前記各相補型リードバスを電
源電位Vddにプリチャージするリードバスプリチャージ
回路、125は前記各相補型ライトバスを電源電位Vddにプ
リチャージするライトバスプリチャージ回路である。こ
れ等プリチャージ回路の動作時期については後述する。
【００２５】尚、図１では、図２に示したコラム選択ド
ライバ、ロー選択ドライバ、及びデータ線等は省略して
いる。また、リードアンプ114〜116及びライトアンプ13
0〜132の内部構成については図１と同様であるので、そ
の図示を省略する。
ライバ、ロー選択ドライバ、及びデータ線等は省略して
いる。また、リードアンプ114〜116及びライトアンプ13
0〜132の内部構成については図１と同様であるので、そ
の図示を省略する。
【００２６】次に、本実施の形態の動作を説明する。最
初に、ロウ選択以降の読み出し動作について説明する。
初に、ロウ選択以降の読み出し動作について説明する。
【００２７】先ず、コラム選択スイッチがONし、データ
線にデータが読み出される。リードバスプリチャージ回
路126では、Hiレベルの制御信号RDB#PREがLowレベルと
なって、プリチャージ動作を停止し、全ての相補型リー
ドバス(RDB、XRDB)はHi-Zとなる。これと同時に、制御
信号R#RUNがHiレベルとなってリードアンプ114〜116が
起動され、読み出されたデータに従ってデータ線(DL、X
DL)のうち一方がプリチャージレベル（電源電位Vdd）か
らロウレベルに向かって遷移し、各データが相補型リー
ドバス(RDB、XRDB)に出力される。各相補型リードバス
(RDB、XRDB)のデータは、差動型アンプであるメインア
ンプ135〜137によって増幅され、出力される。
線にデータが読み出される。リードバスプリチャージ回
路126では、Hiレベルの制御信号RDB#PREがLowレベルと
なって、プリチャージ動作を停止し、全ての相補型リー
ドバス(RDB、XRDB)はHi-Zとなる。これと同時に、制御
信号R#RUNがHiレベルとなってリードアンプ114〜116が
起動され、読み出されたデータに従ってデータ線(DL、X
DL)のうち一方がプリチャージレベル（電源電位Vdd）か
らロウレベルに向かって遷移し、各データが相補型リー
ドバス(RDB、XRDB)に出力される。各相補型リードバス
(RDB、XRDB)のデータは、差動型アンプであるメインア
ンプ135〜137によって増幅され、出力される。
【００２８】ここで、前記データ読み出し動作時には、
図８に示すように、制御信号WDB#PREがHiレベルにあっ
て、ライトバスプリチャージ回路125が動作状態にあ
り、従って、各相補型ライトバス(WDB、XWDB)の各ライ
トバス及び反転ライトバス101〜106は、前記ライトバス
プリチャージ回路125により電源電位Vddにプリチャージ
されている。その結果、この読み出し動作時には、各相
補型ライトバス(WDB、XWDB)の各ライトバス及び反転ラ
イトバス101〜106は、隣接するリードバス又は反転リー
ドバスのシールド線としての機能を果たす。尚、従来で
は、図１０に示すように、データ読み出し動作時には、
制御信号WDB#PREはLowレベルにあって、図２のライトバ
スプリチャージ回路281は動作状態になく、各相補型ラ
イトバス(WDB、XWDB)はHi-Z状態にある。前述した読み
出し動作時のタイミングチャートを図８に示す。図３は
図１Ａ-Ｂ断面であって、読み出し時におけるリードバ
ス及びライトバスの電気的接続状態を示したものであ
る。
図８に示すように、制御信号WDB#PREがHiレベルにあっ
て、ライトバスプリチャージ回路125が動作状態にあ
り、従って、各相補型ライトバス(WDB、XWDB)の各ライ
トバス及び反転ライトバス101〜106は、前記ライトバス
プリチャージ回路125により電源電位Vddにプリチャージ
されている。その結果、この読み出し動作時には、各相
補型ライトバス(WDB、XWDB)の各ライトバス及び反転ラ
イトバス101〜106は、隣接するリードバス又は反転リー
ドバスのシールド線としての機能を果たす。尚、従来で
は、図１０に示すように、データ読み出し動作時には、
制御信号WDB#PREはLowレベルにあって、図２のライトバ
スプリチャージ回路281は動作状態になく、各相補型ラ
イトバス(WDB、XWDB)はHi-Z状態にある。前述した読み
出し動作時のタイミングチャートを図８に示す。図３は
図１Ａ-Ｂ断面であって、読み出し時におけるリードバ
ス及びライトバスの電気的接続状態を示したものであ
る。
【００２９】続いて、ロウ選択以降の書き込み動作につ
いて説明する。
いて説明する。
【００３０】先ず、制御信号WDB#PREがHiレベルであっ
て、ライトバスプリチャージ回路125が動作状態にあ
り、各相補型ライトバス(WDB、XWDB)はプリチャージさ
れている。その後、制御信号WDB#PREがLowレベルとな
り、前記プリチャージが停止されて、各相補型ライトバ
ス(WDB、XWDB)のライトバス及び反転ライトバス101〜10
6がHi-Zとなる。これと同時に、制御信号WB#RUNがHiレ
ベルとなってライトバッファ19〜124が起動され、書き
込みデータが各相補型ライトバス(WDB、XWDB)に現れ
る。続いて、制御信号W#RUNがHiレベルとなってライト
アンプ130〜132が起動され、書き込みデータに従って相
補型ライトバス(WDB、XWDB)のデータが増幅され、デー
タ線(DL、XDL)のうち一方がプリチャージレベル（電源
電位Vdd）からロウレベルに向かって遷移する。
て、ライトバスプリチャージ回路125が動作状態にあ
り、各相補型ライトバス(WDB、XWDB)はプリチャージさ
れている。その後、制御信号WDB#PREがLowレベルとな
り、前記プリチャージが停止されて、各相補型ライトバ
ス(WDB、XWDB)のライトバス及び反転ライトバス101〜10
6がHi-Zとなる。これと同時に、制御信号WB#RUNがHiレ
ベルとなってライトバッファ19〜124が起動され、書き
込みデータが各相補型ライトバス(WDB、XWDB)に現れ
る。続いて、制御信号W#RUNがHiレベルとなってライト
アンプ130〜132が起動され、書き込みデータに従って相
補型ライトバス(WDB、XWDB)のデータが増幅され、デー
タ線(DL、XDL)のうち一方がプリチャージレベル（電源
電位Vdd）からロウレベルに向かって遷移する。
【００３１】前記データ書き込み動作時には、図８に示
すように、制御信号RDB#PREがHiレベルにあって、リー
ドバスプリチャージ回路126が動作状態にあり、従っ
て、各相補型リードバス(RDB、XRDB)の各リードバス及
び反転リードバス107〜112は、電源電位Vddにプリチャ
ージされている。その結果、このデータ書き込み動作時
には、各相補型リードバス(RDB、XRDB)の各リードバス
及び反転リードバス107〜112は、隣接するライトバス又
は反転ライトバスのシールド線としての機能を果たす。
尚、従来では、図１０に示すように、データ書き込み動
作時には、制御信号RDB#PREはLowレベルにあって、図２
のリードバスプリチャージ回路280は動作状態になく、
各相補型リードバス(RDB、XRDB)はHi-Z状態にある。前
述した書き込み動作のタイミングチャートを図８に示
す。
すように、制御信号RDB#PREがHiレベルにあって、リー
ドバスプリチャージ回路126が動作状態にあり、従っ
て、各相補型リードバス(RDB、XRDB)の各リードバス及
び反転リードバス107〜112は、電源電位Vddにプリチャ
ージされている。その結果、このデータ書き込み動作時
には、各相補型リードバス(RDB、XRDB)の各リードバス
及び反転リードバス107〜112は、隣接するライトバス又
は反転ライトバスのシールド線としての機能を果たす。
尚、従来では、図１０に示すように、データ書き込み動
作時には、制御信号RDB#PREはLowレベルにあって、図２
のリードバスプリチャージ回路280は動作状態になく、
各相補型リードバス(RDB、XRDB)はHi-Z状態にある。前
述した書き込み動作のタイミングチャートを図８に示
す。
【００３２】図４は、書き込み動作時における各相補型
リードバス及び各相補型ライトバスの電気的接続状態を
示したものである。図３及び図４から判るように、２本
のシールド線100を付加するのみで、全ての相補型リー
ドバス及び全ての相補型ライトバスのシールドを行なう
ことが可能である。尚、前記２本のシールド線100は、
各々、第３２の相補型リードバスのリードバス112のシ
ールド線、及び第１の相補型ライトバスの反転ライトバ
ス101のシールド線として付加したが、隣接する他のバ
スのカップリングの影響が無視できる場合には、付加す
る必要がないことは勿論である。
リードバス及び各相補型ライトバスの電気的接続状態を
示したものである。図３及び図４から判るように、２本
のシールド線100を付加するのみで、全ての相補型リー
ドバス及び全ての相補型ライトバスのシールドを行なう
ことが可能である。尚、前記２本のシールド線100は、
各々、第３２の相補型リードバスのリードバス112のシ
ールド線、及び第１の相補型ライトバスの反転ライトバ
ス101のシールド線として付加したが、隣接する他のバ
スのカップリングの影響が無視できる場合には、付加す
る必要がないことは勿論である。
【００３３】尚、図１に示した本実施の形態では、各リ
ードバス、各反転リードバス、及びライトバス、反転ラ
イトバスの配置配線を図３及び図４に示したように、RD
B-WDB-XRDB-XWDBの順としたが、その他、この配置配線
を、WDB-RDB-XWDB-XRDBの順としてもよいことは勿論で
あって、要は、リードバスRDBと反転リードバスXRDB、
ライトバスWDBと反転ライトバスXWDBとが互いに隣接し
ないように交互に配置配線すればよい。
ードバス、各反転リードバス、及びライトバス、反転ラ
イトバスの配置配線を図３及び図４に示したように、RD
B-WDB-XRDB-XWDBの順としたが、その他、この配置配線
を、WDB-RDB-XWDB-XRDBの順としてもよいことは勿論で
あって、要は、リードバスRDBと反転リードバスXRDB、
ライトバスWDBと反転ライトバスXWDBとが互いに隣接し
ないように交互に配置配線すればよい。
【００３４】また、読み出し動作時の相補型ライトバ
ス、書き込み動作時の相補型リードバスを、各々電源電
位Vddに固定したが、本発明はこれに限定されず、その
他、接地Vssレベル、電源電位の半分1/2Vddレベルであ
ってもよく、要は固定電位であればよい。
ス、書き込み動作時の相補型リードバスを、各々電源電
位Vddに固定したが、本発明はこれに限定されず、その
他、接地Vssレベル、電源電位の半分1/2Vddレベルであ
ってもよく、要は固定電位であればよい。
【００３５】（第２の実施の形態）図５は、本発明の第
２の実施の形態であって、相補型のリードバス、及び非
相補型のライトバスを備えたDRAMのバス構成を示したも
のである。
２の実施の形態であって、相補型のリードバス、及び非
相補型のライトバスを備えたDRAMのバス構成を示したも
のである。
【００３６】図５に示した半導体記憶装置は、32 I/O構
成であって、相補型のリードバス(RDB、XRDB)と、非相
補型のライトバス(WDB)とを備える。同図から判るよう
に、第１の相補型リードバス(RDB[0]、XRDB[0])のリー
ドバス508と反転リードバス507との間には、第１の非相
補型ライトバスWDB[0]のライトバス502が配置される。
同様に、第２の相補型リードバス(RDB[1]、XRDB[1])の
リードバス510と反転リードバス509との間には、第２の
非相補型ライトバスWDB[1]のライトバス504が配置さ
れ、第３２の相補型リードバス(RDB[31]、XRDB[31])の
リードバス512と反転リードバス511との間には、第３２
の非相補型ライトバスWDB[31]のライトバス506が配置さ
れる。前記各相補型リードバス(RDB、XRDB)は、対応す
るリードアンプ514、515、516とメインアンプ535、53
6、537とを接続し、読み出しデータを転送する。また、
前記非相補型ライトバス(WDB)は、各々、対応するライ
トバッファ520、522、524とライトアンプ530、531、532
とを接続し、ライトデータを転送する。
成であって、相補型のリードバス(RDB、XRDB)と、非相
補型のライトバス(WDB)とを備える。同図から判るよう
に、第１の相補型リードバス(RDB[0]、XRDB[0])のリー
ドバス508と反転リードバス507との間には、第１の非相
補型ライトバスWDB[0]のライトバス502が配置される。
同様に、第２の相補型リードバス(RDB[1]、XRDB[1])の
リードバス510と反転リードバス509との間には、第２の
非相補型ライトバスWDB[1]のライトバス504が配置さ
れ、第３２の相補型リードバス(RDB[31]、XRDB[31])の
リードバス512と反転リードバス511との間には、第３２
の非相補型ライトバスWDB[31]のライトバス506が配置さ
れる。前記各相補型リードバス(RDB、XRDB)は、対応す
るリードアンプ514、515、516とメインアンプ535、53
6、537とを接続し、読み出しデータを転送する。また、
前記非相補型ライトバス(WDB)は、各々、対応するライ
トバッファ520、522、524とライトアンプ530、531、532
とを接続し、ライトデータを転送する。
【００３７】また、500はシールド線であって、電源電
位Vddに固定される。このシールド線500は、前記相補型
のリードバス(RDB、XRDB)及び非相補型のライトバス(WD
B)との位置関係では、RDB-WDB-XRDB-シールド線500の順
で交互に配置配線される。
位Vddに固定される。このシールド線500は、前記相補型
のリードバス(RDB、XRDB)及び非相補型のライトバス(WD
B)との位置関係では、RDB-WDB-XRDB-シールド線500の順
で交互に配置配線される。
【００３８】更に、リードバスプリチャージ回路526
は、データ書き込み時に各相補型リードバス(RDB、XRD
B)のプリチャージを行ない、ライトバスプリチャージ回
路525は、データ読み出し時に前記各非相補型ライトバ
ス(WDB)のプリチャージを行う。
は、データ書き込み時に各相補型リードバス(RDB、XRD
B)のプリチャージを行ない、ライトバスプリチャージ回
路525は、データ読み出し時に前記各非相補型ライトバ
ス(WDB)のプリチャージを行う。
【００３９】次に、ロウ選択以降のデータ読み出し動作
について説明する。
について説明する。
【００４０】先ず、コラム選択スイッチがONし、データ
線にデータが読み出される。Hiレベルの制御信号RDB#PR
Eによりリードバスプリチャージ回路526が動作状態にあ
り、相補型リードバス(RDB、XRDB)はプリチャージされ
ている。その後、制御信号RB#PREがLowレベルとなっ
て、前記リードバスプリチャージ回路526が動作を停止
すると、相補型リードバス(RDB、XRDB)がHi-Zとなる。
これと同時に、制御信号R#RUNがHiレベルとなって、リ
ードアンプ514〜516が起動され、読み出されたデータに
従ってデータ線(DL、XDL)のうち一方がプリチャージレ
ベルからロウレベルに向かって遷移し、データが相補型
リードバス(RDB、XRDB)に出力される。この相補型リー
ドバスのデータは、差動型アンプであるメインアンプ53
5〜537により増幅され、出力される。
線にデータが読み出される。Hiレベルの制御信号RDB#PR
Eによりリードバスプリチャージ回路526が動作状態にあ
り、相補型リードバス(RDB、XRDB)はプリチャージされ
ている。その後、制御信号RB#PREがLowレベルとなっ
て、前記リードバスプリチャージ回路526が動作を停止
すると、相補型リードバス(RDB、XRDB)がHi-Zとなる。
これと同時に、制御信号R#RUNがHiレベルとなって、リ
ードアンプ514〜516が起動され、読み出されたデータに
従ってデータ線(DL、XDL)のうち一方がプリチャージレ
ベルからロウレベルに向かって遷移し、データが相補型
リードバス(RDB、XRDB)に出力される。この相補型リー
ドバスのデータは、差動型アンプであるメインアンプ53
5〜537により増幅され、出力される。
【００４１】ここに、前記データ読み出し動作時には、
図９に示すように、制御信号WDB#PREはHiレベルにあっ
て、ライトバスプリチャージ回路525が動作状態にあ
り、各非相補型ライトバス(WDB)は、電源電位Vddにプリ
チャージされている。従って、この読み出し動作時に、
非相補型ライトバス(WDB)は隣接するリードバス又は反
転リードバスのシールド線としての機能を果たす。前述
した読み出し動作時のタイミングチャートを図９に示
す。図６は図５Ａ-Ｂ断面であって、読み出し動作時に
おける相補型リードバス(RDB、XRDB)及び非相補型ライ
トバス(WDB)の電気的接続状態を示す。
図９に示すように、制御信号WDB#PREはHiレベルにあっ
て、ライトバスプリチャージ回路525が動作状態にあ
り、各非相補型ライトバス(WDB)は、電源電位Vddにプリ
チャージされている。従って、この読み出し動作時に、
非相補型ライトバス(WDB)は隣接するリードバス又は反
転リードバスのシールド線としての機能を果たす。前述
した読み出し動作時のタイミングチャートを図９に示
す。図６は図５Ａ-Ｂ断面であって、読み出し動作時に
おける相補型リードバス(RDB、XRDB)及び非相補型ライ
トバス(WDB)の電気的接続状態を示す。
【００４２】続いて、ロウ選択以降の書き込み動作につ
いて説明する。
いて説明する。
【００４３】ライトバスプリチャージ回路525は、Hiレ
ベルの制御信号WDB#PREを受けて動作状態にあるが、前
記制御信号WDB#PREがLowとなれば動作を停止し、プリチ
ャージされていた非相補型ライトバス(WDB)はHi-Zとな
る。これと同時に、制御信号WB#RUNがHiレベルとなっ
て、ライトバッファ520、522、524が起動され、書き込
みデータが非相補型ライトバス(WDB)に現れる。続い
て、制御信号W#RUNがHiレベルとなって、ライトアンプ5
30〜532が起動され、書き込みデータに従って非相補型
ライトバス(WDB)のデータが増幅され、データバス(DL、
XDL)のうち一方がプリチャージレベル（電源電位Vdd）
からロウレベルに向って遷移する。
ベルの制御信号WDB#PREを受けて動作状態にあるが、前
記制御信号WDB#PREがLowとなれば動作を停止し、プリチ
ャージされていた非相補型ライトバス(WDB)はHi-Zとな
る。これと同時に、制御信号WB#RUNがHiレベルとなっ
て、ライトバッファ520、522、524が起動され、書き込
みデータが非相補型ライトバス(WDB)に現れる。続い
て、制御信号W#RUNがHiレベルとなって、ライトアンプ5
30〜532が起動され、書き込みデータに従って非相補型
ライトバス(WDB)のデータが増幅され、データバス(DL、
XDL)のうち一方がプリチャージレベル（電源電位Vdd）
からロウレベルに向って遷移する。
【００４４】この書き込み動作時には、図９に示すよう
に、制御信号RDB#PREはHiレベルにあって、リードバス
プリチャージ回路526は動作状態にあり、各相補型リー
ドバス(RDB、XRDB)のリードバス及び反転リードバス507
〜512は、電源電位Vddレベルにプリチャージされてい
る。従って、この書き込み動作時には、各相補型リード
バス(RDB、XRDB)のリードバス及び反転リードバス507〜
512は、隣接するライトバスのシールド線としての機能
を果たす。
に、制御信号RDB#PREはHiレベルにあって、リードバス
プリチャージ回路526は動作状態にあり、各相補型リー
ドバス(RDB、XRDB)のリードバス及び反転リードバス507
〜512は、電源電位Vddレベルにプリチャージされてい
る。従って、この書き込み動作時には、各相補型リード
バス(RDB、XRDB)のリードバス及び反転リードバス507〜
512は、隣接するライトバスのシールド線としての機能
を果たす。
【００４５】前述した書き込み動作時のタイミングチャ
ートを図９に示す。図７は書き込み動作時における各相
補型リードバス(RDB、XRDB)及び非相補型ライトバス(WD
B)の電気的接続状態を示す。
ートを図９に示す。図７は書き込み動作時における各相
補型リードバス(RDB、XRDB)及び非相補型ライトバス(WD
B)の電気的接続状態を示す。
【００４６】尚、本実施の形態では、相補型リードバス
(RDB、XRDB)及び非相補型ライトバス(WDB)を備えたDRAM
のバス構成について説明したが、本発明はこれに限定さ
れず、その他、非相補型リードバス及び相補型ライトバ
スを備えた半導体記憶装置や、非相補型リードバス及び
非相補型のライトバスを備えた半導体記憶装置について
も、同様に適用できることは明らかである。
(RDB、XRDB)及び非相補型ライトバス(WDB)を備えたDRAM
のバス構成について説明したが、本発明はこれに限定さ
れず、その他、非相補型リードバス及び相補型ライトバ
スを備えた半導体記憶装置や、非相補型リードバス及び
非相補型のライトバスを備えた半導体記憶装置について
も、同様に適用できることは明らかである。
【００４７】また、I/Oの数については、全て32 I/O構
成としたが、64 I/O構成であっても、128 I/O構成であ
っても同様に本発明を適用でき、I/Oの数が多いほど本
発明による面積削減の効果は大きい。
成としたが、64 I/O構成であっても、128 I/O構成であ
っても同様に本発明を適用でき、I/Oの数が多いほど本
発明による面積削減の効果は大きい。
【００４８】
【発明の効果】以上説明したように、請求項１ないし請
求項８記載の発明の半導体記憶装置によれば、データ読
み出し動作時には、ライトバスをリードバスのシールド
線として利用する一方、データ書き込み動作時にはリー
ドバスをライトバスのシールド線として利用したので、
付加するシールド線の本数を少数に又はシールド線を不
要にして、レイアウト面積の増大を招かずに、データの
読み出し動作及び書き込み動作が高速化及び安定化した
半導体記憶装置を小面積のチップで実現できる効果を奏
する。
求項８記載の発明の半導体記憶装置によれば、データ読
み出し動作時には、ライトバスをリードバスのシールド
線として利用する一方、データ書き込み動作時にはリー
ドバスをライトバスのシールド線として利用したので、
付加するシールド線の本数を少数に又はシールド線を不
要にして、レイアウト面積の増大を招かずに、データの
読み出し動作及び書き込み動作が高速化及び安定化した
半導体記憶装置を小面積のチップで実現できる効果を奏
する。
【図１】本発明の第１の実施の形態におけるDRAMのグロ
ーバルデータバス構成を示す図である。
ーバルデータバス構成を示す図である。
【図２】従来のDRAMのグローバルデータバス構成を示す
図である。
図である。
【図３】図１のＡ-Ｂ断面であって、データ読み出し動
作時の相補型リードバス及び相補型ライトバスの電気的
接続状態を示す図である。
作時の相補型リードバス及び相補型ライトバスの電気的
接続状態を示す図である。
【図４】図１のＡ-Ｂ断面であって、データ書き込み動
作時の相補型リードバス及び相補型ライトバスの電気的
接続状態を示す図である。
作時の相補型リードバス及び相補型ライトバスの電気的
接続状態を示す図である。
【図５】本発明の第２の実施の形態におけるDRAMのグロ
ーバルデータバス構成を示す図である。
ーバルデータバス構成を示す図である。
【図６】図５のＡ-Ｂ断面であって、データ読み出し動
作時の相補型リードバス及び非相補型ライトバスの電気
的接続状態を示す図である。
作時の相補型リードバス及び非相補型ライトバスの電気
的接続状態を示す図である。
【図７】図５のＡ-Ｂ断面であって、データ書き込み動
作時の相補型リードバス及び非相補型ライトバスの電気
的接続状態を示す図である。
作時の相補型リードバス及び非相補型ライトバスの電気
的接続状態を示す図である。
【図８】本発明の第１の実施の形態におけるDRAMのデー
タ読み出し動作及びデータ書き込み動作のタイミングチ
ャートを示す図である。
タ読み出し動作及びデータ書き込み動作のタイミングチ
ャートを示す図である。
【図９】本発明の第２の実施の形態におけるDRAMのデー
タ読み出し動作及びデータ書き込み動作のタイミングチ
ャートを示す図である。
タ読み出し動作及びデータ書き込み動作のタイミングチ
ャートを示す図である。
【図１０】従来のDRAMのデータ読み出し動作及びデータ
書き込み動作のタイミングチャートを示す図である。
書き込み動作のタイミングチャートを示す図である。
RDB、XRDB 相補型リードバス WDB、XWDB 相補型ライトバス 100 シールド線 101、103、105 反転ライトバス 102、104、106 ライトバス 107、109、111 反転リードバス 108、109、110 リードバス 114〜116 リードアンプ 120〜124 ライトバッファ 125 ライトバスプリチャージ回路 126 リードバスプリチャージ回路 130〜132 ライトアンプ 135〜137 メインアンプ WDB 非相補型ライトバス 500 シールド線 502、504、506 ライトバス 507、509、511 反転リードバス 508、510、512 リードバス 514〜516 リードアンプ 520、522、524 ライトバッファ 525 ライトバスプリチャージ回路 526 リードバスプリチャージ回路 530〜532 ライトアンプ 535〜537 メインアンプ
Claims (8)
- 【請求項１】 読み出されたデータを転送するリードバ
ス及び反転リードバスを有する相補型リードバスと、 書き込むデータを転送するライトバス及び反転ライトバ
スを有する相補型ライトバスとを備え、 前記相補型リードバス及び相補型ライトバスの微小電位
差又は微小電流差を差動型アンプで増幅してデータ転送
を行う半導体記憶装置において、 前記相補型リードバスのリードバスと反転リードバスと
の間に、前記相補型ライトバスのライトバス又は反転ラ
イトバスが位置することを特徴とする半導体記憶装置。 - 【請求項２】 読み出されたデータを転送するリードバ
ス及び反転リードバスを有する相補型リードバスと、 書き込むデータを転送するライトバスを有する非相補型
ライトバスとを備え、 前記相補型リードバスの微小電位差又は微小電流差を差
動型アンプで増幅してデータ転送を行う半導体記憶装置
において、 前記相補型リードバスのリードバスと反転リードバスと
の間に、前記非相補型ライトバスのライトバス又はシー
ルド線が位置することを特徴とする半導体記憶装置。 - 【請求項３】 読み出されたデータを転送するリードバ
スを有する非相補型リードバスと、 書き込むデータを転送するライトバス及び反転ライトバ
スを有する相補型ライトバスとを備え、 前記相補型ライトバスの微小電位差又は微小電流差を差
動型アンプで増幅してデータ転送を行う半導体記憶装置
において、 前記相補型ライトバスのライトバスと反転ライトバスと
の間に、前記非相補型リードバスのリードバス又はシー
ルド線が位置することを特徴とする半導体記憶装置。 - 【請求項４】 読み出されたデータを転送するリードバ
スを有する非相補型リードバスと、 読み出されたデータを転送するライトバスを有する非相
補型ライトバスとを各々複数備えた半導体記憶装置にお
いて、 前記各非相補型リードバスのリードバスと前記各非相補
型ライトバスのライトバスとは、交互に配置されている
ことを特徴とする半導体記憶装置。 - 【請求項５】 前記相補型又は非相補型リードバスを用
いたデータ読み出し動作時には、 前記相補型ライトバスのライトバス及び反転ライトバス
を固定電位に固定することを特徴とする請求請１又は請
求項３記載の半導体記憶装置。 - 【請求項６】 前記相補型又は非相補型リードバスを用
いたデータ読み出し動作時には、 前記非相補型ライトバスのライトバスを固定電位に固定
することを特徴とする請求請２又は請求項４記載の半導
体記憶装置。 - 【請求項７】 前記相補型又は非相補型ライトバスを用
いたデータ書き込み動作時には、 前記相補型リードバスのリードバス及び反転リードバス
を固定電位に固定することを特徴とする請求請１又は請
求項２記載の半導体記憶装置。 - 【請求項８】 前記相補型又は非相補型ライトバスを用
いたデータ書き込み動作時には、 前記非相補型リードバスのリードバスを固定電位に固定
することを特徴とする請求請３又は請求項４記載の半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11197124A JP2001023374A (ja) | 1999-07-12 | 1999-07-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11197124A JP2001023374A (ja) | 1999-07-12 | 1999-07-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001023374A true JP2001023374A (ja) | 2001-01-26 |
Family
ID=16369148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11197124A Pending JP2001023374A (ja) | 1999-07-12 | 1999-07-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001023374A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194330A (ja) * | 2006-01-18 | 2007-08-02 | Renesas Technology Corp | 半導体装置 |
| US7417911B2 (en) | 2004-04-28 | 2008-08-26 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having hierarchically structured data lines and precharging means |
| US7755953B2 (en) | 2006-08-28 | 2010-07-13 | Elpida Memory, Inc. | Semiconductor memory device with minimum burst length bit transfer in parallel to and from a FIFO block |
| JP2011065690A (ja) * | 2009-09-15 | 2011-03-31 | Elpida Memory Inc | 半導体装置及び半導体装置を含む情報処理システム |
| US8971140B2 (en) | 2009-09-15 | 2015-03-03 | Ps4 Luxco S.A.R.L. | Semiconductor device and data processing system comprising semiconductor device |
-
1999
- 1999-07-12 JP JP11197124A patent/JP2001023374A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7417911B2 (en) | 2004-04-28 | 2008-08-26 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having hierarchically structured data lines and precharging means |
| JP2007194330A (ja) * | 2006-01-18 | 2007-08-02 | Renesas Technology Corp | 半導体装置 |
| US7755953B2 (en) | 2006-08-28 | 2010-07-13 | Elpida Memory, Inc. | Semiconductor memory device with minimum burst length bit transfer in parallel to and from a FIFO block |
| JP2011065690A (ja) * | 2009-09-15 | 2011-03-31 | Elpida Memory Inc | 半導体装置及び半導体装置を含む情報処理システム |
| US8971140B2 (en) | 2009-09-15 | 2015-03-03 | Ps4 Luxco S.A.R.L. | Semiconductor device and data processing system comprising semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060621 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060627 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061024 |