JPH0625015Y2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0625015Y2 JPH0625015Y2 JP1986090698U JP9069886U JPH0625015Y2 JP H0625015 Y2 JPH0625015 Y2 JP H0625015Y2 JP 1986090698 U JP1986090698 U JP 1986090698U JP 9069886 U JP9069886 U JP 9069886U JP H0625015 Y2 JPH0625015 Y2 JP H0625015Y2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- data line
- adjacent
- coupling capacitance
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【考案の詳細な説明】 <産業上の利用分野> 本考案は半導体装置に関し、特には半導体集積回路装置
における配線間のクロストーク低減に関するものであ
る。
における配線間のクロストーク低減に関するものであ
る。
<従来の技術> 近年の半導体製造技術の進歩は著しいものがあり、集積
回路を構成する各種要素の微細化が図られている。この
ような技術の進歩により、半導体集積回路は基板への構
成が高密度化すると共に高機能化され、それに伴って基
板上の信号配線間隔もまたますます狭くなりつつある。
回路を構成する各種要素の微細化が図られている。この
ような技術の進歩により、半導体集積回路は基板への構
成が高密度化すると共に高機能化され、それに伴って基
板上の信号配線間隔もまたますます狭くなりつつある。
<考案が解決しようとする問題点> 上記のように配線間隔が狭くなった回路においては、隣
接する配線とのカップリング容量が、配線自身の基板へ
の対地容量に比べて無視できなくなってきており、それ
ら隣接する配線間に生じるクロストークは信号の電位に
変動を引き起こし、動作マージンの悪化、ひいては誤動
作の原因となっている。
接する配線とのカップリング容量が、配線自身の基板へ
の対地容量に比べて無視できなくなってきており、それ
ら隣接する配線間に生じるクロストークは信号の電位に
変動を引き起こし、動作マージンの悪化、ひいては誤動
作の原因となっている。
特にメモリ半導体装置の如く微弱な信号を書込み読取る
必要がある回路においては、信頼性が損なわれるという
大きな問題があった。
必要がある回路においては、信頼性が損なわれるという
大きな問題があった。
<問題点を解決するための手段> 本考案は上記従来装置の欠点を除去して、高集積化した
半導体回路における配線間のクロストークを低減し、半
導体回路の動作マージン拡大を図った半導体装置を提供
する。
半導体回路における配線間のクロストークを低減し、半
導体回路の動作マージン拡大を図った半導体装置を提供
する。
本考案は、信号線対が複数組隣接して存在する集積回路
半導体装置において、特に能動期間に互いに逆相となる
信号線の配置を配線の途中で入れ換えて構成する。
半導体装置において、特に能動期間に互いに逆相となる
信号線の配置を配線の途中で入れ換えて構成する。
<作用> 配線間でカップリング容量が生じたとしても、同一の配
線で観察した場合配線の入れ換えがある両側部分で逆相
の関係になるため、実質的に相殺されてクロストークの
影響がない回路動作を行わせることができる。
線で観察した場合配線の入れ換えがある両側部分で逆相
の関係になるため、実質的に相殺されてクロストークの
影響がない回路動作を行わせることができる。
<実施例> 信号間のクロストークに最も影響され易い例として、微
小電位差を差動増幅しなければならない半導体メモリ装
置のデータI/O線を挙げて説明する。
小電位差を差動増幅しなければならない半導体メモリ装
置のデータI/O線を挙げて説明する。
図において、配線D0,0及びD1,1は各々相補関
係にあるデータI/O線で、従来公知の回路によって非能
動期間は全てVCC/2にブリチャージされている。上記配
線組D0,0とD1,1は、データ線D0とD1デー
タ線1と0が近接して位置し、それらの間でカップ
リング容量を生じる惧れがあるため、例えばデータ線D
1,1を、配線長のほぼ中央部Pで他のデータ線
D0,0と対向関係を入れ換えた配線パターンとし、
お互いの間で生じるカップリング容量C1,C2,
C3,C4がほぼ同じ大きさになるように設計されてい
る。即ち図の中央部Pより左側ではデータ線D0はデー
タ線D1と近接しているのに対して、右側ではデータ線
D0はデータ線1と近接する関係に配線され、カップ
リング容量C1とC3はほぼ等しく設計される。
係にあるデータI/O線で、従来公知の回路によって非能
動期間は全てVCC/2にブリチャージされている。上記配
線組D0,0とD1,1は、データ線D0とD1デー
タ線1と0が近接して位置し、それらの間でカップ
リング容量を生じる惧れがあるため、例えばデータ線D
1,1を、配線長のほぼ中央部Pで他のデータ線
D0,0と対向関係を入れ換えた配線パターンとし、
お互いの間で生じるカップリング容量C1,C2,
C3,C4がほぼ同じ大きさになるように設計されてい
る。即ち図の中央部Pより左側ではデータ線D0はデー
タ線D1と近接しているのに対して、右側ではデータ線
D0はデータ線1と近接する関係に配線され、カップ
リング容量C1とC3はほぼ等しく設計される。
上記配線構造において、書込みサイクルに入ってデータ
線D1,1が選択状態となり、例えばデータ線D1が
論理“1”(VCCレベル)、データ線1が論理“0”
(接地レベル)に制御されたとする。一方外部からの書
込みについて非選択であったデータ線D0,0はメモ
リセルへの再書込みを行なうために、メモリセルからビ
ット線を介して得られる微小電位を差動増幅する必要が
あるとき、データ線D0,0は上記データ線D1,
1の選択時の電位によって変動を受ける。しかし本実施
例の配線構造では、カップリング容量C1(又はC2)か
ら受ける変動とカップリング容量C3(又はC4)から受
ける変動が逆相で且つ同程度のレベルとなるため、デー
タ線D0(又は0)の全体としての電位は実質的に他
のデータ線D1,1から影響を受けない。従ってデー
タ線D0,0を介しての再書込みも誤動作を起こさな
い。
線D1,1が選択状態となり、例えばデータ線D1が
論理“1”(VCCレベル)、データ線1が論理“0”
(接地レベル)に制御されたとする。一方外部からの書
込みについて非選択であったデータ線D0,0はメモ
リセルへの再書込みを行なうために、メモリセルからビ
ット線を介して得られる微小電位を差動増幅する必要が
あるとき、データ線D0,0は上記データ線D1,
1の選択時の電位によって変動を受ける。しかし本実施
例の配線構造では、カップリング容量C1(又はC2)か
ら受ける変動とカップリング容量C3(又はC4)から受
ける変動が逆相で且つ同程度のレベルとなるため、デー
タ線D0(又は0)の全体としての電位は実質的に他
のデータ線D1,1から影響を受けない。従ってデー
タ線D0,0を介しての再書込みも誤動作を起こさな
い。
<考案の効果> 以上本考案によれば、簡単な構成によって集積回路内の
配線間のクロストークを低減することができ、より一層
の高集積化を可能ならしめ、半導体装置の高密度化を信
頼性を損うことなく達成できる。
配線間のクロストークを低減することができ、より一層
の高集積化を可能ならしめ、半導体装置の高密度化を信
頼性を損うことなく達成できる。
図は本考案による一実施例を示す配線図である。 D0,0,D1,1……データ線、C1,C2,C
3,C4……カップリング容量、P……配線長中央部
3,C4……カップリング容量、P……配線長中央部
Claims (1)
- 【請求項1】互いに平行に配置され、互いに逆相の信号
が印加される、第1配線及び第2配線と、 上記第1配線及び第2配線間にツイスト状に配置され、
互いに逆相の信号が印加される、第3配線及び第4配線
とを有し、 且つ、上記第1配線と第3配線とが隣接する部分で形成
されるカップリング容量と、上記第1配線と第4配線と
が隣接する部分で形成されるカップリング容量と、上記
第2配線と第3配線とが隣接する部分で形成されるカッ
プリング容量と、上記第2配線と第4配線とが隣接する
部分で形成されるカップリング容量とが略等しいことを
特徴とする半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1986090698U JPH0625015Y2 (ja) | 1986-06-13 | 1986-06-13 | 半導体装置 |
US07/627,617 US5060189A (en) | 1986-06-13 | 1990-12-12 | Semiconductor device with reduced crosstalk between lines |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1986090698U JPH0625015Y2 (ja) | 1986-06-13 | 1986-06-13 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62201949U JPS62201949U (ja) | 1987-12-23 |
JPH0625015Y2 true JPH0625015Y2 (ja) | 1994-06-29 |
Family
ID=14005747
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1986090698U Expired - Lifetime JPH0625015Y2 (ja) | 1986-06-13 | 1986-06-13 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5060189A (ja) |
JP (1) | JPH0625015Y2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03171662A (ja) * | 1989-11-29 | 1991-07-25 | Sharp Corp | 信号線システム |
US5530953A (en) * | 1991-11-15 | 1996-06-25 | Yasuo Nagazumi | Apparatus for relocating spatial information for use in data exchange in a parallel processing environment |
US5440506A (en) * | 1992-08-14 | 1995-08-08 | Harris Corporation | Semiconductor ROM device and method |
US5499205A (en) * | 1995-01-31 | 1996-03-12 | Goldstar Electron Co., Ltd. | Bit line structure |
US6259621B1 (en) * | 2000-07-06 | 2001-07-10 | Micron Technology, Inc. | Method and apparatus for minimization of data line coupling in a semiconductor memory device |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL113656C (ja) * | 1957-02-22 | |||
JPS5784149A (en) * | 1980-11-14 | 1982-05-26 | Hitachi Ltd | Semiconductor integrated circuit device |
JPS57198592A (en) * | 1981-05-29 | 1982-12-06 | Hitachi Ltd | Semiconductor memory device |
JPS60254489A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 半導体記憶装置 |
-
1986
- 1986-06-13 JP JP1986090698U patent/JPH0625015Y2/ja not_active Expired - Lifetime
-
1990
- 1990-12-12 US US07/627,617 patent/US5060189A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5060189A (en) | 1991-10-22 |
JPS62201949U (ja) | 1987-12-23 |
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