JPH0329181A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置に関し、特に、ビット線に読
み出されたメモリセルからの信号を差動増巾器により増
巾するようにした半導体記憶装置に関するものである． 〔従来の技術〕 １トランジスタ、１容量によって構威されるメモリセル
を用いた半導体記憶装置においては、高集積化が益々進
み、容量素子に蓄えられる電荷の減少や、データを読み
出すためのビット線に載るノイズの影響の増大などによ
り、その微小な電位差を増巾する差動増巾器（以下、セ
ンスアンプと称す）の感度は益々高性能を要求されるよ
うになっている． 一般にセンスアンプに入力される信号電荷量は、メモリ
セルの容量素子の容量Ｃ３、ビット線（以下、ＢＬと称
す）の寄生負荷容量Ｃ．とすると、Ｃｓ／Ｃｍに比例す
る．この入力信号電荷量が大きい程、センスアンプは安
定かつ高速に動作できる．従って、メモリセルの容１ｃ
ｓを大きくするか、ビット線の寄生容量Ｃ，を小さくす
ることがセンスアンプの安定化．高速化には欠かせない
要素である。メモリセルの容量Ｃ，の増大に関しては、
主にセル構造の改善、プロセス上の変更等により、小面
積・大容量化が図られている。

また、ビット線の寄生容量ＣＩの減少に関しては、従来
センスアンプの数を増やさずにビット線を分割する方法
として、第４図や第５図に示すようなシェアドセンスア
ンプとよばれる構威が公知であり、また、特公昭６２−
５５２３４号公報に代表される特許公告の例や様々な公
報もある． 第４図はいわゆる“折り返しビット線方式”にシエアド
センスアンプを適用した例である。ａｈａ２，ｂｌ，ｂ
２はワード線、Ｓはセンスアンプ信号である。ｎ型ＭＯ
Ｓトランジスタ３０１〜３０４によって、信号Ａ，信号
Ｂ側のＢＬ，ＢＬのペアがそれぞれセンスアンプへの入
力として外部アドレスによりつながれる．また当然のこ
とながら、信号Ａ．信号Ｂが同時に活性化されることは
ない．また、第５図は最も初期のシェアドセンスアンプ
の例で、いわゆる“オープンビット線方式”に適用した
例である。Ａ信号．Ｂ信号によりＢＬ，１〒のペアが振
り分けられるのは上記の第４図の例と全く同じである。

また、他にもビット線の寄生容量Ｃ．を減少させるため
の技術として、第６図に示したようなセグメントビット
線方式と呼ばれるものがある。図において、５は第２次
センスアンプ、５０１．５０２はグローバルビット線（
主のビット線）、５０３は副のビット線である。これは
ビット線を例えば主・副の２階層構造とし、副のビット
ｍ５０３にのみメモリセルを接続しておき、まず副のビ
ット線５０３をセンスし、続いて主のビット線５０１．
５０２にそのデータを転送し、第２次センスアンブ５に
より再度増巾するというものである．結果として２回増
巾する必要はあるが、副ビット線５０３の寄生容量低減
には効果がある。

以上のようにセンスするべき信号量の増大を図り、安定
かつ高速にセンスアンプを動作させるための技術はめざ
ましいものであるが、最近になってより微細化が進み、
新たな問題が発生してきた。

それは、ビット線と反転ビット線間の間隔が狭くなるに
つれ、ビット線が動作するとき隣接するビット線あるい
は反転ビット線も動作することにより、寄生容量による
カップリングノイズを受けてセンスアンプの動作マージ
ンを失うという問題である．特にテストパターンが読出
すＢＬと隣接するＢＬあるいはＢＬがちょうど反対のデ
ータとなる時に最もノイズを受けるため、テストパター
ン依存性が大きいのが特徴である。

この種の問題については、例えば１９８８年、アイ・イ
ー・イー・イー・インターナショナルソリッドステイト
サーキットカンファレンス「アツイステソド　ビット　
ライン　テクニック　フォア　マルチ−Ｍｂ　　ＤＲＡ
ＭｓＪ　　（１９８８年ＩＳＳＣＣ　’　Ａ　Ｔｗｉｓ
ｔｅｄ　Ｂｉｔ　Ｌｉｎｅ　Ｔｅｃｈｎｉｑｕｅ　ｆｏ
ｒ　Ｍｕｌｔｉ−Ｍｂ　ＤＲＡＭｓ”）等で発表された
ように学会でも最近盛んに議論されるようになってきた
．またその為の対策の１つとして上記のｌＩＩ論中では
第７図に示すようなツイステッドビット線としてＢＬ，
ＢＬを途中で交差させることによりノイズを相殺させ多
大な効果がある事を示している。

〔発明が解決しようとする課題〕

しかしながら、従来例の第７図に示したＢＬ．『工を途
中で交差させたツイステッドピット線構造においても、
ＢＬとＢＬを途中で交差しない場合に比べて、上述した
隣接するビット線間に生じるノイズ干渉を１／２に減少
できるだけで、全くノイズ干渉を防止できるというもの
ではなく、また、このようなノイズ干渉による動作マー
ジンの低下を防止するためには複雑なプロセスを必要と
するという問題点があった． この発明は上記のような問題点を解消するためになされ
たもので、読出し信号量確保により安定かつ高速な動作
が得られるとともに、隣接するビット線間に生じるノイ
ズの影響による動作マージンの低下を防止することがで
きる半導体記憶装置を提供することを目的とする． 〔課題を解決するための手段〕 本発明に係る半導体記憶装置は、従来よりあるシエ７ド
センスアンプの構戒を利用し、第１及び第２の入力端子
を有するセンスアンプにおいて、第１，第２，第３．第
４のビット線と、第１のビット線の一端を前記第１の人
力端子に接続する第１のスイッチング素子と、第２のビ
ット線の一端を前記第１の入力端子に接続する第２のス
イッチング素子と、第３のビット線の一端を前記第２の
人力端子に接続する第３のスイッチング素子と、第４の
ビット線の一端を前記第２の人力端子に接続する第４の
スイッチング素子とを有し、第１，第２．第３，第４の
スイッチング素子がそれぞれ対角線に位置する２個のス
イッチング素子をｌ組とする２組に分けられ、１組が選
択活性化させる間、他方は選択活性化されないデータ線
増巾手段を備えたことを特徴とするものである．〔作用
〕 この発明においては、上述のように構威したので、従来
よりあるシェアドセンスアンプの構威の簡単な工夫によ
り、動作しているビット線の両隣のビット線はスタンバ
イ状態を維持するようにしたので、隣接するビット線間
に生じるノイズの影響による動作マージンの低下を防止
することができる。

〔実施例〕

以下、この発明の一実施例を図について説明する． 第１図はこの発明の一実施例による半導体記憶装置の回
路構或を示す図であり、図において、ｌ，２はセンスア
ンプ、３はメモリセル、１００，１０１，１０２．１０
３は反転ビット線、１０４，１０５，１０６．１０７は
ビット線、ＡＩ，Ａ２．Ｂｌ，Ｂ２はワード線、Ｓはセ
ンスアンプ信号、Ｓは反転センスアンプ信号である． この例では、ＢＬ，ＢＬのペアを２組分示している．２
個のＮ型トランジスタと２個のＰ型トランジスタよりな
るセンスアンプ１．２と、ゲートにＲＯＷ　（Ｘ）アド
レスにより活性化される信号Ａあるいは信号Ｂを入力と
するＮ型トランジスタをスイッチトランジスタとしてセ
ンスアンプにつながるＢＬ．ＢＬのペア２組（１００と
１０５．１０１と１０４．１０２と１０７．１０３と１
０６〉とで構威されている． 第２図にタイミングチャートの形式で、本発明によるビ
ット線増巾の例を示す． まずセンスアンプの左右のブロックを選択するためＲＯ
ＷアドレスによりＡ（実線〉又はＢ（破線）が活性化さ
れる．これはワード線の選択とほぼ同時であるため選択
されたワード線のメモリセルのトランジスタがＯＮＬ、
１０５．１０７　　（Ａ２時）または１０４．１０６　
（８２時）のＢＬに容量に蓄積されていた“Ｈ”レベル
が伝えられる．その後、Ｓ信号が活性化され、ｎ型セン
スアンプによる増巾が行われ、１００．１０２　（Ａ２
時）または１０１．１０３　（８２時）のＢＬが“Ｌ”
レベルに固定され、さらにＳ信号によるＰ型センスアン
プも活性化されてＢＬも″Ｈ１レベルまで増巾されると
いうものである． この動作によれば隣接すビット線はｌｏｇｉｃ的に動か
ないため、例えばＢＬ１０６が読まれている時、ＢＬｌ
０５．１０７はそれぞれセンスアンプ１．２と切り離さ
れているため動作を行わず、従ってノイズによる妨害を
与えない．またシエアドセンスアンプ方式も実現できる
ため、ビット線につくメモリセルの敗をシェアドセンス
アンプ方式によらない時の半分にすることができ、読み
出し信号電荷量を損なうことがない． 以上のように、本実施例はセンスアンプをはさんで対角
線の位置にあるビット線とセンスアンプ接続用のＭＯＳ
｝ランジスタを同時に選択するペアとするのが特徴であ
る． また、本実施例のスイッチ部分のレイアウトの一例を示
す平面図及び断面図を第３図（ａ）．　（ｂ）に示す．
図において、第１図と同一符号は同一部分を示し、図に
おいて、４ａ，４ｂはソース・ドレイン領域、５はゲー
ト電極、６はＡ信号が入力される第１１１Ａｊ配線、７
はＢ信号が入力される第２層ＡＩ配線である．このよう
にスイッチ部分に２層ＡＩ配線のような技術を用いれば
、レイアウト面積の増加に際しては、ほとんど影響がな
くなる程度に減少できるので何ら問題はない．〔発明の
効果〕 以上述べたように、この発明の半導体記憶装置のセンス
方式によれば、従来よりあるシェアドセンスアンプの構
戒を利用し、センスアンプの第１の人力端子にそれぞれ
第１．第２のスイッチング素子を介して第１．第２のビ
ット線を接続するとともに、第２の入力端子にそれぞれ
第３，第４のスイッチング素子を介して第３．第４の反
転ビット線を接続した構威とし、第１，第２．第３．第
４のスイッチング素子がそれぞれ対角線に位置する２個
のスイッチング素子をｌｍとする２組に分け、その１組
を選択活性化させる間、他方は選択活性化しないように
したので、動作しているビット線の両隣のビット線を常
にスタンバイ状態にすることができ、これにより読み出
し信号量を何ら損なったり、複雑なビット線構造を作っ
たりすることなく、隣接するビット線間のノイズ干渉を
全くなくすことができるセンス方式が得られる効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体記憶装置におけ
るセンス方式を実現するメモリセルアレイ構或を示す図
、第２図は第１図の動作例を示すタイミングチャート図
、第３図（ａ）．　（ｂ）は本発明の一実施例による半
導体記憶装置のスイッチ部分のレイアウトの様子を示す
平面図．及び断面図、第４図は従来例としてのシエアド
センスアンプ構戒を折り返しビット線方式に適用した構
或を示す図、第５図は従来例としてのシェアドセンスア
ンプ構或をオープンビット線方式に適用した構威を示す
図、第６図は従来例としてのセグメントビ−／　ト線方
式を示す図、第７図は従来例としてのツイステンドビッ
ト線方式を示す図である． 図において、１．２はセンスアンプ、３はメモリセル、
４ａ，４ｂはソース・ドレイン領域、５はゲート電極、
６は第１層Ａｆ配線、７は第２層Ａ１配線、１００，１
０１，１０２，１０３は反転ビット線、１０４，１０５
，１０６．１０７はビット線、ＡＩ，Ａ２．Ｂｌ，Ｂ２
はワード線、Ｓはセンスアンプ信号、Ｓは反転センスア
ンプ信夕を示す。 なお図中同一符号は同一又は相当部分を示す．第１図

Claims (1)

【特許請求の範囲】
1. （１）第１及び第２の入力端子を有するセンスアンプを
   有する半導体記憶装置において、 第１のビット線、及び第２のビット線の一端をそれぞれ
   上記第１の入力端子に接続する第１、及び第２のスイッ
   チング素子と、 第３のビット線、及び第４のビット線の一端をそれぞれ
   上記第２の入力端子に接続する第３、及び第４のスイッ
   チング素子と、 上記第１、第２、第３、第４のスイッチング素子をそれ
   ぞれ対角線に位置する２個のスイッチング素子を１組と
   する２組に分け、該２組のうちの１組を選択活性化させ
   る間、他方は選択活性化させないデータ線増巾手段とを
   備えたことを特徴とする半導体記憶装置。